特許第6616485号(P6616485)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

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特許6616485デルタシグマ変調器およびデルタシグマ変換器
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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6616485
(24)【登録日】2019年11月15日
(45)【発行日】2019年12月4日
(54)【発明の名称】デルタシグマ変調器およびデルタシグマ変換器
(51)【国際特許分類】
   H03M 3/02 20060101AFI20191125BHJP
【FI】
   H03M3/02
【請求項の数】12
【全頁数】31
(21)【出願番号】特願2018-229101(P2018-229101)
(22)【出願日】2018年12月6日
(65)【公開番号】特開2019-118100(P2019-118100A)
(43)【公開日】2019年7月18日
【審査請求日】2018年12月6日
(31)【優先権主張番号】特願2017-249515(P2017-249515)
(32)【優先日】2017年12月26日
(33)【優先権主張国】JP
(73)【特許権者】
【識別番号】303046277
【氏名又は名称】旭化成エレクトロニクス株式会社
(74)【代理人】
【識別番号】110000877
【氏名又は名称】龍華国際特許業務法人
(72)【発明者】
【氏名】片山 貴登
【審査官】 川口 貴裕
(56)【参考文献】
【文献】 米国特許第7193546(US,B1)
【文献】 特開2013−101494(JP,A)
【文献】 特開2016−131366(JP,A)
【文献】 国際公開第2013/157127(WO,A1)
【文献】 米国特許第9762259(US,B1)
【文献】 特表平08−510100(JP,A)
【文献】 特開平04−233333(JP,A)
【文献】 特表2000−509927(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
H03M 3/02
(57)【特許請求の範囲】
【請求項1】
少なくとも1次のフィードバック係数を有し、アナログ信号を増幅するアナログ増幅部と、
前記アナログ増幅部の出力信号を量子化する量子化器と、
前記量子化器の出力をDA変換して前記アナログ増幅部にフィードバックするフィードバック信号を出力するDA変換器と、
入力するアナログ信号から前記フィードバック信号を減算したアナログ信号を、前記アナログ増幅部に入力する加減算器と、
予め定められた周期毎に前記アナログ増幅部をリセットするリセット回路と、
前記アナログ増幅部をリセットしてから、予め定められた期間が経過するまで、前記1次のフィードバック係数が1の積分器として動作し、前記予め定められた期間が経過した後に、前記1次のフィードバック係数が1よりも大きい増幅器として動作するように、前記アナログ増幅部を制御する制御回路と、を備える、デルタシグマ変調器。
【請求項2】
前記アナログ増幅部は、
入力端子および出力端子の間に設けられたアナログ増幅器と、
前記入力端子および前記アナログ増幅器の間に設けられ、第1キャパシタを含む第1スイッチトキャパシタ回路と、
前記アナログ増幅器の帰還回路として並列に設けられる、第2キャパシタを含む第2スイッチトキャパシタ回路および帰還キャパシタと
を有する、請求項1に記載のデルタシグマ変調器。
【請求項3】
前記アナログ増幅部は、
入力端子および出力端子の間に設けられたアナログ増幅器と、
前記入力端子および前記アナログ増幅器の間に設けられた第1電圧−電流変換回路と、
前記アナログ増幅器の帰還回路として並列に設けられる、第2電圧−電流変換回路および帰還キャパシタと
を有する、請求項1に記載のデルタシグマ変調器。
【請求項4】
前記アナログ増幅部は増幅率が可変である、請求項1から3のいずれか一項に記載のデルタシグマ変調器。
【請求項5】
前記アナログ増幅部および前記量子化器の間に設けられる第1増幅器と、
前記DA変換器および前記加減算器の間に設けられる第2増幅器と
を備える、請求項1から4のいずれか一項に記載のデルタシグマ変調器。
【請求項6】
前記第1増幅器の増幅率および前記第2増幅器の増幅率の積が、前記フィードバック係数と一致する、請求項5に記載のデルタシグマ変調器。
【請求項7】
入力する前記アナログ信号を増幅して前記加減算器に供給する第3増幅器を更に備え、
前記第3増幅器の増幅率は可変である、請求項1から6のいずれか一項に記載のデルタシグマ変調器。
【請求項8】
前記制御回路は、前記アナログ増幅部の前記フィードバック係数を1よりも大きくさせる場合、前記第3増幅器の増幅率を零として前記アナログ信号の供給を行わせない、請求項7に記載のデルタシグマ変調器。
【請求項9】
前記アナログ増幅部の出力信号をデジタル信号に変換するAD変換部を備える、請求項1から8のいずれか一項に記載のデルタシグマ変調器。
【請求項10】
請求項1から9のいずれか一項に記載のデルタシグマ変調器と、
前記デルタシグマ変調器が出力する変調デジタル信号をフィルタリングするデジタルフィルタ部と
を備えるデルタシグマ変換器。
【請求項11】
前記デジタルフィルタ部は、前記アナログ増幅部の増幅動作と等価なデジタル演算を実行する、請求項10に記載のデルタシグマ変換器。
【請求項12】
少なくとも1次のフィードバック係数を有し、アナログ信号を増幅するアナログ増幅部と、
前記アナログ増幅部の出力信号を量子化する量子化器と、
前記量子化器の出力をDA変換して前記アナログ増幅部にフィードバックするフィードバック信号を出力するDA変換器と、
入力するアナログ信号から前記フィードバック信号を減算したアナログ信号を、前記アナログ増幅部に入力する加減算器と、
予め定められた期間が経過するまで、前記1次のフィードバック係数が1の積分器として動作し、前記予め定められた期間が経過した後に、前記1次のフィードバック係数が1よりも大きい増幅器として動作するように、前記アナログ増幅部を制御する制御回路と、を備える、デルタシグマ変調器。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、デルタシグマ変調器およびデルタシグマ変換器に関する。
【背景技術】
【0002】
従来、スイッチトキャパシタ積分器が知られていた(例えば、特許文献1参照)。また、このようなスイッチトキャパシタ積分器を用いて、入力する信号成分を増幅するデルタシグマ変調器が知られていた。また、予め定められた時間間隔で積分回路に蓄積された電荷をリセットするインクリメンタル型デルタシグマAD変換器が知られていた(例えば、特許文献2参照)。
特許文献1 特開2013−101494号公報
特許文献2 特開2016−131366号公報
【発明の概要】
【発明が解決しようとする課題】
【0003】
デルタシグマ変調器およびデルタシグマ変調器を用いたデルタシグマ変換器等は、より消費電力が小さく、また、より分解能の高いことが求められている。
【課題を解決するための手段】
【0004】
本発明の第1の態様においては、少なくとも1次のフィードバック係数を有し、アナログ信号を増幅するアナログ増幅部と、アナログ増幅部の出力信号を量子化する量子化器と、量子化器の出力をDA変換してアナログ増幅部にフィードバックするフィードバック信号を出力するDA変換器と、入力するアナログ信号からフィードバック信号を減算したアナログ信号を、アナログ増幅部に入力する加減算器と、予め定められた周期毎にアナログ増幅部をリセットするリセット回路と、アナログ増幅部をリセットしてから、予め定められた期間が経過するまで、1次のフィードバック係数が1の積分器として動作し、予め定められた期間が経過した後に、1次のフィードバック係数が1よりも大きい増幅器として動作するように、アナログ増幅部を制御する制御回路と、を備える、デルタシグマ変調器を提供する。
【0005】
本発明の第2の態様においては、少なくとも1次のフィードバック係数を有し、アナログ信号を増幅するアナログ増幅部と、アナログ増幅部の出力信号を量子化する量子化器と、量子化器の出力をDA変換してアナログ増幅部にフィードバックするフィードバック信号を出力するDA変換器と、入力するアナログ信号からフィードバック信号を減算したアナログ信号を、アナログ増幅部に入力する加減算器と、予め定められた期間が経過するまで、1次のフィードバック係数が1の積分器として動作し、予め定められた期間が経過した後に、1次のフィードバック係数が1よりも大きい増幅器として動作するように、アナログ増幅部を制御する制御回路と、を備える、デルタシグマ変調器を提供する。
【0006】
本発明の第3の態様においては、第1の態様または第2の態様のデルタシグマ変調器と、デルタシグマ変調器が出力する変調デジタル信号をフィルタリングするデジタルフィルタ部とを備えるデルタシグマ変換器を提供する。
【0007】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【0008】
図1】本実施形態に係る積分器10の離散系による構成例を示す。
図2】本実施形態に係る積分器10の入出力特性をZ平面で示した例である。
図3】本実施形態に係る積分器10の実回路の構成例を示す。
図4図3に示す積分器10の動作特性の一例を示す。
図5図3に示す積分器10を用いたデルタシグマ変換器40の構成例を示す。
図6】本実施形態に係るアナログ増幅部100の離散系による構成例を示す。
図7図6に示すアナログ増幅部100と等価な構成例を示す。
図8】本実施形態に係るアナログ増幅部100の入出力特性をZ平面で示した例である。
図9】本実施形態に係るアナログ増幅部100の実回路の構成例を示す。
図10】本実施形態に係るアナログ増幅部100の動作特性の一例を示す。
図11】本実施形態に係るデルタシグマ変調器200の構成例を示す。
図12】本実施形態に係るデルタシグマ変換器300の構成例を示す。
図13】本実施形態に係るデルタシグマ変調器200の第1変形例を示す。
図14】本実施形態に係るデルタシグマ変調器200の第2変形例を示す。
図15】本実施形態に係るデルタシグマ変調器200の第3変形例を示す。
図16】第3変形例のアナログ増幅部100の実回路の構成例を示す。
図17】オペアンプ回路500の一例を示す。
図18】本実施形態に係るデルタシグマ変調器200の第4変形例を示す。
図19】本実施形態に係る連続時間系の積分器600の構成例を示す。
図20】本実施形態に係る連続時間系のアナログ増幅部700の構成例を示す。
図21】本実施形態に係るアナログ増幅部700の全差動回路の構成例を示す。
【発明を実施するための形態】
【0009】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【0010】
図1は、本実施形態に係る積分器10の離散系による構成例を示す。積分器10は、入力アナログ信号AINを積分した積分信号AOUTを出力する。積分器10は、入力端子2、出力端子4、遅延素子12、および加算器14を備える。遅延素子12は、入力端子2および出力端子4の間に設けられ、入力する信号を遅延させて出力する。加算器14は、入力端子2に入力するアナログ信号AINに遅延素子12の出力信号AOUTを加えた信号AIN+AOUTを、遅延素子12に入力する。
【0011】
このように、積分器10は、遅延素子12に入力する信号AIN+AOUTを遅延させた信号を出力するので、出力信号AOUTは次式のように示される。
【数1】
【0012】
(数1)式より、入出力特性は、次式のように示される。
【数2】
【0013】
図2は、本実施形態に係る積分器10の入出力特性をZ平面で示した例である。図2の横軸は実数軸、縦軸は虚数軸を示す。図2に示すように、極は単位円上の1に出現することがわかる。このような積分器10は、実回路として、スイッチトキャパシタ等を用いて次のように構成することができる。
【0014】
図3は、本実施形態に係る積分器10の実回路の構成例を示す。積分器10は、入力端子2、出力端子4、増幅器22、帰還キャパシタ24、およびスイッチトキャパシタ回路26を備える。増幅器22およびスイッチトキャパシタ回路26は、入力端子2および出力端子4の間において直列に接続される。増幅器22の一方の入力端子にはスイッチトキャパシタ回路26の出力端子が接続され、他方の入力端子は基準電位が接続される。基準電位は、予め定められた電位でよく、一例として0V(接地電位)である。増幅器22の出力端子は、積分器10の出力端子4に接続される。
【0015】
帰還キャパシタ24は、増幅器22の一方の入力端子および出力端子の間に接続される。帰還キャパシタ24は、増幅器22の一方の入力端子に入力する信号を蓄積する。スイッチトキャパシタ回路26は、入力端子2および増幅器22の一方の端子の間に設けられ、積分器10に入力するアナログ信号の充電と、増幅器22への放電とを繰り返す。
【0016】
スイッチトキャパシタ回路26は、第1キャパシタCを有する。スイッチトキャパシタ回路26は、例えば、期間φ1において、第1キャパシタCの一方の端子を積分器10の入力端子2に接続し、他方の端子を基準電位に接続して、入力端子2からのアナログ信号を充電する。この場合、スイッチトキャパシタ回路26は、期間φ2において、第1キャパシタCの一方の端子を基準電位に接続し、他方の端子を増幅器22の一方の入力端子に接続して、充電した電荷を放電する。スイッチトキャパシタ回路26は、期間φ1および期間φ2を繰り返して、第1キャパシタCの充放電を繰り返す。
【0017】
図4は、図3に示す積分器10の動作特性の一例を示す。図4の横軸は時間、縦軸は電圧を示す。図4は、積分器10の出力端子4からの出力信号AOUTと、期間φ1および期間φ2のタイミング信号の例を示す。この場合、期間φ1および期間φ2のタイミング信号は、略一定のクロック周期に同期した信号でよい。即ち、期間φ1および期間φ2は、予め定められた周期でオンおよびオフが切り換わる。また、図4は、積分器10に入力するアナログ信号が、時刻0までは0V、時刻0からは略一定の電位AINである例を示す。
【0018】
このような積分器10の出力信号AOUTは、n回のクロック信号(即ち、n回の充放電)に応じて、次式のように変化する。即ち、積分器10は、入力するアナログ信号AINをn倍に増幅するように動作する。ここで、nは入力するクロックの数に相当する。デルタシグマ変調器は、このような積分器10を用いることが知られている。
【数3】
【0019】
図5は、図3に示す積分器10を用いたデルタシグマ変換器40の構成例を示す。デルタシグマ変換器40は、入力端子6と、出力端子8と、デルタシグマ変調器30と、デジタルフィルタ部42とを備える。デルタシグマ変調器30およびデジタルフィルタ部42は、入力端子6および出力端子8の間で直列に接続される。
【0020】
図5は、デルタシグマ変調器30が、積分器10を1つ有する一次変調器として動作する例を示す。デルタシグマ変調器30は、積分器10と、量子化器32と、DA変換器34と、加減算器36とを有する。量子化器32は、積分器10の出力信号AOUTを量子化したデジタル信号DOUTを出力する。DA変換器34は、量子化器32の出力DOUTをDA変換して積分器10にフィードバックするフィードバック信号AFBを出力する。加減算器36は、デルタシグマ変調器30に入力するアナログ信号ASIGからフィードバック信号AFBを減算したアナログ信号AINを、積分器10に入力する。
【0021】
一次変調器として動作するデルタシグマ変調器30の積分器10は、入力するアナログ信号ASIGおよびフィードバック信号AFBに対して、図4で説明したように、n回のクロック信号が入力した後にn倍した値を出力する。即ち、積分器10に入力するアナログ信号AINは、次式のように、デルタシグマ変調器30に入力するアナログ信号ASIGおよびフィードバック信号AFBの差分で示される。また、積分器10の出力信号AOUTは(数2)式より次式のように示される。
【数4】
【0022】
DA変換器34が理想的に動作する場合、量子化器32の出力DOUTおよびフィードバック信号AFBは、略同一の値とすることができるので、(数4)式は次式のように示される。
【数5】
【0023】
ここで、積分器10の出力信号AOUTの初期値が0、デルタシグマ変調器30に入力するアナログ信号ASIGを略一定の値とした場合、i回目の量子化器32の出力をDOUT(i)とすると、出力信号AOUTは次式のように示される。なお、nは入力するクロックの数を示す。
【数6】
【0024】
(数6)式を変形することにより、次式を得る。
【数7】
【0025】
(数7)式より、デルタシグマ変調器30に入力するアナログ信号ASIGは、量子化器32の出力DOUTを用いて表現できることがわかる。即ち、デルタシグマ変調器30のデジタル出力DOUTを用いて(数7)式の右辺第1項のように演算することにより、アナログ信号ASIGをデジタル変換したデジタル信号DSIGを算出することができる。
【0026】
デジタルフィルタ部42は、このような演算、即ち、次式で示す積分器10の動作と等価なデジタル演算を実行する。
【数8】
【0027】
このように、デジタルフィルタ部42は、アナログ信号ASIGをデジタル変換したデジタル信号DSIGを出力することができるので、図5に示すデルタシグマ変換器40は、AD変換動作できることがわかる。なお、デルタシグマ変換器40の出力DSIGは、(数8)式に略等しくなる。したがって、(数7)式および(数8)式を比較することにより、AD変換の量子化誤差EMOD1は、次式のように示される。
【数9】
【0028】
ここで、デルタシグマ変調器30のフィードバックループを安定化させた場合、積分器10の出力信号AOUTを、略一定の電圧値V以内の値に抑えることができる。このように安定化させた場合、デルタシグマ変調器30の量子化誤差EMOD1は、次式のように示される。
【数10】
【0029】
(数10)式より、デルタシグマ変換器40は、1次のデルタシグマ変調器30を用い、積分器10の出力が初期値0からn回の積分動作を実行することで、量子化誤差を1/nに抑えられることがわかる。即ち、デルタシグマ変換器40は、AD変換の分解能をn倍に向上させることができる。なお、積分器10の出力を初期値0にすべく、デルタシグマ変換器40は、予め定められた周期で積分器10およびデジタルフィルタ部42をリセットしてよい。このようなリセット動作を伴うデルタシグマ変換器40は、インクリメンタルデルタシグマ変換器として知られている。
【0030】
このようなデルタシグマ変換器40は、デルタシグマ変調器30の積分器10の数を増加させることで、分解能を更に向上できる。即ち、図5において、加減算器36および量子化器32の間に、複数の積分器10を直列に接続してよい。例えば、加減算器36および量子化器32の間に3つの積分器10が設けられたデルタシグマ変調器30の例を説明する。
【0031】
3つの積分器10のうち、最終段の積分器10の出力信号AOUT3は、次式で示される。
【数11】
【0032】
ここで、3つの積分器10の出力信号の初期値が0、デルタシグマ変調器30に入力するアナログ信号ASIGが略一定の値とした場合、i回目の量子化器32の出力をDOUT(i)とすると、出力信号AOUT3は次式のように示される。
【数12】
【0033】
(数12)式を変形することにより、次式を得る。
【数13】
【0034】
(数13)式より、デルタシグマ変調器30に入力するアナログ信号ASIGは、量子化器32の出力DOUTを用いて表現でき、アナログ信号ASIGをデジタル変換したデジタル信号DSIGを算出することができる。このような3次変調器を用いた場合のAD変換の量子化誤差EMOD3は、(数13)式の第2項と略同一の次式で示される。
【数14】
【0035】
この場合においても、デルタシグマ変調器30のフィードバックループを安定化させることで、最終段の積分器10の出力信号AOUT3を、略一定の電圧値V以内の値に抑えることができる。即ち、3次のデルタシグマ変調器30の量子化誤差EMOD3は、次式のように示される。
【数15】
【0036】
(数15)式より、デルタシグマ変換器40は、3次のデルタシグマ変調器30を用い、積分器10の出力が初期値0からn回の積分動作を実行することで、量子化誤差を3!/{n・(n−1)・(n−2)}倍に抑えることができる。即ち、デルタシグマ変換器40は、AD変換の分解能を{n・(n−1)・(n−2)}/3!}倍に向上させることができる。このように、インクリメンタルデルタシグマ変換器は、L次のデルタシグマ変調器を用いた場合、分解能Rは、次式のように示されことが知られている。なお、DA変換器34は、1ビットDA変換器を用いるものとする。
【数16】
【0037】
1次変調器を用いたデルタシグマ変換器等の場合、(数10)式で示したように、n回の積分動作を実行することで、AD変換の分解能をn倍に向上させることができる。例えば、n=216回の積分動作を実行することで、16ビットの分解能を得ることができる。しかし、このような高い分解能を得る場合、クロック周波数をf[Hz]とすると、変換速度はf/216[Hz]程度となり、高速動作のAD変換器として用いることができなくなってしまう。
【0038】
そこで、L次変調器(L>1)を用いたデルタシグマ変換器等を用いることで、より高速な変換速度でより高い分解能のAD変換器を実現することができる。しかしながら、より高次のL次変調器を用いる場合、L個の積分器10が必要となるため、消費電力およびコストが上昇してしまう。そこで、本実施形態に係るデルタシグマ変調器およびデルタシグマ変換器は、消費電力およびコストが上昇することを防止しつつ、より高速な変換速度でより高い分解能のAD変換器を実現する。
【0039】
図6は、本実施形態に係るアナログ増幅部100の離散系による構成例を示す。本実施形態に係るデルタシグマ変調器およびデルタシグマ変換器は、積分器10に代えて、このようなアナログ増幅部100を用いて、高速かつ高い分解能のAD変換器を実現させる。アナログ増幅部100は、図1に示す積分器10のフィードバックループ中に、増幅器を設けた構成でよい。即ち、アナログ増幅部100は、入力端子102、出力端子104、遅延素子112、増幅器114、および加算器116を備える。
【0040】
遅延素子112は、入力端子102および出力端子104の間に設けられ、入力する信号を遅延させて出力する。増幅器114は、遅延素子112の出力を増幅して加算器116に供給する。増幅器114は、1よりも大きい倍率xで遅延素子112の出力AOUTを増幅する。加算器116は、入力端子102に入力するアナログ信号AINに増幅器114の出力信号x・AOUTを加えた信号AIN+x・AOUTを、遅延素子112に入力する。
【0041】
このように、アナログ増幅部100は、遅延素子112に入力する信号AIN+x・AOUTを遅延させた信号を出力するので、出力信号AOUTは次式のように示される。
【数17】
【0042】
(数17)式より、入出力特性は、次式のように示される。
【数18】
【0043】
図7は、図6に示すアナログ増幅部100と等価な構成例を示す。また、図8は、このようなアナログ増幅部100の入出力特性をZ平面で示した例である。図8の横軸は実数軸、縦軸は虚数軸を示す。図8に示すように、極は単位円上の外側に出現することがわかる。なお、図8は、離散系のシステムとしてZ平面を用いて説明したが、連続系のシステムとしてS平面を用いて表現してもよい。この場合、アナログ増幅部100の極は、S平面の右半平面に配置されることになる。このようなアナログ増幅部100は、実回路として、スイッチトキャパシタ等を用いて次のように構成することができる。
【0044】
図9は、本実施形態に係るアナログ増幅部100の実回路の構成例を示す。アナログ増幅部100は、入力端子102、出力端子104、アナログ増幅器110、帰還キャパシタ120、第1スイッチトキャパシタ回路130、および第2スイッチトキャパシタ回路140を備える。
【0045】
アナログ増幅器110は、入力端子102および出力端子104の間に設けられる。アナログ増幅器110は、オペアンプ等でよい。アナログ増幅器110の一方の入力端子は、第1スイッチトキャパシタ回路130を介して入力端子102からの信号を受け取る。アナログ増幅器110の他方の入力端子は基準電位が接続される。基準電位は、予め定められた電位でよく、一例として0V(接地電位)である。アナログ増幅器110の出力端子は、出力端子104に接続される。
【0046】
帰還キャパシタ120は、アナログ増幅器110の一方の入力端子および出力端子の間に設けられ、帰還回路の一部を形成する。ここで、帰還キャパシタ120の容量をCとする。
【0047】
第1スイッチトキャパシタ回路130は、入力端子102およびアナログ増幅器110の間に設けられる。第1スイッチトキャパシタ回路130の出力は、アナログ増幅器110の一方の入力端子に接続される。即ち、第1スイッチトキャパシタ回路130およびアナログ増幅器110は、入力端子102および出力端子104の間において直列に接続される。第1スイッチトキャパシタ回路130は、入力する信号を充放電させる第1キャパシタCを含む。
【0048】
第1スイッチトキャパシタ回路130は、例えば、期間φ1において、第1キャパシタCの一方の端子をアナログ増幅部100の入力端子102に接続し、他方の端子を基準電位に接続して、入力端子102からのアナログ信号を充電する。この場合、第1スイッチトキャパシタ回路130は、期間φ2において、第1キャパシタCの一方の端子を基準電位に接続し、他方の端子をアナログ増幅器110の一方の入力端子に接続して、充電した電荷を放電する。第1スイッチトキャパシタ回路130は、期間φ1および期間φ2を繰り返して、第1キャパシタCの充放電を繰り返す。
【0049】
第2スイッチトキャパシタ回路140は、アナログ増幅器110の一方の入力端子および出力端子の間に設けられる。即ち、第2スイッチトキャパシタ回路140および帰還キャパシタ120は、アナログ増幅器110の帰還回路として並列に設けられる。第2スイッチトキャパシタ回路140は、入力する信号を充放電させる第2キャパシタCを含む。
【0050】
第2スイッチトキャパシタ回路140は、例えば、期間φ1において、第2キャパシタCの一方の端子をアナログ増幅部100の出力端子104に接続し、他方の端子を基準電位に接続して、入力する信号を充電する。この場合、第2スイッチトキャパシタ回路140は、期間φ2において、第2キャパシタCの一方の端子を基準電位に接続し、他方の端子をアナログ増幅器110の一方の入力端子に接続して、充電した電荷を放電する。第2スイッチトキャパシタ回路140は、期間φ1および期間φ2を繰り返して、第2キャパシタCの充放電を繰り返す。
【0051】
このようなアナログ増幅部100の増幅率xは、第2キャパシタCおよび帰還キャパシタ120の比に基づいて、次式のように定められる。
【数19】
【0052】
即ち、図3の積分器10の場合は、帰還キャパシタ24に電荷を保持することで積分動作を実行した。これに対し、図9のアナログ増幅部100は、帰還キャパシタ120の電荷に容量比C/Cに対応する電荷を加算して、アナログ増幅器110の一方の入力に供給するので、1を超える増幅率の演算を実現する。
【0053】
図10は、本実施形態に係るアナログ増幅部100の動作特性の一例を示す。図10の横軸は時間、縦軸は電圧を示す。図10は、アナログ増幅部100の出力端子104からの出力信号AOUTと、期間φ1および期間φ2のタイミング信号の例を示す。この場合、期間φ1および期間φ2のタイミング信号は、略一定のクロック周期に同期した信号でよい。即ち、期間φ1および期間φ2は、予め定められた周期でオンおよびオフが切り換わる。また、図10は、アナログ増幅部100に入力するアナログ信号が、時刻0までは0V、時刻0からは略一定の電位AINである例を示す。また、図10は、C=Cの場合、即ち、アナログ増幅部100の増幅率xを2とした場合の動作特性の例を示す。
【0054】
このようなアナログ増幅部100の出力信号AOUTは、n回のクロック信号(即ち、n回の充放電)に応じて、次式のように変化する(x>1)。
【数20】
【0055】
なお、時刻0からのアナログ増幅部100に入力するアナログ信号が、略一定の電位AINであることから、(数20)式は次式のように示される。即ち、アナログ増幅部100の出力信号AOUTは、nの増加に対して、指数関数的に増加することがわかる。このようなアナログ増幅部100を用いたデルタシグマ変調器について次に説明する。
【数21】
【0056】
図11は、本実施形態に係るデルタシグマ変調器200の構成例を示す。デルタシグマ変調器200は、図9に示すアナログ増幅部100を用いる。即ち、デルタシグマ変調器200は、入力端子106と、出力端子108と、アナログ増幅部100と、量子化器210と、DA変換器220と、加減算器230とを備える。
【0057】
アナログ増幅部100は、図9および図10で説明したように、入力するアナログ信号を増幅する。量子化器210は、アナログ増幅部100の出力信号AOUTを量子化したデジタル信号DOUTを出力する。アナログ増幅部100は、少なくとも1次のフィードバック係数を有し、フィードバック係数は1よりも大きい。例えば、フィードバック回路が理想的であり、損失がほぼ無視できる場合、アナログ増幅部100の増幅率は1よりも大きい値を有してよく、当該増幅率がフィードバック係数と略等しくてよい。
【0058】
量子化器210は、外部から供給されるクロック信号等に応じて、アナログ増幅部100の出力信号AOUTを量子化してよい。量子化器210は、1ビット量子化器として機能して、2値のデジタル信号に量子化してよい。これに代えて、量子化器210は、マルチビット量子化器として機能し、多値のデジタル信号に量子化してもよい。
【0059】
DA変換器220は、量子化器210の出力DOUTをDA変換してアナログ増幅部100にフィードバックするフィードバック信号AFBを出力する。DA変換器220は、クロック信号等と同期してデジタル信号DOUTをアナログ信号AFBに変換してよい。加減算器230は、アナログ信号から前記フィードバック信号を減算したアナログ信号を、アナログ増幅部100に入力する。
【0060】
以上のアナログ増幅部100に入力するアナログ信号AINは、次式のように、デルタシグマ変調器200に入力するアナログ信号ASIGおよびフィードバック信号AFBの差分で示される。また、アナログ増幅部100の出力信号AOUTは(数18)式より次式のように示される。
【数22】
【0061】
DA変換器220が理想的に動作する場合、量子化器210の出力DOUTおよびフィードバック信号AFBは、略同一の値とすることができるので、(数22)式は次式のように示される。
【数23】
【0062】
ここで、アナログ増幅部100の出力信号AOUTの初期値が0、デルタシグマ変調器200に入力するアナログ信号ASIGが略一定の値とした場合、i回目の量子化器210の出力をDOUT(i)とすると、出力信号AOUTは次式のように示される。なお、nは入力するクロックの数を示す。ここで、x>1とする。
【数24】
【0063】
(数24)式を変形することにより、次式を得る。
【数25】
【0064】
以上のように、デルタシグマ変調器200に入力するアナログ信号ASIGは、量子化器210の出力DOUTを用いて表現できることがわかる。したがって、デルタシグマ変調器200のデジタル出力DOUTを用いて(数25)式の右辺第1項のように演算することにより、アナログ信号ASIGをデジタル変換したデジタル信号DSIGを算出することができる。
【0065】
図12は、本実施形態に係るデルタシグマ変換器300の構成例を示す。デルタシグマ変換器300は、図11で説明したデルタシグマ変調器200と、デジタルフィルタ部310とを備える。デルタシグマ変調器200は、図11において説明したので、ここでは説明は省略する。
【0066】
デジタルフィルタ部310は、デルタシグマ変調器200が出力する変調デジタル信号をフィルタリングする。デジタルフィルタ部310は、アナログ増幅部100の増幅動作と等価なデジタル演算を実行する。即ち、デジタルフィルタ部310は、次式で示すデルタシグマ変調器200の動作と略等価なデジタル演算を実行する。
【数26】
【0067】
このように、デジタルフィルタ部310は、アナログ信号ASIGをデジタル変換したデジタル信号DSIGを出力することができるので、図12に示すデルタシグマ変換器300は、AD変換動作できることがわかる。なお、デルタシグマ変換器300のAD変換の量子化誤差Eは、次式のように示される。
【数27】
【0068】
ここで、デルタシグマ変調器200のフィードバックループを安定化させた場合、アナログ増幅部100の出力信号AOUTを、略一定の電圧値V以内の値に抑えることができる。このように安定化させた場合、デルタシグマ変調器200の量子化誤差Eは、次式のように示される。
【数28】
【0069】
以上のように、本実施形態に係るデルタシグマ変調器200は、アナログ増幅部100を用いることにより、積分器10を用いたデルタシグマ変調器30と比較して、より量子化誤差を小さくすることができる。例えば、n=10の場合、(数10)式より、積分器10を用いたデルタシグマ変調器30は、量子化誤差EMOD1がV/10未満となる。また、(数15)式より、3次のデルタシグマ変調器30の量子化誤差EMOD3は、V/120未満となる。これに対して、アナログ増幅部100を用いたデルタシグマ変調器200は、(数28)式より、x=2とすると、量子化誤差EがV/1023未満となる。
【0070】
即ち、本実施形態に係るデルタシグマ変調器200は、1次のデルタシグマ変調器30の102.3倍、3次のデルタシグマ変調器30の8.525倍の分解能を得ることができる。また、アナログ増幅部100は、複数の遅延素子112を直列接続するものではないので、n次のデルタシグマ変調器30のように、変換速度を低減させることなく、また、アナログ増幅器110を多段にして消費電力が増加することを防止しつつ、高い分解能を実現することができる。
【0071】
以上の本実施形態に係るデルタシグマ変調器200の構成例として、図11の例を説明したが、これに限定されることはない。デルタシグマ変調器200は、種々の回路が追加されてよい。例えば、デルタシグマ変調器200は、各部に増幅器を追加してよい。このようなデルタシグマ変調器200の例を次に説明する。
【0072】
図13は、本実施形態に係るデルタシグマ変調器200の第1変形例を示す。第1変形例のデルタシグマ変調器200は、第1増幅器410と、第2増幅器420とを更に備える。
【0073】
第1増幅器410は、アナログ増幅部100および量子化器210の間に設けられる。第1増幅器410は、増幅率a1ffで入力する信号を増幅してよい。第2増幅器420は、DA変換器220および加減算器230の間に設けられる。第2増幅器420は、増幅率a1fbで入力する信号を増幅してよい。デルタシグマ変調器200は、このような増幅器の増幅率を調整することにより、フィードバックループの安定性を向上させてよい。
【0074】
例えば、アナログ増幅部100の出力AOUTから、第1増幅器410、量子化器210、DA変換器220、第2増幅器420、加減算器230、および加算器116を経てASUMに至るフィードバック経路の伝達関数TF1は、−a1ff・a1fbとなる。また、アナログ増幅部100の内部で、AOUTからASUMへとフィードバックされる経路の伝達関数TF2は、増幅率xに相当する。したがって、AOUTからASUMに至る全てのフィードバック経路を考慮した伝達関数をTFとした場合、次式のように表現できる。
【数29】
【0075】
ここで、アナログ増幅部100の出力AOUTは、ASUMを遅延させたものであるから、次式が成立する。
【数30】
【0076】
即ち、(数29)式が成立する場合、アナログ増幅部100の出力AOUTは、次のクロックのASUMに影響を与えない。即ち、一のクロックタイミングにおける出力AOUTは、次のクロックにおける出力AOUTに影響を与えない。このように、第1増幅器410の増幅率a1ffおよび第2増幅器420の増幅率a1fbの積が、フィードバック係数であるアナログ増幅部100の増幅率xと略一致する場合、アナログ増幅部100の出力AOUTが発散して不安定となることが低減し、アナログ増幅部100は安定に動作することができる。
【0077】
なお、アナログ増幅部100は、増幅率xが可変であってもよい。例えば、アナログ増幅部100は、予め定められたタイミングにおいて、増幅率が変化してもよい。ここで、i回目のクロックタイミングにおけるアナログ増幅部100の増幅率をxとすると、デルタシグマ変調器200の入力アナログ信号ASIGは、(数25)式に対応して、次式のように示される。
【数31】
【0078】
このようなデルタシグマ変調器200を用いたデルタシグマ変換器300は、デジタルフィルタ部310が、(数31)式の右辺第1項のように動作することで、増幅率xの変化に応じたAD変換を実行できる。また、このように、アナログ増幅部100の増幅率が可変の場合、当該増幅率xの変化に応じて、第1増幅器410および第2増幅器420の増幅率も可変でよい。即ち、第1増幅器410および第2増幅器420の増幅率は、増幅率xの変化に応じて、(数29)式が成立するように変化することで、アナログ増幅部100を安定に動作させることができる。
【0079】
なお、デルタシグマ変調器200は、第3増幅器430と、第4増幅器440と、加算器442とを更に備えてよい。第3増幅器430は、デルタシグマ変調器200に入力するアナログ信号ASIGを増幅して加減算器230に供給する。第3増幅器430は、増幅率aで入力する信号を増幅してよい。また、第4増幅器440は、デルタシグマ変調器200に入力するアナログ信号ASIGを増幅して加算器442に供給する。第4増幅器440は、増幅率aoffで入力する信号を増幅してよい。加算器442は、第4増幅器440が増幅した信号を、第1増幅器410の出力に加算して量子化器210に供給する。なお、第3増幅器430および第4増幅器440の増幅率は可変でもよい。
【0080】
図14は、本実施形態に係るデルタシグマ変調器200の第2変形例を示す。第2変形例のデルタシグマ変調器200は、AD変換部450を更に備える。デルタシグマ変調器200の量子化誤差Eは、(数27)式に示すように、アナログ増幅部100の出力AOUTに比例した値となる。即ち、アナログ増幅部100の出力AOUTをAD変換することにより、量子化誤差Eに相当するデジタル値を算出でき、更に分解能を向上させることができる。そこで、第2変形例のデルタシグマ変調器200は、アナログ増幅部100の出力AOUTをデジタル値に変換する。
【0081】
AD変換部450は、アナログ増幅部100の出力信号AOUTをデジタル信号に変換する。AD変換部450は、変換したデジタル信号を出力端子452から出力してよい。AD変換部450は、逐次比較型、フラッシュ型、パイプライン型、およびデルタシグマ型等のAD変換器を含んでよい。AD変換部450は、デルタシグマ変調器200に追加したAD変換器を含んでよく、これに代えて、量子化器210を用いたAD変換器であってもよい。AD変換部450のビット数をm、フルスケールをAFS、量子化誤差をEADCとすると、AD変換部450が出力するデジタル信号DOUT2は、次式のように示される。
【数32】
【0082】
(数32)式のデジタル信号DOUT2に関する式を(数25)式に代入することにより、次式を得る。
【数33】
【0083】
また、(数32)式の量子化誤差EADCに関する式を(数33)式に代入することにより、次式を得る。
【数34】
【0084】
以上のように、第2変形例のデルタシグマ変調器200は、量子化器210が出力するデジタル信号DOUTと、アナログ増幅部100の出力AOUTをAD変換したデジタル信号DOUT2とを出力する。したがって、第2変形例のデルタシグマ変調器200を有するデルタシグマ変換器300は、デジタル信号DOUTおよびデジタル信号DOUT2を用いて、デジタル演算を実行することにより、分解能を更にmビット向上させることができる。この場合、デジタルフィルタ部310は、(数33)式の右辺第1項および右辺第2項に相当するデジタル処理を実行してよい。
【0085】
図15は、本実施形態に係るデルタシグマ変調器200の第3変形例を示す。第3変形例のデルタシグマ変調器200は、アナログ増幅部100が、増幅動作と積分器10の動作とを切り換える構成を有する。第3変形例のデルタシグマ変調器200は、リセット回路460と、制御回路470とを更に備え、アナログ増幅部100は、スイッチ回路480を更に備える。
【0086】
リセット回路460は、予め定められた周期毎に、アナログ増幅部100の出力AOUTをリセットする。この場合、アナログ増幅部100は、例えば、アナログ増幅器110の一方の入力端子と、出力端子104の間を接続して、帰還キャパシタ120をリセット可能に構成される。そして、リセット回路460は、帰還キャパシタ120をリセットさせるリセット信号をアナログ増幅部100に供給してよい。また、リセット回路460は、デルタシグマ変調器200がデルタシグマ変換器300に設けられた場合、デジタルフィルタ部310にもリセット信号を供給してよい。
【0087】
制御回路470は、アナログ増幅部100の動作を切り換える制御信号をスイッチ回路480に供給する。制御回路470は、予め定められたタイミングで、アナログ増幅部100の動作を切り換えてよい。また、制御回路470は、リセット回路460にリセット信号を供給すべきタイミングを通知してもよい。
【0088】
スイッチ回路480は、制御回路470から受け取る制御信号に応じて、フィードバック経路に増幅器114を挿入するか否かを切り換える。フィードバック経路に増幅器114がない場合、アナログ増幅部100は、図1に示す積分器10と同様の構成となり、積分動作することになる。また、フィードバック経路に増幅器114が挿入された場合、アナログ増幅部100は、図6に示すアナログ増幅部100と同様の構成となり、増幅動作することになる。即ち、スイッチ回路480は、制御回路470の制御信号に応じて、アナログ増幅部100を積分動作させるか増幅動作させるかを切り換える。
【0089】
本実施形態に係るデルタシグマ変換器300は、デジタルフィルタ部310が(数26)式に示す演算を実行することで、精度よくAD変換できることを説明した。ここで、実際の増幅器のDCゲインおよび帯域は有限であり、また、電子部品の定数にバラツキ等が生じ、コンデンサの容量のミスマッチ等が発生することがある。したがって、デルタシグマ変換器300は、電子部品を実装して実際に動作させると、アナログ増幅部100の増幅率等が設計値からずれてしまうことがある。この場合、デジタルフィルタ部310が(数26)式に示す演算を実行しても、アナログ増幅部100の増幅動作とは異なる演算となってしまうことから、AD変換の線形性等が劣化してしまうことがある。
【0090】
これに対して、図1および図3に示す積分器10は、アナログ増幅部100の増幅動作とは異なり、帰還キャパシタ24の容量にバラツキが生じても、積分された電荷は当該帰還キャパシタ24に保持されるので、フィードバック係数がずれることはほとんどない。そこで、第3変形例のデルタシグマ変調器200は、アナログ増幅部100の積分動作と増幅動作とを組み合わせて、AD変換の線形性を改善する。例えば、デルタシグマ変調器200は、予め定められた期間だけアナログ増幅部100に積分動作させる。
【0091】
本実施形態に係るデルタシグマ変調器200は、アナログ増幅部100がリセットされてからk回目のクロック信号まで、アナログ増幅部100を積分動作させる例を説明する。この場合、デルタシグマ変調器200は、残りの(n−k)回のクロック信号に対して、アナログ増幅部100を増幅動作させ、(n+1)回目のクロック信号において、アナログ増幅部100を再びリセットする。
【0092】
ここで、アナログ増幅部100の出力信号AOUTの初期値が0、デルタシグマ変調器200に入力するアナログ信号ASIGが略一定の値とした場合、i回目の量子化器210の出力をDOUT(i)とすると、出力信号AOUTは次式のように示される。
【数35】
【0093】
(数35)式を変形することにより、次式を得る。なお、量子化誤差をEとした。
【数36】
【0094】
ここで、デルタシグマ変調器200のフィードバックループを安定化させた場合、アナログ増幅部100の出力信号AOUTを、略一定の電圧値V以内の値に抑えることができる。このように安定化させた場合、第3変形例のデルタシグマ変調器200の量子化誤差Eは、次式のように示される。
【数37】
【0095】
以上のように、第3変形例のデルタシグマ変調器200は、アナログ増幅部100の動作を一定期間だけ積分動作させることにより、高い分解能のまま線形性の劣化を低減させる。例えば、n=10、k=5、x=2の場合、(数37)式より、第3変形例のデルタシグマ変調器200は、量子化誤差EがV/191未満となる。これより、第3変形例のデルタシグマ変調器200を用いたデルタシグマ変換器300は、1次のデルタシグマ変調器30および3次のデルタシグマ変調器30と比較して、高い分解能を保ちつつ、良好な線形性のAD変換を実行することができる。
【0096】
図16は、第3変形例のアナログ増幅部100の実回路の構成例を示す。図16の第3変形例のアナログ増幅部100において、図9に示された本実施形態に係るアナログ増幅部100の動作と略同一のものには同一の符号を付け、説明を省略する。第3変形例のアナログ増幅部100は、スイッチ回路480を更に有する。
【0097】
スイッチ回路480は、第2スイッチトキャパシタ回路140をアナログ増幅器110の帰還回路に接続するか否かを切り換える。スイッチ回路480が第2スイッチトキャパシタ回路140をアナログ増幅器110の帰還回路から電気的に切断した場合、アナログ増幅部100は、積分動作する。また、スイッチ回路480が第2スイッチトキャパシタ回路140をアナログ増幅器110の帰還回路に電気的に接続した場合、アナログ増幅部100は、増幅動作する。即ち、第3変形例のアナログ増幅部100は、フィードバック係数を1よりも大きくするか、1とするかを切り換える。
【0098】
第3変形例のデルタシグマ変調器200は、このようなスイッチ回路480を制御する。例えば、制御回路470は、アナログ増幅部100の出力AOUTをリセットしてから、予め定められた期間が経過するまで、第2スイッチトキャパシタ回路140およびアナログ増幅器110の帰還回路の間を電気的に切断させる制御信号を、スイッチ回路480に供給する。また、制御回路470は、予め定められた期間が経過した後に、第2スイッチトキャパシタ回路140およびアナログ増幅器110の帰還回路の間を電気的に接続させる制御信号を、スイッチ回路480に供給する。
【0099】
以上の本実施形態に係るデルタシグマ変調器200は、アナログ増幅部100を図9に示す構成にして増幅動作させる例を説明した。この場合、期間φ2におけるアナログ増幅器110の一方の入力端子には、第1キャパシタCおよび第2キャパシタCの両方の負荷が掛かることになる。この場合における伝達関数について次に説明する。
【0100】
図17は、オペアンプ回路500の一例を示す。オペアンプ回路500は、オペアンプ510、第3キャパシタC、および第4キャパシタCを備える。オペアンプ510は、一方の入力に第3キャパシタCの一端が接続され、他方の入力には基準電位が接続される。オペアンプ510の一方の入力の電位をVINとし、出力の電位をVOUTとする。第3キャパシタCの他端には、当該オペアンプ回路500に入力する入力信号が供給される。第4キャパシタCは、オペアンプ510の一方の入力および出力の間に設けられる。
【0101】
このようなオペアンプ回路500におけるオペアンプ510の出力VOUTから入力VINへの伝達関数は、次式のように示される。
【数38】
【0102】
即ち、オペアンプ510の入力VINにフィードバックされるGB積が、(数38)式で示される量だけ減少することになる。これにより、第3キャパシタCおよび第4キャパシタCの容量比であるC/Cを大きくすればするほど、オペアンプ510に要求されるGB積が高くなり、これに伴い、オペアンプ510の消費電力が増大してしまうことになる。図17のオペアンプ回路500の例を、図9に示すアナログ増幅部100に適用すると、期間φ2において次式が成立する。
【数39】
【0103】
即ち、本実施形態におけるアナログ増幅部100において、第2キャパシタCを付加することにより、アナログ増幅器110の消費電力が増加することになる。そこで、第2キャパシタCを付加する場合、第1キャパシタCの容量を調節して、容量比C/Cが増加することを防止してよい。
【0104】
なお、図13に示すように、デルタシグマ変調器200が入力端子106側に第3増幅器430を備える場合、帰還キャパシタ120および第1キャパシタCの容量比は、第3増幅器430の増幅率aと次式のように対応することが望ましい。
【数40】
【0105】
そこで、制御回路470が第1キャパシタCの容量を切り換える場合、第3増幅器430の増幅率aを更に調節してよい。このようなデルタシグマ変調器200について、次に説明する。
【0106】
図18は、本実施形態に係るデルタシグマ変調器200の第4変形例を示す。第4変形例のデルタシグマ変調器200は、増幅率が可変の第3増幅器430を備える。第4変形例のデルタシグマ変調器200において、制御回路470は、第1スイッチトキャパシタ回路130および第2スイッチトキャパシタ回路140の期間φ1および期間φ2を切り換える。
【0107】
また、制御回路470は、第1キャパシタCの容量を切り換えと共に、第3増幅器430の増幅率aを切り換える。ここで、制御回路470が第3増幅器430の増幅率をi回目のクロックに応じて調節することに応じて、図18では、当該増幅率をa1iと示す。制御回路470は、(数40)式が成立するように、増幅率a1iを切り換えてよい。
【0108】
これに代えて、制御回路470は、予め定められた期間において、増幅率a1iを0にしてもよい。なお、このような制御回路470による第3増幅器430の増幅率の調節は、図15で説明した、アナログ増幅部100の積分動作および増幅動作の切り換えと並行して実行してもよい。このように、アナログ増幅部100の積分動作および増幅動作がi回目のクロックに応じて切り換わることに応じて、図18では、アナログ増幅部100の増幅率をxと示す。
【0109】
ここで、リセット回路460がアナログ増幅部100に一のリセット信号を供給してから次のリセット信号を供給するまでに、n回のクロック信号がアナログ増幅部100に供給されるとする。そして、n回のクロックのうち、1番目からk番目のクロック信号に対して、アナログ増幅部100を積分動作させ、k+1番目からn番目のクロック信号に対して、アナログ増幅部100を増幅率xで増幅動作させる例を説明する。
【0110】
この場合、制御回路470は、1番目からk番目のクロック信号に対して、アナログ増幅部100の第2スイッチトキャパシタ回路140およびアナログ増幅器110の帰還回路の間を電気的に切断させる。この場合、制御回路470は、第3増幅器430の増幅率a1iを第1キャパシタおよび帰還キャパシタの比に基づく値とする。制御回路470は、例えば、増幅率a1iを次式のようにする。
【数41】
【0111】
そして、制御回路470は、k+1番目からn番目のクロック信号に対して、アナログ増幅部100の第2スイッチトキャパシタ回路140およびアナログ増幅器110の帰還回路の間を電気的に接続させる。この場合、制御回路470は、第3増幅器430の増幅率a1iを零とし、即ち入力を行わない。
【数42】
【0112】
ここで、(数19)を満たすように第2キャパシタCを定めると、(数19)及び(数41)から、
【数43】
となる。
【0113】
これにより、1番目からk番目のクロック信号に対しては、C=C、k+1番目からn番目のクロック信号に対しては、C=Cとなるが、C=Cであるため、1番目からn番目のクロック信号まで常にCは等しくなり、アナログ増幅器110の負荷を略一定に保つことができる。ここで、アナログ増幅部100の出力信号AOUTの初期値が0、デルタシグマ変調器200に入力するアナログ信号ASIGが略一定の値とした場合、i回目の量子化器210の出力をDOUT(i)とすると、出力信号AOUTは次式のように示される。
【数44】
【0114】
(数44)式を変形することにより、次式を得る。なお、量子化誤差をEとした。
【数45】
【0115】
ここで、デルタシグマ変調器200のフィードバックループを安定化させた場合、アナログ増幅部100の出力信号AOUTを、略一定の電圧値V以内の値に抑えることができる。このように安定化させた場合、第4変形例のデルタシグマ変調器200の量子化誤差Eは、次式のように示される。
【数46】
【0116】
n=10、k=5、x=2とし、1番目から5番目のクロックに対しては第3増幅器430の増幅率a1iを非零の値とし、6番目から10番目のクロックに対しては第3増幅器430の増幅率a1iを零とする例の場合、量子化誤差Eは、次式のように算出される。
【数47】
【0117】
本実施形態において、制御回路470が第3増幅器430の増幅率a1iを0にするので、入力アナログ信号に対するアナログ増幅部100の増幅が減少し、分解能は低減することになる。しかしながら、(数37)式から算出されるV/191未満の結果と比較して、(数46)式が示すように、分解能の低減は僅かであり、第4変形例のデルタシグマ変調器200を用いたデルタシグマ変換器300は、1次のデルタシグマ変調器30および3次のデルタシグマ変調器30と比較して、高い分解能を保ちつつ、良好な線形性のAD変換を実行できることがわかる。
【0118】
以上の本実施形態のデルタシグマ変調器200は、スイッチトキャパシタ回路を用いた離散時間系デルタシグマ変調器として動作する構成例を説明したが、これに限定されることはない。デルタシグマ変調器200は、連続時間系デルタシグマ変調器として動作してもよい。例えば、図3に示す積分器10は、スイッチトキャパシタ回路26を電圧−電流変換回路に置き換えることで、連続時間系の積分器として動作する。
【0119】
図19は、本実施形態に係る連続時間系の積分器600の構成例を示す。図19の積分器600において、図3に示された本実施形態に係る積分器10の動作と略同一のものには同一の符号を付け、説明を省略する。積分器600は、図3に示す積分器10のスイッチトキャパシタ回路26を第1電圧−電流変換回路610に置き換えた例を示す。なお、図19は、第1電圧−電流変換回路610を抵抗素子とした例を示す。このように、積分器600は、連続時間系の積分器として動作するので、同様の置き換えにより、デルタシグマ変調器200が用いるアナログ増幅部100も連続時間系の変調器の構成とすることができる。
【0120】
図20は、本実施形態に係る連続時間系のアナログ増幅部700の構成例を示す。図20のアナログ増幅部700において、図9に示された本実施形態に係るアナログ増幅部100の動作と略同一のものには同一の符号を付け、説明を省略する。アナログ増幅部700は、第1スイッチトキャパシタ回路130を第1電圧−電流変換回路610に置き換えた例を示す。また、アナログ増幅部700は、第2スイッチトキャパシタ回路140を第2電圧−電流変換回路620および増幅回路630に置き換えた例を示す。
【0121】
アナログ増幅部700は、RC積分回路として機能する。この場合、入力から出力へのゲインは負となるので、アナログ増幅部700は、−1倍の増幅回路630を挿入して、正帰還動作させる。本実施形態に係るデルタシグマ変調器200は、このようなアナログ増幅部700を備えることにより、連続時間系のデルタシグマ変調器として動作することができる。また、デルタシグマ変換器300は、このようなデルタシグマ変調器200を用いてよい。
【0122】
図21は、本実施形態に係るアナログ増幅部700の全差動回路の構成例を示す。アナログ増幅部700は、差動入力端子702、差動出力端子704、アナログ増幅器710、第1帰還キャパシタ722、第2帰還キャパシタ724、正側第1電圧−電流変換回路732、負側第1電圧−電流変換回路734、正側第2電圧−電流変換回路742、および負側第2電圧−電流変換回路744を備える。
【0123】
アナログ増幅器710は、差動入力端子702および差動出力端子704の間に設けられる。アナログ増幅器710は、オペアンプ等でよい。アナログ増幅器710の差動入力端子は、正側第1電圧−電流変換回路732および負側第1電圧−電流変換回路734を介して差動入力端子702からの差動信号を受け取る。アナログ増幅器710の差動出力端子は、差動出力端子704に接続される。
【0124】
第1帰還キャパシタ722は、アナログ増幅器710の正側の入力端子および負側の出力端子の間に設けられ、帰還回路の一部を形成する。また、第2帰還キャパシタ724は、アナログ増幅器710の負側の入力端子および正側の出力端子の間に設けられ、帰還回路の一部を形成する。
【0125】
正側第1電圧−電流変換回路732および負側第1電圧−電流変換回路734は、差動入力端子702およびアナログ増幅器710の間に設けられる。正側第1電圧−電流変換回路732および負側第1電圧−電流変換回路734の出力は、アナログ増幅器の差動入力端子にそれぞれ接続される。即ち、正側第1電圧−電流変換回路732およびアナログ増幅器は、差動入力端子702および差動出力端子704の間の正側回路において直列に接続される。また、負側第1電圧−電流変換回路734およびアナログ増幅器は、差動入力端子702および差動出力端子704の間の負側回路において直列に接続される。正側第1電圧−電流変換回路732および負側第1電圧−電流変換回路734は、入力する信号を電圧−電流変換する抵抗素子をそれぞれ含む。
【0126】
正側第2電圧−電流変換回路742は、アナログ増幅器710の正側の入力端子および正側の出力端子の間に設けられる。負側第2電圧−電流変換回路744は、アナログ増幅器710の負側の入力端子および負側の出力端子の間に設けられる。正側第2電圧−電流変換回路742および負側第2電圧−電流変換回路744は、入力する信号を電圧−電流変換する抵抗素子を含む。
【0127】
以上のアナログ増幅部700は、RC積分回路として機能する。この場合、入力から出力へのゲインは正となるよう接続されるので、正帰還動作となる。本実施形態に係るデルタシグマ変調器200は、このようなアナログ増幅部700を備えることにより、連続時間系のデルタシグマ変調器として動作することができる。また、デルタシグマ変換器300は、このようなデルタシグマ変調器200を用いてよい。
【0128】
以上の本発明の様々な実施形態は、フローチャート及びブロック図を参照して記載されてよい。フローチャート及びブロック図におけるブロックは、(1)オペレーションが実行されるプロセスの段階又は(2)オペレーションを実行する役割を持つ装置の「部」として表現されてよい。特定の段階及び「部」が、専用回路、コンピュータ可読記憶媒体上に格納されるコンピュータ可読命令と共に供給されるプログラマブル回路、及び/又はコンピュータ可読記憶媒体上に格納されるコンピュータ可読命令と共に供給されるプロセッサによって実装されてよい。
【0129】
なお、専用回路は、デジタル及び/又はアナログハードウェア回路を含んでよく、集積回路(IC)及び/又はディスクリート回路を含んでよい。プログラマブル回路は、例えば、フィールドプログラマブルゲートアレイ(FPGA)、及びプログラマブルロジックアレイ(PLA)等のような、論理積、論理和、排他的論理和、否定論理積、否定論理和、及び他の論理演算、フリップフロップ、レジスタ、並びにメモリエレメントを含む、再構成可能なハードウェア回路を含んでよい。
【0130】
コンピュータ可読記憶媒体は、適切なデバイスによって実行される命令を格納可能な任意の有形なデバイスを含んでよい。これにより、当該有形なデバイスに格納される命令を有するコンピュータ可読記憶媒体は、フローチャート又はブロック図で指定されたオペレーションを実行するための手段を作成すべく実行され得る命令を含む、製品を備えることになる。
【0131】
コンピュータ可読記憶媒体の例としては、電子記憶媒体、磁気記憶媒体、光記憶媒体、電磁記憶媒体、半導体記憶媒体等が含まれてよい。コンピュータ可読記憶媒体のより具体的な例としては、フロッピー(登録商標)ディスク、ディスケット、ハードディスク、ランダムアクセスメモリ(RAM)、リードオンリメモリ(ROM)、消去可能プログラマブルリードオンリメモリ(EPROM又はフラッシュメモリ)、電気的消去可能プログラマブルリードオンリメモリ(EEPROM)、静的ランダムアクセスメモリ(SRAM)、コンパクトディスクリードオンリメモリ(CD-ROM)、デジタル多用途ディスク(DVD)、ブルーレイ(登録商標)ディスク、メモリスティック、集積回路カード等が含まれてよい。
【0132】
コンピュータ可読命令は、アセンブラ命令、命令セットアーキテクチャ(ISA)命令、マシン命令、マシン依存命令、マイクロコード、ファームウェア命令、状態設定データ等を含んでよい。また、コンピュータ可読命令は、Smalltalk、JAVA(登録商標)、C++等のようなオブジェクト指向プログラミング言語、及び「C」プログラミング言語又は同様のプログラミング言語のような従来の手続型プログラミング言語を含む、1又は複数のプログラミング言語の任意の組み合わせで記述されたソースコード又はオブジェクトコードを含んでよい。
【0133】
コンピュータ可読命令は、ローカルに又はローカルエリアネットワーク(LAN)、インターネット等のようなワイドエリアネットワーク(WAN)を介して、汎用コンピュータ、特殊目的のコンピュータ、若しくは他のプログラム可能なデータ処理装置のプロセッサ、又はプログラマブル回路に提供されてよい。これにより、汎用コンピュータ、特殊目的のコンピュータ、若しくは他のプログラム可能なデータ処理装置のプロセッサ、又はプログラマブル回路は、フローチャート又はブロック図で指定されたオペレーションを実行するための手段を生成するために、当該コンピュータ可読命令を実行できる。なお、プロセッサの例としては、コンピュータプロセッサ、処理ユニット、マイクロプロセッサ、デジタル信号プロセッサ、コントローラ、マイクロコントローラ等を含む。
【0134】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【0135】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【0136】
2 入力端子、4 出力端子、6 入力端子、8 出力端子、10 積分器、12 遅延素子、14 加算器、22 増幅器、24 帰還キャパシタ、26 スイッチトキャパシタ回路、30 デルタシグマ変調器、32 量子化器、34 DA変換器、36 加減算器、40 デルタシグマ変換器、42 デジタルフィルタ部、100 アナログ増幅部、102 入力端子、104 出力端子、106 入力端子、108 出力端子、110 アナログ増幅器、112 遅延素子、114 増幅器、116 加算器、120 帰還キャパシタ、130 第1スイッチトキャパシタ回路、140 第2スイッチトキャパシタ回路、200 デルタシグマ変調器、210 量子化器、220 DA変換器、230 加減算器、300 デルタシグマ変換器、310 デジタルフィルタ部、410 第1増幅器、420 第2増幅器、430 第3増幅器、440 第4増幅器、442 加算器、450 AD変換部、452 出力端子、460 リセット回路、470 制御回路、480 スイッチ回路、500 オペアンプ回路、510 オペアンプ、600 積分器、610 第1電圧−電流変換回路、620 第2電圧−電流変換回路、630 増幅回路、700 アナログ増幅部、702 差動入力端子、704 差動出力端子、710 アナログ増幅器、722 第1帰還キャパシタ、724 第2帰還キャパシタ、732 正側第1電圧−電流変換回路、734 負側第1電圧−電流変換回路、742 正側第2電圧−電流変換回路、744 負側第2電圧−電流変換回路
図1
図2
図3
図4
図5
図6
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図8
図9
図10
図11
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図19
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図21