特許 6647004 半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6647004

(24)【登録日】2020年1月16日

(45)【発行日】2020年2月14日

(54)【発明の名称】半導体装置の製造方法

(51)【国際特許分類】

   H01L 21/336 20060101AFI20200203BHJP

   H01L 29/78 20060101ALI20200203BHJP

   H01L 21/761 20060101ALI20200203BHJP

【ＦＩ】

   H01L29/78 301D

   H01L21/76 J

【請求項の数】7

【全頁数】10

(21)【出願番号】特願2015-206406(P2015-206406)

(22)【出願日】2015年10月20日

(65)【公開番号】特開2017-79256(P2017-79256A)

(43)【公開日】2017年4月27日

【審査請求日】2018年10月4日

(73)【特許権者】

【識別番号】303046277

【氏名又は名称】旭化成エレクトロニクス株式会社

(74)【代理人】

【識別番号】100066980

【弁理士】

【氏名又は名称】森 哲也

(74)【代理人】

【識別番号】100103850

【弁理士】

【氏名又は名称】田中 秀▲てつ▼

(72)【発明者】

【氏名】望月 秀則

(72)【発明者】

【氏名】郡司 智博

【審査官】 辻 勇貴

(56)【参考文献】

【文献】 米国特許出願公開第２０１０／００３２７６９（ＵＳ，Ａ１）

【文献】 特開昭５１−０４３０８６（ＪＰ，Ａ）

【文献】 特開昭６０−１３３７３８（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２１／７６１

Ｈ０１Ｌ ２９／７８

(57)【特許請求の範囲】

【請求項1】

半導体基板の表面に、第１導電型の第１不純物を導入して第１領域を形成する第１領域形成工程と、
前記第１領域の一部又は前記第１領域と接触する箇所に、前記第１導電型であり且つ前記第１不純物より拡散係数の大きい第２不純物を導入して第２領域を形成する第２領域形成工程と、
前記第１領域及び前記第２領域を備える前記半導体基板を１２００℃で熱処理する第１の熱処理工程と、
前記第１の熱処理工程後の前記半導体基板上に前記第１導電型とは逆の第２導電型の不純物を含む第２導電型層を形成する第２導電型層形成工程と、
前記第２導電型層の表面のうち前記第２領域の上方に相当する部分に、前記第１導電型の第３不純物を導入して第３領域を形成する第３領域形成工程と、
前記第１領域、前記第２領域及び前記第３領域を備える前記半導体基板を前記第１の熱処理工程後に熱処理する第２の熱処理工程と、
を含む半導体装置の製造方法。

【請求項2】

前記第２の熱処理工程は、前記第３領域を熱処理して前記第３領域と前記第２領域とを接続させる工程を含む請求項１に記載の半導体装置の製造方法。

【請求項3】

前記第３不純物は、前記第１不純物より拡散係数が大きい不純物である請求項１又は請求項２に記載の半導体装置の製造方法。

【請求項4】

前記第２領域形成工程は、断面視で前記第１領域の両端の上に前記第２領域を形成する工程を含む請求項１から請求項３の何れか１項に記載の半導体装置の製造方法。

【請求項5】

前記第２導電型層形成工程は、エピタキシャル成長により前記第２導電型層を形成する工程を含む請求項１から請求項４の何れか１項に記載の半導体装置の製造方法。

【請求項6】

前記第１不純物はアンチモンを含み、前記第２不純物及び前記第３不純物はリン又はヒ素を含む請求項１から請求項５の何れか１項に記載の半導体装置の製造方法。

【請求項7】

前記第１不純物はヒ素を含み、前記第２不純物及び第３不純物はリンを含む請求項１から請求項５の何れか１項に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置の製造方法に関する。

【背景技術】

【0002】

近年、液晶ドライバー等の各種ドライバーＩＣや電源回路ＩＣが一般的になり、それらを構成するために高耐圧なトランジスタが求められている。
例えば、図３に示すような縦型ＮＰＮバイポーラトランジスタは、Ｐ型シリコン基板３０１にＮ型埋め込み層３０６が形成され、断面視で、Ｎ型埋め込み層３０６の両端上にＮ型シンカー層３０７が形成されている。そして、Ｐ型エピタキシャル層３０２の、Ｎ型埋め込み層３０６とＮ型シンカー層３０７とに囲まれた領域に、Ｎ型エミッタ領域３０５と、Ｎ型エミッタ領域３０５の周囲に形成されたＰ型ベース領域３０４と、Ｎ型コレクタ領域３０３とが形成されている。
このような縦型ＮＰＮバイポーラトランジスタは、Ｐ型ベース領域３０４とＮ型コレクタ領域３０３との間に十分な耐圧を持たせるために、Ｎ型コレクタ領域３０３の膜厚を厚くして空乏層をコレクタ側に大きく広げることが望ましい。この目的により、断面視でＮ型埋め込み層３０６の上に形成するＰ型エピタキシャル層３０２の膜厚はできるだけ厚いことが求められる。

【0003】

また、例えば、図４に示すような、ドレイン近傍の不純物が横方向に拡散した構造のＮ型ＬＤＭＯＳ（Ｌａｔｅｒａｌ Ｄｏｕｂｌｅ−ｄｉｆｆｕｓｅｄ ＭＯＳ、以後、ｎＬＤＭＯＳという。）トランジスタは、Ｐ型シリコン基板４０１に、Ｎ型ドリフト層４０２と、Ｐ型ボディ層４０３とが形成されている。Ｐ型ボディ層４０３には、Ｎ型ソース領域４０６及びＰ型ピックアップ層４０９が形成されている。Ｎ型ドリフト層４０２には、フィールド酸化膜４０４で区切られてＮ型ドレイン領域４０５が形成されると共に、Ｐ型ボディ層４０３とＮ型ドリフト層４０２とにまたがってゲート酸化膜４０７が形成され、ゲート酸化膜４０７の上に、ゲート電極４０８が形成されている。
このｎＬＤＭＯＳトランジスタは、高耐圧と低オン抵抗とを両立する構造であり、消費電力を抑えた電源回路ＩＣを実現するために注目されている。

【0004】

一方、例えばモーターコントロールのために用いられる回路、例えばＨ−Ｂｒｉｄｇｅ回路等では、ＬＤＭＯＳをハイサイドスイッチとして用いることが多い。しかしながら、ｎＬＤＭＯＳは、Ｎ型ソース領域４０６がＰ型シリコン基板４０１と分離されていないためにハイサイドスイッチとして用いることができないという問題がある。ハイサイドスイッチ用の素子としてＰ型ＬＤＭＯＳ（以後、ｐＬＤＭＯＳという。）を使えばこのような問題は生じないが、ｐＬＤＭＯＳはｎＬＤＭＯＳに比べて性能に劣り、トランジスタ面積が大きくなるという欠点がある。

【0005】

そこで、図５に示すように、Ｎ型埋め込み層５１０とそれを表面に引き出すためのＮ型シンカー層５１２とによりｎＬＤＭＯＳを包み込み、Ｐ型シリコン基板５０１からｎＬＤＭＯＳを分離させるということが一般に行われている。Ｎ型埋め込み層５１０上にＰ型エピタキシャル層５１１を形成することでこれを実現することが可能となるが、この際、より高い耐圧を実現するためには、バイポーラトランジスタの場合と同様にＰ型エピタキシャル層５１１の膜厚を十分に確保する必要がある。
Ｎ型シンカー層５１２は、一般的には、Ｐ型エピタキシャル層５１１上の所定の領域にイオン注入等で不純物を導入し、それを熱拡散させることで形成する。ところが、Ｐ型エピタキシャル層５１１の膜厚が厚くなると、Ｎ型シンカー層５１２をより深く拡散させる必要があり、過剰な熱処理が求められる。これは同時にＮ型シンカー層５１２の横方向への広がりを大きくすることになって素子面積の増大を招き、集積度を下げる要因となる。なお、図５中の、符号５０１〜５０９が指し示す部分は、図４中の４０１〜４０９が指し示す部分に対応している。また、図５中、５１３はＮ型コンタクト層である。

【0006】

シンカー層を形成する方法として、例えば、特許文献１には、図６に示すように、Ｐ型埋め込み層１０１及びＮ型埋め込み層１０２が形成されたＰ型シリコン基板１００上にシリコンをエピタキシャル成長する工程と、この工程により生成したエピタキシャル層（例えば１０５、１０６）に不純物を注入してドープ領域（例えば１０３及び１０４、１０７及び１０８）を形成する工程からなり、エピタキシャル成長と不純物導入とを少なくとも２回以上繰り返すことによって深いシンカー層を形成する半導体装置の製造方法が開示されている。

【先行技術文献】

【特許文献】

【0007】

【特許文献1】特開平２−２８８３５３号公報

【発明の概要】

【発明が解決しようとする課題】

【0008】

前述のシンカー層を形成する方法によると、任意のエピタキシャル層の厚さに対して、埋め込み層を表面に引き出すシンカー層を形成することが可能である。
しかしながら、不純物を導入した領域には結晶欠陥が残り、その上に形成したエピタキシャル層にも多くの結晶欠陥が存在する。これは接合リークの原因となり得るために、好ましくない。不純物導入の後に熱処理を加えて欠陥の回復を図った後でエピタキシャル成長させればこの限りではないが、それを複数回繰り返すことは、その熱処理によって不純物が横方向に拡散してしまうこととなり、当初の問題に立ち返ることになる。

【0009】

さらに、工程単価の高いエピタキシャル成長の工程を複数回実施することは、ウェハコストの増大につながることは言うまでもない。
本発明は、以上のような事情に鑑みてなされたものであって、コストの増加を防ぎながら、厚いエピタキシャル層においても埋め込み層と接続されたシンカー層を有する半導体装置の製造方法を提供することを目的とする。

【課題を解決するための手段】

【0010】

本発明の一態様による半導体装置の製造方法は、半導体基板の表面に、第１導電型の第１不純物を導入して第１領域を形成する第１領域形成工程と、前記第１領域の一部又は前記第１領域と接触する箇所に、前記第１導電型であり且つ前記第１不純物より拡散係数の大きい第２不純物を導入して第２領域を形成する第２領域形成工程と、前記第１領域及び前記第２領域を備える前記半導体基板を１２００℃で熱処理する第１の熱処理工程と、前記第１の熱処理工程後の前記半導体基板上に前記第１導電型とは逆の第２導電型の不純物を含む第２導電型層を形成する第２導電型層形成工程と、前記第２導電型層の表面のうち前記第２領域の上方に相当する部分に、前記第１導電型の第３不純物を導入して第３領域を形成する第３領域形成工程と、前記第１領域、前記第２領域及び前記第３領域を備える
前記半導体基板を前記第１の熱処理工程後に熱処理する第２の熱処理工程と、を含むことを特徴としている。

【発明の効果】

【0011】

本発明の一態様によれば、ウェハコストの削減を図りつつ、空乏層の十分な広がりを確保することができると共に、接合リークを抑制することの可能な、厚いエピタキシャル層において埋め込み層と接続されたシンカー層を有する半導体装置を実現することができる。

【図面の簡単な説明】

【0012】

【図1】本発明の一実施形態に係る半導体装置の製造方法の製造工程の一例を示す断面図である。

【図2】図１の製造工程の続きである。

【図3】縦型ＮＰＮバイポーラトランジスタの一例を示す断面図である。

【図4】Ｎ型ＬＤＭＯＳトランジスタの一例を示す断面図である。

【図5】ハイサイドスイッチ用ｎＬＤＭＯＳの一例を示す断面図である。

【図6】従来の、深いシンカー層を有する半導体装置の製造方法の一例を示す断面図である。

【発明を実施するための形態】

【0013】

以下、図面を参照して本発明を実施するための形態（以下、本実施形態という）について説明する。
なお、以下の詳細な説明では、本発明の実施形態の完全な理解を提供するように多くの特定の具体的な構成について記載されている。しかしながら、このような特定の具体的な構成に限定されることなく他の実施態様が実施できることは明らかであろう。また、以下の実施形態は、特許請求の範囲に係る発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

【0014】

以下に、本発明に係る半導体装置の製造方法の一実施形態として、ハイサイドスイッチ用ｎＬＤＭＯＳの形成方法を図１（ａ）〜（ｄ）及び図２（ａ）〜（ｃ）を参照しながら説明する。図１（ａ）〜（ｄ）及び図２（ａ）〜（ｃ）は、本発明の半導体装置の製造方法の一実施形態を工程順に示す断面図である。
まず、図１（ａ）に示すように、Ｐ型シリコン基板１上に、例えば厚さ１５０Åのシリコン酸化膜２を形成する。シリコン酸化膜２の上にフォトレジスト膜を成膜し、図１（ａ）に示すように断面視でシリコン酸化膜２の両端の上方に対応する部分のみにフォトレジストが残るように、フォトレジストをパターニングし、フォトレジストパターン３を形成する。その後、フォトレジストパターン３をマスクとしてイオン注入にて第１のＮ型埋め込み層４を形成する。イオン注入により導入する不純物は例えばアンチモンであり、その注入条件は、例えば１５０ｋｅＶ、５Ｅ１５／ｃｍ^２等である。

【0015】

次に、図１（ｂ）に示すように、フォトレジストパターン３を除去した後、シリコン酸化膜２の上にフォトレジスト膜を成膜し、断面視で第１のＮ型埋め込み層４の両端の上方に対応する部分のみが開口したフォトレジストパターン５を形成する。そして、フォトレジストパターン５をマスクとして、第１のＮ型埋め込み層４に導入した第１のＮ型不純物、この場合アンチモンよりも拡散係数の大きい第２のＮ型不純物をイオン注入にて導入して第２のＮ型埋め込み層６を形成する。例えば、アンチモンより拡散係数の大きいＮ型不純物はリンであり、注入条件は６０ｋｅＶ、１Ｅ１５／ｃｍ^２等である。これにより、断面視で第１のＮ型埋め込み層４の両端に第２のＮ型埋め込み層６が形成された状態となる。

【0016】

次に、フォトレジストパターン５を除去した後、この第２のＮ型埋め込み層６が形成されたＰ型シリコン基板１を、例えば１２００℃、６０分等の条件下で熱処理を行うことで第１及び第２のＮ型埋め込み層４及び６を活性化し、その後、シリコン酸化膜２をフッ化水素酸（ＨＦ）等により除去する。この状態が図１（ｃ）である。
続いて、シリコン酸化膜２を除去したＰ型シリコン基板１の上に、例えば厚さ８μｍのＰ型エピタキシャル層７を成長させる。エピタキシャル成長中において、その熱によって第１及び第２のＮ型埋め込み層４及び６からは、それぞれに導入されたＮ型不純物が外方拡散し、Ｐ型エピタキシャル層７に取り込まれる。その結果、第１及び第２のＮ型埋め込み層４及び６は、Ｐ型エピタキシャル層７の中にせり上がった構造となる。

【0017】

ここで、第１のＮ型埋め込み層４に導入された第１不純物としてのアンチモンの拡散係数に比べて、第２の埋め込み層６に導入された第２不純物としてのリンの拡散係数の方が大きいため、リンの方がより表面側まで分布することになる。この様子を図１（ｄ）に示す。
また、第１及び第２のＮ型埋め込み層４及び６は、１２００℃、６０分の熱処理によって不純物の活性化と共に結晶欠陥の回復がなされているため、Ｐ型エピタキシャル層７には結晶欠陥は生じない。

【0018】

次に、図２（ａ）に示すように、Ｐ型エピタキシャル層７の表面に厚さ１８０Å程度のシリコン酸化膜８を形成する。続いて、シリコン酸化膜８の上に、フォトレジスト膜を成膜し、フォトレジストパターン５を形成したときと同じパターンのマスクを用いて、断面視で、第１のＮ型埋め込み層４の両端に形成された第２の埋め込み層６の上方に相当する部分のみが開口されたフォトレジストパターン９を形成する。次に、Ｎ型でありながら、第１のＮ型埋め込み層４に導入した第１のＮ型不純物、この場合アンチモンより拡散係数の大きい第３のＮ型不純物をイオン注入にて導入してＮ型シンカー層１０を形成する。ここで、第３のＮ型不純物は例えばリンであり、注入条件は例えば６０ｋｅＶ、１Ｅ１５／ｃｍ^２等である。これにより、断面視で、第２の埋め込み層６それぞれの上方に相当する部分にＮ型シンカー層１０が形成される。

【0019】

次に、フォトレジストパターン９を除去した後、このＮ型シンカー層１０が形成されたＰ型シリコン基板１を、例えば１２００℃、６０分等の条件下で熱処理を行う。その結果、図２（ｂ）に示すように、各Ｎ型シンカー層１０は深さ方向に拡散し、第２の埋め込み層６まで到達することで、第１のＮ型埋め込み層４、第２のＮ型埋め込み層６及びＮ型シンカー層１０により、Ｎ型埋め込み層４からＰ型エピタキシャル層７の表面に至る低抵抗領域が形成されることとなる。
その後、図２（ｃ）に示すように、第１のＮ型埋め込み層４、第２のＮ型埋め込み層６及びＮ型シンカー層１０によって囲まれたＰ型エピタキシャル層７にｎＬＤＭＯＳを形成する。例えば、簡単には次のような製造方法による。
まず、第１のＮ型埋め込み層４、第２のＮ型埋め込み層６及びＮ型シンカー層１０によって囲まれたＰ型エピタキシャル層７に、フォトリソグラフィ技術及びイオン注入技術によって、Ｎ型ドリフト層１１を形成する。次に、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法により、Ｎ型ドリフト層１１にフィールド酸化膜１３を形成する。このフィールド酸化膜１３の形成過程において、Ｎ型ドリフト層１１や図示しないウェル拡散層を所定の深さまで熱拡散させる。

【0020】

次に、再びフォトリソグラフィ技術及びイオン注入技術によって、第１のＮ型埋め込み層４、第２のＮ型埋め込み層６及びＮ型シンカー層１０によって囲まれたＰ型エピタキシャル層７に、Ｐ型ボディ層１２を形成する。次に、Ｐ型エピタキシャル層７を熱酸化してゲート酸化膜１６を形成し、続いて、例えばＬＰＣＶＤ法（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）を用いてゲート酸化膜１６上にポリシリコン膜を形成し、フォトリソグラフィ技術及びドライエッチング技術によってポリシリコン膜をパターニングする。これにより、ゲート酸化膜１６上にポリシリコンからなるゲート電極１７を形成する。

【0021】

次に、フォトリソグラフィ技術及びイオン注入技術を用いて、Ｐ型エピタキシャル層７上のソース、ドレイン及びコンタクトの各領域に、リン又はヒ素等のＮ型不純物を導入する。これに熱処理を施すことで、Ｎ型のソース１５、ドレイン１４及びＮ型コンタクト層１９を形成する。
さらに、フォトリソグラフィ技術及びイオン注入技術を用いて、ボロン等のＰ型不純物を導入し、熱処理を加えることでＰ型ピックアップ層１８を形成する。最後に、図示はしないが、一般的に知られる方法にて、層間絶縁膜とコンタクト、配線層、保護膜を形成することで半導体装置が完成する。

【0022】

このように、本発明の一実施形態における半導体装置の製造方法によれば、第２のＮ型埋め込み層６からの第２不純物がせり上がると共に、Ｎ型シンカー層１０となる、第３のＮ型不純物がイオン注入にて導入された拡散層から拡散し、第２不純物のせり上がりと第３不純物の拡散とがつながることにより、第２のＮ型埋め込み層６から表面をつなぐＮ型シンカー層１０を形成することができるため、エピタキシャル層形成を複数回行う必要はない。その結果として、ウェハコストを削減することが可能となる。
また、第１のＮ型埋め込み層４の第１不純物は第２不純物に比べて拡散係数が小さいため、第１の埋め込み層４のＰ型エピタキシャル層７へのせり上がりは比較的小さい。そのため、空乏層の十分な広がりを確保することができる。

【0023】

また、第１及び第２のＮ型埋め込み層４及び６の不純物導入後に熱処理を加えているため、第１及び第２のＮ型埋め込み層４及び６には結晶欠陥が少ない。そのため、第１及び第２のＮ型埋め込み層４及び６の上に形成したＰ型エピタキシャル層７にも結晶欠陥が生じにくくなり、接合リーク等の発生を防止することができる。さらに、Ｎ型シンカー層１０を形成した後、一度の熱処理工程によって、Ｎ型シンカー層１０と第２のＮ型埋め込み層６とを接続している。そのため、Ｎ型シンカー層１０の拡散をより抑えることができ、すなわちＮ型シンカー層１０の横方向への広がりを抑制することができる。このことにより、素子面積が増大することを防いでいる。

【0024】

なお、上記実施形態においては、第１不純物としてアンチモンを用い、第２不純物及び第３不純物としてリンを用いた場合について説明したがこれに限るものではない。
第２不純物及び第３不純物の拡散係数が、第１不純物の拡散係数が大きければよく、例えば、第１不純物としてアンチモンを含み、第２不純物及び第３不純物としてヒ素を含んでいてもよく、また第２不純物及び第３不純物の一方がリンを含み他方がヒ素を含んでいてもよい。
また、第１不純物としてヒ素を含み、第２不純物及び第３不純物としてリンを含んでいてもよい。

【0025】

また、上記実施形態においては、Ｐ型エピタキシャル層７を、第１のＮ型埋め込み層４、第２のＮ型埋め込み層６及びＮ型シンカー層１０によって囲むこと、つまり、Ｐ型領域を、Ｎ型領域で囲むことによって、ハイサイドスイッチ用ｎＬＤＭＯＳを形成する場合について説明したが、これに限るものではない。つまり、Ｎ型領域をＰ型領域で囲むことによって、ハイサイドスイッチ用のＰ型ＬＤＭＯＳ（以後、ｐＬＤＭＯＳという。）を形成することも可能である。
この場合には、第１のＰ型埋め込み層（第１のＮ型埋め込み層４に対応）に、拡散係数の小さい第１のＰ型不純物を導入し、第２のＰ型埋め込み層（第２のＮ型埋め込み層６に対応）及びＰ型シンカー層（Ｎ型シンカー層１０）には第１のＰ型不純物よりも拡散係数の大きい第２及び第３のＰ型不純物を導入すれば、同様の効果を得ることができる。

【0026】

Ｐ型不純物としては、例えばＩＩＩ族元素のドーパントであれば適用することができる。
具体的には例えば、第１のＰ型の埋め込み層に導入される第１のＰ型不純物としてガリウム、第２のＰ型の埋め込み層に導入される第２のＰ型不純物及びＰ型のシンカー層に導入される第３のＰ型不純物として、第１のＰ型不純物としてのガリウムよりも拡散係数の大きいボロンを適用することができる。また、別の組み合わせとしては、例えば、第１のＰ型不純物としてインジウム、第２のＰ型不純物及び第３のＰ型不純物として、第１のＰ型不純物としてのインジウムよりも拡散係数の大きいボロン又はガリウムを適用することができる。

【0027】

以上、特定の実施形態を参照して本発明を説明したが、これら説明によって発明を限定するものではない。本発明の説明を参照することにより、当業者には、開示された実施形態の種々の変形例とともに本発明の別の実施形態も明らかである。従って、特許請求の範囲は、本発明の範囲及び要旨に含まれるこれらの変形例又は実施形態も網羅すると解すべきである。

【符号の説明】

【0028】

１ Ｐ型シリコン基板
２、８ シリコン酸化膜
３、５、９ フォトレジストパターン
４ 第１のＮ型埋め込み層
６ 第２のＮ型埋め込み層
７ Ｐ型エピタキシャル層
１０ Ｎ型シンカー層
１１ Ｎ型ドリフト層
１２ Ｐ型ボディ層
１３ フィールド酸化膜
１４ ドレイン
１５ ソース
１６ ゲート酸化膜
１７ ゲート電極
１８ Ｐ型ピックアップ層
１９ Ｎ型コンタクト層
３０１ Ｐ型シリコン基板
３０２ Ｐ型エピタキシャル層
３０３ Ｎ型コレクタ領域
３０４ Ｐ型ベース領域
３０５ Ｎ型エミッタ領域
３０６ Ｎ型埋め込み層
３０７ Ｎ型シンカー層
４０１ Ｐ型シリコン基板
４０２ Ｎ型ドリフト層
４０３ Ｐ型ボディ層
４０４ フィールド酸化膜
４０５ Ｎ型ドレイン領域
４０６ Ｎ型ソース領域
４０７ ゲート酸化膜
４０８ ゲート電極
４０９ Ｐ型ピックアップ層
５１０ Ｎ型埋め込み層
５１１ Ｐ型エピタキシャル層
５１２ Ｎ型シンカー層
５１３ Ｎ型コンタクト層

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】