特許 6653750 半導体基体及び半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6653750

(24)【登録日】2020年1月30日

(45)【発行日】2020年2月26日

(54)【発明の名称】半導体基体及び半導体装置

(51)【国際特許分類】

   H01L 21/338 20060101AFI20200217BHJP

   H01L 29/778 20060101ALI20200217BHJP

   H01L 29/812 20060101ALI20200217BHJP

   H01L 21/205 20060101ALI20200217BHJP

【ＦＩ】

   H01L29/80 H

   H01L21/205

【請求項の数】8

【全頁数】13

(21)【出願番号】特願2018-501400(P2018-501400)

(86)(22)【出願日】2016年2月26日

(86)【国際出願番号】JP2016001060

(87)【国際公開番号】WO2017145199

(87)【国際公開日】20170831

【審査請求日】2018年8月3日

(73)【特許権者】

【識別番号】000106276

【氏名又は名称】サンケン電気株式会社

(73)【特許権者】

【識別番号】000190149

【氏名又は名称】信越半導体株式会社

(74)【代理人】

【識別番号】100102532

【弁理士】

【氏名又は名称】好宮 幹夫

(74)【代理人】

【識別番号】100194881

【弁理士】

【氏名又は名称】小林 俊弘

(72)【発明者】

【氏名】鹿内 洋志

(72)【発明者】

【氏名】佐藤 憲

(72)【発明者】

【氏名】篠宮 勝

(72)【発明者】

【氏名】土屋 慶太郎

(72)【発明者】

【氏名】萩本 和徳

【審査官】 棚田 一也

(56)【参考文献】

【文献】 特開２００７−２２１００１（ＪＰ，Ａ）

【文献】 特開２０１０−２３２２９３（ＪＰ，Ａ）

【文献】 特開２０１２−２４３８７１（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／３３８

Ｈ０１Ｌ ２１／２０５

Ｈ０１Ｌ ２９／７７８

Ｈ０１Ｌ ２９／８１２

(57)【特許請求の範囲】

【請求項1】

シリコン系基板と、
該シリコン系基板上に、第１材料を含む窒化物系化合物半導体の第１の層と、前記第１材料よりも格子定数が大きい第２材料を含む窒化物系化合物半導体の第２の層とが繰り返し設けられた層を含むバッファ層と、
該バッファ層上に前記第２材料を含む窒化物系化合物半導体のチャネル層と
を備え、
前記第２の層の格子定数は、前記第１の層の格子定数よりも大きく、
前記バッファ層において、前記第１の層上の前記第２の層との間の少なくとも１つには、上方に向かって前記第２材料の組成比が徐々に大きくなり、上方に向かって前記第１材料の組成比が徐々に小さくなる、窒化物系化合物半導体の第１の組成傾斜層を有し、前記第２の層上の前記第１の層との間の少なくとも１つには、上方に向かって前記第１材料の組成比が徐々に大きくなり、上方に向かって前記第２材料の組成比が徐々に小さくなる、窒化物系化合物半導体の第２の組成傾斜層を有し、
前記第１の組成傾斜層は前記第２の組成傾斜層より厚いものであることを特徴とする半導体基体。

【請求項2】

前記第１の組成傾斜層の厚みに対する平均組成変化率は、前記第２の組成傾斜層の厚みに対する平均組成変化率より小さいことを特徴とする請求項１に記載の半導体基体。

【請求項3】

前記第１の層上の前記第２の層との間の全てにおいて、前記第１の組成傾斜層を有し、
前記第２の層上の前記第１の層との間の全てにおいて、前記第２の組成傾斜層を有することを特徴とする請求項１又は請求項２に記載の半導体基体。

【請求項4】

前記バッファ層の最上層には前記第１の組成傾斜層が設けられ、該第１の組成傾斜層の下には、前記第１の層が設けられていることを特徴とする請求項１から請求項３のいずれか１項に記載の半導体基体。

【請求項5】

前記第１材料及び前記第２材料は、Ｂ、Ａｌ、Ｇａ、Ｉｎからなるグループの中から選択されるものであることを特徴とする請求項１から請求項４のいずれか１項に記載の半導体基体。

【請求項6】

前記第１の層がＡｌＮ層であり、前記第２の層がＧａＮ層であることを特徴とする請求項１から請求項４のいずれか１項に記載の半導体基体。

【請求項7】

前記第１及び第２の組成傾斜層の前記第１材料の平均組成変化割合が２９％／ｎｍより大きく、７５％／ｎｍ以下であることを特徴とする請求項６に記載の半導体基体。

【請求項8】

請求項１から請求項７のいずれか１項に記載の半導体基体の上に、電極を備えるものであることを特徴とする半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体基体及び半導体装置に関する。

【背景技術】

【0002】

窒化物半導体層は安価なシリコン基板上やサファイア基板上に形成されるのが一般的である。しかし、これらの基板の格子定数と窒化物半導体層の格子定数は大きく異なり、また、熱膨張係数も異なる。このため、基板上にエピタキシャル成長によって形成された窒化物半導体層に、大きな歪みエネルギーが発生する。その結果、窒化物半導体層にクラックの発生や結晶品質の低下が生じやすい。

【0003】

上記問題を解決するために、基板と窒化物半導体からなる機能層との間に組成の異なる窒化物半導体層を積層したバッファ層を配置することが従来行われていた。

【0004】

また、特許文献１〜３等のように、ＧａＮ ｏｎ Ｓｉ系半導体はＧａＮ系の多層バッファ層の各層間に組成傾斜層を設け、応力をコントロールし、クラック抑制、結晶性向上を図っている。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２００５−１５８８８９号公報

【特許文献2】特開２００７−２２１００１号公報

【特許文献3】特開２０１０−２３２２９３号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

しかしながら、各層間に組成傾斜層を設ける場合、それが無い場合と比較し成長時間が延びる問題が有る。また各層間に組成傾斜層が有る場合、その組成傾斜層の格子定数変化量を０．７％／ｎｍより大きくすると（すなわち、組成傾斜層を薄くすると）、結晶性劣化が生じ、クラックが長くなり、ウェーハの歩留まり及びこのウェーハを用いて作製したデバイスの歩留まりが低下する事が後述する実験で分かった。これは格子定数の大きい層上に格子定数の小さい層を成長させる際、その間の組成傾斜層が大きく影響していると考えられる。このため、組成傾斜層を成長させる時間の短縮のため、組成傾斜層の格子定数変化量を０．７％／ｎｍより大きくした場合では、特許文献２の構造（すなわち、多層バッファ層において、ＧａＮ層とＡｌＮ層との間に組成傾斜層を設ける構造）は適用できない事が分かった。この影響はバッファ層上に能動層であるＧａＮ層を成長させる際、その膜厚を厚くするとより顕著になる。

【0007】

本発明は、上記問題点に鑑みてなされたものであって、多層バッファ層の各層間に格子定数変化量が０．７％／ｎｍより大きい組成傾斜層を設けた場合でも、結晶性劣化やクラックが長くなることを抑制できる半導体基体及び半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0008】

上記目的を達成するために、本発明は、シリコン系基板と、該シリコン系基板上に、第１材料を含む窒化物系化合物半導体の第１の層と、前記第１材料よりも格子定数が大きい第２材料を含む窒化物系化合物半導体の第２の層とが繰り返し設けられた層を含むバッファ層と、該バッファ層上に前記第２材料を含む窒化物系化合物半導体のチャネル層とを備え、前記バッファ層において、前記第１の層上の前記第２の層との間の少なくとも１つには、上方に向かって前記第２材料の組成比が徐々に大きくなり、上方に向かって前記第１材料の組成比が徐々に小さくなる、窒化物系化合物半導体の第１の組成傾斜層を有し、前記第２の層上の前記第１の層との間の少なくとも１つには、上方に向かって前記第１材料の組成比が徐々に大きくなり、上方に向かって前記第２材料の組成比が徐々に小さくなる、窒化物系化合物半導体の第２の組成傾斜層を有し、前記第１の組成傾斜層は前記第２の組成傾斜層より厚いものであることを特徴とする半導体基体を提供する。

【0009】

このように、第１の組成傾斜層を第２の組成傾斜層より厚くすることで、バッファ層上に設けられるチャネル層に圧縮応力を加えることができ、これによりチャネル層の結晶欠陥を低減でき、格子定数変化量が０．７％／ｎｍより大きい組成傾斜層を設けた場合でも、結晶性劣化やクラックが長くなることを抑制することができる。

【0010】

このとき、前記第１の組成傾斜層の厚みに対する平均組成変化率は、前記第２の組成傾斜層の厚みに対する平均組成変化率より小さいことが好ましい。

【0011】

第１の組成傾斜層の平均組成変化率と、第２の組成傾斜層の平均組成変化率が、このような関係を有していれば、効果的に結晶性劣化やクラックが長くなることを抑制することができる。

【0012】

このとき、前記第１の層上の前記第２の層との間の全てにおいて、前記第１の組成傾斜層を有し、前記第２の層上の前記第１の層との間の全てにおいて、前記第２の組成傾斜層を有することが好ましい。

【0013】

第１の組成傾斜層及び第２の組成傾斜層がこのようにすべての間に設けられていることにより、確実に結晶性劣化やクラックが長くなることを抑制することができる。

【0014】

このとき、前記バッファ層の最上層には前記第１の組成傾斜層が設けられ、該第１の組成傾斜層の下には、前記第１の層が設けられていることが好ましい。

【0015】

バッファ層の上部をこのような構成とすることにより、より効果的に結晶性劣化やクラックが長くなることを抑制することができる。

【0016】

このとき、前記第１材料及び前記第２材料を、Ｂ、Ａｌ、Ｇａ、Ｉｎからなるグループの中から選択することができる。

【0017】

第１材料及び第２材料として、上記のものを好適に用いることができる。

【0018】

このとき、前記第１の層をＡｌＮ層とし、前記第２の層をＧａＮ層とすることができる。

【0019】

バッファ層を構成する第１の層及び第２の層として、特に上記のものを好適に用いることができる。

【0020】

このとき、前記第１及び第２の組成傾斜層の前記第１材料の平均組成変化割合が２９％／ｎｍより大きく、７５％／ｎｍ以下であることが好ましい。

【0021】

第１及び第２の組成傾斜層の第１材料の平均組成変化割合が２９％／ｎｍより大きければ、第１及び第２の組成傾斜層をより薄くできるので、第１及び第２の組成傾斜層の成膜時間を短くすることができ、それにより製造時間を短縮することができる。
また、第１及び第２の組成傾斜層の第１材料の平均組成変化割合が７５％／ｎｍ以下であれば、結晶性劣化やクラックが長くなることを抑制する効果を維持できる。

【0022】

また、本発明は、上記の半導体基体の上に、電極を備えるものであることを特徴とする半導体装置を提供する。

【0023】

このような半導体装置であれば、チャネル層において結晶性劣化やクラックが長くなることが抑制された半導体装置とすることができるので、半導体装置の歩留まりや特性を向上させることができる。

【発明の効果】

【0024】

以上のように、本発明の半導体基体であれば、多層バッファ層の各層間に格子定数変化量が０．７％／ｎｍより大きい組成傾斜層を設けた場合でも、結晶性劣化やクラックが長くなることを抑制することができる。従って、成長時間を短縮できるので低コストのものとすることができる。また、本発明の半導体装置であれば、チャネル層において結晶性劣化やクラックが長くなることが抑制された半導体装置とすることができるので、半導体装置の歩留まりや特性を向上させることができる。

【図面の簡単な説明】

【0025】

【図1】本発明の半導体基体の実施形態の一例を示す概略断面図である。

【図2】本発明の半導体基体の実施形態の別の例を示す概略断面図である。

【図3】本発明の半導体装置の実施形態の一例を示す概略断面図である。

【図4】実施例１、２のバッファ層のアルミ含有率の分布を示す図である。

【図5】実験例１の半導体基体の概略断面図である。

【図6】実験例２の半導体基体の概略断面図である。

【図7】実験例３の半導体基体の概略断面図である。

【発明を実施するための形態】

【0026】

以下、本発明について、実施態様の一例として、図を参照しながら詳細に説明するが、本発明はこれに限定されるものではない。

【0027】

上述したように、基板と窒化物半導体からなる機能層との間に組成の異なる窒化物半導体層を積層したバッファ層を配置することが従来行われている一方で、多層バッファ層の各層間に組成傾斜層を設け、応力をコントロールし、クラック抑制、結晶性向上を図ることも行われていた。
しかしながら、各層間に組成傾斜層を設ける場合、それが無い場合と比較し成長時間が延びる問題が有る。
そこで、組成傾斜層の成長時間をできるだけ短縮するために、本発明者らは、組成傾斜層の格子定数変化量を大きくして組成傾斜層を薄くすることを検討した。

【0028】

まず、実験例１として、図５に示すように、多層バッファ層において、各層間に組成傾斜層を設けない半導体基体１００を３枚作製した。なお、半導体基体１００は、単結晶シリコンからなる基板１１２と、基板１１２上に設けられたバッファ層１１３と、バッファ層１１３上に設けられたＧａＮからなるチャネル層１２６と、チャネル層１２６上に設けられたＡｌＧａＮからなるバリア層１２７を有している（図５（ａ）参照）。バッファ層１１３は、ＡｌＮ層１１４とＧａＮ層１１５が繰り返し積層されている構造を有している（図５（ｂ）参照）。
なお、ＡｌＮ層１１４は上述した第１の層に相当し、ＧａＮ層１１５は上述した第２の層に相当する。

【0029】

作製した実験例１の半導体基体１００を用いて、０００２方向のＧａＮ層（チャネル層）の結晶性をＸ線回折を用いて測定した。また、実験例１の半導体基体１００の表面を観察することによりクラックの長さを測定した。その結果を表１に示す。

【0030】

次に、実験例２として、図６に示すように、多層バッファ層において、各層間に組成傾斜層を設けた半導体基体１０１を３枚作製した。なお、実験例２の半導体基体１０１は、実験例１の半導体基体１００とほぼ同様の構成であるが、ＡｌＮ層１１４上のＧａＮ層１１５との間に第１の組成傾斜層１１６を設け、ＧａＮ層１１５上のＡｌＮ層１１４との間に第２の組成傾斜層１１７を設けた点で、実験例１の半導体基体１００と異なっている（図６（ｂ）参照）。ここで、第１の組成傾斜層１１６はＡｌとＡｌより格子定数が大きいＧａを含み、上方に向かってＡｌの組成比が徐々に小さくなり、かつ、上方に向かってＧａの組成比が徐々に大きくなっている。また、第２の組成傾斜層１１７はＡｌとＧａを含み、上方に向かってＡｌの組成比が徐々に大きくなり、かつ、上方に向かってＧａの組成比が徐々に小さくなっている。第１の組成傾斜層１１６と第２の組成傾斜層１１７は同じ厚さとし、格子定数変化量をそれぞれ０．８８％／ｎｍとして、０．７％／ｎｍより大きくした。

【0031】

作製した実験例２の半導体基体１０１を用いて、実験例１と同様にして結晶性、クラックの長さを測定した。その結果を表１に示す。

【0032】

次に、実験例３として、図７に示すように、多層バッファ層において、各層間に組成傾斜層を設けた半導体基体１０２を３枚作製した。なお、実験例３の半導体基体１０２は、実験例１の半導体基体１００とほぼ同様の構成であるが、ＡｌＮ層１１４上のＧａＮ層１１５との間に第１の組成傾斜層１１６’を設け、ＧａＮ層１１５上のＡｌＮ層１１４との間に第２の組成傾斜層１１７’を設けるとともに、第２の組成傾斜層１１７’を第１の組成傾斜層１１６’より厚くした点で、実験例１の半導体基体１００と異なっている（図７（ｂ）参照）。ここで、第１の組成傾斜層１１６’の格子定数変化量を第２の組成傾斜層１１７’の格子定数変化量より大きい値とし、第２の組成傾斜層１１７’の格子定数変化量を０．８８％／ｎｍとして、いずれも０．７％／ｎｍより大きくした。

【0033】

作製した実験例３の半導体基体１０２を用いて、実験例１と同様にして結晶性、クラックの長さを測定した。その結果を表１に示す。なお、実験例３の半導体基体１０２においては、クラックが半導体基体の全面に生成されたため、Ｘ線回析による結晶性の測定ができなかったが、結晶性はかなり低いものと推定される。

【0034】

【表1】

【0035】

表１からわかるように、組成傾斜層の格子定数変化量を０．７％／ｎｍより大きくした場合、多層バッファ層の各層間に組成傾斜層を設けた実験例２、３の半導体基体は、多層バッファ層の各層間に組成傾斜層を設けない実験例１の半導体基体と比較して、結晶性は低下し、クラックの長さが増加した。特に第２の組成傾斜層１１７’を第１の組成傾斜層１１６’より厚くした実験例３では、結晶性が顕著に劣化し、クラックは全面に発生した。

【0036】

上記の実験結果より、多層バッファ層の各層間に組成傾斜層が有る場合、その組成傾斜層の格子定数変化量を０．７％／ｎｍより大きくすると（すなわち、組成傾斜層を薄くすると）、結晶性劣化が生じ、クラックが長くなり、ウェーハの歩留まり及びこのウェーハを用いて作製したデバイス歩留まりが低下する事が分かった。このため、組成傾斜層の格子定数変化量を０．７％／ｎｍより大きくした場合では、特許文献２の構造（すなわち、多層バッファ層においてＧａＮ層とＡｌＮ層との間に組成傾斜層を設ける構造）、及び、特許文献３の構造（すなわち、多層バッファ層においてＧａＮ層とＡｌＮ層との間に組成傾斜層を設けるとともに、ＧａＮ層上のＡｌＮ層との間の組成傾斜層の厚さをＡｌＮ層上のＧａＮ層との間の組成傾斜層より厚くする構造）は適用できない事が分かった。

【0037】

そこで、本発明者らは、多層バッファ層の各層間に格子定数変化量が０．７％／ｎｍより大きい組成傾斜層を設けた場合でも、結晶性劣化やクラックが長くなることを抑制できる半導体基体について鋭意検討を重ねた。
その結果、第１の層上の第２の層との間に設けられる第１の組成傾斜層を、第２の層上の第１の層との間に設けられる第２の組成傾斜層より厚くすることで、バッファ層上に設けられるチャネル層に圧縮応力を加えることができ、これによりチャネル層の結晶欠陥を低減でき、多層バッファ層の各層間に格子定数変化量が０．７％／ｎｍより大きい組成傾斜層を設けた場合でも、結晶性劣化やクラックが長くなることを抑制することができることを見出し、本発明をなすに至った。

【0038】

まず、図１を参照しながら、本発明の半導体基体の実施形態の一例について説明する。

【0039】

図１に示すように、半導体基体１０は、基板１２と、基板１２上に設けられ窒化物半導体からなるバッファ層１３と、バッファ層１３上に設けられ窒化物半導体からなるチャネル層２６を備えている。
バッファ層１３は、第１材料を含む窒化物系化合物半導体の第１の層１４と、第１材料よりも格子定数が大きい第２材料を含む窒化物系化合物半導体の第２の層１５とが繰り返し設けられた層を含むものである。
基板１２は、例えば、シリコン基板又はＳｉＣ基板等のシリコン系基板とすることができ、チャネル層２６は第２材料を含む窒化物系化合物半導体からなり、例えば、ＧａＮ層とすることができる。
このバッファ層１３において、第１の層１４上の第２の層１５との間の少なくとも１つには、上方に向かって第２材料の組成比が徐々に大きくなり、上方に向かって第１材料の組成比が徐々に小さくなる、窒化物系化合物半導体の第１の組成傾斜層１６を有し、第２の層１５上の第１の層１４との間の少なくとも１つには、上方に向かって第１材料の組成比が徐々に大きくなり、上方に向かって前記第２材料の組成比が徐々に小さくなる、窒化物系化合物半導体の第２の組成傾斜層１７を有している。第１の組成傾斜層１６は第２の組成傾斜層１７より厚いものである（図１（ｂ）参照）。
なお、第１及び第２の組成傾斜層１６、１７において、第１材料の組成比の最大値は、第１の層１４の第１材料の組成比以下であり、かつ、第２材料の組成比の最大値は、第２の層１５の第２材料の組成比以下である。

【0040】

なお、半導体基体１０は、さらに、チャネル層２６上にバリア層２７を含むことができ、チャネル層２６とバリア層２７とで、能動層２９を形成することができる。このバリア層２７は、例えば、ＡｌＧａＮ層とすることができる。

【0041】

上記のように、第１の組成傾斜層１６を第２の組成傾斜層１７より厚くすることで、バッファ層１３上に設けられるチャネル層２６に圧縮応力を加えることができ、これによりチャネル層の結晶欠陥を低減でき、格子定数変化量が０．７％／ｎｍより大きい組成傾斜層を設けた場合でも、結晶性劣化やクラックが長くなることを抑制することができる。

【0042】

ここで、第１の組成傾斜層を第２の組成傾斜層より厚くすることで、チャネル層の結晶欠陥を低減できる、推定されるメカニズムについて、以下に説明する。

【0043】

格子定数が小さい第１の層（以下、ＡｌＮ層を例とする）上に格子定数が大きい第２の層（以下、ＧａＮ層を例とする）を成長させる際にその間の第１の組成傾斜層を、ＧａＮ層上のＡｌＮ層との間の第２の組成傾斜層より厚く挿入すると、上層のＧａＮ層はＡｌＮ層によりコヒーレントに成長し易くなる（すなわち、ＧａＮ層の格子定数がＡｌＮ層側に小さくなる）。これは、組成傾斜層が厚いという事はその格子定数変化量が小さい（すなわち、より緩やかに格子定数が変化する）のでミスフィット転位発生による格子緩和がより起こりにくくなるためである。一方で、ＧａＮ層上にＡｌＮ層を成長させる際にその間の第２の組成傾斜層を上記の第１の組成傾斜層より薄く挿入すると、上層のＡｌＮ層はＧａＮ層にコヒーレントに成長しにくくなる（すなわち、ＡｌＮ層の格子定数がそれほどＧａＮ層側に大きくならない）。これは、組成傾斜層が薄いという事はその格子定数変化量が大きい（すなわち、より急激に格子定数が変化する）のでミスフィット転位発生による格子緩和がより起こり易くなるためである。そのため、バッファ層の上層の能動層のＧａＮ層に生じる圧縮応力が大きくなり、結果として、チャネル層の結晶性の劣化、クラックの伸長の抑制が出来ると推定される。

【0044】

逆にＧａＮ層上にＡｌＮ層を成長させる際にその間に第２の組成傾斜層を第１の組成傾斜層より厚く挿入すると、上層のＡｌＮ層がＧａＮ層によりコヒーレントに成長する（すなわち、ＡｌＮ層の格子定数がＧａＮ層側に大きくなる）。また、ＡｌＮ層上にＧａＮ層を成長させる際にその間の第１の組成傾斜層を第２の組成傾斜層より薄く挿入すると、上層のＧａＮ層はＡｌＮ層にコヒーレントに成長しにくくなる（すなわち、ＧａＮ層の格子定数がそれほどＡｌＮ層側に小さくならない）。そのため、バッファ層の上層の能動層のＧａＮ層を成長させる際の圧縮応力が弱まり、結果として、結晶性の劣化、クラックの伸長（品質低下）となると推測される。これは格子定数変化量が大きい（すなわち、格子定数変化量が０．７％／ｎｍより大きい）場合により顕著になると推測される。

【0045】

半導体基体１０において、第１の組成傾斜層１６の厚みに対する平均組成変化率は、第２の組成傾斜層１７の厚みに対する平均組成変化率より小さいことが好ましい。
第１の組成傾斜層１６の平均組成変化率と、第２の組成傾斜層１７の平均組成変化率が、このような関係を有していれば、チャネル層２６において効果的に結晶性劣化やクラックが長くなることを抑制することができる。

【0046】

半導体基体１０において、第１の層１４上の第２の層１５との間の全てにおいて、第１の組成傾斜層１６を有し、第２の層１５上の第１の層１４との間の全てにおいて、第２の組成傾斜層１７を有することが好ましい。
第１の組成傾斜層１６及び第２の組成傾斜層１７がこのように設けられていることにより、チャネル層２６において確実に結晶性劣化やクラックが長くなることを抑制することができる。

【0047】

半導体基体１０において、第１材料及び第２材料を、Ｂ、Ａｌ、Ｇａ、Ｉｎからなるグループの中から選択することができる。
特に、第１材料としてＡｌ、第２材料としてＧａを好適に用いることができる。

【0048】

半導体基体１０において、第１の層１４をＡｌＮ層とし、第２の層１５をＧａＮ層とすることができる。

【0049】

バッファ層１３を構成する第１の層１４及び第２の層１５として、上記のものを好適に用いることができる。

【0050】

第１の層１４をＡｌＮ層とし、第２の層１５をＧａＮ層としたときに、前記第１及び第２の組成傾斜層の前記第１材料の平均組成変化割合が２９％／ｎｍより大きく、７５％／ｎｍ以下であることが好ましい。

【0051】

第１及び第２の組成傾斜層の中で第１材料と第２材料の間で変化する第１材料の平均組成変化割合が２９％／ｎｍより大きければ、第１及び第２の組成傾斜層をより薄くできるので、第１及び第２の組成傾斜層の成膜時間を短くすることができ、それによりバッファ層の製造時間を短縮することができる。結果として、半導体基体を安価に構成することができる。
また、第１及び第２の組成傾斜層の中で第１材料と第２材料の間で変化する第１材料の平均組成変化割合が７５％／ｎｍ以下であれば、結晶性劣化やクラックが長くなることを抑制する効果を維持できる。
なお、第１及び第２の組成傾斜層の上面側と下面側における第１材料の組成変化割合が、第１及び第２の組成傾斜層の中央側における第１材料の組成変化割合よりも小さいことがより望ましい。これにより、より効果的に結晶性劣化やクラックが長くなることを抑制できる。

【0052】

次に、図２を参照しながら、本発明の半導体基体の実施形態の別の例について説明する。

【0053】

図２の半導体基体１０’は、バッファ層１３の最上層に第１の組成傾斜層１６が設けられ、この最上層の第１の組成傾斜層１６の下には、第１の層１４が設けられている点で図１の半導体基体１０と異なっている（図２（ｂ）参照）。
バッファ層の最上部をこのような構成とすることにより、チャネル層に生じる圧縮応力が高まり、より効果的にチャネル層の結晶性劣化やクラックが長くなることを抑制することができる。

【0054】

次に、図３を参照しながら、本発明の半導体装置の実施形態の一例について説明する。

【0055】

図３に示す半導体装置１１は、図１の半導体基体１０のチャネル層２６上に、例えば、バリア層２７を介して電極（例えば、ソース電極３０、ゲート電極３１、ドレイン電極３２）が設けられたものである。

【0056】

半導体装置１１において、例えば、ソース電極３０、ドレイン電極３２は、ソース電極３０からチャネル層２６内に形成された２次元電子ガス２８を介して、ドレイン電極３２に電流が流れるように配置することができる。
ソース電極３０とドレイン電極３２との間に流れる電流は、ゲート電極３１に印加される電位によってコントロールすることができる。

【0057】

このような半導体装置であれば、チャネル層２６において結晶性劣化やクラックが長くなることが抑制された半導体装置とすることができるので、これにより半導体装置の歩留まりや特性を向上させることができる。

【実施例】

【0058】

以下、実施例を示して本発明をより具体的に説明するが、本発明はこれらに限定されるものではない。

【0059】

（実施例１）
図１に示すような半導体基体１０を３枚作製した。ただし、基板１２はシリコン単結晶基板とし、チャネル層２６はＧａＮからなるものとし、バリア層２７はＡｌＧａＮからなるものとした。また、バッファ層１３において、第１の層１４はＡｌＮ層とし、第２の層１５はＧａＮ層とし、第１の組成傾斜層１６及び第２の組成傾斜層１７は、Ａｌ_ｘＧａ_１−ｘＮ（０≦ｘ≦１）で表される組成を有し、バッファ層１３中のＡｌの含有率ｘの分布は、図４に示すようなものとした。図４において、ｄ１は第１の組成傾斜層１６の厚さであり、ｄ２は第２の組成傾斜層１７の厚さであり、ｄ１＞ｄ２なる関係を有している。
第１の組成傾斜層１６の格子定数変化量は０．８８％／ｎｍであってその厚みは２．８ｎｍとし、第２の組成傾斜層１７の格子定数変化量は第１の組成傾斜層１６の格子定数変化量よりも大きく、その厚みは０．２５ｎｍ以上２．８ｎｍ未満とし、いずれの格子定数変化量も０．７％／ｎｍより大きくした。
また、第１の層１４上の第２の層１５との間の全てにおいて、第１の組成傾斜層１６を設け、第２の層１５上の第１の層１４との間の全てにおいて、第２の組成傾斜層を設けた。

【0060】

作製した実施例１の半導体基体を用いて、実験例１と同様にして結晶性、クラックの長さを測定した。その結果を表２に示す。

【0061】

（実施例２）
実施例１と同様にして半導体基体を３枚作製した。ただし、第１の組成傾斜層１６の格子定数変化量は１．７６％／ｎｍであってその厚みは１．４ｎｍとし、第２の組成傾斜層１７の格子定数変化量は第１の組成傾斜層１６の格子定数変化量よりも大きく、その厚みは０．２５ｎｍ以上１．４ｎｍ未満とし、いずれの格子定数変化量も１．４％／ｎｍ以上とした。

【0062】

作製した実施例２の半導体基体を用いて、実験例１と同様にして結晶性、クラックの長さを測定した。その結果を表２に示す。
また、前述の実験例１〜３の測定結果についても、比較のため表２に再掲する。

【0063】

【表2】

【0064】

表２からわかるように、多層バッファ層の各層間に組成傾斜層を設けるとともに、第１の組成傾斜層を第２の組成傾斜層より厚くし、組成傾斜層の格子定数変化量を０．７％／ｎｍより大きくした実施例１では、多層バッファ層の各層間に組成傾斜層を設けない実験例１と比較して結晶性が高くなり、クラック長も短くなった。また、多層バッファ層の各層間に組成傾斜層を設けるとともに、第１の組成傾斜層を第２の組成傾斜層より厚くし、組成傾斜層の格子定数変化量を１．４％／ｎｍ以上とした実施例２では、多層バッファ層の各層間に組成傾斜層を設けない実験例１と比較して結晶性が高くなり、クラック長は同等であった。特に、組成傾斜層の格子定数変化量を１．４％／ｎｍ以上とした実施例２では、組成傾斜層の格子定数変化量を０．７％／ｎｍより大きくした実施例１と比較して、結晶性がより高くなっていた。
このように、多層バッファ層の各層間に組成傾斜層を設けるとともに、第１の組成傾斜層を第２の組成傾斜層より厚くすれば、組成傾斜層の格子定数変化量を０．７％／ｎｍより大きくした場合でも、結晶性の劣化、クラックが長くなることを抑制できることが確認できた。

【0065】

なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】