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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6659077
(24)【登録日】2020年2月10日
(45)【発行日】2020年3月4日
(54)【発明の名称】装置、方法およびシステム
(51)【国際特許分類】
H01L 21/8239 20060101AFI20200220BHJP
H01L 27/105 20060101ALI20200220BHJP
H01L 27/10 20060101ALI20200220BHJP
H01L 45/00 20060101ALI20200220BHJP
【ＦＩ】
H01L27/105 449
H01L27/10 461
H01L45/00 A
【請求項の数】16
【全頁数】23
(21)【出願番号】特願2017-522153(P2017-522153)
(86)(22)【出願日】2015年10月21日
(65)【公表番号】特表2017-539081(P2017-539081A)
(43)【公表日】2017年12月28日
(86)【国際出願番号】US2015056757
(87)【国際公開番号】WO2016085590
(87)【国際公開日】20160602
【審査請求日】2018年10月18日
(31)【優先権主張番号】14/552,205
(32)【優先日】2014年11月24日
(33)【優先権主張国】US
(73)【特許権者】
【識別番号】591003943
【氏名又は名称】インテル・コーポレーション
(74)【代理人】
【識別番号】110000877
【氏名又は名称】龍華国際特許業務法人
(72)【発明者】
【氏名】ペリジャ、 ファビオ
(72)【発明者】
【氏名】アルビニ、ジュリオ
(72)【発明者】
【氏名】ラッセル、ステフェン ダブリュー．
(72)【発明者】
【氏名】ハイネマン、マックス エフ．
(72)【発明者】
【氏名】ランガン、サンジェー
【審査官】
宮本 博司
(56)【参考文献】
【文献】
特開２０１０−０６７９４２（ＪＰ，Ａ）
【文献】
米国特許出願公開第２０１４／０１２４７２６（ＵＳ，Ａ１）
【文献】
特開２０１１−１７１３９３（ＪＰ，Ａ）
(58)【調査した分野】（Int.Cl.，ＤＢ名）
Ｈ０１Ｌ ２１／８２３９
Ｈ０１Ｌ ２７／１０
Ｈ０１Ｌ ２７／１０５
Ｈ０１Ｌ ４５／００
(57)【特許請求の範囲】
【請求項1】
平面に配置された複数のビアと、
前記平面に配置された複数の相変化メモリ（ＰＣＭ）素子と、
を備える装置であって、
前記複数のＰＣＭ素子の個別のＰＣＭ素子は、
相変化材料層と、
前記相変化材料層上に配置され、前記相変化材料層と直接接触する第１の電極層と、
前記第１の電極層上に配置され、前記第１の電極層と直接接触する第２の電極層と、
前記第２の電極層上に配置され、前記第２の電極層と直接接触するビット線と、
を備え、
前記第２の電極層は、前記ビット線と、前記複数のビアのうちのビアとの間に配置される、
装置。
前記平面に配置された複数の相変化メモリ（ＰＣＭ）素子と、
を備える装置であって、
前記複数のＰＣＭ素子の個別のＰＣＭ素子は、
相変化材料層と、
前記相変化材料層上に配置され、前記相変化材料層と直接接触する第１の電極層と、
前記第１の電極層上に配置され、前記第１の電極層と直接接触する第２の電極層と、
前記第２の電極層上に配置され、前記第２の電極層と直接接触するビット線と、
を備え、
前記第２の電極層は、前記ビット線と、前記複数のビアのうちのビアとの間に配置される、
装置。
【請求項2】
前記複数のＰＣＭ素子の前記個別のＰＣＭ素子は、電気絶縁ピラーによって分離され、
前記第２の電極層の材料は、前記ビット線と、前記電気絶縁ピラーとの間に配置される、請求項１に記載の装置。
前記第２の電極層の材料は、前記ビット線と、前記電気絶縁ピラーとの間に配置される、請求項１に記載の装置。
【請求項3】
前記第１の電極層の材料は、前記電気絶縁ピラーの隣接するピラー間に配置される、請求項２に記載の装置。
【請求項4】
前記複数のＰＣＭ素子の前記個別のＰＣＭ素子はさらに、
ワード線と、
セレクトデバイス層と、
前記セレクトデバイス層と前記相変化材料層との間に配置される第３の電極層と、
前記ワード線と前記セレクトデバイス層との間に配置される第４の電極層と
を含む、請求項１から３のいずれか一項に記載の装置。
ワード線と、
セレクトデバイス層と、
前記セレクトデバイス層と前記相変化材料層との間に配置される第３の電極層と、
前記ワード線と前記セレクトデバイス層との間に配置される第４の電極層と
を含む、請求項１から３のいずれか一項に記載の装置。
【請求項5】
前記第１の電極層および前記第２の電極層は、異なる化学組成を有し、前記第１の電極層および前記第２の電極層は、１ミリオームセンチメートル（ｍＯｈｍ・ｃｍ）から１００（ｍＯｈｍ・ｃｍ）までの抵抗率を有する、請求項１から４のいずれか一項に記載の装置。
【請求項6】
前記第２の電極層は、ビット線の定義用のエッチング停止層として機能する、請求項１から５のいずれか一項に記載の装置。
【請求項7】
基板を提供する段階と、
前記基板上の平面に複数の相変化メモリ（ＰＣＭ）素子を形成する段階であって、前記複数のＰＣＭ素子を形成する段階は、前記基板上に個別のＰＣＭ素子を配置する段階を含み、
前記個別のＰＣＭ素子は、
相変化材料層と、
前記相変化材料層上に配置され、前記相変化材料層と直接接触する第１の上部電極層と、
前記第１の上部電極層上に配置され、前記第１の上部電極層と直接接触する第２の上部電極層と、
を含む、段階と、
を備え、
前記第２の上部電極層上にビット線層を堆積する段階をさらに備え、
前記第２の上部電極層は、前記ビット線層と、前記平面に配置された複数のビアのうちのビアとの間に配置される、方法。
前記基板上の平面に複数の相変化メモリ（ＰＣＭ）素子を形成する段階であって、前記複数のＰＣＭ素子を形成する段階は、前記基板上に個別のＰＣＭ素子を配置する段階を含み、
前記個別のＰＣＭ素子は、
相変化材料層と、
前記相変化材料層上に配置され、前記相変化材料層と直接接触する第１の上部電極層と、
前記第１の上部電極層上に配置され、前記第１の上部電極層と直接接触する第２の上部電極層と、
を含む、段階と、
を備え、
前記第２の上部電極層上にビット線層を堆積する段階をさらに備え、
前記第２の上部電極層は、前記ビット線層と、前記平面に配置された複数のビアのうちのビアとの間に配置される、方法。
【請求項8】
前記複数のＰＣＭ素子を形成する段階は、
前記基板上にワード線層を堆積する段階と、
前記ワード線層上に底部電極層を堆積する段階と、
前記底部電極層上にセレクトデバイス層を堆積する段階と、
前記セレクトデバイス層上に中間電極層を堆積する段階と、
前記中間電極層上に前記相変化材料層を堆積する段階と、
前記相変化材料層上に前記第１の上部電極層を堆積する段階と
によって複数層スタックを形成する段階と、
前記個別のＰＣＭ素子を提供すべく前記複数層スタックをパターニングする段階と
を備える、請求項７に記載の方法。
前記基板上にワード線層を堆積する段階と、
前記ワード線層上に底部電極層を堆積する段階と、
前記底部電極層上にセレクトデバイス層を堆積する段階と、
前記セレクトデバイス層上に中間電極層を堆積する段階と、
前記中間電極層上に前記相変化材料層を堆積する段階と、
前記相変化材料層上に前記第１の上部電極層を堆積する段階と
によって複数層スタックを形成する段階と、
前記個別のＰＣＭ素子を提供すべく前記複数層スタックをパターニングする段階と
を備える、請求項７に記載の方法。
【請求項9】
前記個別のＰＣＭ素子間の領域を充填すべく誘電体材料を堆積する段階をさらに備える、請求項７または８に記載の方法。
【請求項10】
前記誘電体材料を堆積する段階は、前記個別のＰＣＭ素子上に誘電体ライナーを整合して堆積する段階と、
前記個別のＰＣＭ素子間の前記領域を充填すべく前記誘電体ライナー上に誘電体材料を堆積する段階と
を備える、請求項９に記載の方法。
前記個別のＰＣＭ素子間の前記領域を充填すべく前記誘電体ライナー上に誘電体材料を堆積する段階と
を備える、請求項９に記載の方法。
【請求項11】
前記第１の上部電極層を露出すべく前記誘電体材料をリセスする段階をさらに備える、請求項９に記載の方法。
【請求項12】
前記第１の上部電極層上に前記第２の上部電極層を堆積する段階をさらに備える、請求項１１に記載の方法。
【請求項13】
前記第２の上部電極層の材料は、前記ビット線層と前記誘電体材料との間に配置される、請求項９から１２のいずれか一項に記載の方法。
【請求項14】
回路基板と、
前記回路基板と結合するダイとを備えるシステムであって、
前記ダイは、平面に配置された複数のビアと、前記平面に配置された複数の相変化メモリ（ＰＣＭ）素子とを備え、
前記複数のＰＣＭ素子の個別のＰＣＭ素子は、
相変化材料層と、
前記相変化材料層上に配置され、前記相変化材料層と直接接触する第１の電極層と、
前記第１の電極層上に配置され、前記第１の電極層と直接接触する第２の電極層と、
前記第２の電極層上に配置され、前記第２の電極層と直接接触するビット線と、
を含み、
前記第２の電極層は、前記ビット線と、前記複数のビアのうちのビアとの間に配置される、
システム。
前記回路基板と結合するダイとを備えるシステムであって、
前記ダイは、平面に配置された複数のビアと、前記平面に配置された複数の相変化メモリ（ＰＣＭ）素子とを備え、
前記複数のＰＣＭ素子の個別のＰＣＭ素子は、
相変化材料層と、
前記相変化材料層上に配置され、前記相変化材料層と直接接触する第１の電極層と、
前記第１の電極層上に配置され、前記第１の電極層と直接接触する第２の電極層と、
前記第２の電極層上に配置され、前記第２の電極層と直接接触するビット線と、
を含み、
前記第２の電極層は、前記ビット線と、前記複数のビアのうちのビアとの間に配置される、
システム。
【請求項15】
前記複数のＰＣＭ素子の前記個別のＰＣＭ素子は、電気絶縁ピラーによって分離され、
前記第２の電極層の材料は、前記ビット線と、前記電気絶縁ピラーとの間に配置される、請求項１４に記載のシステム。
前記第２の電極層の材料は、前記ビット線と、前記電気絶縁ピラーとの間に配置される、請求項１４に記載のシステム。
【請求項16】
前記システムは、前記回路基板に結合されるアンテナ、ディスプレイ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、バッテリ、音声コーデック、ビデオコーデック、電力増幅器、全地球測位システム（ＧＰＳ）デバイス、コンパス、ガイガーカウンタ、加速度計、ジャイロスコープ、スピーカ、またはカメラの１または複数を含むモバイルコンピューティングデバイスである、請求項１４または１５に記載のシステム。
【発明の詳細な説明】
【技術分野】
【0001】
関連出願の相互参照 本願は、２０１４年１１月２４日に出願された「相変化メモリ素子および関連技術の電気−熱絶縁を向上させる電極構成」という名称の米国特許出願第１４／５５２，２０５号に対する優先権を主張し、これは全ての目的のために参照によりその全体に本明細書に組み込まれる。 本開示の複数の実施形態は概して、集積回路の分野に関し、特に、相変化メモリ素子の電気−熱絶縁を向上する電極構成および関連技術に関する。
【背景技術】
【0002】
マルチスタッククロスポイントＰＣＭなどの相変化メモリ（ＰＣＭ）技術は、他の不揮発性メモリ（ＮＶＭ）技術の代替的な技術として期待されている。例えば、電流、および閾値電圧（ＶＴ）の電流（Ｉ）に対する特性ＶＴ−Ｉの形状の調整を含むＰＣＭ動作を最適化すべく、相変化メモリ素子の電気−熱絶縁を向上させる連続駆動が存在する。
【図面の簡単な説明】
【0003】
実施形態は、以下の詳細な説明を添付の図面と併せて参照することによって、容易に理解されるであろう。この説明を容易にするために、同じ参照番号は、同じ構造的要素を示す。複数の実施形態は、複数の添付の図面の複数の図において、例として示されるものであり、限定として示されるものではない。【図1】いくつかの実施形態によるウェハ形態および単一形態の例示的なダイの上面図を模式的に示す。
【図2】いくつかの実施形態による集積回路（ＩＣ）アセンブリの側断面図を模式的に示す。
【図3A】いくつかの実施形態による製造の様々な工程中の相変化メモリ（ＰＣＭ）デバイスの側断面図を模式的に示す。
【図3B】いくつかの実施形態による製造の様々な工程中の相変化メモリ（ＰＣＭ）デバイスの側断面図を模式的に示す。
【図3C】いくつかの実施形態による製造の様々な工程中の相変化メモリ（ＰＣＭ）デバイスの上面図を模式的に示す。
【図4A】いくつかの実施形態による製造の様々な工程中の相変化メモリ（ＰＣＭ）デバイスの側断面図を模式的に示す。
【図4B】いくつかの実施形態による製造の様々な工程中の相変化メモリ（ＰＣＭ）デバイスの側断面図を模式的に示す。
【図4C】いくつかの実施形態による製造の様々な工程中の相変化メモリ（ＰＣＭ）デバイスの上面図を模式的に示す。
【図5A】いくつかの実施形態による製造の様々な工程中の相変化メモリ（ＰＣＭ）デバイスの側断面図を模式的に示す。
【図5B】いくつかの実施形態による製造の様々な工程中の相変化メモリ（ＰＣＭ）デバイスの側断面図を模式的に示す。
【図5C】いくつかの実施形態による製造の様々な工程中の相変化メモリ（ＰＣＭ）デバイスの上面図を模式的に示す。
【図6A】いくつかの実施形態による製造の様々な工程中の相変化メモリ（ＰＣＭ）デバイスの側断面図を模式的に示す。
【図6B】いくつかの実施形態による製造の様々な工程中の相変化メモリ（ＰＣＭ）デバイスの側断面図を模式的に示す。
【図6C】いくつかの実施形態による製造の様々な工程中の相変化メモリ（ＰＣＭ）デバイスの上面図を模式的に示す。
【図7A】いくつかの実施形態による製造の様々な工程中の相変化メモリ（ＰＣＭ）デバイスの側断面図を模式的に示す。
【図7B】いくつかの実施形態による製造の様々な工程中の相変化メモリ（ＰＣＭ）デバイスの側断面図を模式的に示す。
【図7C】いくつかの実施形態による製造の様々な工程中の相変化メモリ（ＰＣＭ）デバイスの上面図を模式的に示す。
【図8A】いくつかの実施形態による製造の様々な工程中の相変化メモリ（ＰＣＭ）デバイスの側断面図を模式的に示す。
【図8B】いくつかの実施形態による製造の様々な工程中の相変化メモリ（ＰＣＭ）デバイスの側断面図を模式的に示す。
【図8C】いくつかの実施形態による製造の様々な工程中の相変化メモリ（ＰＣＭ）デバイスの上面図を模式的に示す。
【図9A】いくつかの実施形態による製造の様々な工程中の相変化メモリ（ＰＣＭ）デバイスの側断面図を模式的に示す。
【図9B】いくつかの実施形態による製造の様々な工程中の相変化メモリ（ＰＣＭ）デバイスの側断面図を模式的に示す。
【図9C】いくつかの実施形態による製造の様々な工程中の相変化メモリ（ＰＣＭ）デバイスの上面図を模式的に示す。
【図10A】いくつかの実施形態による製造の様々な工程中の相変化メモリ（ＰＣＭ）デバイスの側断面図を模式的に示す。
【図10B】いくつかの実施形態による製造の様々な工程中の相変化メモリ（ＰＣＭ）デバイスの側断面図を模式的に示す。
【図11】いくつかの実施形態によるＰＣＭデバイスの製造方法のフロー図である。
【図12】本明細書で説明される様々な実施形態によるＰＣＭデバイスを含む例示的なシステムを模式的に示す。
【発明を実施するための形態】
【0004】
本開示の複数の実施形態は、相変化メモリ素子の電気−熱絶縁を向上する電極構成および関連技術を説明する。以下の詳細な説明では、本明細書の一部を形成する複数の添付の図面に対して参照が成される。そこでは随所にわたり、同様の番号が同様の部分を示し、本開示の主題を実施され得る複数の実施形態が例示を目的として、示される。複数の他の実施形態が利用され得、本開示の範囲から逸脱することなく、複数の構造上のまたは論理上の変更が成され得ることが理解されるべきである。従って、以下の詳細な説明は、限定的意味で解釈されるものではなく、実施形態の範囲は、添付の特許請求の範囲およびその均等物により規定される。
【0005】
本開示の目的のために、「Ａおよび／またはＢ」という語句は、（Ａ）、（Ｂ）または（ＡおよびＢ）を意味する。本開示の目的のために、「Ａ、Ｂおよび／またはＣ」という語句は、（Ａ）、（Ｂ）、（Ｃ）、（ＡおよびＢ）、（ＡおよびＣ）、（ＢおよびＣ）または（Ａ、ＢおよびＣ）を意味する。
【0006】
説明は、「実施形態において」または「複数の実施形態において」という語句を用いる場合があり、これらは各々、同じまたは異なる複数の実施形態のうち１または複数を指してよい。
【0007】
さらに、本開示の複数の実施形態に関して用いる「備える」「含む」「有する」などの用語は同義である。「結合」という用語は、直接的な接続、間接的な接続、または間接的な通信のことを指してよい。
【0008】
本明細書において用いられるように、「モジュール」という用語は、特定用途集積回路（ＡＳＩＣ）、電子回路、１または複数のソフトウェアまたはファームウェアプログラムを実行するプロセッサ（共有、専用、またはグループ）および／またはメモリ（共有、専用、またはグループ）、ロジック回路の組み合わせ、ステートマシン、および／または説明される機能を提供する他の適切な複数の構成要素を指してよく、これらの一部であってよく、またはこれらを含んでよい。
【0009】
図１は、いくつかの実施形態によるウェハ形態１０および単一形態１００の例示的なダイ１０２の上面図を模式的に示す。いくつかの実施形態において、ダイ１０２は、例えば、シリコンまたは他の適切な材料等の半導体材料から構成されるウェハ１１の複数のダイ（例えば、ダイ１０２、１０２ａ、１０２ｂ）の１つであってよい。複数のダイは、ウェハ１１の表面上に形成され得る。複数のダイの各々は、本明細書に説明されるように相変化メモリ（ＰＣＭ）デバイスを含む半導体製品の反復的な単位であってよい。例えば、ダイ１０２は、いくつかの実施形態によるＰＣＭデバイスの回路１０３を含み得る。様々な実施形態によれば、回路１０３は、１または複数のＰＣＭ素子（例えば、複数のセル）を含み得、これらは、アレイとなるように構成され得る。複数のＰＣＭ素子は、例えば、カルコゲナイドガラスなどの相変化材料を含み得、これは、電流によって生成される熱の適用により、結晶状態と非晶質状態との間で切り替わり得る。相変化材料の状態（例えば、結晶／非晶質）は、複数のＰＣＭ素子の論理値（例えば、１または０）に対応し得る。回路１０３は、いくつかの実施形態において、ＰＣＭおよびスイッチ（ＰＣＭＳ）デバイスの一部であってよい。すなわち、複数のＰＣＭ素子は、例えば、複数のＰＣＭ素子の動作を選択／プログラミングする際に用いられるように構成されるオボニック閾値スイッチ（ＯＴＳ）などのスイッチを含み得る。
【0010】
回路１０３は、複数のＰＣＭ素子に結合される１または複数のビット線および１または複数のワード線をさらに含み得る。複数のビット線および複数のワード線は、いくつかの実施形態において、複数のＰＣＭ素子の各々が個別のビット線およびワード線の各々の交点に配置されるように構成され得る。電圧またはバイアスが、複数のワード線および複数のビット線を用いて、複数のＰＣＭ素子のターゲットＰＣＭ素子に印加され得、これにより、読み出しまたは書き込み動作のためにターゲットセルを選択する。複数のビット線ドライバは、複数のビット線に結合され得、複数のワード線ドライバは、複数のワード線に結合され得、これにより、複数のＰＣＭ素子の復号化／選択が容易になる。複数のキャパシタおよび複数のレジスタが、複数のビット線および複数のワード線に結合され得る。回路１０３は、いくつかの実施形態において、他の適切な複数のデバイスおよび複数の構成を含み得る。例えば、回路１０３は、１または複数のモジュールを含み得、これらは、読み出し、プログラム、検証および／または分析動作を実行するように構成される。
【0011】
いくつかの実施形態において、回路１０３は、複数のＰＣＭ製造技術および／または他の適切な複数の半導体製造技術を用いて形成され得る。回路１０３は、図１において模式的に示されるに過ぎず、例えば、読み出し、プログラム、検証および／または分析動作などの動作を実行するように構成される回路および／または複数の命令をストレージに含む１または複数のステートマシン（例えば、ファームウェアまたはソフトウェア）を含む回路の形で、多様かつ適切なロジックまたはメモリを表してよいことに留意されたい。
【0012】
半導体製品の製造プロセス完了後、ウェハ１１は、単一化プロセスを施されてよく、ここで、複数のダイの各々（例えば、ダイ１０２、１０２ａ、１０２ｂ）は、互いに分離され、半導体製品の別個の「チップ」を提供する。ウェハ１１は、様々な寸法のいずれかであってよい。いくつかの実施形態において、ウェハ１１は、約２５．４ｍｍから約４５０ｍｍにわたる直径を有する。ウェハ１１は、複数の他の実施形態において、他の寸法および／または他の形状を含み得る。様々な実施形態によれば、回路１０３は、ウェハ形態１０または単一形態１００の半導体基板上に配置され得る。いくつかの実施形態において、ダイ１０２は、ロジックもしくはメモリ、またはそれらの組み合わせを含み得る。
【0013】
図２は、いくつかの実施形態による集積回路（ＩＣ）アセンブリ２００の側断面図を模式的に示す。いくつかの実施形態において、ＩＣアセンブリ２００は、電気的および／または物理的にパッケージ基板１２１に結合される１または複数のダイ（以下、「ダイ１０２」）を含み得る。ダイ１０２は、本明細書に説明されるようにＰＣＭデバイスなどの回路（例えば、図１の回路１０３）を含み得る。いくつかの実施形態において、パッケージ基板１２１は、見られるように、回路基板１２２に結合され得る。
【0014】
ダイ１０２は、ＰＣＭデバイスの形成に関連して用いられる薄膜堆積、リソグラフィ、エッチングなどの半導体製造技術を用いて半導体材料（例えば、シリコン）から製造される別個の製品を表し得る。いくつかの実施形態において、ダイ１０２は、プロセッサ、メモリ、システムオンチップ（ＳｏＣ）またはＡＳＩＣであってよく、これらを含んでよく、または、これらの一部であってよい。いくつかの実施形態において、例えばモールド化合物もしくはアンダーフィル材料（不図示）等の電気絶縁材料がダイ１０２の少なくとも一部および／または複数のダイレベルの相互接続構造１０６を封入し得る。
【0015】
ダイ１０２は、多様かつ適切な構成によって、パッケージ基板１２１に取り付けられ得、かかる構成は、例えば、図示されるように、フリップチップ構成のパッケージ基板１２１に直接結合される構成を含む。フリップチップ構成において、アクティブな回路を含むダイ１０２のアクティブ面Ｓ１は、ダイ１０２をパッケージ基板１２１に電気的に結合することもできる複数のバンプ、複数のピラー、または他の適切な複数の構造などのダイレベルの相互接続構造１０６を用いて、パッケージ基板１２１の面に取り付けられる。ダイ１０２のアクティブ面Ｓ１は、例えば、複数のＰＣＭ素子などの回路を含み得る。非アクティブ面Ｓ２は、見られるように、アクティブ面Ｓ１の反対側に配置され得る。複数の他の実施形態において、ダイ１０２は、様々な適切な積層ダイ構成のいずれかのパッケージ基板１２１に結合される他のダイ上に配置されてよい。例えば、プロセッサダイは、フリップチップ構成のパッケージ基板１２１に結合され得、ダイ１０２は、フリップチップ構成のプロセッサダイ上に取り付けられ得、プロセッサダイを通して形成された複数のスルーシリコンビア（ＴＳＶ）を用いてパッケージ基板に電気的に結合され得る。さらに複数の他の実施形態において、ダイ１０２は、パッケージ基板１２１に組み込まれ得、または、パッケージ基板１２１に組み込まれたダイに結合され得る。他の複数のダイは、複数の他の実施形態において、ダイ１０２と隣り合わせの構成であるパッケージ基板１２１に結合され得る。
【0016】
いくつかの実施形態において、ダイレベルの相互接続構造１０６は、複数の電気信号をダイ１０２とパッケージ基板１２１との間でルーティングするように構成され得る。複数の電気信号は、例えば、ダイの動作に関連して用いられる複数の入力／出力（Ｉ／Ｏ）信号および／または複数のパワー／グランド信号を含み得る。ダイレベルの相互接続構造１０６は、ダイ１０２のアクティブ面Ｓ１上に配置された複数の対応するダイ接触部およびパッケージ基板１２１上に配置された複数の対応するパッケージ接触部に結合され得る。複数のダイ接触部および／またはパッケージ接触部は、例えば、パッド、ビア、トレンチ、トレースおよび／または他の適切な接触構造を含み得る。
【0017】
いくつかの実施形態において、パッケージ基板１２１は、例えば、味の素ビルドアップフィルム（ＡＢＦ）基板などのコアおよび／または複数のビルドアップ層を有するエポキシベース積層基板である。複数の他の実施形態においては、パッケージ基板１２１は、例えばガラス、セラミックまたは半導体材料から形成される基板を含む、他の適切なタイプの基板を含み得る。
【0018】
パッケージ基板１２１は、ダイ１０２への複数の電気信号またはダイ１０２からの複数の電気信号をルーティングするように構成される複数の電気的ルーティング機構を含んでよい。複数の電気的ルーティング機構は、例えば、パッケージ基板１２１の１または複数の面上に配置された複数のパッケージ接触部（例えば、パッド１１０）、および／または、例えば、トレンチ、ビアまたは、パッケージ基板１２１を介して複数の電気信号をルーティングする他の相互接続構造などの複数の内部ルーティング機構（不図示）を含み得る。
【0019】
回路基板１２２は、エポキシ積層などの電気的絶縁材料から構成されるプリント回路基板（ＰＣＢ）であってよい。例えば、回路基板１２２は、例えば、ポリテトラフルオロエチレン、難燃剤４（ＦＲ−４）、ＦＲ−１、コットンペーパーなどのフェノールコットンペーパー材料、および、ＣＥＭ−１またはＣＥＭ−３等のエポキシ材料、またはエポキシ樹脂プリプレグ材料を用いて共に積層される織布ガラス材料のような材料から構成される電気絶縁層を含み得る。トレース、トレンチ、ビアなどの相互接続構造（不図示）は、回路基板１２２を介してダイ１０２の複数の電気信号をルーティングすべく、複数の電気的絶縁層によって形成され得る。複数の他の実施形態において、回路基板１２２は、複数の他の適切な材料から構成され得る。いくつかの実施形態において、回路基板１２２は、マザーボード（例えば、図１２のマザーボード１２０２）である。
【0020】
例えば、はんだボール１１２などの複数のパッケージレベル相互接続は、パッケージ基板１２１上および／または回路基板１２２上の複数のパッド１１０に結合され得、これにより、パッケージ基板１２１と回路基板１２２との間で複数の電気信号をさらにルーティングするように構成される複数の対応するはんだ接合を形成する。複数のパッド１１０は、例えば、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、およびそれらの組み合わせを含む金属などの任意の適切な電気的導電性材料から構成され得る。パッケージレベルの相互接続は、例えば、ランドグリッドアレイ（ＬＧＡ）構造などを含む複数の他の構造体および／または構成を含み得る。
【0021】
複数の他の実施形態において、ＩＣアセンブリ２００は、例えば、フリップチップおよび／またはワイヤボンディング構成、インターポーザ、システムインパッケージ（ＳｉＰ）構成および／またはパッケージオンパッケージ（ＰｏＰ）構成を含むマルチチップパッケージ構成の適切な組み合わせを含む、多様な他の適切な構成を含み得る。いくつかの実施形態において、ダイ１０２とＩＣアセンブリ２００の複数の他の構成要素との間で複数の電気信号をルーティングすべく、複数の他の適切な技術が用いられ得る。図３Ａ−Ｂ、４Ａ−Ｂ、５Ａ−Ｂ、６Ａ−Ｂ、７Ａ−Ｂ、８Ａ−Ｂ、９Ａ−Ｂおよび１０Ａ−Ｂは、いくつかの実施形態による製造の様々な工程中の相変化メモリ（ＰＣＭ）デバイスの側断面図を模式的に示す。図３Ａ、４Ａ、５Ａ、６Ａ、７Ａ、８Ａ、９Ａおよび１０Ａは、同じ工程のＰＣＭデバイス３００の側断面図を示し、第１の透視図であり、図３Ｂ、４Ｂ、５Ｂ、６Ｂ、７Ｂ、８Ｂ、９Ｂおよび１０Ｂは、同じ工程からのＰＣＭデバイス３００の側断面図を示し、第１の透視図に垂直である第２の透視図である。図３Ｃ、４Ｃ、５Ｃ、６Ｃ、７Ｃ、８Ｃおよび９Ｃは、いくつかの実施形態による製造の様々な工程中の相変化メモリ（ＰＣＭ）デバイス３００の上面図を模式的に示す。図３Ａ−Ｃは、同じ製造工程中のＰＣＭデバイス３００を表し、図４Ａ−Ｃは、同じ製造工程中のＰＣＭデバイス３００を表し、図５Ａ−Ｃは、同じ製造工程中のＰＣＭデバイス３００を表すなどである。指標Ｐ´−Ｐ´´、ＢＬ´−ＢＬ´´およびＷＬ´−ＷＬ´´は、異なる透視図間の相対的な方向付けの理解を容易にするために提供される（例えば、図３Ａ−Ｃ）。例えば、図３Ａ−９Ａは、ＷＬ´−ＷＬ´´に沿った断面を表し得、図３Ｂ−９Ｂは、ＢＬ´−ＢＬ´´に沿った断面を表し得、図３Ｃ−９Ｃは、Ｐ´−Ｐ´´に沿った断面を表し得る。
【0022】
図３Ａ−Ｃを参照すると、ＰＣＭデバイス３００は、ワード線層を形成すべく基板３０１上にワード線金属３０４などの電気的導電性材料を堆積する工程と、ワード線金属３０４上に複数層スタックを形成すべく複数の材料を堆積する工程とに続いて示される。１または複数の介在層および／または構造（以下、回路３０２）は、基板３０１とワード線金属３０４との間に配置され得る。例えば、回路３０２は、ワード線金属３０４と、基板３０１との間の基板３０１上に形成される相補型金属酸化膜半導体（ＣＭＯＳ）デバイスおよび／またはメタライゼーションを含み得る。いくつかの実施形態において、基板３０１は、例えばシリコンなどの、半導体基板となり得る。基板３０１は、他の態様と不明瞭になることを回避すべく図面の残りには示されていない。ワード線金属３０４は、例えば、タングステンを含み得る。基板３０１およびワード線金属３０４用の複数の他の適切な材料は、複数の他の実施形態において使用されてよい。
【0023】
複数層スタックは、見られるように、ワード線金属３０４上に配置される底部電極層３０６、底部電極層３０６上に配置されるセレクトデバイス（ＳＤ）層３０８、ＳＤ層３０８上に配置される中間電極層層３１０、中間電極層３１０上に配置される相変化材料（ＰＭ）層３１２およびＰＭ層３１２上に配置される第１の上部電極層（ＴＥ１）３１４を含み得る。複数層スタックの各層は、任意の適切な技術に従って堆積され得る。
【0024】
様々な実施形態によれば、底部電極層３０６は、例えば、炭素（Ｃ）、窒化炭素（ＣｘＮｙ）、ｎドープポリシリコンおよびｐドープポリシリコン、Ａｌ、Ｃｕ、Ｎｉ、Ｃｒ、Ｃｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｐｔ、Ａｕ、Ｉｒ、ＴａおよびＷを含む金属、ＴｉＮ、ＴａＮ、ＷＮおよびＴａＣＮを含む導電性金属窒化物、タンタルシリサイド、タングステンシリサイド、ニッケルシリサイド、コバルトシリサイドおよびチタニウムシリサイドを含む導電性金属シリサイド、ＴｉＳｉＮおよびＷＳｉＮを含む導電性金属シリサイド窒化物、ＴｉＣＮおよびＷＣＮを含む導電性金属カーバイド窒化物およびＲｕＯ２を含む導電性金属酸化物などの１または複数の導電性および／または半導体材料から構成され得る。ＳＤ層３０８は、ストレージ素子（例えば、ＰＭ層３１２）用に説明されるカルコゲニド合金システムのうちのいずれか１つを含む組成を有するカルコゲニド合金に基づき、Ｐ−Ｎダイオード、ＭＩＥＣ(混合イオン電子伝導)デバイスまたはＯＴＳ（オボニック閾値スイッチ）を含み得、加えて、結晶化を抑制し得る素子をさらに含み得る。中間電極層３１０は、例えば、炭素（Ｃ）、窒化炭素（ＣｘＮｙ）、ｎドープポリシリコンおよびｐドープポリシリコン、Ａｌ、Ｃｕ、Ｎｉ、Ｃｒ、Ｃｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｐｔ、Ａｕ、Ｉｒ、ＴａおよびＷを含む金属、ＴｉＮ、ＴａＮ、ＷＮおよびＴａＣＮを含む導電性金属窒化物、タンタルシリサイド、タングステンシリサイド、ニッケルシリサイド、コバルトシリサイドおよびチタニウムシリサイドを含む導電性金属シリサイド、ＴｉＳｉＮおよびＷＳｉＮを含む導電性金属シリサイド窒化物、ＴｉＣＮおよびＷＣＮを含む導電性金属カーバイド窒化物およびＲｕＯ２を含む導電性金属酸化物などの１または複数の導電性および／または半導体材料から構成され得る。ＰＭ層３１２は、ゲルマニウム、アンチモン、テルル、シリコン、インジウム、セレン、硫黄、窒素および炭素の中の元素のうちの少なくとも２つの元素を含む合金などの、電流によって生成される熱の適用により結晶状態と非晶質状態との間で切り替わり得るカルコゲナイドガラスなどの相変化材料から構成され得る。第１の上部電極層３１４は、１ミリオームセンチメートル（ｍＯｈｍ・ｃｍ）から１００（ｍＯｈｍ・ｃｍ）までの抵抗率を有する金属または半金属（例えば、半導体材料）等の導電性材料から構成され得、例えば、炭素（Ｃ）、窒化炭素（ＣｘＮｙ）、ｎドープポリシリコンおよびｐドープポリシリコン、Ａｌ、Ｃｕ、Ｎｉ、Ｃｒ、Ｃｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｐｔ、Ａｕ、Ｉｒ、ＴａおよびＷを含む金属、ＴｉＮ、ＴａＮ、ＷＮおよびＴａＣＮを含む導電性金属窒化物、タンタルシリサイド、タングステンシリサイド、ニッケルシリサイド、コバルトシリサイドおよびチタニウムシリサイドを含む導電性金属シリサイド、ＴｉＳｉＮおよびＷＳｉＮを含む導電性金属シリサイド窒化物、ＴｉＣＮおよびＷＣＮを含む導電性金属カーバイド窒化物およびＲｕＯ２を含む導電性金属酸化物などがある。層３０６、３０８、３１０、３１２および３１４は、複数の他の実施形態において、複数の他の適切な性質を有する複数の他の適切な材料から構成されてよい。
【0025】
いくつかの実施形態において、第１の上部電極層３１４は、５ナノメートル（ｎｍ）から１５ｎｍまでの厚さを有し得る。１つの実施形態において、第１の上部電極層３１４は、およそ１５ｎｍ以下の厚さを有し得る。第１の上部電極層３１４を形成するだけのフローにおいて、相変化材料の機械的弱点と、隣接するワード線を確実に分離する要求とあいまって、ワード線の定義でエッチングされる部分的なスタックの高さのせいで、第１の上部電極層３１４を１５ｎｍよりも大きく増大することは困難であるかもしれない。第１の上部電極層３１４は、複数の他の実施形態において、複数の他の適切な厚さを有し得る。
【0026】
図４Ａ−Ｃを参照すると、ＰＣＭデバイス３００は、ワード線の定義に続いて示される。ワード線の定義は、見られるように、例えば、複数層スタックの複数の部分を選択的に除去すべくリソグラフィおよび／またはエッチングプロセスのようなパターニングプロセスを用いて、導線３１６間のトレンチ３１５と共に下部回路３０２上の複数層スタックの導線３１６を提供することにより達成され得る。トレンチ３１５は、ＰＣＭ素子を互いに分離し得る。図４Ｂにおいて、ワード線金属３０４は、ワード線がページの内外の方向に延在すべく、パターニングされる。図４Ｃにおいて、ワード線金属３０４は、第１の上部電極層３１４の真下に配置され、ページにわたって左右に横断する方向に延在する。
【0027】
図５Ａ−Ｃを参照すると、ＰＣＭデバイス３００は、導線３１６間の領域を充填すべく誘電体材料を堆積する工程に続いて示される。例えば、示される実施形態において、誘電体ライナー３１８は、見られるように、ワード線金属３０４上と３０２回路上との複数層スタック（例えば、導線３１６上）の表面上で整合して堆積され得る。誘電体充填材料３２０は、任意の適切な技術を用いて導線３１６間の領域を充填すべく堆積され得る。いくつかの実施形態において、誘電体ライナー３１８は、シリコン窒化物（Ｓｉ３Ｎ４または一般にＳｉｘＮｙ、ただしｘおよびｙは、任意の適切な相対量を表す）から構成され得、誘電体充填材料３２０は、酸化ケイ素（ＳｉＯ２）から構成され得る。誘電体ライナー３１８および誘電体充填材料３２０は、複数の他の実施形態において複数の他の適切な材料から構成され得る。
【0028】
図６Ａ−Ｃを参照すると、ＰＣＭデバイス３００は、第１の上部電極層３１４を露出すべく、誘電体材料（例えば、誘電体充填材料３２０および誘電体ライナー３１８）をリセスする工程に続いて示される。いくつかの実施形態において、例えば、化学機械研磨（ＣＭＰ）のような平坦化プロセスが、誘電体材料をリセスすべく使用され得る。誘電体材料をリセスすべく、複数の他の適切な技術が複数の他の実施形態において用いられ得る。
【0029】
図７Ａ−Ｃを参照すると、ＰＣＭデバイス３００は、第１の上部電極層３１４上に第２の上部電極（ＴＥ２）層３２２を堆積する工程と、ビット線層を形成すべく第２の上部電極層３２２上にビット線金属３２４を堆積する工程に続いて示される。いくつかの実施形態において、図７Ｂに見られるように、第２の上部電極層３２２は、誘電体ライナー３１８および誘電体充填材料３２０の複数の部分上に堆積され得る。様々な実施形態によれば、第２の上部電極層３２２は、複数の他の適切な技術の中から、例えば、物理的気相成長法（ＰＶＤ）または化学的気相成長法を用いて堆積され得る。第２の上部電極層３２２は、１ミリオームセンチメートル（ｍＯｈｍ・ｃｍ）から１００（ｍＯｈｍ・ｃｍ）までの抵抗率を有する金属または半金属等の導電性材料から構成され得る。いくつかの実施形態において、第２の上部電極層３２２は、例えば、炭素（Ｃ）、窒化炭素（ＣｘＮｙ）、ｎドープポリシリコンおよびｐドープポリシリコン、Ａｌ、Ｃｕ、Ｎｉ、Ｃｒ、Ｃｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｐｔ、Ａｕ、Ｉｒ、ＴａおよびＷを含む金属、ＴｉＮ、ＴａＮ、ＷＮおよびＴａＣＮを含む導電性金属窒化物、タンタルシリサイド、タングステンシリサイド、ニッケルシリサイド、コバルトシリサイドおよびチタニウムシリサイドを含む導電性金属シリサイド、ＴｉＳｉＮおよびＷＳｉＮを含む導電性金属シリサイド窒化物、ＴｉＣＮおよびＷＣＮを含む導電性金属カーバイド窒化物およびＲｕＯ２を含む導電性金属酸化物などの１または複数の導電性および半導体材料を含み得る。第２の上部電極層３２２は、製造プロセスフローへと適切に統合され（例えば、エッチングされ、除去され、密封され）得、第１の上部電極層３１４および／またはビット線金属３２４との十分な接着を示し得る。いくつかの実施形態において、第２の上部電極層３２２は、第１の上部電極層３１４と同じ化学組成を有し得る。複数の他の実施形態において、第２の上部電極層３２２は、第１の上部電極層３１４とは異なる化学組成を有し得る。第２の上部電極層３２２は、複数の他の実施形態において、複数の他の適切な材料から構成され得、および／または、複数の他の適切な性質を有し得る。
【0030】
いくつかの実施形態において、第２の上部電極層３２２は、５ナノメートル（ｎｍ）から４０ｎｍまでの厚さを有し得る。１つの実施形態において、第２の上部電極層３２２は、およそ１５ｎｍの厚さを有し得る。複数の他の実施形態において、第２の上部電極層３２２は、複数の他の適切な材料から構成され得、複数の他の適切な技術によって堆積され得、および／または複数の他の適切な厚さを有し得る。ビット線金属３２４は、例えば、タングステンを含む任意の適切な金属から構成され得、任意の適切な技術を用いて堆積され得る。
【0031】
図８Ａ−Ｃを参照すると、ＰＣＭデバイス３００は、ビット線の定義に続いて示される。ビット線の定義は、見られるように、例えば、ビット線金属３２４、第２の上部電極３２２、および複数層３０６、３０８、３１０、３１２、３１４のスタックの部分を選択的に除去すべく、リソグラフィおよび／またはエッチングプロセスのようなパターニングプロセスを用いて、下部回路３０２上にＰＣＭ素子アレイの個別のＰＣＭ素子４１６を提供することにより達成され得る。図８Ａにおいて、ビット線金属３２４は、ページの内外の方向に延在する。図８Ｂにおいて、ビット線金属３２４は、ビット線が、ワード線に垂直に、ページにわたって左右に横断する方向に延在すべく、パターニングされる。
【0032】
いくつかの実施形態において、見られるように、第２の上部電極層３２２は、第１の上部電極層３１４上に配置され、それと直接接触し得る。ビット線金属３２４は、第２の上部電極層３２２上に配置され、それと直接接触し得る。いくつかの実施形態において、複数層スタック（例えば、ＰＭ層３１２）を含む個別のＰＣＭ素子４１６は、電気絶縁ピラー４２０によって分離され得る。示される実施形態において、電気絶縁ピラー４２０は、誘電体材料３１８、３２０を含む。図８Ｂに見られるように、第２の上部電極層３２２の材料は、ビット線金属３２４と電気絶縁ピラー４２０との間に配置される。例えば、縦方向（例えば、個別のＰＣＭ素子４１６の高さと平行な方向）にて、第２の上部電極層３２２の材料は、電気絶縁ピラー４２０と、ビット線金属３２４との間に直接配置される。第１の上部電極層３１４の材料は、見られるように、電気絶縁ピラー４２０の隣接するピラー間（例えば、縦方向に垂直の横方向）に直接配置され得る。いくつかの実施形態において、第１の上部電極層３１４の材料は、電気絶縁ピラー４２０と、ビット線金属３２４との間に直接配置されなくてもよい。
【0033】
第２の上部電極層３２２を第１の上部電極層３１４上に形成する工程は、個別のＰＣＭ素子４１６の上部電極の総合的な厚さ（例えば、〜１５ｎｍ以上）を増大し得る。本明細書に説明される技術および構成は、相変化材料それ自身の機械的弱点と隣接するワード線を確実に分離する能力と共に、ワード線の定義でエッチングされる部分的スタックの高さに起因して１５ｎｍを超える上部電極の厚さの増大と関連した課題を克服し得る。以前は、これらの課題が、プログラミング電流および／またはＶＴ−Ｉ特性の形状の点から相材料動作の最適化を制約していたかもしれない。目下説明される製造技術およびＰＣＭ構成は、さらなる動作の最適化を可能にすべくそのような制約を克服するより厚い上部電極を提供し得る。例えば、ワード線の定義でエッチングされるべき部分的なスタックの高さは、増大されなくてもよい。この手法では、スタックの機械的な安定性は、妥協されなくてもよく、これにより、ワード線の定義中の短絡を回避し得る。いくつかの実施形態において、上部電極の合計の厚さ（例えば、（ＴＥ１＋ＴＥ２）の厚さ）は、ＴＥ１を形成するだけのフローと比較して２倍以上となり得る。例えば、いくつかの実施形態において（ＴＥ１＋ＴＥ２）の合計の厚さは、およそ２５−４０ｎｍとなり得る。いくつかの実施形態において第２の上部電極層３２２は、ビット線の定義中の信頼性のある、連続したエッチング停止（例えば、ビット線金属３２４のエッチング）を提供し得、より厚いビット線金属３２４の使用を可能にし、それによりアレイ全体のより良い電流供給のためにビット線抵抗を低減し得る。
【0034】
図９Ａ−Ｃを参照すると、ＰＣＭデバイス３００は、ビット線密封および充填に続いて示される。図９Ａ−Ｂにて見られるように、誘電体ライナー９１８が、個別のＰＣＭ素子４１６上とワード線金属３０４上とに整合して堆積され得る。誘電体充填材料９２０は、個別のＰＣＭ素子４１６の間の領域を充填すべく、誘電体ライナー９１８上に堆積され得る。いくつかの実施形態において、誘電体ライナー９１８と誘電体充填材料９２０とはそれぞれ、誘電体ライナー３１８と誘電体充填材料３２０に関連して説明される実施形態と適合し得る。複数の他の実施形態において、誘電体ライナー９１８および誘電体充填材料９２０は、誘電体ライナー３１８および誘電体充填材料３２０のために使用される材料以外の適切な誘電体材料から構成され得る。
【0035】
図１０Ａ−Ｂは、いくつかの実施形態による製造中の相変化メモリ（ＰＣＭ）デバイス１０００の側断面図を模式的に示す。例えば、図１０Ａ−Ｂは、ＰＣＭデバイス１０００の異なる領域を別にすれば、図９Ａ−Ｃと同じ製造工程、すなわち、ビット線密封および充填に続いて表し得る。図９Ａ−Ｂおよび図１０Ａ−Ｂは、様々な実施形態によれば、例えば、顧客に売られる準備ができているメモリデバイスなどの最終製品の断面を模式的に表示し得る。
【0036】
ＰＣＭデバイス１０００は、復号領域を表し得る。復号領域は、図９Ａの個別のＰＣＭ素子４１６と同じ平面を共有し得る。例えば、ＰＣＭデバイス１０００は、第２の上部電極層３２２上に配置されるビット線金属３２４を含む。図１０Ａ−Ｂのビット線金属３２４および第２の上部電極層３２２は、図９Ａ−Ｂのビット線金属３２４および第２の上部電極層３２２と同じ平面にあり得る。図９Ａの個別のＰＣＭ素子４１６は、図１０Ａに示されるＰＣＭデバイス１０００と比べるとページの内または外となり得る。
【0037】
ＰＣＭデバイス１０００は、見られるように結合される、ビット線ビア３４０およびワード線ビア３４２を含み得る。ビット線ビア３４０およびワード線ビア３４２はそれぞれ、図９Ａの個別のＰＣＭ素子４１６と同じ平面にある復号領域に形成される複数のビアのうちの１つを表し得る。いくつかの実施形態において、第２の上部電極層３２２は、見られるように、ビット線金属３２４とビット線ビア３４０との間に直接配置され得る。いくつかの実施形態において、見られるように、第２の上部電極層３２２は、誘電体充填材料３２０上に配置され得る。いくつかの実施形態において、誘電体充填材料３２０は、誘電体材料の複数層を表し得る。
【0038】
バリアライナー３３７および３３８は、それぞれのビット線ビア３４０およびワード線ビア３４２の導電性材料を封入するように形成され得る。いくつかの実施形態において、ワード線ビア３４２およびビット線ビア３４０はそれぞれ、タングステン（Ｗ）から構成され得、バリアライナー３３７，３３８は、チタニウム窒化物（ＴｉＮ）またはタンタル窒化物（ＴａＮ）から構成され得る。ワード線ビア３４２、ビット線ビア３４０およびバリアライナー３３７、３３８は、複数の他の実施形態において複数の他の適切な材料から構成され得る。
【0039】
本明細書に説明される第２の上部電極層３２２の形成により、第２の上部電極層３２２がビット線金属３２４と下部ビア（例えば、ビット線ビア３４０およびワード線ビア３４２）との間に存在することになり得る。第２の上部電極層３２２の厚さは、ビット線側のデコーダとセルとの間に調整可能なバラストを作り出すべく調節され得る。第２の上部電極層３２２厚さおよび／または抵抗率が、高過ぎる直列抵抗を作り出す場合、おそらくビット線金属エッチングの終わりにビアのオーバーエッチングによって、復号領域から第２の上部電極層３２２を除去すべく、ルーズマスクが導入され得る。完全対称の炭素形態が対称セル動作のため所望される場合、底部電極の厚さは、調節され得る（例えば、ビット線の定義中のオーバーエッチングによって）。いくつかの実施形態において、ビット線経路における増大する抵抗の影響を低減すべく、第２の上部電極層３２２の抵抗率は、２０ｍＯｈｍ・ｃｍ未満となり得、およそ１５ｎｍより小さいか、等しい厚さを有し得る。例えば、〜３０ｘ５０ｎｍ２と等しいビア面積のために、説明される抵抗率および厚さを有する第２の上部電極層３２２は、２キロＯｈｍ（ＫＯｈｍ）よりも低いビット線経路に抵抗を加え得る。
【0040】
図１１は、いくつかの実施形態によるＰＣＭデバイス（例えば、図３Ａ−９ＣのＰＣＭデバイス３００）の製造方法１１００のフロー図である。方法１１００は、図１−１０Ｂに関連して説明された複数の実施形態に適合してよく、逆の場合も同じであってよい。
【0041】
１１０２にて、方法１１００は、基板（例えば、図３Ａ−Ｂの基板３０１）を提供する工程を含み得る。基板は、例えば、シリコンウェハまたはダイ等の半導体基板を含んでよい。
【0042】
１１０４にて、方法１１００は、基板上に複数の相変化メモリ（ＰＣＭ）素子を形成する工程を含み得、複数のＰＣＭ素子の個別のＰＣＭ素子（例えば、図８Ａ−Ｂの個別のＰＣＭ素子４１６）は、相変化材料層（例えば、図３Ａ−９ＣのＰＭ層３１２）、相変化材料層上に配置され、相変化材料層と直接接触する第１の上部電極層（例えば、図３Ａ−９Ｃの第１の上部電極層３１４）および第１の上部電極層上に配置され、第１の上部電極層と直接接触する第２の上部電極層（例えば、図７Ａ−９Ｃの第２の上部電極層３２２）を含む。
【0043】
様々な実施形態によれば、複数のＰＣＭ素子を基板上に形成する工程は、複数層スタックを形成する工程を含み得る。例えば、複数層スタックは、基板上にワード線層（例えば、図３Ａ−Ｂのワード線金属３０４）を堆積する工程、ワード線層上に底部電極層（例えば、図３Ａ−Ｂの底部電極層３０６）を堆積する工程、底部電極層上にセレクトデバイス層（例えば、図３Ａ−Ｂのセレクトデバイス層３０８）を堆積する工程、セレクトデバイス層上に中間電極層（例えば、図３Ａ−Ｂの中間電極層３１０）を堆積する工程、中間電極層上に相変化材料層（例えば、図３Ａ−Ｂの相変化材料層３１２）を堆積する工程、および相変化材料層上に第１の上部電極層（例えば、図３Ａ−Ｂの第１の上部電極層３１４）を堆積する工程によって形成され得る。
【0044】
複数層スタックは、個別のＰＣＭ素子を提供すべくパターニングされ得る。パターニングは、例えば、リソグラフィおよび／またはエッチングプロセスを含んでよい。例えば、個別のＰＣＭ素子を提供すべく、図４Ａ−Ｃに関連して説明されるワード線の定義が実行され得、および／または、図８Ａ−Ｃに関連して説明されるビット線の定義が実行され得る。
【0045】
いくつかの実施形態において、誘電体材料は、個別のＰＣＭ素子間の領域を充填すべく堆積され得る。例えば、誘電体ライナー（例えば、誘電体ライナー３１８）は、個別のＰＣＭ素子の複数層スタック上に整合して堆積され得、誘電体充填材料（例えば、誘電体充填材料３２０）は、個別のＰＣＭ素子間の残りの領域を充填すべく堆積され得る。
【0046】
いくつかの実施形態において、図５Ａ−Ｃに関連して説明される技術は、誘電体材料を堆積すべく実行され得る。誘電体材料は、例えば、図６Ａ−Ｃに関連して説明される技術を用いて第１の上部電極層を露出すべくリセスされ得る。いくつかの実施形態において、第２の上部電極層は、例えば、図７Ａ−Ｃに関連して説明される技術を用いて第１の上部電極層上に堆積され得る。ビット線層は、例えば、図７Ａ−Ｃに関連して説明される技術を用いて第２の上部電極層上に堆積され得る。
【0047】
様々な動作は、特許請求された主題の理解に最も有用である手法で、順に、複数の個別の動作として説明される。しかし、説明の順序は、これらの動作が必然的に順序に依存することを示唆するものとして解釈すべきではない。具体的には、これらの動作は、提示される順序で実行されない場合がある。説明される複数の動作は、説明される実施形態とは異なる順序で実行される場合がある。様々な更なる動作が実行され得、および／または説明される複数の動作は、更なる複数の実施形態において省略され得る。
【0048】
本開示の複数の実施形態は、所望のように構成すべく、任意の適切なハードウェアおよび／またはソフトウェアを用いて、システムへと実装され得る。図１２は、本明細書において説明される様々な実施形態によるＰＣＭデバイス（例えば。図３Ａ−９ＣのＰＣＭデバイス３００）を含む例示的なシステム（例えば、コンピューティングデバイス１２００）を模式的に示す。コンピューティングデバイス１２００は、マザーボード１２０２などの基板を収容し得る。マザーボード１２０２は、限定はされないがプロセッサ１２０４および少なくとも１つの通信チップ１２０６を含む複数の構成要素を含んでよい。プロセッサ１２０４は、マザーボード１２０２に物理的にかつ電気的に結合されてよい。いくつかの実装形態では、少なくとも１つの通信チップ１２０６はまた、マザーボード１２０２に物理的にかつ電気的に結合されてよい。さらなる複数の実装において、通信チップ１２０６はプロセッサ１２０４の一部であってよい。
【0049】
その用途に応じて、コンピューティングデバイス１２００は、物理的および電気的にマザーボード１２０２に結合され得る、またはされなくてもよい複数の他の構成要素を含み得る。これらの他の構成要素は、限定されるものではないが、揮発性メモリ（例えばＤＲＡＭ）、不揮発性メモリ（例えば、ＰＣＭ１２０８またはＲＯＭ）、フラッシュメモリ、グラフィクスプロセッサ、デジタル信号プロセッサ、暗号プロセッサ、チップセット、アンテナ、ディスプレイ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、バッテリ、音声コーデック、映像コーデック、電力増幅器、全地球測位システム（ＧＰＳ）デバイス、コンパス、ガイガーカウンタ、加速度計、ジャイロスコープ、スピーカ、カメラ、および、（ハードディスクドライブ、コンパクトディスク（ＣＤ）、デジタル多用途ディスク（ＤＶＤ）などのような）大容量記憶装置を含み得る。
【0050】
様々な実施形態によれば、ＰＣＭ１２０８は、本明細書において説明される複数の実施形態に適合してよい。例えば、ＰＣＭ１２０８は、本明細書において説明されるように、ＰＣＭデバイス（例えば、図３Ａ−９ＣのＰＣＭデバイス３００）を含んでよい。
【0051】
通信チップ１２０６は、コンピューティングデバイス１２００へのおよびコンピューティングデバイス１２００からのデータ転送用の複数の無線通信を可能にし得る。「無線」という用語およびその複数の派生語は、非固体媒体を介して変調された電磁放射線を用いたデータ通信を行うことが可能な回路、デバイス、システム、方法、技術、通信チャネルなどを説明するために用いられてよい。この用語は、関連するデバイスがワイヤを全く含まないことを意味する訳ではないが、いくつかの実施形態において全く含まないことがあることを意味する。通信チップ１２０６は、限定はされないが、Ｗｉ−Ｆｉ（登録商標）（ＩＥＥＥ８０２．１１ファミリ）、ＩＥＥＥ８０２．１６規格（例えば、ＩＥＥＥ８０２．１６−２００５修正）、ロングタームエボリューション（ＬＴＥ）プロジェクトおよびあらゆる修正、更新、および／または改訂（例えば、次世代ＬＴＥプロジェクト、ウルトラモバイルブロードバンド（ＵＭＢ）プロジェクト（「３ＧＰＰ２」とも称される）等）を含む電気電子技術者協会（ＩＥＥＥ）規格を含む多数の無線規格又はプロトコルのいずれかを実装してよい。ＩＥＥＥ８０２．１６と互換性のある広帯域無線アクセス（ＢＷＡ）ネットワークは一般にＷｉＭＡＸ（登録商標）ネットワークとして称される。この頭字語はＷｏｒｌｄｗｉｄｅ Ｉｎｔｅｒｏｐｅｒａｂｉｌｉｔｙ ｆｏｒ Ｍｉｃｒｏｗａｖｅ Ａｃｃｅｓｓを表し、これはＩＥＥＥ８０２．１６規格の準拠性テストおよび相互運用性テストを通過した製品の認証マークである。通信チップ１２０６は、グローバルシステムフォーモバイル通信（ＧＳＭ（登録商標））、汎用パケット無線サービス（ＧＰＲＳ）、ユニバーサル移動通信システム（ＵＭＴＳ）、高速パケットアクセス（ＨＳＰＡ）、進化型ＨＳＰＡ（Ｅ‐ＨＳＰＡ）、またはＬＴＥネットワークに従って動作してよい。通信チップ１２０６は、Ｅｎｈａｎｃｅｄ Ｄａｔａ ｆｏｒ ＧＳＭ（登録商標）Ｅｖｏｌｕｔｉｏｎ（ＥＤＧＥ）、ＧＳＭ（登録商標） ＥＤＧＥ無線アクセスネットワーク（ＧＥＲＡＮ）、汎用地上波無線アクセスネットワーク（ＵＴＲＡＮ）または次世代型ＵＴＲＡＮ（Ｅ−ＵＴＲＡＮ）に従って動作し得る。通信チップ１２０６は、符号分割多重アクセス（ＣＤＭＡ）、時分割多重アクセス（ＴＤＭＡ）、デジタルエンハンスドコードレス電話（ＤＥＣＴ）、進化型データ最適化（ＥＶ−ＤＯ）、それらの派生物に加え、３Ｇ、４Ｇ、５Ｇおよびそれ以降の世代として指定された任意の他の無線プロトコルに従って動作してよい。複数の他の実施形態において、通信チップ１２０６は、他の無線プロトコルに従い動作してよい。
【0052】
コンピューティングデバイス１２００は複数の通信チップ１２０６を含み得る。例えば、第１の通信チップ１２０６はＷｉ‐Ｆｉ（登録商標）およびＢｌｕｅｔｏｏｔｈ（登録商標）のような近距離無線通信専用であってよく、第２の通信チップ１２０６はＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ（登録商標）、ＬＴＥ、ＥＶ‐ＤＯ等のような長距離無線通信専用であってよい。
【0053】
様々な実装において、コンピューティングデバイス１２００は、モバイルコンピューティングデバイス、ラップトップ、ネットブック、ノートブック、ウルトラブック、スマートフォン、タブレット、携帯情報端末（ＰＤＡ）、ウルトラモバイルＰＣ、携帯電話、デスクトップコンピュータ、サーバ、プリンタ、スキャナ、モニタ、セットトップボックス、エンタテイメントコントロールユニット、デジタルカメラ、ポータブル音楽プレーヤ、またはデジタルビデオレコーダであってよい。さらなる複数の実装では、コンピューティングデバイス１２００は、データを処理する任意の他の電子デバイスであり得る。 例
【0054】
様々な実施形態によれば、本開示は、装置を説明する。装置の例１は、複数の相変化メモリ（ＰＣＭ）素子を含み得、複数のＰＣＭ素子の個別のＰＣＭ素子は、相変化材料層と、相変化材料層上に配置され、相変化材料層と直接接触する第１の電極層と、第１の電極層上に配置され、第１の電極層と直接接触する第２の電極層とを含む。例２は、例１の装置を含んでよく、複数のＰＣＭ素子の個別のＰＣＭ素子はさらに、第２の電極層上に配置され、第２の電極層と直接接触するビット線を含む。例３は、例２の装置を含んでよく、複数のＰＣＭ素子の個別のＰＣＭ素子は、電気絶縁ピラーによって分離され、第２の電極層の材料は、ビット線と、電気絶縁ピラーとの間に配置される。例４は、例３の装置を含んでよく、第１の電極層の材料は、電気絶縁ピラーの隣接するピラー間に配置される。例５は、例２から４のいずれかの装置を含んでよく、複数のＰＣＭ素子の個別のＰＣＭ素子はさらに、ワード線と、セレクトデバイス層と、セレクトデバイス層と相変化材料層との間に配置される第３の電極層と、ワード線とセレクトデバイス層との間に配置される第４の電極層とを含む。例６は、例２から４のいずれかの装置を含んでよく、個別のＰＣＭ素子と同じ平面にある復号領域に配置される複数のビアをさらに備え、第２の電極層は、ビット線と複数のビアのうちのビアとの間に配置される。例７は、例１から４のいずれかの装置を含んでよく、第１の電極層および第２の電極層は、異なる化学組成を有し、第１の電極層および第２の電極層は、１ミリオームセンチメートル（ｍＯｈｍ・ｃｍ）から１００（ｍＯｈｍ・ｃｍ）までの抵抗率を有する。例８は、例１から４のいずれかの装置を含んでよく、第２の電極層は、ビット線の定義用のエッチング停止層として機能するように構成される。
【0055】
様々な実施形態によれば、本開示は、方法を説明する。方法の例９は、基板を提供する工程と、基板上に複数の相変化メモリ（ＰＣＭ）素子を形成する工程であって、複数のＰＣＭ素子の個別のＰＣＭ素子は、相変化材料層と、相変化材料層上に配置され、相変化材料層と直接接触する第１の上部電極層と、第１の上部電極層上に配置され、第１の上部電極層と直接接触する第２の上部電極層とを含む、工程とを含み得る。例１０は、例９の方法を含んでよく、複数のＰＣＭ素子を形成する工程は、基板上にワード線層を堆積する工程と、ワード線層上に底部電極層を堆積する工程と、底部電極層上にセレクトデバイス層を堆積する工程と、セレクトデバイス層上に中間電極層を堆積する工程と、中間電極層上に相変化材料層を堆積する工程と、相変化材料層上に第１の上部電極層を堆積する工程とによって複数層スタックを形成する工程と、
個別のＰＣＭ素子を提供すべく複数層スタックをパターニングする工程とを備える。例１１は、例１０に記載の方法を含んでよく、個別のＰＣＭ素子間の複数の領域を充填すべく、誘電体材料を堆積させる工程をさらに備える。例１２は、例１１に記載の方法を含んでよく、誘電体材料を堆積する工程は、個別のＰＣＭ素子上に誘電体ライナーを整合して堆積する工程と、個別のＰＣＭ素子間の領域を充填すべく誘電体ライナー上に誘電体材料を堆積する工程とを備える。例１３は、例１１に記載の方法を含んでよく、第１の上部電極層を露出すべく誘電体材料をリセスする工程をさらに備える。例１４は、例１３に記載の方法を含んでよく、第１の上部電極層上に第２の上部電極層を堆積する工程をさらに備える。例１５は、例１４に記載の方法を含んでよく、第２の上部電極層上にビット線層を堆積する工程をさらに備える。例１６は、例１５に記載の方法を含んでよく、第２の上部電極層の材料は、ビット線層と誘電体材料との間に配置される。
【0056】
様々な実施形態によれば、本開示は、システムを説明する。システムの例１７は、回路基板と、回路基板と結合するダイとを含む得、ダイは、複数の相変化メモリ（ＰＣＭ）素子を備え、複数のＰＣＭ素子の個別のＰＣＭ素子は、相変化材料層と、相変化材料層上に配置され、相変化材料層と直接接触する第１の電極層と、第１の電極層上に配置され、第１の電極層と直接接触する第２の電極層とを含む。例１８は、例１７に記載のシステムを含んでよく、複数のＰＣＭ素子の個別のＰＣＭ素子はさらに、第２の電極層上に配置され、第２の電極層と直接接触するビット線を含む。例１９は、例１８に記載のシステムを含んでよく、複数のＰＣＭ素子の個別のＰＣＭ素子は、電気絶縁ピラーによって分離され、第２の電極層の材料は、ビット線と、電気絶縁ピラーとの間に配置される。例２０は、例１７から１９のいずれかに記載のシステムを含んでよく、システムは、回路基板に結合されるアンテナ、ディスプレイ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、バッテリ、音声コーデック、ビデオコーデック、電力増幅器、全地球測位システム（ＧＰＳ）デバイス、コンパス、ガイガーカウンタ、加速度計、ジャイロスコープ、スピーカ、またはカメラの１または複数を含むモバイルコンピューティングデバイスである。
【0057】
様々な実施形態は、上述の連結的な形（および）で説明される複数の実施形態のうち、代替的な（または）複数の実施形態を含む（例えば、「および」は、「および／または」であってよい）、複数の上述された実施形態の任意の適切な組み合わせを含んでよい。さらに、いくつかの実施形態は、実行された場合に、複数の上述された実施形態のいずれかの動作になる、格納された複数の命令を有する１または複数の製造物（例えば、非一時的コンピュータ可読媒体）を含んでよい。
【0058】
さらに、いくつかの実施形態は、上述された実施形態の様々な動作を実行する任意の適切な手段を有する装置またはシステムを含んでよい。
【0059】
要約書に説明されたものを含めて、図示した複数の実装の上記の説明は、完全であること、または本開示の複数の実施形態を開示された厳密な形態に限定することは意図されない。本発明の特定の実装および例が例示目的のために本明細書に説明されているものの、当業者が想起するように、様々な均等な修正を本開示の範囲内でなし得る。
【0060】
これらの変形は、上記詳細な説明を考慮して、本開示の複数の実施形態に対して成され得る。以下の特許請求の範囲において用いられる用語は、本開示の様々な実施形態を、明細書および特許請求の範囲に開示された特定の実装に限定して解釈されるべきでない。本発明の範囲は専ら以下の特許請求の範囲によって判断されるべきであり、特許請求の範囲は請求項の解釈の確立された理論に従い解釈されるものとする。（項目１）
複数の相変化メモリ（ＰＣＭ）素子を備える装置であって、前記複数のＰＣＭ素子の個別のＰＣＭ素子は、
相変化材料層と、
前記相変化材料層上に配置され、前記相変化材料層と直接接触する第１の電極層と、
前記第１の電極層上に配置され、前記第１の電極層と直接接触する第２の電極層と、
を備える、装置。
（項目２）
前記複数のＰＣＭ素子の前記個別のＰＣＭ素子はさらに、前記第２の電極層上に配置され、前記第２の電極層と直接接触するビット線を含む、項目１に記載の装置。
（項目３）
前記複数のＰＣＭ素子の前記個別のＰＣＭ素子は、電気絶縁ピラーによって分離され、
前記第２の電極層の材料は、前記ビット線と、前記電気絶縁ピラーとの間に配置される、項目２に記載の装置。
（項目４）
前記第１の電極層の材料は、前記電気絶縁ピラーの隣接するピラー間に配置される、項目３に記載の装置。
（項目５）
前記複数のＰＣＭ素子の前記個別のＰＣＭ素子はさらに、
ワード線と、
セレクトデバイス層と、
前記セレクトデバイス層と前記相変化材料層との間に配置される第３の電極層と、
前記ワード線と前記セレクトデバイス層との間に配置される第４の電極層と、
を含む、項目２から４のいずれか一項に記載の装置。
（項目６）
前記個別のＰＣＭ素子と同じ平面にある復号領域に配置される複数のビアをさらに備え、前記第２の電極層は、前記ビット線と前記複数のビアのうちのビアとの間に配置される、項目２から４のいずれか一項に記載の装置。
（項目７）
前記第１の電極層および前記第２の電極層は、異なる化学組成を有し、前記第１の電極層および前記第２の電極層は、１ミリオームセンチメートル（ｍＯｈｍ・ｃｍ）から１００（ｍＯｈｍ・ｃｍ）までの抵抗率を有する、項目１から４のいずれか一項に記載の装置。
（項目８）
前記第２の電極層は、ビット線の定義用のエッチング停止層として機能する、項目１から４のいずれか一項に記載の装置。
（項目９）
基板を提供する段階と、
前記基板上に複数の相変化メモリ（ＰＣＭ）素子を形成する段階であって、前記複数のＰＣＭ素子の個別のＰＣＭ素子は、
相変化材料層と、
前記相変化材料層上に配置され、前記相変化材料層と直接接触する第１の上部電極層と、
前記第１の上部電極層上に配置され、前記第１の上部電極層と直接接触する第２の上部電極層と、
を含む、段階と、
を備える方法。
（項目１０）
前記複数のＰＣＭ素子を形成する段階は、
前記基板上にワード線層を堆積する段階と、
前記ワード線層上に底部電極層を堆積する段階と、
前記底部電極層上にセレクトデバイス層を堆積する段階と、
前記セレクトデバイス層上に中間電極層を堆積する段階と、
前記中間電極層上に前記相変化材料層を堆積する段階と、
前記相変化材料層上に前記第１の上部電極層を堆積する段階と、
によって複数層スタックを形成する段階と、
前記個別のＰＣＭ素子を提供すべく前記複数層スタックをパターニングする段階と、
を備える、項目９に記載の方法。
（項目１１）
前記個別のＰＣＭ素子間の領域を充填すべく誘電体材料を堆積する段階をさらに備える、項目１０に記載の方法。
（項目１２）
前記誘電体材料を堆積する段階は、前記個別のＰＣＭ素子上に誘電体ライナーを整合して堆積する段階と、
前記個別のＰＣＭ素子間の前記領域を充填すべく前記誘電体ライナー上に誘電体材料を堆積する段階と、
を備える、項目１１に記載の方法。
（項目１３）
前記第１の上部電極層を露出すべく前記誘電体材料をリセスする段階をさらに備える、項目１１に記載の方法。
（項目１４）
前記第１の上部電極層上に前記第２の上部電極層を堆積する段階をさらに備える、項目１３に記載の方法。
（項目１５）
前記第２の上部電極層上にビット線層を堆積する段階をさらに備える、項目１４に記載の方法。
（項目１６）
前記第２の上部電極層の材料は、前記ビット線層と前記誘電体材料との間に配置される、項目１５に記載の方法。
（項目１７）
回路基板と、
前記回路基板と結合するダイとを備えるシステムであって、
前記ダイは、複数の相変化メモリ（ＰＣＭ）素子を備え、前記複数のＰＣＭ素子の個別のＰＣＭ素子は、
相変化材料層と、
前記相変化材料層上に配置され、前記相変化材料層と直接接触する第１の電極層と、
前記第１の電極層上に配置され、前記第１の電極層と直接接触する第２の電極層と、
を含む、システム。
（項目１８）
前記複数のＰＣＭ素子の前記個別のＰＣＭ素子はさらに、前記第２の電極層上に配置され、前記第２の電極層と直接接触するビット線を含む、項目１７に記載のシステム。
（項目１９）
前記複数のＰＣＭ素子の前記個別のＰＣＭ素子は、電気絶縁ピラーによって分離され、
前記第２の電極層の材料は、前記ビット線と、前記電気絶縁ピラーとの間に配置される、項目１８に記載のシステム。
（項目２０）
前記システムは、前記回路基板に結合されるアンテナ、ディスプレイ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、バッテリ、音声コーデック、ビデオコーデック、電力増幅器、全地球測位システム（ＧＰＳ）デバイス、コンパス、ガイガーカウンタ、加速度計、ジャイロスコープ、スピーカ、またはカメラの１または複数を含むモバイルコンピューティングデバイスである、項目１７から１９のいずれか一項に記載のシステム。