特許 6700014 半導体装置および周波数安定フラグの生成方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6700014

(24)【登録日】2020年5月7日

(45)【発行日】2020年5月27日

(54)【発明の名称】半導体装置および周波数安定フラグの生成方法

(51)【国際特許分類】

   H03K 5/19 20060101AFI20200518BHJP

   G06F 1/04 20060101ALI20200518BHJP

【ＦＩ】

   H03K5/19 T

   G06F1/04 561

【請求項の数】11

【全頁数】17

(21)【出願番号】特願2015-177867(P2015-177867)

(22)【出願日】2015年9月9日

(65)【公開番号】特開2017-55263(P2017-55263A)

(43)【公開日】2017年3月16日

【審査請求日】2018年5月29日

(73)【特許権者】

【識別番号】308033711

【氏名又は名称】ラピスセミコンダクタ株式会社

(74)【代理人】

【識別番号】100079049

【弁理士】

【氏名又は名称】中島 淳

(74)【代理人】

【識別番号】100084995

【弁理士】

【氏名又は名称】加藤 和詳

(74)【代理人】

【識別番号】100099025

【弁理士】

【氏名又は名称】福田 浩志

(72)【発明者】

【氏名】小林 和仁

【審査官】 小林 正明

(56)【参考文献】

【文献】 特開２００５−１８４１１３（ＪＰ，Ａ）

【文献】 特開２００１−１５４７５４（ＪＰ，Ａ）

【文献】 特開昭５６−１６２５３３（ＪＰ，Ａ）

【文献】 特開平０２−２５２３０９（ＪＰ，Ａ）

【文献】 特開平０９−１４６６５３（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｋ ５／１９

Ｇ０６Ｆ １／０４

(57)【特許請求の範囲】

【請求項1】

発振回路から発振信号の出力が開始してから所定期間における前記発振信号の周波数のモニタを行う半導体装置であって、
前記発振回路から出力される前記発振信号のレベルの遷移に応じてレベルが遷移する第１の信号を生成する第１の回路と、
前記第１の信号のレベルが遷移してから前記第１の信号のレベルが次に遷移するまでの期間が所定期間を超えた場合にレベルが遷移する第２の信号を生成する第２の回路と、
前記第２の信号のレベルの遷移に応じて、前記発振信号の周波数が安定して、所定の周波数よりも低くなったことを示す第３の信号を所定のレベルで出力し、且つ前記第３の信号のレベルを前記所定のレベルに維持する第３の回路と、
を含み、
前記第１の回路は、前記第３の信号のレベルが前記所定のレベルに遷移した場合に前記第１の信号のレベルの遷移を停止させる
半導体装置。

【請求項2】

前記第１の回路は、前記第３の信号のレベルが前記所定のレベルを維持する間、リセット状態となるフリップフロップを含む
請求項１に記載の半導体装置。

【請求項3】

前記第２の回路は、前記第１の信号のレベルが所定のレベルを呈する期間が所定期間を超えた場合に当該超えた期間において所定のレベルを呈する信号を生成するマスキング回路を含む
請求項１または請求項２に記載の半導体装置。

【請求項4】

前記第３の回路は、
前記第２の信号と前記第３の信号との論理和を出力するＯＲ回路と、
前記ＯＲ回路の出力をクロック入力とするフリップフロップと、
を含む請求項１から請求項３のいずれか１項に記載の半導体装置。

【請求項5】

発振回路から発振信号の出力が開始してから所定期間における前記発振信号の周波数のモニタを行う半導体装置であって、
前記発振回路から出力される前記発振信号のレベルの遷移に応じてレベルが遷移する第１の信号を生成する第１の回路と、
前記第１の信号のレベルが遷移してから前記第１の信号のレベルが次に遷移するまでの期間が所定期間を超えた場合に当該超えた期間において第１のレベルを呈し、それ以外の期間において第２のレベルを呈する第２の信号を生成する第２の回路と、
前記第２の信号のレベルが前記第２のレベルを呈する間に前記発振信号のレベルが遷移した場合に、前記発振信号の周波数が安定して、所定の周波数よりも高くなったことを示す第３の信号を所定のレベルで出力し、且つ前記第３の信号のレベルを前記所定のレベルに維持する第３の回路と、
を含む半導体装置。

【請求項6】

前記第１の回路は、前記第３の信号のレベルが前記所定のレベルに遷移した場合に前記第１の信号のレベルの遷移を停止させる
請求項５に記載の半導体装置。

【請求項7】

前記第１の回路は、前記第３の信号のレベルが前記所定のレベルを維持する間、リセット状態となるフリップフロップを含む
請求項５または請求項６に記載の半導体装置。

【請求項8】

前記第３の回路は、
前記発振信号と前記第３の信号との論理和を出力するＯＲ回路と、
前記ＯＲ回路の出力をクロック入力とし、前記第２の信号をデータ入力とするフリップフロップと、
を含む請求項５から請求項７のいずれか１項に記載の半導体装置。

【請求項9】

発振回路から発振信号の出力が開始してから所定期間における前記発振信号の周波数のモニタを行う半導体装置であって、
前記発振回路から出力される前記発振信号のレベルの遷移に応じてレベルが遷移する第１の信号を生成する第１の回路、前記第１の信号のレベルが遷移してから前記第１の信号のレベルが次に遷移するまでの期間が所定期間を超えた場合にレベルが遷移する第２の信号を生成する第２の回路および前記第２の信号のレベルの遷移に応じて、前記発振信号の周波数が安定して、所定の周波数よりも低くなったことを示す第３の信号を所定のレベルで出力し、且つ前記第３の信号のレベルを前記所定のレベルに維持する第３の回路を含む第１の周波数安定フラグ生成回路と、
前記発振回路から出力される前記発振信号のレベルの遷移に応じてレベルが遷移する第４の信号を生成する第４の回路、前記第４の信号のレベルが遷移してから前記第４の信号のレベルが次に遷移するまでの期間が所定期間を超えた場合に当該超えた期間において第１のレベルを呈し、それ以外の期間において第２のレベルを呈する第５の信号を生成する第５の回路、および前記第５の信号のレベルが前記第２のレベルを呈する間に前記発振信号のレベルが遷移した場合に、前記発振信号の周波数が安定して、所定の周波数よりも高くなったことを示す第６の信号を所定のレベルで出力し、且つ前記第６の信号のレベルを前記所定のレベルに維持する第６の回路を含む第２の周波数安定フラグ生成回路と、
を含む半導体装置。

【請求項10】

発振回路から出力される発振信号のレベルの遷移に応じてレベルが遷移する第１の信号を生成し、
前記第１の信号のレベルが遷移してから前記第１の信号のレベルが次に遷移するまでの期間が所定期間を超えた場合にレベルが遷移する第２の信号を生成し、
前記第２の信号のレベルの遷移に応じて、前記発振信号の周波数が安定して、所定の周波数よりも低くなったことを示す所定のレベルの第３の信号を、前記発振信号の周波数が安定したことを示すフラグとして生成し、
前記第３の信号のレベルが前記所定のレベルに遷移した場合に前記第１の信号のレベルの遷移を停止させる
周波数安定フラグの生成方法。

【請求項11】

発振回路から出力される発振信号のレベルの遷移に応じてレベルが遷移する第１の信号を生成し、
前記第１の信号のレベルが遷移してから前記第１の信号のレベルが次に遷移するまでの期間が所定期間を超えた場合に当該超えた期間において第１のレベルを呈し、それ以外の期間において第２のレベルを呈する第２の信号を生成し、
前記第２の信号のレベルが前記第２のレベルを呈する間に前記発振信号のレベルが遷移した場合に、前記発振信号の周波数が安定して、所定の周波数よりも高くなったことを示す所定のレベルの第３の信号を、前記発振信号の周波数が安定したことを示すフラグとして生成する
周波数安定フラグの生成方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置および周波数安定フラグの生成方法に関する。

【背景技術】

【0002】

発振回路から出力される発振信号は、発振を開始してから周波数が安定するまでに時間を要する。周波数が安定する前の発振信号を、該発振信号に基づいて動作する回路に供給した場合には、当該回路の動作が不安定となるおそれがある。このため、発振信号の周波数が安定するまでの期間、発振回路において、発振信号の出力を停止させる場合がある。

【0003】

例えば、特許文献１には、パルス信号を出力する発振部と、パルス信号を予め設定された遅延時間だけ遅延させて出力する遅延部と、パルス信号のハイレベルの時間が遅延時間よりも長い時に第１の許可信号を出力する第１の検出部と、パルス信号のローレベルの時間が遅延時間よりも長い時に第２の許可信号を出力する第２の検出部と、第１及び第２の許可信号が出力されているときに、遅延部の出力信号をクロック信号として出力する出力部とを、備えたクロック信号発生回路が記載されている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２００７−２７９９３３号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

発振信号の周波数が安定するまでの期間、発振回路において、発振信号の出力を停止させる手法とは異なる手法として、発振信号の周波数が安定したと推定される場合に、所定の信号レベルの周波数安定フラグを生成し、これを他の回路に供給することにより、当該他の回路に発振信号の周波数が安定したことを報知する手法も存在する。

【0006】

図１は、周波数安定フラグ生成回路２００の構成の一例を示す図である。図２は、周波数安定フラグ生成回路２００の動作を示すタイミングチャートである。

【0007】

周波数安定フラグ生成回路２００は、複数のフリップフロップＦＦ１、ＦＦ２、・・・ＦＦ（ｎ−１）、ＦＦｎを従属接続したカウンタ回路によって構成されている。周波数安定フラグ生成回路２００は、発振回路５０から出力される発振信号Ｓａのパルス数をカウントする。周波数安定フラグ生成回路２００は、発振信号Ｓａのカウント値が、所定値に達した場合に、ハイレベルに遷移する出力信号を、周波数安定フラグとして最終段のフリップフロップＦＦｎから出力する。すなわち、最終段のフリップフロップＦＦｎの出力信号がハイレベルに遷移したことをもって発振信号Ｓａの周波数が安定したことが示される。

【0008】

しかしながら、上記の周波数安定フラグ生成回路２００によれば、発振信号Ｓａの周波数が実際に安定していたとしても、カウント値が所定値に達していない場合には、最終段のフリップフロップＦＦｎの出力信号（周波数安定フラグ）は、ハイレベルに遷移することはない。従って、周波数安定フラグによって発振信号Ｓａの周波数が安定したことが示されるまで待機状態を維持する他の回路は、発振信号Ｓａの周波数が実際に安定するまでの期間よりも長い期間に亘り待機状態となる。

【0009】

更に、上記の周波数安定フラグ生成回路２００によれば、発振信号Ｓａの周波数が安定していなくてもカウント値が所定値に達した場合には、最終段のフリップフロップＦＦｎの出力信号（周波数安定フラグ）は、ハイレベルに遷移する。従って、周波数安定フラグによって発振信号Ｓａの周波数が安定したことが示されるまで待機状態を維持する他の回路は、発振信号Ｓａの周波数が実際に安定していないにもかかわらず、待機状態を解除すすることとなる。

【0010】

本発明は、上記の点に鑑みてなされたものであり、発振信号の周波数に基づく適切な周波数安定フラグを生成することができる半導体装置および周波数安定フラグ生成方法を提供することを目的とする。

【課題を解決するための手段】

【0011】

本発明の第１の態様に係る半導体装置は、発振回路から発振信号の出力が開始してから所定期間における前記発振信号の周波数のモニタを行う半導体装置であって、前記発振回路から出力される前記発振信号のレベルの遷移に応じてレベルが遷移する第１の信号を生成する第１の回路と、前記第１の信号のレベルが遷移してから前記第１の信号のレベルが次に遷移するまでの期間が所定期間を超えた場合にレベルが遷移する第２の信号を生成する第２の回路と、前記第２の信号のレベルの遷移に応じて、発振信号の周波数が安定して、所定の周波数よりも低くなったことを示す第３の信号を所定のレベルで出力し、且つ前記第３の信号のレベルを前記所定のレベルに維持する第３の回路と、を含み、前記第１の回路は、前記第３の信号のレベルが前記所定のレベルに遷移した場合に前記第１の信号のレベルの遷移を停止させる。

【0012】

本発明の第２の態様に係る半導体装置は、発振回路から発振信号の出力が開始してから所定期間における前記発振信号の周波数のモニタを行う半導体装置であって、前記発振回路から出力される前記発振信号のレベルの遷移に応じてレベルが遷移する第１の信号を生成する第１の回路と、前記第１の信号のレベルが遷移してから前記第１の信号のレベルが次に遷移するまでの期間が所定期間を超えた場合に当該超えた期間において第１のレベルを呈し、それ以外の期間において第２のレベルを呈する第２の信号を生成する第２の回路と、前記第２の信号のレベルが前記第２のレベルを呈する間に前記発振信号のレベルが遷移した場合に、前記発振信号の周波数が安定して、所定の周波数よりも高くなったことを示す第３の信号を所定のレベルで出力し、且つ前記第３の信号のレベルを前記所定のレベルに維持する第３の回路と、を含む。

【0013】

本発明の第３の態様に係る半導体装置は、発振回路から発振信号の出力が開始してから所定期間における前記発振信号の周波数のモニタを行う半導体装置であって、前記発振回路から出力される前記発振信号のレベルの遷移に応じてレベルが遷移する第１の信号を生成する第１の回路、前記第１の信号のレベルが遷移してから前記第１の信号のレベルが次に遷移するまでの期間が所定期間を超えた場合にレベルが遷移する第２の信号を生成する第２の回路および前記第２の信号のレベルの遷移に応じて、前記発振信号の周波数が安定して、所定の周波数よりも低くなったことを示す第３の信号を所定のレベルで出力し、且つ前記第３の信号のレベルを前記所定のレベルに維持する第３の回路を含む第１の周波数安定フラグ生成回路と、前記発振回路から出力される前記発振信号のレベルの遷移に応じてレベルが遷移する第４の信号を生成する第４の回路、前記第４の信号のレベルが遷移してから前記第４の信号のレベルが次に遷移するまでの期間が所定期間を超えた場合に当該超えた期間において第１のレベルを呈し、それ以外の期間において第２のレベルを呈する第５の信号を生成する第５の回路、および前記第５の信号のレベルが前記第２のレベルを呈する間に前記発振信号のレベルが遷移した場合に、前記発振信号の周波数が安定して、所定の周波数よりも高くなったことを示す第６の信号を所定のレベルで出力し、且つ前記第６の信号のレベルを前記所定のレベルに維持する第６の回路を含む第２の周波数安定フラグ生成回路と、を含む。

【0014】

本発明の第４の態様に係る周波数安定フラグの生成方法は、発振回路から出力される発振信号のレベルの遷移に応じてレベルが遷移する第１の信号を生成し、前記第１の信号のレベルが遷移してから前記第１の信号のレベルが次に遷移するまでの期間が所定期間を超えた場合にレベルが遷移する第２の信号を生成し、前記第２の信号のレベルの遷移に応じて、前記発振信号の周波数が安定して、所定の周波数よりも低くなったことを示す所定のレベルの第３の信号を、前記発振信号の周波数が安定したことを示すフラグとして生成し、前記第３の信号のレベルが前記所定のレベルに遷移した場合に前記第１の信号のレベルの遷移を停止させることを含む。

【0015】

本発明の第５の態様に係る周波数安定フラグの生成方法は、発振回路から出力される発振信号のレベルの遷移に応じてレベルが遷移する第１の信号を生成し、前記第１の信号のレベルが遷移してから前記第１の信号のレベルが次に遷移するまでの期間が所定期間を超えた場合に当該超えた期間において第１のレベルを呈し、それ以外の期間において第２のレベルを呈する第２の信号を生成し、前記第２の信号のレベルが前記第２のレベルを呈する間に前記発振信号のレベルが遷移した場合に、前記発振信号の周波数が安定して、所定の周波数よりも高くなったことを示す所定のレベルの第３の信号を、前記発振信号の周波数が安定したことを示すフラグとして生成することを含む。

【発明の効果】

【0016】

本発明によれば、発振信号の周波数に基づく適切な周波数安定フラグを生成することができる半導体装置および周波数安定フラグ生成方法が提供される。

【図面の簡単な説明】

【0017】

【図1】比較例に係る周波数安定フラグ生成回路の構成の一例を示す図である。

【図2】比較例に係る周波数安定フラグ生成回路の動作を示すタイミングチャートである。

【図3】本発明の実施形態に係る周波数安定フラグ生成回路の回路ブロック図である。

【図4】本発明の実施形態に係る周波数安定フラグ生成回路の動作を示すタイミングチャートである。

【図5】本発明の実施形態に係る周波数安定フラグ生成回路の回路ブロック図である。

【図6】本発明の実施形態に係る周波数安定フラグ生成回路の動作を示すタイミングチャートである。

【図7】本発明の実施形態に係る半導体装置の構成を示す図である。

【図8】本発明の実施形態に係る発振信号の周波数の適正範囲と、周波数安定フラグ生成回路における閾値との関係を示す図である。

【発明を実施するための形態】

【0018】

以下、本発明の実施形態の一例を、図面を参照しつつ説明する。なお、各図面において同一または等価な構成要素および部分には同一の参照符号を付与し、重複する説明は適宜省略する。

【0019】

[第１の実施形態]
図３は、本発明の第１の実施形態に係る半導体装置を構成する周波数安定フラグ生成回路１００の回路ブロック図である。発振回路５０から出力される発振信号Ｓａは、周波数安定フラグ生成回路１００によって周波数がモニタされる。ここで、発振開始直後における発振信号Ｓａの周波数は、安定時における周波数よりも高く、時間経過に伴って安定時における周波数に収束するものとする。本実施形態に係る周波数安定フラグ生成回路１００は、発振信号Ｓａの周波数が、所定の周波数よりも低くなった場合にハイレベルを呈する周波数安定フラグを出力する回路である。すなわち、周波数安定フラグがハイレベルに遷移することで、発振信号Ｓａの周波数が安定したことが示される。周波数安定フラグ生成回路１００は、半導体基板上に形成された第１の回路１０、第２の回路２０および第３の回路３０を含んで構成されている。

【0020】

第１の回路１０は、発振回路５０から出力される発振信号Ｓａのレベルの遷移に応じてレベルが遷移する第１の信号Ｓ１を生成する回路であり、第１のフリップフロップ１１、第２のフリップフロップ１３、ＡＮＤ回路１２、１５およびＮＯＴ回路１４を含んで構成されている。

【0021】

第２の回路２０は、第１の信号Ｓ１がハイレベルに遷移してからローレベルに遷移するまでの期間（以下、ハイレベル期間という）が所定期間を超えた場合に、ハイレベルに遷移する第２の信号Ｓ２を生成する回路であり、マスキング回路２１およびＡＮＤ回路２２を含んで構成されている。

【0022】

第３の回路３０は、第２の信号Ｓ２のローレベルからハイレベルへの遷移に応じてハイレベルに遷移する第３の信号Ｓ３を出力し、且つハイレベルに遷移した第３の信号Ｓ３のレベルを維持する回路であり、ＯＲ回路３１、第３のフリップフロップ３２およびＮＯＴ回路３３を含んで構成されている。

【0023】

発振回路５０から出力される発振信号Ｓａは、第１のフリップフロップ１１のクロック入力端子、第２のフリップフロップ１３のクロック入力端子およびＡＮＤ回路２２の入力端子Ａにそれぞれ入力される。第１のフリップフロップ１１のデータ入力端子Ｄおよび第２のフリップフロップ１３のデータ入力端子Ｄは、電源電圧ＶＤＤが印加される電源ラインに接続されている。

【0024】

第１のフリップフロップ１１は、発振信号Ｓａの立ち上がりエッジが生じるタイミングでハイレベルに遷移する出力信号を第１の信号Ｓ１として出力端子Ｑから出力する。第１のフリップフロップ１１は、リセット入力端子Ｒにローレベルの信号が入力されると、保持している値をリセットする。第１のフリップフロップ１１の出力端子Ｑは、ＡＮＤ回路１５の入力端子Ｂおよびマスキング回路２１の入力端子に接続されている。

【0025】

一方、第２のフリップフロップ１３は、発振信号Ｓａの立ち下がりエッジが生じるタイミングでハイレベルに遷移する出力信号を出力端子Ｑから出力する。第２のフリップフロップ１３は、リセット入力端子Ｒにローレベルの信号が入力されると、保持している値をリセットする。第２のフリップフロップ１３の出力端子Ｑは、ＮＯＴ回路１４を介してＡＮＤ回路１２の入力端子Ｂに接続されている。

【0026】

リセット信号Ｓｒは、ＡＮＤ回路１２の入力端子Ａ、ＡＮＤ回路１５の入力端子Ａおよび第３のフリップフロップ３２のリセット入力端子Ｒに入力される。リセット信号Ｓｒは、第１のフリップフロップ１１、第２のフリップフロップ１３および第３のフリップフロップ３２に保持されている値をリセットするための信号である。本実施形態において、リセット信号Ｓｒをローレベルに遷移させることで、第１のフリップフロップ１１、第２のフリップフロップ１３および第３のフリップフロップ３２がリセットされる。

【0027】

ＡＮＤ回路１２の入力端子ＣおよびＡＮＤ回路１５の入力端子Ｃは、それぞれＮＯＴ回路３３の出力端子に接続されている。ＡＮＤ回路１２は、リセット信号Ｓｒ、ＮＯＴ回路１４の出力信号およびＮＯＴ回路３３の出力信号の論理積を出力端子Ｙから出力する。ＡＮＤ回路１２の出力端子Ｙは、第１のフリップフロップ１１のリセット入力端子Ｒに接続されている。ＡＮＤ回路１５は、リセット信号Ｓｒ、第１のフリップフロップ１１の出力信号（第１の信号Ｓ１）およびＮＯＴ回路３３の出力信号の論理積を出力端子Ｙから出力する。ＡＮＤ回路１５の出力端子Ｙは、第２のフリップフロップ１３のリセット入力端子Ｒに接続されている。

【0028】

マスキング回路２１の入力端子は、第１のフリップフロップ１１の出力端子Ｑに接続され、マスキング回路２１の出力端子は、ＡＮＤ回路２２の入力端子Ｂに接続されている。マスキング回路２１は、第１のフリップフロップ１１から出力される第１の信号Ｓ１のハイレベル期間が所定のマスキング期間を超えた場合に、当該超えた期間においてハイレベルを呈し、それ以外の期間はローレベルを呈する信号を出力する。すなわち、マスキング回路２１は、ハイレベルを呈する第１の信号Ｓ１を所定期間に亘りマスキングする。マスキング回路２１におけるマスキング期間は、周波数安定時における発振信号Ｓａのハイレベル期間に略一致するように構成されている。

【0029】

ＡＮＤ回路２２は、マスキング回路２１の出力信号および発振回路５０の発振信号Ｓａの論理積を、第２の信号Ｓ２として出力端子Ｙに出力する。ＡＮＤ回路２２の出力端子Ｙは、ＯＲ回路３１の入力端子Ｂに接続されている。

【0030】

ＯＲ回路３１の入力端子Ａは、第３のフリップフロップ３２の出力端子Ｑに接続されている。ＯＲ回路３１は、ＡＮＤ回路２２の出力信号（第２の信号Ｓ２）および第３のフリップフロップ３２の出力信号（第３の信号Ｓ３）の論理和を出力端子Ｙから出力する。ＯＲ回路３１の出力端子Ｙは、第３のフリップフロップ３２のクロック入力端子に接続されている。

【0031】

第３のフリップフロップ３２のデータ入力端子Ｄは、電源電圧ＶＤＤが印加される電源ラインに接続されている。第３のフリップフロップ３２は、ＯＲ回路３１の出力信号の立ち上がりエッジが生じるタイミングでハイレベルに遷移する出力信号を第３の信号Ｓ３として出力端子Ｑから出力する。第３のフリップフロップ３２は、リセット入力端子Ｒにローレベルの信号が入力されると保持している値をリセットする。第３のフリップフロップ３２の出力端子は、ＮＯＴ回路３３を介してＡＮＤ回路１２の入力端子ＣおよびＡＮＤ回路１５の入力端子Ｃに接続されている。第３の信号Ｓ３は、発振信号Ｓａの周波数が安定しているか否かを示す周波数安定フラグとして機能する。

【0032】

以下に周波数安定フラグ生成回路１００の動作について説明する。図４は、周波数安定フラグ生成回路１００の動作を示すタイミングチャートである。図４には、上から順に、発振信号［Ｓａ］、リセット信号［Ｓｒ］、第１のフリップフロップ１１の出力信号［Ｆ／Ｆ１Ｑ］（第１の信号Ｓ１）、第１のフリップフロップ１１のリセット入力端子Ｒに入力される入力信号［Ｆ／Ｆ１Ｒ］、第２のフリップフロップ１３の出力信号［Ｆ／Ｆ２Ｑ］、第２のフリップフロップ１３のリセット入力端子Ｒに入力される入力信号［Ｆ／Ｆ２Ｒ］、ＡＮＤ回路２２の入力端子Ａに入力される入力信号［ＡＮＤ１Ａ］、ＡＮＤ回路２２の入力端子Ｂに入力される入力信号［ＡＮＤ１Ｂ］、ＡＮＤ回路２２の出力信号［ＡＮＤ１Ｙ］（第２の信号Ｓ２）、ＯＲ回路３１の入力端子Ａに入力される入力信号［ＯＲ１Ａ］、ＯＲ回路３１の入力端子Ｂに入力される入力信号［ＯＲ１Ｂ］、ＯＲ回路３１の出力信号［ＯＲ１Ｙ］、第３のフリップフロップ３２の出力信号［Ｆ／Ｆ３Ｑ］（第３の信号Ｓ３）が示されている。

【0033】

周波数安定フラグ生成回路１００は、ローレベルのリセット信号Ｓｒが入力されることにより初期状態となる。すなわち、ローレベルのリセット信号Ｓｒが入力されると、第１のフリップフロップ１１、第２のフリップフロップ１３および第３のフリップフロップ３２がリセットされ、周波数安定フラグ（第３の信号Ｓ３）は、初期状態であるローレベルとなる。リセット信号Ｓｒがハイレベルに遷移すると、第１のフリップフロップ１１、第２のフリップフロップ１３および第３のフリップフロップ３２において、クロック入力端子に入力される信号に基づくトリガ動作が有効となる。

【0034】

リセット信号Ｓｒによるリセットが解除された後に発振信号Ｓａがハイレベルに遷移すると、第１のフリップフロップ１１の出力信号［Ｆ／Ｆ１Ｑ］（第１の信号Ｓ１）がハイレベルに遷移する。発振信号Ｓａがハイレベルに遷移してからマスキング回路２１におけるマスキング期間Ｔｍの経過前に発振信号Ｓａがローレベルに遷移すると、第２のフリップフロップ１３の出力信号［Ｆ／Ｆ２Ｑ］がハイレベルに遷移する。これにより、第１のフリップフロップ１１のリセット入力端子Ｒに入力される入力信号［Ｆ／Ｆ１Ｒ］（すなわち、ＡＮＤ回路１２の出力信号）は、ローレベルに遷移し、第１のフリップフロップ１１は、リセットされる。

【0035】

第１のフリップフロップ１１がリセットされ、第１のフリップフロップ１１の出力信号［Ｆ／Ｆ１Ｑ］がローレベルに遷移すると、第２のフリップフロップ１３のリセット入力端子Ｒに入力される入力信号［Ｆ／Ｆ２Ｒ］（すなわち、ＡＮＤ回路１５の出力信号）は、ローレベルに遷移し、第２のフリップフロップ１３は、リセットされる。

【0036】

第２のフリップフロップ１３がリセットされ、第２のフリップフロップ１３の出力信号［Ｆ／Ｆ２Ｑ］がローレベルに遷移すると、第１のフリップフロップ１１のリセット入力端子Ｒに入力される入力信号［Ｆ／Ｆ１Ｒ］（すなわち、ＡＮＤ回路１２の出力信号）は、ハイレベルに遷移し、第１のフリップフロップ１１のリセットが解除される。

【0037】

発振信号Ｓａの周波数が、安定時における周波数よりも高く、発振信号Ｓａおよび第１のフリップフロップ１１の出力信号［Ｆ／Ｆ１Ｑ］（第１の信号Ｓ１）のハイレベル期間が、マスキング回路２１におけるマスキング期間Ｔｍよりも短くなっている期間Ｔ１においては、上記の動作が繰り返される。すなわち、期間Ｔ１において、第１の回路１０は、発振信号Ｓａのハイレベルへの遷移に応じてハイレベルに遷移し、発振信号Ｓａのローレベルへの遷移に応じてローレベルに遷移する第１の信号Ｓ１を出力する。期間Ｔ１においては、マスキング回路２１の出力信号（ＡＮＤ回路２２の入力端子Ｂに入力される入力信号［ＡＮＤ１Ｂ］）は、ローレベルを維持するので、第３のフリップフロップ３２のクロック入力（ＯＲ回路３１の出力信号［ＯＲ１Ｙ］）は、ローレベルを維持する。従って、第３のフリップフロップ３２の出力信号［Ｆ／Ｆ３Ｑ］（第３の信号Ｓ３）は、ローレベルを維持する。すなわち、期間Ｔ１において、周波数安定フラグは、発振信号Ｓａの周波数が未だ安定していないことを示すローレベルを維持する。

【0038】

期間Ｔ２において、発振信号Ｓａおよび第１のフリップフロップ１１の出力信号［Ｆ／Ｆ１Ｑ］（第１の信号Ｓ１）のハイレベル期間が、マスキング回路２１におけるマスキング期間Ｔｍを超えると、マスキング回路２１の出力信号は、ハイレベルに遷移する。これにより、ＡＮＤ回路２２の入力端子Ａに入力される入力信号［ＡＮＤ１Ａ］およびＡＮＤ回路２２の入力端子Ｂに入力される入力信号［ＡＮＤ１Ｂ］は、ともにハイレベルとなるので、ＡＮＤ回路２２の出力信号［ＡＮＤ１Ｙ］（第２の信号Ｓ２）およびＯＲ回路３１の入力端子Ｂに入力される入力信号［ＯＲ１Ｂ］はハイレベルに遷移する。

【0039】

これにより、ＯＲ回路３１の出力信号［ＯＲ１Ｙ］（第３のフリップフロップ３２のクロック入力）はハイレベルに遷移し、第３のフリップフロップ３２の出力信号［Ｆ／Ｆ３Ｑ］（第３の信号Ｓ３）は、ハイレベルに遷移する。すなわち、期間Ｔ２において、周波数安定フラグは、発振信号Ｓａの周波数が安定したことを示すハイレベルに遷移する。

【0040】

第３のフリップフロップ３２の出力信号［Ｆ／Ｆ３Ｑ］（第３の信号Ｓ３）が、ハイレベルに遷移すると、ＯＲ回路３１の入力端子Ａに入力される入力信号［ＯＲ１Ａ］はハイレベルに遷移する。これにより、ＯＲ回路３１の出力信号［ＯＲ１Ｙ］（第３のフリップフロップ３２のクロック入力）においてハイレベルが維持され、第３のフリップフロップ３２の出力信号［Ｆ／Ｆ３Ｑ］（第３の信号Ｓ３）においてハイレベルが維持される。すなわち、一旦周波数安定フラグがハイレベルに遷移すると、ローレベルのリセット信号Ｓｒが入力されるまで、その状態が維持される。

【0041】

また、第３のフリップフロップ３２の出力信号［Ｆ／Ｆ３Ｑ］（第３の信号Ｓ３）が、ハイレベルを維持することにより、ＡＮＤ回路１２の入力端子ＣおよびＡＮＤ回路１５の入力端子Ｃには、ローレベルの信号が入力される状態が維持される。これにより、第１のフリップフロップ１１および第２のフリップフロップ１３において、リセット状態が維持される。

【0042】

以上のように、本発明の第１の実施形態に係る周波数安定フラグ生成回路１００によれば、発振回路５０から出力される発振信号Ｓａの周波数が、マスキング回路２１におけるマスキング期間Ｔｍによって定められる所望の周波数よりも低くなった場合に、ハイレベルを呈する周波数安定フラグが生成される。マスキング期間Ｔｍは、周波数安定時における発振信号Ｓａのハイレベル期間に略一致するように構成されており、周波数安定フラグは、発振信号Ｓａの周波数が安定すると直ちに発振信号Ｓａの周波数が安定したことを示すハイレベルを呈する。従って、周波数安定フラグによって発振信号Ｓａの周波数が安定したことが示されるまで待機状態を維持する他の回路が、発振信号Ｓａの周波数が安定するまでの期間よりも長い期間に亘り待機状態となることを防止することができる。また、周波数安定フラグによって発振信号Ｓａの周波数が安定したことが示されるまで待機状態を維持する他の回路が、発振信号Ｓａの周波数が安定していないにもかかわらず、待機状態を解除することを防止することができる。

【0043】

[第２の実施形態]
図５は、本発明の第２の実施形態に係る半導体装置を構成する周波数安定フラグ生成回路１０１の回路ブロック図である。発振回路５０から出力される発振信号Ｓａは、周波数安定フラグ生成回路１０１によって周波数がモニタされる。ここで、発振開始直後における発振信号Ｓａの周波数は、安定時における周波数よりも低く、時間経過に伴って安定時における周波数に収束するものとする。本実施形態に係る周波数安定フラグ生成回路１０１は、発振信号Ｓａの周波数が、所定の周波数よりも高くなった場合にハイレベルを呈する周波数安定フラグを出力する回路である。すなわち、周波数安定フラグがハイレベルに遷移することで、発振信号Ｓａの周波数が安定したことが示される。周波数安定フラグ生成回路１０１は、半導体基板上に形成された第１の回路１０、第２の回路２０および第３の回路３０を含んで構成されている。

【0044】

第１の回路１０は、発振回路５０から出力される発振信号Ｓａのレベルの遷移に応じてレベルが遷移する第１の信号Ｓ１を生成する回路であり、第１のフリップフロップ１１、第２のフリップフロップ１３、ＡＮＤ回路１２、１５およびＮＯＴ回路１４を含んで構成されている。

【0045】

第２の回路２０は、第１の信号Ｓ１がハイレベルに遷移してからローレベルに遷移するまでの期間（ハイレベル期間）が所定期間を超えた場合に、当該超えた期間においてハイレベルを呈し、それ以外の期間においてローレベルを呈する第２の信号Ｓ２を生成する回路であり、マスキング回路２１およびＮＯＴ回路２３を含んで構成されている。

【0046】

第３の回路３０は、第２の信号Ｓ２がローレベルを呈する間に発振信号Ｓａのレベルが遷移した場合にハイレベルに遷移する第３信号Ｓ３を出力し、且つハイレベルに遷移した第３の信号Ｓ３のレベルを維持する回路であり、ＯＲ回路３１、第３のフリップフロップ３２およびＮＯＴ回路３３を含んで構成されている。

【0047】

発振回路５０から出力される発振信号Ｓａは、第１のフリップフロップ１１のクロック入力端子、第２のフリップフロップ１３のクロック入力端子およびＯＲ回路３１の入力端子Ｂにそれぞれ入力される。第１のフリップフロップ１１のデータ入力端子Ｄおよび第２のフリップフロップ１３のデータ入力端子Ｄは、電源電圧ＶＤＤが印加される電源ラインに接続されている。

【0048】

第１のフリップフロップ１１は、発振信号Ｓａの立ち上がりエッジが生じるタイミングでハイレベルに遷移する出力信号を第１の信号Ｓ１として出力端子Ｑから出力する。第１のフリップフロップ１１は、リセット入力端子Ｒにローレベルの信号が入力されると、保持している値をリセットする。第１のフリップフロップ１１の出力端子Ｑは、ＡＮＤ回路１５の入力端子Ｂおよびマスキング回路２１の入力端子に接続されている。

【0049】

一方、第２のフリップフロップ１３は、発振信号Ｓａの立ち下がりエッジが生じるタイミングでハイレベルに遷移する出力信号を出力端子Ｑから出力する。第２のフリップフロップ１３は、リセット入力端子Ｒにローレベルの信号が入力されると、保持している値をリセットする。第２のフリップフロップ１３の出力端子Ｑは、ＮＯＴ回路１４を介してＡＮＤ回路１２の入力端子Ｂに接続されている。

【0050】

リセット信号Ｓｒは、ＡＮＤ回路１２の入力端子Ａ、ＡＮＤ回路１５の入力端子Ａおよび第３のフリップフロップ３２のリセット入力端子Ｒに入力される。リセット信号Ｓｒは、第１のフリップフロップ１１、第２のフリップフロップ１３および第３のフリップフロップ３２に保持されている値をリセットするための信号である。本実施形態において、リセット信号Ｓｒをローレベルに遷移させることで、第１のフリップフロップ１１、第２のフリップフロップ１３および第３のフリップフロップ３２がリセットされる。

【0051】

ＡＮＤ回路１２の入力端子ＣおよびＡＮＤ回路１５の入力端子Ｃは、それぞれＮＯＴ回路３３の出力端子に接続されている。ＡＮＤ回路１２は、リセット信号Ｓｒ、ＮＯＴ回路１４の出力信号およびＮＯＴ回路３３の出力信号の論理積を出力端子Ｙから出力する。ＡＮＤ回路１２の出力端子Ｙは、第１のフリップフロップ１１のリセット入力端子Ｒに接続されている。ＡＮＤ回路１５は、リセット信号Ｓｒ、第１のフリップフロップ１１の出力信号（第１の信号Ｓ１）およびＮＯＴ回路３３の出力信号の論理積を出力端子Ｙから出力する。ＡＮＤ回路１５の出力端子Ｙは、第２のフリップフロップ１３のリセット入力端子Ｒに接続されている。

【0052】

マスキング回路２１の入力端子は、第１のフリップフロップ１１の出力端子Ｑに接続され、マスキング回路２１の出力端子は、ＮＯＴ回路２３の入力端子に接続されている。マスキング回路２１は、第１のフリップフロップ１１から出力される第１の信号Ｓ１のハイレベル期間が所定のマスキング期間を超えた場合に、当該超えた期間においてハイレベルを呈し、それ以外の期間はローレベルを呈する信号を出力する。すなわち、マスキング回路２１は、ハイレベルを呈する第１の信号Ｓ１を所定期間に亘りマスキングする。マスキング回路２１におけるマスキング期間は、周波数安定時における発振信号Ｓａのハイレベル期間に略一致するように構成されている。

【0053】

ＮＯＴ回路２３は、マスキング回路２１の出力信号の否定論理を、第２の信号Ｓ２として出力端子に出力する。ＮＯＴ回路２３の出力端子は、第３のフリップフロップ３２のデータ入力端子Ｄに接続されている。

【0054】

ＯＲ回路３１の入力端子Ａは、第３のフリップフロップ３２の出力端子Ｑに接続されている。ＯＲ回路３１は、発振信号Ｓａおよび第３のフリップフロップ３２の出力信号の論理和を出力端子Ｙから出力する。ＯＲ回路３１の出力端子Ｙは、第３のフリップフロップ３２のクロック入力端子に接続されている。

【0055】

第３のフリップフロップ３２は、ＯＲ回路３１の出力信号の立ち下がりエッジが生じるタイミングでハイレベルに遷移する出力信号を第３の信号Ｓ３として出力端子Ｑから出力する。第３のフリップフロップ３２は、リセット入力端子Ｒにローレベルの信号が入力されると保持している値をリセットする。第３のフリップフロップ３２の出力端子は、ＮＯＴ回路３３を介してＡＮＤ回路１２の入力端子ＣおよびＡＮＤ回路１５の入力端子Ｃに接続されている。第３の信号Ｓ３は、発振信号Ｓａの周波数が安定しているか否かを示す周波数安定フラグとして機能する。

【0056】

以下に周波数安定フラグ生成回路１０１の動作について説明する。図６は、周波数安定フラグ生成回路１０１の動作を示すタイミングチャートである。図６には、上から順に、発振信号［Ｓａ］、リセット信号［Ｓｒ］、第１のフリップフロップ１１の出力信号［Ｆ／Ｆ１Ｑ］（第１の信号Ｓ１）、第１のフリップフロップ１１のリセット入力端子Ｒに入力される入力信号［Ｆ／Ｆ１Ｒ］、第２のフリップフロップ１３の出力信号［Ｆ／Ｆ２Ｑ］、第２のフリップフロップ１３のリセット入力端子Ｒに入力される入力信号［Ｆ／Ｆ２Ｒ］、マスキング回路２１の出力信号［Ｍ］、ＮＯＴ回路２３の出力信号［ＩＮＶ］（第２の信号Ｓ２）、ＯＲ回路３１の入力端子Ａに入力される入力信号［ＯＲ１Ａ］、ＯＲ回路３１の入力端子Ｂに入力される入力信号［ＯＲ１Ｂ］、ＯＲ回路３１の出力信号［ＯＲ１Ｙ］、第３のフリップフロップ３２の出力信号［Ｆ／Ｆ３Ｑ］（第３の信号Ｓ３）が示されている。

【0057】

周波数安定フラグ生成回路１０１は、ローレベルのリセット信号Ｓｒが入力されることにより初期状態となる。すなわち、ローレベルのリセット信号Ｓｒが入力されると、第１のフリップフロップ１１、第２のフリップフロップ１３および第３のフリップフロップ３２がリセットされ、周波数安定フラグ（第３の信号Ｓ３）は、初期状態であるローレベルとなる。リセット信号Ｓｒがハイレベルに遷移すると、第１のフリップフロップ１１、第２のフリップフロップ１３および第３のフリップフロップ３２において、クロック入力端子に入力される信号に基づくトリガ動作が有効となる。

【0058】

リセット信号Ｓｒによるリセットが解除された後に発振信号Ｓａがハイレベルに遷移すると、第１のフリップフロップ１１の出力信号［Ｆ／Ｆ１Ｑ］（第１の信号Ｓ１）がハイレベルに遷移する。一方、発振信号Ｓａがローレベルに遷移すると、第２のフリップフロップ１３の出力信号［Ｆ／Ｆ２Ｑ］がハイレベルに遷移する。これにより、第１のフリップフロップ１１のリセット入力端子Ｒに入力される入力信号［Ｆ／Ｆ１Ｒ］（すなわち、ＡＮＤ回路１２の出力信号）は、ローレベルに遷移し、第１のフリップフロップ１１は、リセットされる。

【0059】

第１のフリップフロップ１１がリセットされ、第１のフリップフロップ１１の出力信号［Ｆ／Ｆ１Ｑ］がローレベルに遷移すると、第２のフリップフロップ１３のリセット入力端子Ｒに入力される入力信号［Ｆ／Ｆ２Ｒ］（すなわち、ＡＮＤ回路１５の出力信号）は、ローレベルに遷移し、第２のフリップフロップ１３は、リセットされる。

【0060】

第２のフリップフロップ１３がリセットされ、第２のフリップフロップ１３の出力信号［Ｆ／Ｆ２Ｑ］がローレベルに遷移すると、第１のフリップフロップ１１のリセット入力端子Ｒに入力される入力信号［Ｆ／Ｆ１Ｒ］（すなわち、ＡＮＤ回路１２の出力信号）は、ハイレベルに遷移し、第１のフリップフロップ１１のリセットが解除される。

【0061】

発振信号Ｓａの周波数が安定時における周波数よりも低く、発振信号Ｓａおよび第１のフリップフロップ１１の出力信号［Ｆ／Ｆ１Ｑ］（第１の信号Ｓ１）のハイレベル期間が、マスキング回路２１におけるマスキング期間Ｔｍよりも長くなっている期間Ｔ１においては、上記の動作が繰り返される。すなわち、期間Ｔ１において、第１の回路１０は、発振信号Ｓａのハイレベルへの遷移に応じてハイレベルに遷移し、発振信号Ｓａのローレベルへの遷移に応じてローレベルに遷移する第１の信号Ｓ１を出力する。期間Ｔ１においては、第３のフリップフロップ３２のデータ入力端子Ｄに入力されるＮＯＴ回路２３の出力信号［ＩＮＶ］（第２の信号Ｓ２）がハイレベルを呈しているときに、第３のフリップフロップ３２のクロック入力端子に入力されるＯＲ回路３１の出力信号［ＯＲ１Ｙ］がローレベルに遷移することはないので、第３のフリップフロップ３２の出力信号［Ｆ／Ｆ３Ｑ］（第３の信号Ｓ３）は、ローレベルを維持する。すなわち、期間Ｔ１において、周波数安定フラグは、発振信号Ｓａの周波数が未だ安定していないことを示すローレベルを維持する。

【0062】

期間Ｔ２において、発振信号Ｓａおよび第１のフリップフロップ１１の出力信号［Ｆ／Ｆ１Ｑ］（第１の信号Ｓ１）のハイレベル期間が、マスキング回路２１におけるマスキング期間Ｔｍよりも短くなると、マスキング回路２１の出力信号は、ローレベルを維持する。これにより、ＮＯＴ回路２３の出力信号［ＩＮＶ］（第２の信号Ｓ２）、すなわち、第３のフリップフロップ３２のデータ入力は、ハイレベルを維持する。この状態において、発振信号Ｓａの立ち下がりに応じてＯＲ回路３１の出力信号［ＯＲ１Ｙ］がローレベルに遷移すると、第３のフリップフロップ３２の出力信号［Ｆ／Ｆ３Ｑ］（第３の信号Ｓ３）は、ハイレベルに遷移する。すなわち、期間Ｔ２において、周波数安定フラグは、発振信号Ｓａの周波数が安定したことを示すハイレベルに遷移する。

【0063】

第３のフリップフロップ３２の出力信号［Ｆ／Ｆ３Ｑ］（第３の信号Ｓ３）が、ハイレベルに遷移すると、ＯＲ回路３１の入力端子Ａに入力される入力信号［ＯＲ１Ａ］はハイレベルに遷移する。これにより、ＯＲ回路３１の出力信号［ＯＲ１Ｙ］（第３のフリップフロップ３２のクロック入力）においてハイレベルが維持され、第３のフリップフロップ３２の出力信号［Ｆ／Ｆ３Ｑ］（第３の信号Ｓ３）においてハイレベルが維持される。すなわち、一旦周波数安定フラグがハイレベルに遷移すると、ローレベルのリセット信号Ｓｒが入力されるまで、その状態が維持される。

【0064】

また、第３のフリップフロップ３２の出力信号［Ｆ／Ｆ３Ｑ］（第３の信号Ｓ３）が、ハイレベルを維持することにより、ＡＮＤ回路１２の入力端子ＣおよびＡＮＤ回路１５の入力端子Ｃには、ローレベルの信号が入力される状態が維持される。これにより、第１のフリップフロップ１１および第２のフリップフロップ１３において、リセット状態が維持される。

【0065】

以上のように、本発明の第２の実施形態に係る周波数安定フラグ生成回路１０１によれば、発振回路５０から出力される発振信号Ｓａの周波数が、マスキング回路２１におけるマスキング期間Ｔｍによって定められる所望の周波数よりも高くなった場合に、ハイレベルを呈する周波数安定フラグが生成される。マスキング期間Ｔｍは、周波数安定時における発振信号Ｓａのハイレベル期間に略一致するように構成されており、周波数安定フラグは、発振信号Ｓａの周波数が安定すると直ちに発振信号Ｓａの周波数が安定したことを示すハイレベルを呈する。従って、周波数安定フラグによって発振信号Ｓａの周波数が安定したことが示されるまで待機状態を維持する他の回路が、発振信号Ｓａの周波数が安定するまでの期間よりも長い期間に亘り待機状態となることを防止することができる。また、周波数安定フラグによって発振信号Ｓａの周波数が安定したことが示されるまで待機状態を維持する他の回路が、発振信号Ｓａの周波数が安定していないにもかかわらず、待機状態を解除することを防止することができる。

【0066】

［第３の実施形態］
図７は、本発明の第３の実施形態に係る半導体装置の構成を示す図である。第３の実施形態に係る半導体装置は、第１の実施形態に係る周波数安定フラグ生成回路１００と、第２の実施形態に係る周波数安定フラグ生成回路１０１とを組み合わせて構成される。発振回路５０から出力される発振信号Ｓａは、周波数安定フラグ生成回路１００および１０１の双方によって周波数がモニタされる。

【0067】

図８は、発振信号Ｓａの周波数の適正範囲と、周波数安定フラグ生成回路１００および１０１における閾値ＴＨ１およびＴＨ２との関係を示す図である。周波数安定フラグ生成回路１００は、発振信号Ｓａの周波数が閾値ＴＨ１よりも高い場合にローレベルの周波数安定フラグＦ１を出力し、発振信号Ｓａの周波数が閾値ＴＨ１よりも低い場合にハイレベルの周波数安定フラグＦ１を出力する。一方、周波数安定フラグ生成回路１０１は、発振信号Ｓａの周波数が閾値ＴＨ２よりも高い場合にハイレベルの周波数安定フラグＦ２を出力し、発振信号Ｓａの周波数が閾値ＴＨ２よりも低い場合にローレベルの周波数安定フラグＦ２を出力する。

【0068】

周波数安定フラグ生成回路１００の閾値ＴＨ１は、発振信号Ｓａの適正範囲の上限値に一致するように構成されている。周波数安定フラグ生成回路１０１の閾値ＴＨ２は、発振信号Ｓａの適正範囲の下限値に一致するように構成されている。従って、発振信号Ｓａの周波数が適正範囲内にあるときは、周波数安定フラグ生成回路１００から出力される周波数安定フラグＦ１および周波数安定フラグ生成回路１０１から出力される周波数安定フラグＦ２は共にハイレベルとなる。換言すれば、周波数安定フラグＦ１およびＦ２の双方がハイレベルであることをもって発振信号Ｓａの周波数が適正範囲であることが示される。なお、閾値ＴＨ１およびＴＨ２の設定は、マスキング回路２１におけるマスキング期間の設定によって行うことが可能である。

【0069】

以上のように、第１の実施形態に係る周波数安定フラグ生成回路１００と第２の実施形態に係る周波数安定フラグ生成回路１０１とを組み合わせて構成される本発明の第３の実施形態に係る半導体装置によれば、周波数安定フラグＦ１およびＦ２によって、発振信号Ｓａが適正範囲内であるか否かが示される。なお、本実施形態では、閾値ＴＨ１を発振信号Ｓａの適正範囲の上限値に一致させ、閾値ＴＨ２を発振信号Ｓａの適正範囲の下限値に一致させる場合を例示したが、閾値ＴＨ２を発振信号Ｓａの適正範囲の上限値に一致させ、閾値ＴＨ１を発振信号Ｓａの適正範囲の下限値に一致させてもよい。この場合、周波数安定フラグＦ１およびＦ２の双方がローレベルであることをもって発振信号Ｓａの周波数が適正範囲であることが示される。

【0070】

また、上記の第１の実施形態および第２の実施形態において、発振信号Ｓａの周波数が安定したときに、周波数安定フラグをハイレベルに遷移させる場合を例示したが、発振信号Ｓａの周波数が安定したときに、周波数安定フラグをローレベルに遷移させてもよい。

【0071】

また、マスキング回路２１は、第１のフリップフロップ１１から出力される第１の信号Ｓ１のハイレベル期間が所定のマスキング期間を超えた場合に、当該超えた期間においてハイレベルを呈し、それ以外の期間はローレベルを呈する信号を出力するものとしているが、この態様に限定されるものではない。マスキング回路２１は、第１のフリップフロップ１１から出力される第１の信号Ｓ１のハイレベル期間が所定のマスキング期間を超えた場合に、当該超えた期間においてローレベルを呈し、それ以外の期間はハイレベルを呈する信号を出力してもよい。

【符号の説明】

【0072】

１０ 第１の回路
１１ 第１のフリップフロップ
１２ ＡＮＤ回路
１３ 第２のフリップフロップ
１４ ＮＯＴ回路
１５ ＡＮＤ回路
２０ 第２の回路
２１ マスキング回路
２２ ＡＮＤ回路
２３ ＮＯＴ回路
３０ 第３の回路
３１ ＯＲ回路
３２ 第３のフリップフロップ
３３ ＮＯＴ回路
５０ 発振回路
Ｓａ 発振信号
Ｓ１ 第１の信号
Ｓ２ 第２の信号
Ｓ３ 第３の信号
１００ １０１ 周波数安定フラグ生成回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】