特許 6705096 バンプレスビルドアップ層（ＢＢＵＬ）用のバンプレスダイ−パッケージインターフェースを備えるパッケージアセンブリ、コンピューティングデバイス、及びパッケージアセンブリの製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6705096

(24)【登録日】2020年5月18日

(45)【発行日】2020年6月3日

(54)【発明の名称】バンプレスビルドアップ層（ＢＢＵＬ）用のバンプレスダイ−パッケージインターフェースを備えるパッケージアセンブリ、コンピューティングデバイス、及びパッケージアセンブリの製造方法

(51)【国際特許分類】

   H01L 23/12 20060101AFI20200525BHJP

   H05K 3/46 20060101ALI20200525BHJP

【ＦＩ】

   H01L23/12 N

   H05K3/46 B

   H05K3/46 N

   H05K3/46 Q

【請求項の数】20

【全頁数】21

(21)【出願番号】特願2016-533286(P2016-533286)

(86)(22)【出願日】2013年8月21日

(65)【公表番号】特表2016-531437(P2016-531437A)

(43)【公表日】2016年10月6日

(86)【国際出願番号】US2013056058

(87)【国際公開番号】WO2015026344

(87)【国際公開日】20150226

【審査請求日】2016年2月5日

【審判番号】不服2018-14105(P2018-14105/J1)

【審判請求日】2018年10月24日

(73)【特許権者】

【識別番号】591003943

【氏名又は名称】インテル・コーポレーション

(74)【代理人】

【識別番号】110000877

【氏名又は名称】龍華国際特許業務法人

(72)【発明者】

【氏名】テー、ウェン ホン

(72)【発明者】

【氏名】グゼック、ジョン エス．

(72)【発明者】

【氏名】サンクマン、ロバート エル．

【合議体】

【審判長】 井上 信一

【審判官】 石坂 博明

【審判官】 山澤 宏

(56)【参考文献】

【文献】 国際公開第２０１１／０８９９３６（ＷＯ，Ａ１）

【文献】 特開２００１−３３９１６５（ＪＰ，Ａ）

【文献】 特開２００２−２４６７５８（ＪＰ，Ａ）

【文献】 国際公開第２００９／０９３３４３（ＷＯ，Ａ１）

【文献】 国際公開第２０１０／１０１１６３（ＷＯ，Ａ１）

【文献】 国際公開第２０１１／０５８８７９（ＷＯ，Ａ１）

【文献】 特開２０１２−１９１２０４（ＪＰ，Ａ）

【文献】 特開２０１０−２３２３３３（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

H01L23/46-23/15

H05K3/46

(57)【特許請求の範囲】

【請求項1】

パッケージアセンブリを製造する方法であって、
その中に空洞を画定する、誘電材料の周囲部分であって、１又は複数の第１の再配線層を含む導電経路と、前記導電経路に電気的に結合された少なくとも１つの再配線層コンタクトとを有する周囲部分を形成する段階と、
埋め込み露出コンタクトと、前記埋め込み露出コンタクトに配置され、前記埋め込み露出コンタクトが埋め込まれているパッシベーション層と、前記埋め込み露出コンタクトを露出するべく前記パッシベーション層中に配置された開口と、を含む少なくとも１つのダイを前記空洞中に配置する段階と、
前記周囲部分及び前記ダイに誘電材料を堆積し、前記ダイと前記周囲部分との間に配置された前記空洞の複数の部分を埋め、平面的かつ連続的な均一表面であって、前記周囲部分上の前記誘電材料の高さは、前記ダイ上の前記誘電材料の高さと一致する、前記均一表面を形成する段階と、
前記誘電材料をエッチングして、前記開口と、前記開口内の前記埋め込み露出コンタクトと、前記少なくとも１つの再配線層コンタクトとを露出させる段階と、
前記埋め込み露出コンタクト上に導電性材料を堆積して貫通ビアを形成し、前記ダイ、前記周囲部分、及び前記誘電材料の上面に導電性材料を堆積して相互接続を形成する段階であって、前記相互接続は、前記埋め込み露出コンタクト及び前記貫通ビアと、前記再配線層コンタクトとの間を電気的に結合し、前記ダイの複数の電気信号を伝送する、段階と、
を含む方法。

【請求項2】

前記周囲部分を形成する段階はラミネーションにより実行される、請求項１に記載の方法。

【請求項3】

前記誘電材料を堆積する段階はラミネーションにより実行される、請求項１または２に記載の方法。

【請求項4】

前記誘電材料を堆積する段階は前記開口を埋め、
前記誘電材料をエッチングする段階は、前記開口から前記誘電材料を除去する、請求項１から３のいずれか一項に記載の方法。

【請求項5】

前記少なくとも１つのダイを前記空洞中に配置する段階は、前記空洞中に複数のダイを配置する段階を含む、請求項１から４のいずれか１項に記載の方法。

【請求項6】

前記パッシベーション層と、前記均一表面を形成する前記誘電材料とが、異なる種類の誘電体で形成される、請求項１から５のいずれか一項に記載の方法。

【請求項7】

埋め込み露出コンタクトと、前記埋め込み露出コンタクトに配置され、前記埋め込み露出コンタクトが埋め込まれているパッシベーション層と、前記埋め込み露出コンタクトを露出するべく前記パッシベーション層中に配置された開口と、を含み、誘電材料の周囲部分によって画定される空洞中に配置されたダイと、
前記周囲部分を通る、１又は複数の第１の再配線層と、前記１又は複数の第１の再配線層と電気的に結合された再配線層コンタクトとを含む導電経路と、
前記ダイ及び前記周囲部分の間の空洞を埋めるように配置された誘電体層と、
前記開口に設けられ、前記埋め込み露出コンタクトと電気的に結合された貫通ビアと、
前記周囲部分、前記誘電体層、及び前記ダイの上面を通って形成され、前記埋め込み露出コンタクト及び前記貫通ビアと、前記再配線層コンタクトとの間を電気的に結合する少なくとも１つの相互接続であって、前記ダイの複数の電気信号を伝送する相互接続と、
を備え、
前記導電経路は、導電性ビアにより前記第１の再配線層に接続され、前記周囲部分上に配置された第２の再配線層を含む、パッケージアセンブリ。

【請求項8】

前記誘電体層は前記ダイを封入する、請求項７に記載のパッケージアセンブリ。

【請求項9】

前記周囲部分を通る前記導電経路は、前記パッケージアセンブリの第１面にある第１パッケージレベル相互接続を、前記パッケージアセンブリの第２面にある第２パッケージレベル相互接続に電気的に結合する、請求項７または８に記載のパッケージアセンブリ。

【請求項10】

前記空洞中に配置された第２のダイをさらに備える、請求項７から９のいずれか一項に記載のパッケージアセンブリ。

【請求項11】

前記パッケージアセンブリは、第１面及び前記第１面の反対側に配置された第２面を有する第１パッケージアセンブリであり、
前記第１パッケージアセンブリは、
前記誘電体層に配置された１または複数のビルドアップ層と、
前記第１面に配置され、前記第１パッケージアセンブリと回路基板との間で前記ダイの前記複数の電気信号を伝送する１または複数のパッケージレベル相互接続と、
をさらに備え、
前記１または複数のビルドアップ層は、前記ダイと前記第１面との間に配置される、請求項７に記載のパッケージアセンブリ。

【請求項12】

前記第２面に配置され、前記導電経路と電気的に結合された複数のパッケージオンパッケージ（ＰｏＰ）パッドをさらに備え、
前記複数のＰｏＰパッドは、前記第１パッケージアセンブリを介して、前記回路基板と第２パッケージアセンブリとの間で複数の電気信号を伝送する、請求項１１に記載のパッケージアセンブリ。

【請求項13】

前記ダイは、前記第２の再配線層と電気的に結合された追加の埋め込み露出コンタクトを有する、請求項７から１２のいずれか一項に記載のパッケージアセンブリ。

【請求項14】

前記パッシベーション層は、前記誘電体層と異なる種類の誘電体を含む、請求項７から１３のいずれか一項に記載のパッケージアセンブリ。

【請求項15】

回路基板と、
第１面及び前記第１面の反対側に配置された第２面を有するパッケージアセンブリと、
を備え、
前記第１面は、前記第１面に配置された１または複数のパッケージレベル相互接続を用いて前記回路基板に結合され、
前記パッケージアセンブリは、
埋め込み露出コンタクトと、前記埋め込み露出コンタクトに配置され、前記埋め込み露出コンタクトが埋め込まれているパッシベーション層と、前記埋め込み露出コンタクトを露出するべく前記パッシベーション層中に配置された開口と、を含み、誘電材料の周囲部分により画定された空洞中に配置されたダイと、
前記周囲部分を通る、１又は複数の第１の再配線層と、前記１又は複数の第１の再配線層と電気的に結合された再配線層コンタクトとを含む導電経路と、
前記ダイ及び前記周囲部分の間の空洞を埋めるように配置された誘電体層と、
前記開口に設けられ、前記埋め込み露出コンタクトと電気的に結合された貫通ビアと、
前記周囲部分、前記誘電体層、及び前記ダイの上面を通って形成され、前記埋め込み露出コンタクト及び前記貫通ビアと、前記再配線層コンタクトとを電気的に結合する少なくとも１つの相互接続であって、前記ダイの複数の電気信号を伝送する相互接続と、
を含み、
前記導電経路は、導電性ビアにより前記第１の再配線層に接続され、前記周囲部分上に配置された第２の再配線層を含む、コンピューティングデバイス。

【請求項16】

前記空洞中に配置された第２のダイをさらに備える、請求項１５に記載のコンピューティングデバイス。

【請求項17】

前記周囲部分を通る前記導電経路は、前記パッケージアセンブリの第１面にある第１パッケージレベル相互接続を、前記パッケージアセンブリの第２面にある第２パッケージレベル相互接続に電気的に結合する、請求項１５または１６に記載のコンピューティングデバイス。

【請求項18】

前記ダイは、前記第２の再配線層と電気的に結合された追加の埋め込み露出コンタクトを有する、請求項１５から１７のいずれか一項に記載のコンピューティングデバイス。

【請求項19】

前記パッシベーション層は、前記誘電体層と異なる種類の誘電体を含む、請求項１５から１８のいずれか一項に記載のコンピューティングデバイス。

【請求項20】

前記コンピューティングデバイスは、前記回路基板と結合されたアンテナ、ディスプレイ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、バッテリ、音声コーデック、映像コーデック、パワーアンプ、全地球測位システム（ＧＰＳ）デバイス、コンパス、ガイガーカウンタ、加速度計、ジャイロスコープ、スピーカ、またはカメラのうちの１または複数を含むモバイルコンピューティングデバイスである、請求項１５から１９のいずれか一項に記載のコンピューティングデバイス。

【発明の詳細な説明】

【技術分野】

【0001】

本開示の複数の実施形態は、概して複数の集積回路の分野に関し、より具体的には、埋め込みシリコンダイへの複数のバンプレスインターフェースを含む複数の集積回路（ＩＣ）パッケージアセンブリおよび複数のパッケージングアセンブリを製造する複数の方法における、そのような複数のインターフェースに関する。

【背景技術】

【0002】

新たな複数のパッケージアセンブリは、複数の埋め込みダイ、例えば複数のプロセッサおよび複数のメモリチップを含んでよい。複数のパッケージングアセンブリは、これら複数の埋め込みダイにアクセスするために、パッケージレベルの相互接続（例えば複数の半田ボール）をダイコンタクトへと電気的に結合するための複数の導電経路を含まなくてはならない。複数のダイと周囲のパッケージングとの間の複数のインターフェースを製造するために用いられる現在の複数の技術は、多数の処理工程が必要であり得るが、そのそれぞれがアセンブリのコストおよび製造の複雑さに寄与している。必要とされる工程の数を低減することは、処理を簡略化し、完成したパッケージアセンブリの製造コストを低減し得る。

【図面の簡単な説明】

【0003】

添付の複数の図面と併せた以下の詳細な説明により、複数の実施形態が容易に理解されるであろう。この説明を容易にするべく、同様な複数の参照番号は、同様な複数の構造的要素を指定する。複数の実施形態は例として示されるものであって、添付の複数の図面の複数の図における限定として示されるものではない。

【0004】

【図1A】いくつかの実施形態に従った、製造の様々な段階の間のパッケージ基板の側断面図を概略的に例示する。

【図1B】いくつかの実施形態に従った、製造の様々な段階の間のパッケージ基板の側断面図を概略的に例示する。

【図1C】いくつかの実施形態に従った、製造の様々な段階の間のパッケージ基板の側断面図を概略的に例示する。

【図1D】いくつかの実施形態に従った、製造の様々な段階の間のパッケージ基板の側断面図を概略的に例示する。

【図1E】いくつかの実施形態に従った、製造の様々な段階の間のパッケージ基板の側断面図を概略的に例示する。

【0005】

【図2A】いくつかの実施形態に従った、製造の様々な段階の間のパッケージ基板の側断面図を概略的に例示する。

【図2B】いくつかの実施形態に従った、製造の様々な段階の間のパッケージ基板の側断面図を概略的に例示する。

【図2C】いくつかの実施形態に従った、製造の様々な段階の間のパッケージ基板の側断面図を概略的に例示する。

【図2D】いくつかの実施形態に従った、製造の様々な段階の間のパッケージ基板の側断面図を概略的に例示する。

【図2E】いくつかの実施形態に従った、製造の様々な段階の間のパッケージ基板の側断面図を概略的に例示する。

【図2F】いくつかの実施形態に従った、製造の様々な段階の間のパッケージ基板の側断面図を概略的に例示する。

【図2G】いくつかの実施形態に従った、製造の様々な段階の間のパッケージ基板の側断面図を概略的に例示する。

【図2H】いくつかの実施形態に従った、製造の様々な段階の間のパッケージ基板の側断面図を概略的に例示する。

【0006】

【図3】いくつかの実施形態に従った、パッケージアセンブリの側断面図を概略的に例示する。

【0007】

【図4】いくつかの実施形態に従った、インストールする前のダイの側断面図を概略的に例示する。

【0008】

【図5】いくつかの実施形態に従った、ＩＣパッケージアセンブリを製造する方法のフロー図を概略的に例示する。

【0009】

【図6】いくつかの実施形態に従った、本明細書に記載されるようなＩＣパッケージアセンブリまたは複数のパッケージ基板を含むコンピューティングデバイスを概略的に例示する。

【発明を実施するための形態】

【0010】

本開示の複数の実施形態は、埋め込みシリコンダイへの複数のバンプレスインターフェースを含む複数の集積回路（ＩＣ）パッケージアセンブリおよび複数のパッケージングアセンブリを製造する複数の方法における、そのような複数のインターフェースを記載する。以下の記載においては、当業者が他の複数の当業者に対して自身の研究の本質を伝えるために一般に用いられている複数の用語を用いて、複数の例示的な実施の様々な態様が記載されるであろう。しかしながら、記載される複数の態様のうちのいくつかのみによって本開示の複数の実施形態が実施され得ることが、当業者には明らかであろう。複数の例示的な実施の完全な理解を提供するために、具体的な複数の数値、材料、および構成が説明を目的として明記される。しかしながら、複数の具体的な詳細が無くても本開示の複数の実施形態が実施され得ることは、当業者には明らかであろう。他の複数の例においては、複数の例示的な実施を不明瞭にしないように、複数の周知の特徴が省略されている。または簡略化されている。

【0011】

以下の詳細な記載においては、本明細書の一部を形成する添付の複数の図面に対して参照が成される。複数の図面においては、複数の同様な参照番号は全体にわたって複数の同様な部分を指定し、本開示の主題が実施され得る例示として複数の実施形態が示されている。本開示の範囲から逸脱することなく、他の複数の実施形態が利用されてよいこと、および、構造的あるいは論理的な複数の変更が成されてよいことが理解されるべきである。従って、以下の詳細な記載は、限定的な意味に取られるべきではなく、添付される複数の請求項およびそれらの複数の均等物によって、複数の実施形態の範囲が定義される。

【0012】

本開示の複数の目的のためには、"Ａおよび／またはＢ"という表現は、（Ａ）、（Ｂ）、または（ＡおよびＢ）を意味する。本開示の複数の目的のためには、"Ａ、Ｂ、および／またはＣ"という表現は、（Ａ）、（Ｂ）、（Ｃ）、（ＡおよびＢ）、（ＡおよびＣ）、（ＢおよびＣ）、または（Ａ、ＢおよびＣ）を意味する。

【0013】

本記載は、上／下、内／外、上方／下方、などのような、視点に基づいた複数の記載を使用することがある。そのような複数の記載は、単に説明を容易にするために用いられるに過ぎず、本明細書に記載される複数の実施形態の適用を任意の特定の方向に限定することは意図されていない。

【0014】

本記載は、"一実施形態において"、"複数の実施形態において"、または"いくつかの実施形態において"といった表現を使用することがあり、これらはそれぞれ、同じまたは異なる複数の実施形態の１または複数を指してよい。さらに、本開示の複数の実施形態に関して用いられるような"備える"、"含む"、"有する"などの複数の用語は同義である。

【0015】

何かと"結合され"という用語が、その複数の派生語とともに本明細書にて用いられるであろう。"結合され"とは、以下のうちの１または複数を意味してよい。"結合され"とは、２つまたはそれより多くの要素が、直接物理的または電気的に接触していることを意味してよい。しかしながら、"結合され"とはまた、２つまたはそれより多くの要素が間接的に互いに接触するが、それにもかかわらず、互いに協働または相互作用することを意味してよい。また、１または複数の他の要素が、互いに結合されているとされた複数の要素の間に結合されているあるいは接続されていることを意味してよい。"直接結合され"という用語は、２つまたはそれより多くの要素が直接接触していることを意味してよい。

【0016】

様々な実施形態において、"第２の特徴部に形成された、堆積された、さもなければ配置された第１の特徴部"という表現は、第１の特徴部が、第２の特徴部にわたって形成されている、堆積されている、または配置されていることを意味してよく、第１の特徴部の少なくとも一部が、第２の特徴部の少なくとも一部と、直接接触していてよい（例えば、直接物理的および／または電気的に接触している）。あるいは、間接的に接触していてよい（例えば、第１の特徴部と第２の特徴部との間に１または複数の他の特徴部を有する）。

【0017】

本明細書にて用いられるように、"モジュール"という用語は、１または複数のソフトウェアまたはファームウェアプログラム、組合わせ論理回路、および／または記載される機能を提供する他の適切な複数の構成要素を実行する、特定用途向け集積回路（ＡＳＩＣ）、電子回路、システムオンチップ（ＳｏＣ）、プロセッサ（共有、専用、またはグループ）、および／またはメモリ（共有、専用、またはグループ）を指してよい。または、これらの一部であってよい。あるいはこれらを含んでよい。

【0018】

図１Ａ−２Ｈは、複数の特定の実施形態に従った、コアレス基板中に埋め込みダイを含むアセンブリを形成するための複数の処理を例示する。複数の特定の実施形態においては、２つの同一の埋め込みダイアセンブリが連続した態様で形成されてよい。これは、接着剤を用いて複数のアセンブリを一緒に接合することにより達成される。例えば、図１Ａに示されるように、キャリア構造は、プリプレグ材料１０のような材料を含み、その上部には短い銅（Ｃｕ）箔１２のような金属層が配置される。連続したアセンブリ形成を可能とするため、図１Ａに示されるように、短いＣｕ箔１２のような別の金属層が、プリプレグ材料１０の下部に配置される。図１Ａ−２Ｈに示されるように、同一の複数のアセンブリが、プリプレグ材料１０の上方および下方に形成される。簡潔にすべく、図１Ａ中のプリプレグ材料１０の上方のアセンブリの形成が説明され、言及されるであろう。長いＣｕ箔１４のような金属層が、短いＣｕ箔１２に結合される。長いＣｕ箔１４は、その後の処理の間に除去される犠牲層であってよい。示されるアセンブリは、複数の連続した同一の構造を有する複数のアセンブリの、より大きなパネルの一部であってよい。複数の特定の実施形態においては、数千のアセンブリが単一のパネルから形成されてよい。複数の特定の実施形態においては、複数のアセンブリが、連続する個々の基板アセンブリの一つの大きなパネルの一部として形成されてよい。短いＣｕ箔１２はパネル端部の全体まで延びず、これに対して長いＣｕ箔１４は短いＣｕ箔１２を超えて延びるように、パネルが形成されてよい。短いＣｕ箔１２が存在しないそうした複数の端部部分では、長いＣｕ箔１４がプリプレグ材料１０に結合されている（例えば、プリプレグ材料中のエポキシから）。長いＣｕ箔１４とプリプレグ材料１０との間のこの結合は、アセンブリを一緒に保持するように作用する。パネル処理が完了したときに、長いＣｕ箔１４がプリプレグ材料１０に結合されている複数の端部領域が切断される。パネル長の残りの部分に沿っては、短いＣｕ箔に対して長いＣｕ箔を保持するものは無い。その後長いＣｕ箔は、後段の処理作業において、アセンブリからエッチングで除去される。

【0019】

図１Ｂに示されるように、複数のパッケージオンパッケージ（ＰＯＰ）パッド１６が長いＣｕ箔１４に形成される。限定されるものではないが、金（Ａｕ）およびニッケル（Ｎｉ）を含む第１の層１６ａおよびＣｕを含む第２の層１６ｂを含む多層構造を含め、任意の適切な複数の材料が複数のＰＯＰパッド１６用に用いられてよい。第１の層１６ａは、別の構成要素がそこに結合されてよい面となるであろう表面仕上げ層を構成してよい。複数のＰＯＰパッド１６は、任意の適切な処理を用いて形成されてよく、限定されるものではないが、堆積、マスキング、およびエッチング処理を含む。

【0020】

図１Ｃは、長いＣｕ箔１４および複数のＰＯＰパッド１６上の誘電体層１８の形成を例示する。誘電体層１８は任意の適切な誘電材料から形成されてよく、限定されるものではないが、複数の高分子材料を含む。誘電体層１８は、例えばポリマーのような材料によるＢＢＵＬ処理を用いて形成されてよい。適切な材料の１つの例は、味の素ファインテクノ株式会社から入手可能なAjinomoto Build-up Film（ＡＢＦ）として知られている高分子エポキシフィルムである。図１Ｄに示されるように、誘電体層１８は、複数のＰＯＰパッド１６を覆う１または複数の誘電領域２０を形成するようにパターニングされてよく、複数の誘電領域２０の間には空洞または開口２１が形成される。これは任意の適切な処理を用いて実行されてよく、限定されるものではないが、ドライフィルムレジスト（ＤＦＲ）リソグラフィとそれに続くサンドブラスティング、および続くＤＦＲの除去を含む。複数の誘電領域２０は、複数の特定の実施形態において、空洞２１の一部または全部の周りに延びる単一の誘電領域２０であってよい。他の複数の実施形態において誘電領域２０は、お互いにある距離だけ間隔を空けられた複数の個別の誘電領域２０を含んでよい。

【0021】

図１Ｅは、空洞または開口２３を画定する複数の誘電領域２２に対する代替的な配置を例示する。図１Ｅからは、明確にするべく、アセンブリの上部側のみが示されている。図１Ｅに示される複数の構造は、図１Ａ−１Ｄに関連して上記にて説明されたように、両面処理で形成されてよい。この実施形態において複数の誘電領域２２は、誘電領域２２を通って形成され、完成したパッケージアセンブリの上側と下側との間の電気的結合を容易にする導電経路２６を有する。図１Ｅの断面中には２つの導電経路２６が示されているものの、複数の誘電領域２２は、任意の数の分離したまたは相互接続された導電経路を含んでよい。複数の誘電領域２２は、間隔を空けられた別個の複数の領域を含んでよい。あるいは、空洞２３の一部または全部の周りに延びる単一の誘電領域であってよい。複数の導電経路２６は、中間的および最終的な複数のコンタクトの位置の柔軟な位置決めを可能にする、１または複数の再配線層２４を含んでよい。複数の誘電領域２２および複数の導電経路２６は、ラミネーションまたはその他の複数のビルドアップ技術によって形成されてよい。

【0022】

図２Ａに示されるように、その後、複数の誘電領域２２の間の空洞２３において、長いＣｕ箔１４にダイ３０が取り付けられてよい。限定されるものではないが、複数のシリコン貫通ビア（ＴＳＶ）を有するまたは有さない複数のシリコンダイ構造を含む、様々なダイ構造が利用されてよい。ダイ３０と長いＣｕ箔１４との間には、ダイ結合フィルム３２が配置されてよい。ダイ結合フィルム３２は任意の適切な材料であってよく、限定されるものではないが、ポリマー接着剤を含む。ダイは、図２Ａおよび図４に示されるように、複数のダイパッド４０を含んでよい。３つのパッド４０が示されているが、任意の数だけ存在してよい。図１Ｄに示される配置の空洞２１中にダイ３０を取り付けるために、同じ処理が用いられてよい。図２Ａ中には１つのダイ３０のみが示されているものの、いくつかの実施形態においては、２またはより多くのダイを空洞２３中に配置することが可能であってよい。２またはより多くのダイが用いられる場合、それらは、図２Ｄ−Ｆを参照して以下に説明されるように、複数のダイにある隣接した複数のダイパッド上に導電性材料を堆積することによって、パッケージアセンブリ内において電気的に結合されてよい。いくつかの実施形態においては、２またはより多くのダイが用いられてよいが、パッケージアセンブリ内では電気的に結合されない。そのような複数の実施形態におけるそれぞれのダイは、他の複数のダイに電気的に結合されることなく、異なる複数のパッケージレベルコンタクト（例えば、ボールグリッドアレイ中の個別の複数のＢＧＡボール）に対して電気的に結合されてよい。

【0023】

ダイ３０は、図４中に最もよく見られるように、１または複数の埋め込み露出コンタクトを含んでよい（中央のダイパッド４０の上部への直接のアクセスを提供する開口４２によって形成された１つの埋め込み露出コンタクトを示す）。空洞２３（または空洞２１）中にダイを配置するよりも前に開口４２が形成され、コンタクトが露出されるように、埋め込み露出コンタクトがダイに提供されてよい。図４を参照して後でさらに詳細に説明されるように、この配置は、ダイの製造および／またはパッケージアセンブリの製造における複数の処理工程を除去し得る。従って、コストの節約を実現し、製造工程およびパッケージアセンブリの一方または両方を簡略化する。

【0024】

図２Ｂに示されるように、複数の誘電領域２２上並びにダイ３０上に誘電材料５０が堆積されてよい。誘電材料は、空洞２３中へのダイ３０の配置の後に空洞２３中に残存する、あらゆるボイドを埋めてよい。空洞２３中のあらゆるボイドを埋めることに加えて、誘電材料５０は、複数の誘電領域２２上並びにダイ３０上に堆積されてよい。誘電材料５０はまた、ダイ３０中に画定された開口４２も埋めてよい。そのように、誘電材料５０は、追加の複数の処理工程を容易にするために、均一表面を形成してよい。均一表面は、平面的且つ連続的の両方であってよい。均一表面は、制御されたリフローおよび平坦化を伴うラミネーションにより形成されてよい。平坦化は、複数の誘電領域２２によって促進されてよい。複数の誘電領域２２は、誘電材料５０の高さおよび厚さを決定してよい。誘電材料５０は、図１Ｃを参照して上記にて説明された複数のものを含め、任意の適切な複数の誘電材料であってよい。

【0025】

図２Ｃに示されるように、誘電材料５０は、開口４２およびダイパッド４０の上部を露出するべくエッチングされてよい。誘電材料５０はまた、複数の誘電領域２２を通って形成される導電経路のコンタクト５２を露出するべくエッチングされてよい。エッチング処理は、プラズマエッチングまたはその他の適切な複数のエッチング技術を含んでよい。エッチング処理はまた、その後の複数の処理工程を容易にするべく、ダイ３０と複数の誘電領域２２との間の段差の高さを制御する態様で実行されてよい。

【0026】

図２Ｄは製造工程における次の段階を例示しており、ここでは、ダイ３０および複数の誘電領域２２上に導電性材料５４が堆積される。導電性材料５４は、銅（Ｃｕ）、チタニウム−銅合金（Ｔｉ／Ｃｕ）、または、他の適切な複数の導電性材料であってよい。導電性材料５４は、スパッタリングまたは他の適切な複数の技術によって堆積されてよい。導電性材料５４は、開口４２の複数の表面並びにダイ３０の露出されたダイパッド４０の両方の上に堆積されてよい。導電性材料５４はまた、複数の誘電領域２２を通って形成される導電経路の１または複数のコンタクト５２上に堆積されてもよい。

【0027】

図２Ｅは、以下に説明されるであろう、導電性材料の狙った堆積を可能とするためにパターニングされた材料の複数の領域５６を画定するための、パターニング処理後のパッケージアセンブリを例示する。パターニングされた材料の複数の領域５６は、例えばドライフィルムレジスト（ＤＦＲ）ラミネーション層を適用し、その後リソグラフィによってこの層をパターニングすることによって形成されてよい。代替的に、パターニングされた材料の複数の領域５６は、任意の他の適切なパターニング技術によって形成されてよい。パターニングされた材料の複数の領域５６は、開口４２および複数の誘電領域２２を通って形成された導電経路の１または複数のコンタクト５２を、次の処理工程のために露出された状態で残すために配置される。

【0028】

図２Ｆに示されるように、複数の露出領域（パターニングされた材料５６によって覆われていない複数の領域）上に導電性材料５８が堆積されてよい。導電性材料５８は、めっきまたは他の適切な複数の技術によって堆積されてよい。導電性材料５８は、開口４２上および開口４２内、並びに複数の誘電領域２２を通って形成される導電経路の１または複数のコンタクト５２上に堆積されてよい。このように導電性材料５８は、導電性材料５８を堆積する前に１または複数のビルドアップ層を堆積することと対照的に、第１の層（Ｌ１）として複数の露出領域上に直接堆積されてよい。これが可能なのは、以下に図４に関してさらに詳細に説明されるように、少なくとも部分的には、ダイ３０の構造に起因する。導電性材料５８は、追加の処理および所望の電気的結合を容易にするための複数の線またはその他の複数の形状を形成するように堆積されてよい。いくつかの実施形態において導電性材料５８を堆積することは、ダイの第１レベルの複数の相互接続（ＦＬＩ）を形成する。

【0029】

図２Ｇに示されるように、パターニングされた材料の複数の領域５６は、図２Ｄに関連して上記にて説明されたスパッタリングまたは他の複数の技術により堆積された導電性材料５４を露出するべく除去されてよい。この時点では、導電性材料５４の複数の領域６０のみが露出されたままである。何故ならば、図２Ｆに関連して上記にて説明されたように、めっきまたは他の複数の技術により堆積された付加的な導電性材料５８によって、他の複数の部分が覆われているからである。パターニングされた材料の複数の領域５６は、パターニング処理に用いられた具体的な材料に応じて、化学的剥離または他の適切な複数の技術によって除去されてよい。

【0030】

図２Ｈに示されるように、導電性材料の複数の露出領域６０（付加的な導電性材料５８によって覆われていない複数の領域）は、下にある誘電材料の複数の領域６２を露出するべく除去されてよい。下にある誘電材料の複数の領域６２は、図２Ｂに関連して上記にて説明された複数の誘電領域２２の上部、ダイ３０の上部、およびダイ３０と複数の誘電領域２２との間に配置される誘電材料のうちの１または複数を含んでよい。下にある誘電材料の複数の領域６２は、導電性材料５８の分離した複数の領域を画定してよい。導電性材料の複数の露出領域６０は、フラッシュエッチングまたは他の適切な複数の技術により除去されてよい。この時点では、ダイはパッケージアセンブリに完全に組み込まれ、導電性材料５８が、１または複数のダイパッド４０への電気的結合を提供するために配置されている。さらに、導電性材料５８はまた、複数の誘電領域２２中に形成された１または複数の導電経路２６への電気的結合を提供するためにも配置されている。図２Ｈに示されるパッケージサブアセンブリ８０は、最終的なパッケージアセンブリを形成するための続く複数のビルドアップ層に対して準備ができている。

【0031】

図３は、図２Ｈに関連して上記にて説明されたパッケージサブアセンブリ８０を含む集積回路（ＩＣ）パッケージアセンブリ１００の例の側断面図を例示する。最終的なパッケージングの複数の要求および寸法の複数の要求を満たすべく、追加の複数のバンプレスビルドアップ層（ＢＢＵＬ）が、パッケージサブアセンブリ８０上に形成されてよい。追加の複数のＢＢＵＬ層は、６４、６６、６８のような複数の誘電体層、７４のような複数の導電性再配線層、および７８のような複数の導電性ビアを含んでよい（多数の再配線層およびビアが示されているが、明確にするために、符号は付けられていない）。３つのＢＢＵＬ層が示されているものの、任意の数のＢＢＵＬ層が用いられてよい。複数のＢＢＵＬ層は、半付加的な複数の処理または他の既知の複数の技術によって形成されてよい。

【0032】

図３にまた示されているものは、最も上部のＢＢＵＬ層上に配置された表面層７０である。表面層７０は半田レジスト材料のような材料であってよく、パッケージレベルの複数の相互接続用に、表面層７０中にパターニングされた複数の開口を有する。パッケージレベルの複数の相互接続は、ボールグリッドアレイ（ＢＧＡ）、複数のパッケージオンパッケージ（ＰｏＰ）パッド、または他の適切な複数の構造の形を取ってよい。パッケージレベルの複数の相互接続は、パッケージアセンブリ１００と複数の回路基板または（パッケージオンパッケージ（ＰｏＰ）配置におけるような）他の隣接する複数のパッケージとの間の電子的結合を提供する。さらに、１または複数の分離したＢＧＡボール７２を含むボールグリッドアレイが、他の複数のパッケージアセンブリへの電気的接続を提供するべく形成されてよい。ダイ３０への通信またはダイ３０からの通信用の経路を提供するべく、複数のＢＧＡボール７２は、一連のビアおよび再配線層を介して、ダイパッド４０に電気的に結合されてよい。複数のＢＧＡボール７２はまた、複数の誘電領域２２を通って形成された１または複数の導電経路２６への電気的結合を提供するべく形成されてよい。図３は複数のＢＧＡボール７２を例示しているものの、いくつかの実施形態においては、複数のＰｏＰパッドまたはパッケージレベルの複数の相互接続用の他の適切な複数の構造を利用することが可能であろう。

【0033】

図３中にさらに示されるものは、プリプレグ材料１０から２つのパッケージアセンブリを分離するための、以前に説明された元々の両面アセンブリのデパネリングである。プリプレグ材料１０からアセンブリが除去された後で、長いＣｕ箔１４は、パッケージアセンブリ１００の底面を露出するべく、エッチングまたは他の適切な複数の技術によって除去されてよい。パッケージアセンブリの底面は、複数の誘電領域２２を通って形成された１または複数の導電経路２６に電気的に結合された、複数の露出されたパッド７６を含んでよい。複数の露出されたパッド７６は、下にある第２パッケージアセンブリの上部上に形成された複数のＢＧＡボールと接触するように配置されることによって、下にある第２パッケージアセンブリまたは回路基板へとパッケージアセンブリが電気的に結合されることを可能にする。このような態様で用いられた場合、複数の誘電領域２２を通って形成された複数の導電経路２６は、下にある第２パッケージアセンブリと、第１パッケージアセンブリ１００の上部上に配置され、複数のＢＧＡボール７２と接触している第３のパッケージアセンブリとの間の電気的結合を提供してよい。図３中には示されていないが、下にある第２パッケージアセンブリへとダイ３０が電気的に結合されることができるように、ダイ３０が複数のシリコン貫通ビア（ＴＳＶ）を含むこともまた可能である。図２Ｆを参照して説明された堆積する段階において、１つの誘電領域２２を通って形成された導電経路２６をダイパッド４０へと接続する導電性材料を提供することにより、複数の露出されたパッド７６をダイパッド４０へと接続することもまた可能である。

【0034】

図４は、いくつかの実施形態に従ったダイ３０を例示する。ダイ３０は半導体部分３４を含んでよい。半導体部分３４は、シリコンまたは他の複数の半導体材料で作成されてよい。半導体部分３４は、複数の能動および／または受動素子を含んでよく、複数の半導体アセンブリに関連する任意の機能を実行するように設計されてよい。半導体部分３４は、既知の複数の半導体製造技術によって形成されてよい。ダイ３０が他の複数の構成要素に電気的に結合され、パッケージアセンブリへのダイの組み込みを容易にすることを可能にするべく、ダイ３０は多数のダイパッド４０（３つが示されている）を含んでよい。複数のダイパッド４０は、高さ４−８μｍの間であってよい。コンフォーマル誘電体層３６が、半導体部分３４および複数のダイパッド４０上に堆積されてよい。コンフォーマル誘電体層３６は、窒化シリコンまたは別の適切な材料であってよい。コンフォーマル誘電体層３６は、高さが１−２μｍであってよい。

【0035】

ダイ３０はまた、コンフォーマル誘電体層３６上に堆積された感光性パッシベーション層３８を含んでよい。感光性パッシベーション層３８は、（ＪＳＲ社より入手可能なＪＳＲ ＥＬＰＡＣ（登録商標）ＷＰＲシリーズ材料のような）感光性の誘電材料、または別の適切な材料であってよい。感光性パッシベーション層３８は、コンフォーマル誘電体層３６と同様に、ダイパッド４０を露出する開口４２を形成するべく、選択的に除去されてよい。開口４２は、パッケージアセンブリ中へのインストールの前にダイ構造中に存在する埋め込み露出コンタクトを形成する。開口４２によって提供される１または複数の露出された埋め込みコンタクトをダイ３０に設けることは、パッケージングアセンブリの他の複数の導電性部分と同時に貫通ビア１（ＴＶ１）が形成されることを可能にする。これは、ダイを製造する場合に付加的な導電性材料を堆積する必要性を取り除き、故に、ダイの製造工程において複数の工程を取り除き、コストを節約する。さらに、少なくともいくつかの例においては、パッケージアセンブリの他の複数の機構と同時にＴＶ１を形成する能力によって、導電性材料を適用する前の最初のＢＢＵＬ層の必要性を除き得る。これは複雑さをさらに低減し、製造コストを節約し得る。

【0036】

図５は、いくつかの実施形態に従った、ＩＣパッケージアセンブリ（例えば、図３のパッケージアセンブリ１００または図２Ｈのパッケージサブアセンブリ８０）を製造する方法４００のフロー図を概略的に例示する。方法４００は、図１Ａ−Ｅ、図２Ａ−Ｈ、図３、および図４中に記載される複数の技術に適合してよい。

【0037】

４０２において方法４００は、誘電材料の周囲部分（例えば、図１Ｅ中の誘電領域２２）を形成することを含んでよく、周囲部分は、その中に空洞（例えば、図１Ｅ中の空洞２３）を画定する。いくつかの実施形態においては、周囲部分（例えば、図１Ｅ中の誘電領域２２）を形成することは、周囲部分を通る導電経路（例えば、図１Ｅ中の導電経路２６）を形成することを含んでよい。いくつかの実施形態においては、周囲部分を通る導電経路（例えば、図１Ｅ中の導電経路２６）を形成することは、再配線層（例えば、図１Ｅ中の再配線層２４）を形成することを含んでよい。いくつかの実施形態においては、誘電材料の周囲部分（例えば、図１Ｅ中の誘電領域２２）を形成することは、ラミネーションまたは他の適切な複数の処理技術を含んでよい。

【0038】

４０４において方法４００は、少なくとも１つのダイ（例えば、図２Ａ中のダイ３０）を空洞中に配置することを含んでよい。ダイは、コンタクト（例えば、図２Ａおよび図４中のダイパッド４０）を含む。いくつかの実施形態においては、少なくとも１つのダイ（例えば、図２Ａ中のダイ３０）を空洞中に配置することは、コンタクト（例えば、図４中のダイパッド４０）上に配置されたパッシベーション層（例えば、図４中のパッシベーション層３８）およびパッシベーション層中に配置されてコンタクトを露出するための開口（例えば、図４中の開口４２）を有するダイを配置することを含んでよい。いくつかの実施形態においては、少なくとも１つのダイ（例えば、図２Ａ中のダイ３０）を空洞中に配置することは、複数のダイを空洞中に配置することを含んでよい。いくつかの実施形態においては、少なくとも１つのダイ（例えば、図２Ａ中のダイ３０）を空洞中に配置することは、埋め込み露出コンタクト（例えば、図４中に見られるような、開口４２により露出されたダイパッド４０）を含むダイを配置することを含んでよい。いくつかの実施形態において複数のダイが用いられる場合には、複数のダイのそれぞれが、埋め込み露出コンタクト（例えば、図４中に見られるような、開口４２により露出されたダイパッド４０）を含んでよい。

【0039】

４０６において方法４００は、ダイ（例えば、図２Ａ中のダイ３０）および周囲部分（例えば、図１Ｅ中の誘電領域２２）上に誘電材料（例えば、図２Ｂ中の誘電材料５０）を堆積することを含んでよい。いくつかの実施形態においては、誘電材料を堆積することで均一表面を形成してよい。いくつかの実施形態において誘電材料を堆積することは、ラミネーションによって実行されてよい。いくつかの実施形態において誘電材料を堆積することは、ダイ（例えば、図２Ａ中のダイ３０）と誘電材料の周囲部分（例えば、図２Ａ中の誘電領域２２）との間に配置された空洞（例えば、図１Ｅ中の空洞２３）の複数の部分を実質的に埋めてよい。いくつかの実施形態において誘電材料を堆積することは、パッシベーション層中に配置された開口（例えば、図４中の開口４２）を埋めてよい。

【0040】

４０８において方法４００は、コンタクト（例えば、図４中のダイパッド４０）を露出するべく、誘電材料（例えば、図２Ｂ中の誘電材料５０）をエッチングすることを含んでよい。いくつかの実施形態において誘電材料をエッチングすることは、パッシベーション層中に配置された開口（例えば、図４中の開口４２）から誘電材料を除去することを含んでよい。いくつかの実施形態において誘電材料をエッチングすることは、周囲部分を通る導電経路（例えば、図１Ｅ中の導電経路２６）と電気的に結合された少なくとも１つの追加コンタクト（例えば、図２Ｃ中のコンタクト５２）を露出することを含んでよい。

【0041】

４１０において方法４００は、コンタクト（例えば、図４中のダイパッド４０）上に導電性材料（例えば、図２Ｆ中の導電性材料５８）を堆積することを含んでよい。いくつかの実施形態において導電性材料を堆積することは、めっきまたは他の適切な複数の技術を含んでよい。

【0042】

様々な動作が、請求される主題を理解するのに最も有用な態様で、複数の別個の動作として順に記載されている。しかしながら、記載の順序は、これら複数の動作が必ず順序に依存することを暗示するものとして解釈されるべきではない。

【0043】

本開示の複数の実施形態は、所望されるように構成するべく、任意の適切なハードウェアおよび／またはソフトウェアを用いたシステムに実装されてよい。図６は、いくつかの実施形態に従った、本明細書に記載されるようなＩＣパッケージアセンブリ（例えば、図３のパッケージアセンブリ１００）またはパッケージ基板（例えば、図２Ｈのパッケージサブアセンブリ８０）を含むコンピューティングデバイス５００を概略的に例示する。コンピューティングデバイス５００は、マザーボード５０２のような基板を収容するためのハウジングを含んでよい。マザーボード５０２は、限定されるものではないが、プロセッサ５０４および少なくとも１つの通信チップ５０６を含む多数の構成要素を含んでよい。プロセッサ５０４は、物理的および電気的にマザーボード５０２に結合されてよい。いくつかの実装例においては、少なくとも１つの通信チップ５０６もまた、物理的および電気的にマザーボード５０２に結合されてよい。さらなる複数の実装例においては、通信チップ５０６はプロセッサ５０４の一部であってよい。

【0044】

その複数の用途に応じてコンピューティングデバイス５００は他の複数の構成要素を含んでよく、それらはマザーボード５０２に対して物理的および電気的に結合されていてもよいし、あるいは結合されていなくてもよい。これらの他の複数の構成要素は、限定されるものではないが、揮発性メモリ（例えばＤＲＡＭ）、不揮発性メモリ（例えばＲＯＭ）、フラッシュメモリ、グラフィクプロセッサ、デジタル信号プロセッサ、暗号プロセッサ、チップセット、アンテナ、ディスプレイ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、バッテリ、音声コーデック、映像コーデック、パワーアンプ、全地球測位システム（ＧＰＳ）デバイス、コンパス、ガイガーカウンタ、加速度計、ジャイロスコープ、スピーカ、カメラ、および、（ハードディスクドライブ、コンパクトディスク（ＣＤ）、デジタル多用途ディスク（ＤＶＤ）などのような）大容量記憶装置を含んでよい。

【0045】

通信チップ５０６は、コンピューティングデバイス５００へのデータ転送およびコンピューティングデバイス５００からのデータ転送のための複数の無線通信を可能にしてよい。"無線"という用語およびその複数の派生語は、非固体媒体を通じての、変調された電磁放射の使用によってデータを通信し得る複数の回路、デバイス、システム、方法、技術、通信チャネルなどを記載するために用いられてよい。この用語は、関連する複数のデバイスが、いかなる配線も含まないことを暗示するものではない。但し、いくつかの実施形態においては含まないこともあろう。通信チップ５０６は、限定されるものではないが、ＷｉＦｉ（ＩＥＥＥ８０２．１１群）、ＩＥＥＥ８０２．１６規格（例えば、ＩＥＥＥ８０２．１６−２００５修正）、任意の複数の修正、更新、および／または改訂を伴うロングタームエボリューション（ＬＴＥ）プロジェクト（例えば、アドバンストＬＴＥプロジェクト、ウルトラモバイルブロードバンド（ＵＭＢ）プロジェクト（"３ＧＰＰ２"としてもまた称される）など）を含む複数の米国電気電子学会（ＩＥＥＥ）規格を含む、多数の無線規格あるいはプロトコルの任意のものを実装してよい。ＩＥＥＥ８０２．１６互換の複数のＢＷＡネットワークは、Worldwide Interoperability for Microwave Accessを表す頭字語を取って、一般に複数のＷｉＭＡＸネットワークと称される。これは、複数のＩＥＥＥ８０２．１６規格に対する適合性および相互運用性テストに合格した複数の製品に対する認証マークである。通信チップ５０６は、グローバル・システム・フォー・モバイル・コミュニケーション（ＧＳＭ（登録商標））、汎用パケット無線サービス（ＧＰＲＳ）、ユニバーサル移動体通信システム（ＵＭＴＳ）、高速パケットアクセス（ＨＳＰＡ）、進化型ＨＳＰＡ（Ｅ−ＨＳＰＡ）、またはＬＴＥネットワークに従って動作してよい。通信チップ５０６は、ＧＳＭ（登録商標）エボリューション用の発展データ（ＥＤＧＥ）、GSM（登録商標）EDGE無線アクセスネットワーク（ＧＥＲＡＮ）、ユニバーサルテレストリアル無線アクセスネットワーク（ＵＴＲＡＮ）、または進化型ＵＴＲＡＮ（Ｅ−ＵＴＲＡＮ）に従って動作してよい。通信チップ５０６は、符号分割多重アクセス（ＣＤＭＡ）、時分割多重アクセス（ＴＤＭＡ）、デジタルエンハンストコードレス電気通信（ＤＥＣＴ）、Evolution-Data Optimized（ＥＶ−ＤＯ）、それらの複数の派生物、並びに、３Ｇ、４Ｇ、５Ｇ、およびそれを超えたものとして指定される任意の他の複数の無線プロトコルに従って動作してよい。通信チップ５０６は、他の複数の実施形態においては、他の複数の無線プロトコルに従って動作してよい。

【0046】

コンピューティングデバイス５００は複数の通信チップ５０６を含んでよい。例えば、第１の通信チップ５０６は、ＷｉＦｉおよびブルートゥースのような、より短距離の複数の無線通信専用であってよく、第２の通信チップ５０６は、ＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ、ＬＴＥ、ＥＶ−ＤＯ、およびその他複数のような、より長距離の複数の無線通信専用であってよい。

【0047】

コンピューティングデバイス５００のプロセッサ５０４は、本明細書に記載されるようなＩＣアセンブリ（例えば、図３のパッケージアセンブリ１００）またはパッケージ基板（例えば、図２Ｈのパッケージサブアセンブリ８０）中にパッケージングされてよい。例えばプロセッサ５０４は、ダイ３０のうちの１つに対応してよい。パッケージアセンブリ１００またはサブアセンブリ８０とマザーボード５０２とは、複数のＢＧＡボール７２または複数のパッド７６のような、パッケージレベルの複数の相互接続を用いて一緒に結合されてよい。"プロセッサ"という用語は、複数のレジスタおよび／またはメモリからの電子データを処理し、その電子データを、複数のレジスタおよび／またはメモリに格納され得る他の電子データへと変換する任意のデバイスまたはデバイスの一部のことを指してよい。

【0048】

通信チップ５０６はまた、本明細書に記載されるようなＩＣアセンブリ（例えば、図３のパッケージアセンブリ１００）あるいはパッケージ基板（例えば、図２Ｈのパッケージサブアセンブリ８０）中にパッケージングされ得るダイ（例えばダイ３０）を含んでよい。さらなる複数の実装例においては、コンピューティングデバイス５００内に収容される別の構成要素（例えば、メモリデバイスまたは他の集積回路デバイス）が、本明細書に記載されるようなＩＣアセンブリ（例えば、図３のパッケージアセンブリ１００）またはパッケージ基板（例えば、図２Ｈのパッケージサブアセンブリ８０）中にパッケージングされ得るダイ（例えばダイ３０）を含んでよい。

【0049】

様々な実装例においてコンピューティングデバイス５００は、ラップトップ、ネットブック、ノートブック、ウルトラブック（登録商標）、スマートフォン、タブレット、携帯情報端末（ＰＤＡ）、ウルトラモバイルＰＣ、携帯電話、デスクトップコンピュータ、サーバ、プリンタ、スキャナ、モニタ、セットトップボックス、エンターテインメントコントロールユニット、デジタルカメラ、ポータブル音楽プレーヤ、またはデジタルビデオレコーダであってよい。さらなる複数の実装例においてコンピューティングデバイス５００は、データを処理する任意の他の電子デバイスであってよい。
例

【0050】

様々な実施形態に従うと、本開示は、パッケージアセンブリを製造する方法を記載する。本方法は、その中に空洞を画定する、誘電材料の周囲部分を形成する段階と、コンタクトを含む少なくとも１つのダイを上記空洞中に配置する段階と、上記ダイおよび上記周囲部分に誘電材料を堆積する段階と、上記コンタクトを露出するべく上記誘電材料をエッチングする段階と、上記コンタクト上に導電性材料を堆積する段階と、を含む。いくつかの実施形態においては、上記周囲部分を形成する段階は、上記周囲部分を通る導電経路を形成する段階を含む。いくつかの実施形態においては、上記導電経路を形成する段階は、再配線層を形成する段階を含む。いくつかの実施形態においては、上記周囲部分を形成する段階はラミネーションにより実行される。いくつかの実施形態においては、上記誘電材料を堆積する段階はラミネーションにより実行される。いくつかの実施形態においては、上記誘電材料を堆積する段階は、上記ダイと上記誘電材料の周囲部分との間に配置された上記空洞の複数の部分を実質的に埋める。いくつかの実施形態においては、上記ダイおよび上記周囲部分に上記誘電材料を堆積する段階は均一表面を形成する。

【0051】

いくつかの実施形態においては、上記少なくとも１つのダイを配置する段階は、上記コンタクトに配置されたパッシベーション層と、上記コンタクトを露出するべく上記パッシベーション層中に配置された開口とを有するダイを配置する段階を含み、上記誘電材料を堆積する段階は上記開口を埋め、上記誘電材料をエッチングする段階は、上記開口から上記誘電材料を除去する。いくつかの実施形態においては、上記少なくとも１つのダイを上記空洞中に配置する段階は、上記空洞中に複数のダイを配置する段階を含む。いくつかの実施形態においては、上記コンタクトは埋め込み露出コンタクトである。いくつかの実施形態においては、上記複数のダイのそれぞれは埋め込み露出コンタクトを含む。いくつかの実施形態においては、上記コンタクトを露出するべく上記誘電材料をエッチングする段階は、上記周囲部分を通る導電経路と電気的に結合された少なくとも１つの追加コンタクトを露出する。

【0052】

様々な実施形態に従うと、本開示は、誘電材料の周囲部分により画定される空洞中に配置されたダイであってダイコンタクトを有するダイと、上記周囲部分を通る導電経路と、上記ダイおよび上記周囲部分に配置された誘電体層と、上記誘電体層を通って形成され、上記ダイコンタクトと電気的に結合された少なくとも１つの相互接続であって、上記ダイの複数の電気信号を伝送するように構成された相互接続と、を備える装置（例えばパッケージアセンブリ）を記載する。いくつかの実施形態においては、上記誘電体層は上記ダイを封入する。いくつかの実施形態においては、上記周囲部分を通る上記導電経路は、上記パッケージアセンブリの第１面にある第１パッケージレベル相互接続を、上記パッケージアセンブリの第２面にある第２パッケージレベル相互接続に電気的に結合するように構成される。

【0053】

いくつかの実施形態において上記パッケージアセンブリは、上記空洞中に配置された第２のダイをさらに備える。いくつかの実施形態において上記パッケージアセンブリは、第１面および上記第１面の反対側に配置された第２面を有する第１パッケージアセンブリであり、上記第１パッケージアセンブリは、上記誘電体層に配置された１または複数のビルドアップ層と、上記第１面に配置され、上記第１パッケージアセンブリと回路基板との間で上記ダイの上記複数の電気信号を伝送するように構成された１または複数のパッケージレベル相互接続（例えば複数の半田ボール）と、をさらに備え、上記１または複数のビルドアップ層は、上記ダイと上記第１面との間に配置される。いくつかの実施形態においては、上記第２面に配置され、上記導電経路と電気的に結合された複数のパッケージオンパッケージ（ＰｏＰ）パッドをパッケージアセンブリがさらに備え、上記複数のＰｏＰパッドは、上記第１パッケージアセンブリを介して、上記回路基板と第２パッケージアセンブリとの間で複数の電気信号を伝送するように構成される。

【0054】

様々な実施形態に従うと、本開示は、回路基板と、第１面および上記第１面の反対側に配置された第２面を有するパッケージアセンブリとを備えたシステム（例えばコンピューティングデバイス）を記載する。上記第１面は、上記第１面に配置された１または複数のパッケージレベル相互接続を用いて上記回路基板に結合される。上記パッケージアセンブリは、誘電材料の周囲部分により画定された空洞中に配置されたダイであって、ダイコンタクトを有するダイと、上記周囲部分を通る導電経路と、上記ダイおよび上記周囲部分に配置された誘電体層と、上記誘電体層を通って形成され、上記ダイコンタクトと電気的に結合された少なくとも１つの相互接続であって、上記ダイの複数の電気信号を伝送するように構成された相互接続と、を含む。いくつかの実施形態においてコンピューティングデバイスは、上記空洞中に配置された第２のダイをさらに備える。いくつかの実施形態においては、上記周囲部分を通る上記導電経路は、上記パッケージアセンブリの第１面にある第１パッケージレベル相互接続を、上記パッケージアセンブリの第２面にある第２パッケージレベル相互接続に電気的に結合するように構成される。いくつかの実施形態において上記コンピューティングデバイスは、上記回路基板と結合されたアンテナ、ディスプレイ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、バッテリ、音声コーデック、映像コーデック、パワーアンプ、全地球測位システム（ＧＰＳ）デバイス、コンパス、ガイガーカウンタ、加速度計、ジャイロスコープ、スピーカ、またはカメラのうちの１または複数を含むモバイルコンピューティングデバイスである。

【0055】

様々な実施形態は、上述の接続形（および）で記載された複数の実施形態の、代替的（または）な複数の実施形態を含む、上記の複数の実施形態の任意の適切な組み合わせを含んでよい（例えば、"および"は"および／または"であってよい）。さらに、いくつかの実施形態は、１または複数の製造物品（例えば非一時的なコンピュータ可読媒体）を含んでよい。製造物品は、そこに格納された複数の命令を有し、それらが実行された場合に、上記の複数の実施形態の任意の複数の動作をもたらす。さらに、いくつかの実施形態は、上記の複数の実施形態の様々な動作を実行するための任意の適切な複数の手段を有する、複数の装置またはシステムを含んでよい。

【0056】

要約書に記載されたものを含めて、示された複数の実施に関する上述の記載は、完全なものであること、あるいは、開示された複数の厳密な形態に本開示の複数の実施形態を限定することが意図されるものではない。具体的な複数の実施および例が複数の例示目的で本明細書に記載されているものの、当業者であれば認識するであろうが、本開示の範囲内で、様々な同等の修正が可能である。

【0057】

上述の詳細な記載を考慮して、本開示の複数の実施形態に対して、これらの修正が成されてよい。以下の複数の請求項において用いられる複数の用語は、本開示の様々な実施形態を明細書および複数の請求項に開示される具体的な複数の実施に限定するものとして解釈されるべきではない。むしろ範囲は、請求項の解釈の確立された原則に従って解釈されるべきである、以下の複数の請求項によって完全に決定されるべきである。
［項目１］
パッケージアセンブリを製造する方法であって、
その中に空洞を画定する、誘電材料の周囲部分を形成する段階と、
コンタクトを含む少なくとも１つのダイを上記空洞中に配置する段階と、
上記ダイおよび上記周囲部分に誘電材料を堆積する段階と、
上記コンタクトを露出するべく上記誘電材料をエッチングする段階と、
上記コンタクト上に導電性材料を堆積する段階と、
を含む方法。
［項目２］
上記周囲部分を形成する段階は、上記周囲部分を通る導電経路を形成する段階を含む、項目１に記載の方法。
［項目３］
上記導電経路を形成する段階は、再配線層を形成する段階を含む、項目２に記載の方法。
［項目４］
上記周囲部分を形成する段階はラミネーションにより実行される、項目１に記載の方法。
［項目５］
上記誘電材料を堆積する段階はラミネーションにより実行される、項目１に記載の方法。
［項目６］
上記誘電材料を堆積する段階は、上記ダイと上記誘電材料の周囲部分との間に配置された上記空洞の複数の部分を実質的に埋める、項目１に記載の方法。
［項目７］
上記ダイおよび上記周囲部分に上記誘電材料を堆積する段階は均一表面を形成する、項目１に記載の方法。
［項目８］
上記少なくとも１つのダイを配置する段階は、上記コンタクトに配置されたパッシベーション層と、上記コンタクトを露出するべく上記パッシベーション層中に配置された開口とを有するダイを配置する段階を含み、
上記誘電材料を堆積する段階は上記開口を埋め、
上記誘電材料をエッチングする段階は、上記開口から上記誘電材料を除去する、項目１に記載の方法。
［項目９］
上記少なくとも１つのダイを上記空洞中に配置する段階は、上記空洞中に複数のダイを配置する段階を含む、項目１から８のいずれか１項に記載の方法。
［項目１０］
上記複数のダイのそれぞれは埋め込み露出コンタクトを含む、項目９に記載の方法。
［項目１１］
上記コンタクトは埋め込み露出コンタクトである、項目１から８のいずれか１項に記載の方法。
［項目１２］
上記周囲部分を形成する段階は、上記周囲部分を通る導電経路を形成する段階を含む、項目４から８のいずれか１項に記載の方法。
［項目１３］
上記周囲部分を形成する段階はラミネーションにより実行される、項目２、３、または５から８のいずれか１項に記載の方法。
［項目１４］
上記ダイおよび上記周囲部分に上記誘電材料を堆積する段階は均一表面を形成する、項目２から６または８のいずれか１項に記載の方法。
［項目１５］
上記コンタクトを露出するべく上記誘電材料をエッチングする段階は、上記周囲部分を通る導電経路と電気的に結合された少なくとも１つの追加コンタクトを露出する、項目１、または４から８のいずれか１項に記載の方法。
［項目１６］
ダイコンタクトを有し、誘電材料の周囲部分によって画定される空洞中に配置されたダイと、
上記周囲部分を通る導電経路と、
上記ダイおよび上記周囲部分に配置された誘電体層と、
上記誘電体層を通って形成され、上記ダイコンタクトと電気的に結合された少なくとも１つの相互接続であって、上記ダイの複数の電気信号を伝送する相互接続と、
を備えるパッケージアセンブリ。
［項目１７］
上記誘電体層は上記ダイを封入する、項目１６に記載のパッケージアセンブリ。
［項目１８］
上記周囲部分を通る上記導電経路は、上記パッケージアセンブリの第１面にある第１パッケージレベル相互接続を、上記パッケージアセンブリの第２面にある第２パッケージレベル相互接続に電気的に結合する、項目１６に記載のパッケージアセンブリ。
［項目１９］
上記空洞中に配置された第２のダイをさらに備える、項目１６に記載のパッケージアセンブリ。
［項目２０］
上記パッケージアセンブリは、第１面および上記第１面の反対側に配置された第２面を有する第１パッケージアセンブリであり、
上記第１パッケージアセンブリは、
上記誘電体層に配置された１または複数のビルドアップ層と、
上記第１面に配置され、上記第１パッケージアセンブリと回路基板との間で上記ダイの上記複数の電気信号を伝送する１または複数のパッケージレベル相互接続と、
をさらに備え、
上記１または複数のビルドアップ層は、上記ダイと上記第１面との間に配置される、項目１６に記載のパッケージアセンブリ。
［項目２１］
上記第２面に配置され、上記導電経路と電気的に結合された複数のパッケージオンパッケージ（ＰｏＰ）パッドをさらに備え、
上記複数のＰｏＰパッドは、上記第１パッケージアセンブリを介して、上記回路基板と第２パッケージアセンブリとの間で複数の電気信号を伝送する、項目２０に記載のパッケージアセンブリ。
［項目２２］
回路基板と、
第１面および上記第１面の反対側に配置された第２面を有するパッケージアセンブリと、
を備え、
上記第１面は、上記第１面に配置された１または複数のパッケージレベル相互接続を用いて上記回路基板に結合され、
上記パッケージアセンブリは、
ダイコンタクトを有し、誘電材料の周囲部分により画定された空洞中に配置されたダイと、
上記周囲部分を通る導電経路と、
上記ダイおよび上記周囲部分に配置された誘電体層と、
上記誘電体層を通って形成され、上記ダイコンタクトと電気的に結合された少なくとも１つの相互接続であって、上記ダイの複数の電気信号を伝送する相互接続と、
を含む、コンピューティングデバイス。
［項目２３］
上記空洞中に配置された第２のダイをさらに備える、項目２２に記載のコンピューティングデバイス。
［項目２４］
上記周囲部分を通る上記導電経路は、上記パッケージアセンブリの第１面にある第１パッケージレベル相互接続を、上記パッケージアセンブリの第２面にある第２パッケージレベル相互接続に電気的に結合する、項目２２に記載のコンピューティングデバイス。
［項目２５］
上記コンピューティングデバイスは、上記回路基板と結合されたアンテナ、ディスプレイ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、バッテリ、音声コーデック、映像コーデック、パワーアンプ、全地球測位システム（ＧＰＳ）デバイス、コンパス、ガイガーカウンタ、加速度計、ジャイロスコープ、スピーカ、またはカメラのうちの１または複数を含むモバイルコンピューティングデバイスである、項目２２に記載のコンピューティングデバイス。

【図1A】

【図1B】

【図1C】

【図1D】

【図1E】

【図2A】

【図2B】

【図2C】

【図2D】

【図2E】

【図2F】

【図2G】

【図2H】

【図3】

【図4】

【図5】

【図6】