特許 6706931 半導体装置および半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6706931

(24)【登録日】2020年5月21日

(45)【発行日】2020年6月10日

(54)【発明の名称】半導体装置および半導体装置の製造方法

(51)【国際特許分類】

   H01L 27/146 20060101AFI20200601BHJP

   H01L 21/8234 20060101ALI20200601BHJP

   H01L 27/06 20060101ALI20200601BHJP

   H01L 27/088 20060101ALI20200601BHJP

   H01L 21/76 20060101ALI20200601BHJP

   H01L 31/10 20060101ALI20200601BHJP

   H04N 5/369 20110101ALI20200601BHJP

【ＦＩ】

   H01L27/146 A

   H01L27/06 102A

   H01L27/088 B

   H01L27/088 331A

   H01L21/76 L

   H01L31/10 A

   H04N5/369

【請求項の数】3

【全頁数】11

(21)【出願番号】特願2016-31962(P2016-31962)

(22)【出願日】2016年2月23日

(65)【公開番号】特開2017-152470(P2017-152470A)

(43)【公開日】2017年8月31日

【審査請求日】2018年11月6日

(73)【特許権者】

【識別番号】308033711

【氏名又は名称】ラピスセミコンダクタ株式会社

(74)【代理人】

【識別番号】100079049

【弁理士】

【氏名又は名称】中島 淳

(74)【代理人】

【識別番号】100084995

【弁理士】

【氏名又は名称】加藤 和詳

(74)【代理人】

【識別番号】100099025

【弁理士】

【氏名又は名称】福田 浩志

(72)【発明者】

【氏名】柴口 拓

【審査官】 柴山 将隆

(56)【参考文献】

【文献】 特開２０００−０３１４５５（ＪＰ，Ａ）

【文献】 特開平０１−１２３４６８（ＪＰ，Ａ）

【文献】 特開昭６３−１１６４６０（ＪＰ，Ａ）

【文献】 特開２００８−２５２１２３（ＪＰ，Ａ）

【文献】 特開２００４−３４２８３６（ＪＰ，Ａ）

【文献】 特開２００７−２９９９６３（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００６／１２４９７６（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２７／１４６

Ｈ０１Ｌ ２１／７６

Ｈ０１Ｌ ２１／８２３４

Ｈ０１Ｌ ２７／０６

Ｈ０１Ｌ ２７／０８８

Ｈ０１Ｌ ３１／１０

Ｈ０４Ｎ ５／３６９

(57)【特許請求の範囲】

【請求項1】

半導体基板の表面にゲート電極を形成する工程と、
前記半導体基板の表面に前記ゲート電極に隣接する凹部を形成する工程と、
前記凹部の底面および前記凹部の側面に沿ったｐｎ接合を有するフォトダイオードを形成する工程と、
を含み、
前記フォトダイオードを形成する工程は、
前記凹部の底面に対して斜め方向から不純物イオンを照射することにより、前記半導体基板の深層側に前記凹部の底面および前記凹部の前記ゲート電極側の側面に沿って第１の導電型の第１の半導体領域を形成する工程と、
照射方向を回転させながら不純物イオンを照射することにより、前記半導体基板の表層側に前記凹部の底面および前記凹部の側面全体に沿って前記第１の導電型とは異なる第２の導電型の第２の半導体領域を形成する工程と、
を含む半導体装置の製造方法。

【請求項2】

前記半導体基板の内部に前記ゲート電極に隣接するフローティングディフュージョンを形成する工程を更に含む
請求項１に記載の製造方法。

【請求項3】

前記半導体基板の内部に前記凹部に隣接する素子分離領域を形成する工程を更に含み、
前記フォトダイオードを形成する工程において、前記凹部の底面および前記凹部の前記素子分離領域側の側面以外の側面に沿って前記ｐｎ接合を形成する
請求項１または請求項２に記載の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置および半導体装置の製造方法に関する。

【背景技術】

【0002】

ＣＭＯＳ（complementary metal oxide semiconductor）イメージセンサ等の固体撮像装置に関する技術として例えば、以下のものが知られている。

【0003】

特許文献１には、第１導電型の第１の半導体領域と第２導電型の第２の半導体領域とにより形成されるフォトダイオードと、第２の半導体領域の表面に絶縁膜を介してゲート電極が形成された第２導電型のトランジスタと、を含む固体撮像装置が記載されている。この固体撮像装置において、隣接するフォトダイオード間には、トレンチ内に絶縁膜を形成した素子分離領域が形成されており、素子分離領域の側壁に第１導電型の第３の半導体領域が形成され、素子分離領域の下部に第１導電型の第４の半導体領域が形成されている。

【0004】

特許文献２には、第１の導電型の半導体材料の基板層および第２の導電型の半導体材料のウエルによって構成されるｐｎ接合を含む感光領域と、ウエルの一部分を覆い且つ入射光信号の少なくとも一部を感光領域中に通過させる絶縁領域と、を含むフォトダイオードが記載されている。

【0005】

特許文献３には、半導体基板と、半導体基板の内部に形成されたＰＮ接合部を含む光電変換部と、半導体基板の表面に形成され、光電変換部にて生成された信号電荷を読み出し、当該信号電荷を電気信号として信号線に出力する複数のトランジスタと、を有する裏面照射型の固体撮像装置が記載されている。この固体撮像装置において、ＰＮ接合部は、半導体基板の深さ方向に対して傾斜する方向に延在する部分と、複数のトランジスタの少なくとも１つの下方に延在する部分とを含む。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】特開２００５−２６８８１４号公報

【特許文献2】特表２００２−５０５０３５号公報

【特許文献3】特開２０１０−２６７７０９号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

近年、固体撮像装置における画素数の増大に伴って、画素サイズの微細化が進んでおり、フォトダイオードの面積の縮小が求められている。しかしながら、フォトダイオードの面積を縮小した場合には、フォトダイオードにおいて生成される電荷の量が減少し、ノイズや暗電流の影響を受けやすくなり、画質低下が問題となる。

【0008】

本発明は、上記の点に鑑みてなされたものであり、固体撮像装置としての半導体装置において、フォトダイオードの形成領域の面積を拡大することなくフォトダイオードにおいて生成される電荷の量を増大させることを目的とする。

【課題を解決するための手段】

【0009】

本発明に係る半導体装置は、表面に設けられた凹部が設けられた半導体基板の前記凹部の底面および前記凹部の側面に沿って形成されたｐｎ接合を有するフォトダイオードと、前記半導体基板の表面において前記フォトダイオードに隣接して設けられたゲート電極と、を含む。

【0010】

本発明に係る他の半導体装置は、表面に複数の凹部が設けられた半導体基板の前記複数の凹部の各々の底面および側面に沿って形成されたｐｎ接合を有するフォトダイオードと、前記半導体基板の表面において前記フォトダイオードに隣接して設けられたゲート電極と、を含む。

【0011】

本発明に係る半導体装置の製造方法は、半導体基板の表面にゲート電極を形成する工程と、前記半導体基板の表面に前記ゲート電極に隣接する凹部を形成する工程と、前記凹部の底面および前記凹部の側面に沿ったｐｎ接合を有するフォトダイオードを形成する工程と、を含み、前記フォトダイオードを形成する工程は、前記凹部の底面に対して斜め方向から不純物イオンを照射することにより、前記半導体基板の深層側に前記凹部の底面および前記凹部の前記ゲート電極側の側面に沿って第１の導電型の第１の半導体領域を形成する工程と、照射方向を回転させながら不純物イオンを照射することにより、前記半導体基板の表層側に前記凹部の底面および前記凹部の側面全体に沿って前記第１の導電型とは異なる第２の導電型の第２の半導体領域を形成する工程と、を含む。

【発明の効果】

【0012】

本発明によれば、フォトダイオードの形成領域の面積を拡大することなくフォトダイオードにおいて生成される電荷量を増大させることが可能となる。

【図面の簡単な説明】

【0013】

【図1】本発明の実施形態に係るＣＭＯＳイメージセンサの等価回路図である。

【図2】本発明の実施形態に係るＣＭＯＳイメージセンサの断面図である。

【図3A】本発明の実施形態に係るＣＭＯＳイメージセンサの製造方法を示す断面図である。

【図3B】本発明の実施形態に係るＣＭＯＳイメージセンサの製造方法を示す断面図である。

【図3C】本発明の実施形態に係るＣＭＯＳイメージセンサの製造方法を示す断面図である。

【図4A】本発明の実施形態に係るＣＭＯＳイメージセンサの製造方法を示す断面図である。

【図4B】本発明の実施形態に係るＣＭＯＳイメージセンサの製造方法を示す断面図である。

【図4C】本発明の実施形態に係るＣＭＯＳイメージセンサの製造方法を示す断面図である。

【図5A】本発明の実施形態に係るＣＭＯＳイメージセンサの製造方法を示す断面図である。

【図5B】本発明の実施形態に係るＣＭＯＳイメージセンサの製造方法を示す断面図である。

【図5C】本発明の実施形態に係るＣＭＯＳイメージセンサの製造方法を示す断面図である。

【図6A】本発明の実施形態に係るＣＭＯＳイメージセンサの製造方法を示す断面図である。

【図6B】本発明の実施形態に係るＣＭＯＳイメージセンサの製造方法を示す断面図である。

【図7】本発明の他の実施形態に係るＣＭＯＳイメージセンサの断面図である。

【発明を実施するための形態】

【0014】

以下、本発明の実施形態の一例を図面を参照しつつ説明する。なお、各図面において同一または等価な構成要素および部分には同一の参照符号を付与し、重複する説明は適宜省略する。

【0015】

[第１の実施形態]
図１は、本発明の実施形態に係る半導体装置としてのＣＭＯＳイメージセンサ１００の１画素の構成を示す等価回路図である。

【0016】

ＣＭＯＳイメージセンサ１００は、フォトダイオード２０、フローティングディフュージョン２１、転送トランジスタ２２、リセットトランジスタ２３、選択トランジスタ２４、増幅トランジスタ２５および電流源２６を各々が有する複数の画素を備えている。

【0017】

フォトダイオード２０は、照射された光の強度に応じた量の電荷を発生させる光電変換素子である。転送トランジスタ２２は、オン状態となることによりフォトダイオード２０において生成された電荷をフローティングディフュージョン２１に転送する。フローティングディフュージョン２１は、転送トランジスタ２２から転送された電荷を一時的に蓄積しておくための電荷蓄積領域である。リセットトランジスタ２３は、オン状態となることによりフローティングディフュージョン２１における蓄積電荷を初期状態にリセットする。選択トランジスタ２４は、電荷の読み出し対象とされる画素を選択するためのトランジスタであり、増幅トランジスタ２５と直列接続されている。増幅トランジスタ２５は、フローティングディフュージョン２１に蓄積された電荷の量に応じた電圧を生成するためのトランジスタであり、電流源２６とともにソースフォロワ回路を構成している。フォトダイオード２０において生成された電荷の量に応じた信号電圧は、電流源２６が接続された信号線２７に読み出される。

【0018】

図２は、ＣＭＯＳイメージセンサ１００の上記の各構成要素のうち、フォトダイオード２０、フローティングディフュージョン２１および転送トランジスタ２２を含む部分の断面構造を示す図である。なお、以下では、ＣＭＯＳイメージセンサ１００が、ホール転送型のイメージセンサである場合について説明する。

【0019】

半導体基板１０は、例えば、ｐ型のシリコン基板である。半導体基板１０の内部には、ｎ型のウェル領域１２が設けられている。ウェル領域１２の外周には、ＳｉＯ_２等の絶縁体で構成される素子分離領域１１が設けられている。ウェル領域１２の表面の一部分には、半導体基板１０の裏面側に向けて凹んだ凹部１６が、素子分離領域１１に隣接して設けられている。凹部１６の深さは、例えば、１０ｎｍ〜１００ｎｍであることが好ましい。

【0020】

フォトダイオード２０は、ウェル領域１２内の凹部１６の形成位置に設けられており、凹部１６の底面および側面に沿って形成されたｐｎ接合を有する。具体的には、フォトダイオード２０は、半導体基板１０（ウェル領域１２）の深層側において凹部１６の底面１６Ａおよび凹部１６のゲート電極１４Ａ側の側面１６Ｂに沿って設けられたｐ型半導体領域１７と、半導体基板１０（ウェル領域１２）の表層側において凹部１６の底面１６Ａおよび凹部１６のゲート電極１４Ａ側の側面１６Ｂおよび素子分離領域１１側の側面１６Ｃを含む側面全体に沿って設けられたｎ型半導体領域１８と、を有する。

【0021】

ｐ型半導体領域１７は、凹部１６の素子分離領域１１側の側面１６Ｃに沿った領域には延在していない。フォトダイオード２０を構成するｐ型半導体領域１７が素子分離領域１１に接触すると、暗電流が増大するおそれがある。凹部１６の素子分離領域１１側の側面１６Ｃに沿ってｐ型半導体領域１７を延在させないことにより、ｐ型半導体領域１７と素子分離領域１１との接触を防止することができる。一方、半導体基板１０の表層側に配置されるｎ型半導体領域１８は、凹部１６のゲート電極１４Ａ側の側面１６Ｂおよび素子分離領域１１側の側面１６Ｃを含む、側面全体に形成することが可能である。

【0022】

転送トランジスタ２２は、ウェル領域１２の表面にフォトダイオード２０に隣接して設けられたゲート電極１４Ａを有する。すなわち、ゲート電極１４Ａは、凹部１６の近傍に設けられている。ゲート電極１４Ａと半導体基板１０（ウェル領域１２）との間には、ＳｉＯ_２等の絶縁体で構成されるゲート絶縁膜１３が設けられている。ゲート電極１４Ａの側面は、ＮＳＧ（None-doped Silicate Glass）等の絶縁体で構成されるサイドウォール１５Ａで覆われている。フォトダイオード２０は、サイドウォール１５Ａまたはゲート電極１４Ａと部分的にオーバラップしていてもよい。すなわち、フォトダイオード２０の、凹部１６の側面１６Ｂに沿って設けられた部分が、サイドウォール１５Ａまたはゲート電極１４Ａの下方領域まで延在していてもよい。このように構成することで、転送トランジスタ２２によるフォトダイオード２０からフローティングディフュージョン２１への電荷転送の、ゲート電極１４Ａに印加する電圧（ゲート電圧）による制御性を高めることができる。

【0023】

フローティングディフュージョン２１は、ウェル領域１２の表層部であってゲート電極１４Ａを間に挟んでフォトダイオード２０と対向する位置に設けられたｐ型半導体で構成されている。

【0024】

半導体基板１０の表面は、層間絶縁膜４０で覆われている。層間絶縁膜４０の表面には、ゲート電極１４Ａに接続された配線４１およびフローティングディフュージョン２１に接続された配線４２が設けられている。

【0025】

以下に、上記の構成を有するＣＭＯＳイメージセンサ１００の製造方法の一例を図３Ａ〜図３Ｃ、図４Ａ〜図４Ｃ、図５Ａ〜図５Ｃおよび図６Ａ〜図６Ｂを参照しつつ説明する。

【0026】

はじめに、ｐ型のシリコンで構成される半導体基板１０を用意する。続いて、半導体基板１０にＳｉＯ_２等の絶縁体で構成される素子分離領域１１を形成する（図３Ａ）。素子分離領域１１は、例えば公知のＳＴＩ（Shallow Trench Isolation）プロセスを用いて形成することができる。すなわち、半導体基板１０の所定位置にエッチングによりトレンチを形成し、このトレンチにＳｉＯ_２等の絶縁体を埋め込むことで、素子分離領域１１が形成される。なお、公知のＬＯＣＯＳ（local oxidation of silicon）プロセスを用いて素子分離領域１１を形成してもよい。

【0027】

次に、公知のイオン注入法を用いて、半導体基板１０の素子分離領域１１の内側にｎ型のウェル領域１２を形成する（図３Ｂ）。具体的には、ｎ型の不純物であるＰ（リン）イオンを、例えば加速電圧２０００ｋｅＶ、ドーズ量１．０×１０^１３／ｃｍ^２で半導体基板１０に注入する。その後さらに、Ｐ（リン）イオンを例えば加速電圧４００ｋｅＶ、ドーズ量２．０×１０^１２／ｃｍ^２で半導体基板１０に注入することによりウェル領域１２が形成される。

【0028】

次に、公知の熱酸化法によりＳｉＯ_２からなるゲート絶縁膜１３を半導体基板１０の表面に形成する。続いて、公知のＣＶＤ（chemical vapor deposition）法を用いてゲート絶縁膜１３上にゲート電極を構成するポリシリコン膜１４を形成する（図３Ｃ）。

【0029】

次に、公知のフォトリソグラフィー技術を用いてポリシリコン膜１４をパターニングすることによってゲート電極１４Ａを形成する（図４Ａ）。ゲート電極１４Ａは、ウェル領域１２上に配置される。

【0030】

次に、公知のＣＶＤ法を用いて、ゲート電極１４Ａの側面および上面を覆うように、半導体基板１０の表面にＮＳＧ等の絶縁体で構成される絶縁膜１５を形成する（図４Ｂ）。

【0031】

次に、垂直成分を主体とする異方性エッチングによりゲート電極１４Ａの側面を覆う部分を残して絶縁膜１５を除去することで、ゲート電極１４Ａの側面を覆うサイドウォール１５Ａを形成する（図４Ｃ）。

【0032】

次に、フォトダイオードの形成位置に開口部５０Ａを有するレジスト５０を半導体基板１０の表面に形成する。続いて、レジスト５０の開口部５０Ａにおいて露出している半導体基板１０（ウェル領域１２）の表面をエッチングすることにより、半導体基板１０（ウェル領域１２）の表面に、半導体基板１０の裏面側に向けて凹んだ凹部１６を形成する。凹部１６は、フォトダイオードの形成位置となる素子分離領域１１とゲート電極１４Ａとの間に設けられる。凹部１６の深さは、１０ｎｍ〜１００ｎｍとすることが好ましい（図５Ａ）。

【0033】

次に、公知のイオン注入法を用いて、ウェル領域１２の凹部１６の形成位置にｐ型半導体領域１７を形成する（図５Ｂ）。具体的には、レジスト５０の開口部５０Ａにおいて露出している凹部１６の表面に、ｐ型の不純物であるＢ（ホウ素）イオンを、例えば加速電圧４０ｋｅＶ、ドーズ量５．０×１０^１２／ｃｍ^２で注入する。Ｂ（ホウ素）イオンは、凹部１６の底面１６Ａおよび凹部１６のゲート電極１４Ａ側の側面１６Ｂに注入されるように、凹部１６の底面１６Ａに対して斜め方向から照射することが好ましい。Ｂ（ホウ素）イオンを照射する際のチルト角は、例えば３０°としてもよい。これにより、ウェル領域１２内において、凹部１６の底面１６Ａおよび凹部１６のゲート電極１４Ａ側の側面１６Ｂに沿ってｐ型半導体領域１７が形成される。ｐ型半導体領域１７の、凹部１６のゲート電極１４Ａ側の側面１６Ｂに沿って形成された部分を、サイドウォール１５Ａまたはゲート電極１４Ａの下方領域まで延在させることが好ましい。一方、斜め方向からのイオン注入により、ｐ型半導体領域１７は、凹部１６の素子分離領域１１側の側面１６Ｃに沿った領域には延在していない。これにより、ｐ型半導体領域１７と素子分離領域１１との接触を防止することができる。

【0034】

次に、公知のイオン注入法を用いて、ウェル領域１２の凹部１６の形成位置にｎ型半導体領域１８を形成する（図５Ｃ）。具体的には、レジスト５０の開口部５０Ａにおいて露出している凹部１６の表面に、ｎ型の不純物であるＡｓ（ヒ素）イオンを、例えば加速電圧１０ｋｅＶ、ドーズ量１．０×１０^１３／ｃｍ^２で注入する。Ａｓ（ヒ素）イオンは、凹部１６の底面１６Ａと、凹部１６のゲート電極１４Ａ側の側面１６Ｂおよび素子分離領域１１側の側面１６Ｃを含む側面全体に注入されるように、例えば、チルト角３０°を維持して回転注入を行うことが好ましい。これにより、ウェル領域１２内において、凹部１６の底面１６Ａおよび凹部１６のゲート電極１４Ａ側の側面１６Ｂおよび素子分離領域１１側の側面１６Ｃを含む側面全体に沿ってｎ型半導体領域１８が形成される。

【0035】

ｐ型半導体領域１７は半導体基板１０の深層側に配置され、ｎ型半導体領域１８は半導体基板１０の表層側に配置される。ｐ型半導体領域１７とｎ型半導体領域１８とによって凹部１６の底面１６Ａおよび凹部１６のゲート電極１４Ａ側の側面１６Ｂに沿ったｐｎ接合を有するフォトダイオード２０が、ウェル領域１２内に形成される。

【0036】

次に、フローティングディフュージョンの形成位置に開口部５１Ａを有するレジスト５１を半導体基板１０の表面に形成する。続いて、レジスト５１の開口部５１Ａにおいて露出しているウェル領域１２の表面に、公知のイオン注入法を用いてｐ型のフローティングディフュージョン２１を形成する（図６Ａ）。具体的には、ｐ型の不純物であるＢＦ_２（フッ化ホウ素）イオンを、例えば加速電圧２０ｋｅＶ、ドーズ量１．０×１０^１５／ｃｍ^２で注入する。フローティングディフュージョン２１は、ゲート電極１４Ａを間に挟んでフォトダイオード２０と対向する位置に設けられる。

【0037】

次に、公知のＣＶＤ法を用いて、半導体基板１０の表面にＳｉＯ_２等の絶縁体からなる層間絶縁膜４０を形成する。続いて、層間絶縁膜４０にゲート電極１４Ａおよびフローティングディフュージョン２１にそれぞれ達するコンタクトホールを形成し、これらのコンタクトホールを埋めるように、層間絶縁膜４０の表面に導電膜を形成する。その後、公知のフォトリソグラフィー技術を用いてこの導電膜にパターニングを施すことで、ゲート電極１４Ａに接続された配線４１およびフローティングディフュージョン２１に接続された配線４２を形成する。

【0038】

なお、上記の説明では、サイドウォール１５Ａの形成後に凹部１６を形成する場合を例示したが、ゲート電極１４Ａの形成後であってサイドウォール１５Ａの形成前に凹部１６を形成してもよい。しかしながら、この場合、サイドウォール１５Ａを構成する絶縁膜１５のエッチングにおいて、凹部１６側（フォトダイオード２０側）とフローティングディフュージョン２１側でエッチングする絶縁膜の量が変わり、サイドウォール１５Ａを形成するときの難易度が高くなるおそれがある。従って、サイドウォール１５Ａの形成後に凹部１６を形成するのが好ましい。

【0039】

本実施形態に係るＣＭＯＳイメージセンサ１００によれば、フォトダイオード２０は、半導体基板１０（ウェル領域１２）の表面に形成された凹部１６の底面および側面に沿って形成されたｐｎ接合を有する。これにより単一の面に沿って設けられたｐｎ接合を有する従来のフォトダイオードと比較して、面積あたりの電荷量を増大させることができる。すなわち、本実施形態に係るＣＭＯＳイメージセンサ１００によれば、フォトダイオードの形成領域の面積を拡大することなくフォトダイオードにおいて生成される電荷の量を増大させることが可能となる。従って、画素サイズの微細化に伴う画質低下を抑制することが可能となる。

【0040】

また、凹部１６の深さを１０ｎｍ以上とすることで、フォトダイオード２０において生成される電荷の量を増大させる効果が顕著となり、凹部１６の深さを１００ｎｍ以下とすることで、転送トランジスタ２２による電荷転送の制御性を確保することができる。

【0041】

また、ｐ型半導体領域１７を、凹部１６の素子分離領域１１側の側面１６Ｃに沿った領域に延在させないことにより、ｐ型半導体領域１７と素子分離領域１１との接触による暗電流の増大を防止することができる。

【0042】

なお、本実施形態では、ホール転送型のイメージセンサを例示したが、電子転送型のイメージセンサに本発明を適用することも可能である。この場合、イメージセンサを構成する各半導体領域の導電型を適宜変更すればよい。また、本実施形態に係るＣＭＯＳイメージセンサ１００は、表面照射型および裏面照射型の双方に適用することが可能である。

【0043】

［第２の実施形態］
図７は、本発明の第２の実施形態に係る半導体装置としてＣＭＯＳイメージセンサ１００Ａの構成を示す断面図である。

【0044】

第２の実施形態に係るＣＭＯＳイメージセンサ１００Ａは、半導体基板１０（ウェル領域１２）の表面に複数の凹部１６を含む凹凸構造が形成され、フォトダイオード２０Ａが、複数の凹部１６の各々の底面および側面に沿ったｐｎ接合を有する点が、上記の第１の実施形態に係るイメージセンサ１００と異なる。すなわち、フォトダイオード２０Ａは、複数の凹部１６の各々の底面および側面に沿って設けられたｐ型半導体領域１７およびｎ型半導体領域１８を含んで構成されている。複数の凹部１６は、上面からみた場合に、例えば、ストライプ状のパターンで形成されていてもよく、円形また多角形の島状のパターンで形成されていてもよい。ｐ型半導体領域１７は、第１の実施形態の場合と同様、素子分離領域１１と隣接する側面には、延在していないことが好ましい。
このように、半導体基板１０（ウェル領域１２）の表面に形成された凹凸構造に沿ってｐｎ接合を形成する場合には、ｐ型半導体領域１７およびｎ型半導体領域１８を形成するためのイオン注入を、凸部の影となる部分が生じることを考慮して、以下のように行ってもよい。すなわち、ｐ型半導体領域１７を形成する場合には、はじめに、チルト角０°で（すなわち、イオンビームの方向が半導体基板１０の主面に対して９０°となるように）イオン注入を行うことで凹部１６の底面および凸部の上面にｐ型半導体領域を形成し、その後、例えば、チルト角３０°とする斜め方向からのイオン注入を行うことで凹部１６の側面にｐ型半導体領域を形成してもよい。ｎ型半導体領域１８を形成する場合にも同様に、はじめに、チルト角０°でイオン注入を行うことで凹部１６の底面および凸部の上面にｎ型半導体領域を形成し、その後、例えば、チルト角３０°を維持する回転注入によってイオン注入を行うことで凹部１６の側面にｎ型半導体領域を形成してもよい。また、第１の実施形態と同様、フォトダイオード２０は、サイドウォール１５Ａまたはゲート電極１４Ａと部分的にオーバラップしていてもよい。すなわち、フォトダイオード２０の、ゲート電極１４Ａ側の端部が、サイドウォール１５Ａまたはゲート電極１４Ａの下方領域まで延在していてもよい。このように構成することで、転送トランジスタ２２によるフォトダイオード２０からフローティングディフュージョン２１への電荷転送の、ゲート電極１４Ａに印加する電圧（ゲート電圧）による制御性を高めることができる。

【0045】

本実施形態に係るＣＭＯＳイメージセンサ１００Ａによれば、フォトダイオードのｐｎ接合の面積を、第１の実施形態に係るＣＭＯＳイメージセンサ１００よりも大きくすることができるので、電荷量を増大させる効果を更に促進することができる。

【符号の説明】

【0046】

１０ 半導体基板
１１ 素子分離領域
１４Ａ ゲート電極
１６ 凹部
１７ ｐ型半導体領域
１８ ｎ型半導体領域
２０、２０Ａ フォトダイオード
２１ フローティングディフュージョン
１００、１００Ａ ＣＭＯＳイメージセンサ

【図1】

【図2】

【図3A】

【図3B】

【図3C】

【図4A】

【図4B】

【図4C】

【図5A】

【図5B】

【図5C】

【図6A】

【図6B】

【図7】