特許 6709425 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6709425

(24)【登録日】2020年5月27日

(45)【発行日】2020年6月17日

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 29/872 20060101AFI20200608BHJP

   H01L 21/329 20060101ALI20200608BHJP

   H01L 29/861 20060101ALI20200608BHJP

   H01L 29/868 20060101ALI20200608BHJP

   H01L 29/78 20060101ALI20200608BHJP

   H01L 29/739 20060101ALI20200608BHJP

   H01L 29/12 20060101ALI20200608BHJP

   H01L 21/336 20060101ALI20200608BHJP

   H01L 29/06 20060101ALI20200608BHJP

   H01L 29/47 20060101ALI20200608BHJP

   H01L 21/28 20060101ALI20200608BHJP

【ＦＩ】

   H01L29/86 301F

   H01L29/86 301P

   H01L29/91 C

   H01L29/78 653A

   H01L29/78 655F

   H01L29/78 652T

   H01L29/78 658G

   H01L29/06 301V

   H01L29/06 301M

   H01L29/48 F

   H01L21/28 301A

   H01L29/78 652H

   H01L29/78 652M

   H01L29/48 P

【請求項の数】7

【全頁数】20

(21)【出願番号】特願2016-109253(P2016-109253)

(22)【出願日】2016年5月31日

(65)【公開番号】特開2017-216363(P2017-216363A)

(43)【公開日】2017年12月7日

【審査請求日】2019年4月8日

(73)【特許権者】

【識別番号】593175419

【氏名又は名称】北九州市

(73)【特許権者】

【識別番号】504174135

【氏名又は名称】国立大学法人九州工業大学

(74)【代理人】

【識別番号】100099508

【弁理士】

【氏名又は名称】加藤 久

(74)【代理人】

【識別番号】100182567

【弁理士】

【氏名又は名称】遠坂 啓太

(74)【代理人】

【識別番号】100195327

【弁理士】

【氏名又は名称】森 博

(74)【代理人】

【識別番号】100197642

【弁理士】

【氏名又は名称】南瀬 透

(72)【発明者】

【氏名】附田 正則

(72)【発明者】

【氏名】大村 一郎

(72)【発明者】

【氏名】馬場 昭好

【審査官】 柴垣 宙央

(56)【参考文献】

【文献】 特開２０１４−１２７７１３（ＪＰ，Ａ）

【文献】 特表２０１５−５２９０１７（ＪＰ，Ａ）

【文献】 特開２０１１−２３３９１０（ＪＰ，Ａ）

【文献】 特開２００２−３３４９９７（ＪＰ，Ａ）

【文献】 特開２０１３−２１０７７（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２９／８７２

Ｈ０１Ｌ ２１／２８

Ｈ０１Ｌ ２１／３２９

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／０６

Ｈ０１Ｌ ２９／１２

Ｈ０１Ｌ ２９／４７

Ｈ０１Ｌ ２９／７３９

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２９／８６１

Ｈ０１Ｌ ２９／８６８

(57)【特許請求の範囲】

【請求項1】

第１導電型の半導体層と、
前記半導体層の厚み方向の両側に配置された第１電極および第２電極と、
前記半導体層の厚み方向に沿って前記半導体層に形成された絶縁膜と、
前記絶縁膜に沿って形成され、非導通状態のときに前記半導体層における少数キャリアが誘引される前記第１電極と同極性となる第３電極とを備えた縦型の半導体装置であって、
前記半導体層と前記絶縁膜との界面が凹凸面をなすものであり、
前記絶縁膜における前記凹凸面は、高さの差を凸部の繰り返し間隔で割った比率が、０．０５より大きい半導体装置。

【請求項2】

第１導電型の半導体層と、
前記半導体層の厚み方向の両側に配置された第１電極および第２電極と、
前記半導体層の厚み方向に沿って前記半導体層に形成された絶縁膜と、
前記絶縁膜に沿って形成され、非導通状態のときに前記半導体層における少数キャリアが誘引される前記第１電極と同極性となる第３電極とを備えた縦型の半導体装置であって、
前記半導体層と前記絶縁膜との界面が凹凸面をなすものであり、
前記絶縁膜における前記凹凸面は、高さの差が０．１μｍより大きい半導体装置。

【請求項3】

前記絶縁膜と前記第３電極とは、前記半導体層に形成されたトレンチの内側に配置された請求項１または２記載の半導体装置。

【請求項4】

前記第３電極は、半導体膜による半導体電極により形成された請求項１から３のいずれかの項に記載の半導体装置。

【請求項5】

前記凹凸面は、連続した三角形状に形成された請求項１から４のいずれかの項に記載の半導体装置。

【請求項6】

前記半導体層に前記第１電極が接することでユニポーラ型とした請求項１から５のいずれかの項に記載の半導体装置。

【請求項7】

前記半導体層と前記第１電極との間に第２導電型の半導体層が形成されていることで、バイポーラ型とした請求項１から５のいずれかの項に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体の厚み方向にキャリアが移動する縦型の半導体装置に関するものである。

【背景技術】

【0002】

半導体層の厚み方向に電流が流れる縦型の半導体装置の厚みは、原理的に決定される電界分布により、耐圧に必要とされる厚さが決まる。しかし、縦型の半導体装置は、薄くなるほど低抵抗化できるが、低抵抗化とすると反対に耐圧は低下する。そこで、耐圧に必要とされる厚み限界よりも薄くしても、高耐圧化が図れるように検討された特許文献１および非特許文献１に記載の従来の半導体装置が知られている。

【0003】

特許文献１に記載の半導体装置は、半導体基板に、基板断面においては短冊状となり、基板面においてはｐ導電型とｎ導電型が繰り返しパターンとなるｐｎコラムが形成され、このｐｎコラムを構成要素の一部として、繰り返しパターンのある領域に、複数個の同じ半導体装置の残りの構成要素が形成され、複数個の同じ半導体装置が形成された領域から、個々の半導体装置がチップに切り出されてなるものである。この特許文献１では、精密なアライメントを行わずに、ストライプ状のトレンチをｐｎコラムに直交するように、先端をｐｎコラムに突き出して形成することで、トレンチゲート電極がどの位置にあっても、ｐｎコラムの空乏化には影響なく、ほぼ等しい耐圧が得られるので、高耐圧・低オン抵抗の縦型ＭＯＳＦＥＴとすることができる。

【0004】

更に、非特許文献１には、低濃度層と高濃度層とを組み合わせることにより電界分布を変化させて、半導体装置の厚みを、必要とされる厚み限界より薄くする方法が記載されている。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２００４−３５６５７７号公報

【非特許文献】

【0006】

【非特許文献1】M.Tsukuda et al.、「Critical IGBT Design Regarding EMI and Switching Losses」、ISPSD2008、2008,p185-188

【発明の概要】

【発明が解決しようとする課題】

【0007】

しかし、特許文献１に記載の半導体装置は、スーパージャンクション構造を採用しているため、製造プロセスが長くなるという課題がある。
更に、非特許文献１によると、低濃度層と高濃度層とを組み合わせることにより、製造プロセスが複雑で長くなる。

【0008】

従って、簡素な構造でありながらも、更なる、高耐圧化と低抵抗化との両方を図ることが可能な半導体装置が求められている。

【0009】

そこで本発明は、高耐圧化と低抵抗化とを図ることができる半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0010】

本発明は、第１導電型の半導体層と、前記半導体層の厚み方向の両側に配置された第１電極および第２電極と、前記半導体層の厚み方向に沿って前記半導体層に形成された絶縁膜と、前記絶縁膜に沿って形成され、非導通状態のときに前記半導体層における少数キャリアが誘引される前記第１電極と同極性となる第３電極とを備えた縦型の半導体装置であって、前記半導体層と前記絶縁膜との界面が凹凸面をなすことを特徴とするものである。

【0011】

本発明の半導体装置によれば、半導体層における少数キャリアが誘引される第１電極と同極性となる第３電極と、半導体層との界面が凹凸面をなす絶縁膜とを備えたことにより、非導通状態のときの電界分布が、厚み方向に沿って一定となる方向に変化する。従って、半導体層との界面が平坦である絶縁膜の半導体装置と比較して、同じ耐圧であれば半導体層の厚みを薄くすることができる。

【0012】

前記絶縁膜と前記第３電極とは、前記半導体層に形成されたトレンチの内側に形成されたものとすることができる。半導体層に形成されたトレンチに絶縁膜と第３電極を形成することで、半導体層の厚み方向に沿って絶縁膜および第３電極を容易に形成することができる。

【0013】

前記第３電極を、半導体膜による半導体電極により形成することができる。第３電極を半導体電極により形成することで、トレンチ内部に形成された狭い領域でも第３電極を形成することができる。

【0014】

絶縁膜における前記凹凸面の高さの差を凸部の繰り返し間隔で割った比率を、０．０５より大きくすると、ノイズ電圧を急激に改善させることができる。
また、前記絶縁膜における前記凹凸面を、高さの差が０．１μｍより大きくなるようにしても、ノイズ電圧を急激に改善させることができる。従って、絶縁膜における凹凸面において、高さの差を凸部の繰り返し間隔で割った比率が０．０５より大きくしたり、高さの差が０．１μｍより大きくなるようにしたりすることが好ましい。

【0015】

前記凹凸面が、連続した三角形状に形成されていると、ボッシュプロセスなどで高速に効果的な形状を作製することが可能である。

【0016】

前記半導体層に前記第１電極が接することでユニポーラ型の半導体装置とすることができる。また、前記半導体層と前記第１電極との間に第２導電型の半導体層が形成されていることで、バイポーラ型の半導体装置とすることができる。

【発明の効果】

【0018】

本発明は、絶縁膜および第３電極を有していない従来の半導体装置や、半導体層との界面が平坦である絶縁膜を有する従来の半導体装置と比較して、同じ耐圧であれば半導体層の厚みを薄くすることができるので、高耐圧化と低抵抗化とを図ることができる。

【図面の簡単な説明】

【0019】

【図1】本発明の実施の形態１に係るショットキーバリアダイオードを示す断面図である。

【図2】（Ａ）〜（Ｄ）は、図１に示すショットキーバリアダイオードの製造方法を説明するための図である。

【図3】（Ａ）〜（Ｄ）は、図２に続くショットキーバリアダイオードの製造方法を説明するための図である。

【図4】（Ａ）はボッシュプロセスによるエッチングにより形成されたトレンチを示す図であり、（Ｂ）は（Ａ）の絶縁膜とシリコン基板との界面部分を拡大した図である。

【図5】ショットキーバリアダイオードの構成と非導通状態の電界分布とを模式的に示す図であり、（Ａ）は非トレンチ構造のショットキーバリアダイオードの図、（Ｂ）は従来のトレンチ構造のショットキーバリアダイオードの図、（Ｃ）は本発明の実施１に係るトレンチ構造のショットキーバリアダイオードの図である。

【図6】本発明の実施の形態２に係るＰＩＮダイオードを示す断面図である。

【図7】（Ａ）〜（Ｄ）は、図６に示すＰＩＮダイオードの製造方法を説明するための図である。

【図8】（Ａ）〜（Ｄ）は、図７に続くＰＩＮダイオードの製造方法を説明するための図である。

【図9】ＰＩＮダイオードのシミュレーションモデルを説明するための断面図である。

【図10】発明品と比較品との順方向電圧に対する逆回復損失を示すグラフである。

【図11】発明品と比較品との順方向電圧に対するチップ面積を示すグラフである。

【図12】スイッチング時の電圧および電流の波形を示す図であり、（Ａ）は比較品Ａの波形を示す図、（Ｂ）は比較品Ｂの波形を示す図、（Ｃ）は発明品の波形を示す図である。

【図13】比較品Ａ、比較品Ｂおよび発明品の逆回復後の時間経過に伴う正孔の拡散度合いを説明するための図である。

【図14】発明品における絶縁膜の凹凸面の高さの差と、凸部の繰り返し間隔とによる比率と、ノイズ電圧の最大値との関係を示すグラフである。

【図15】発明品における絶縁膜の高さの差とノイズ電圧の最大値との関係を示すグラフである。

【図16】図６に示す実施の形態２に係るＰＩＮダイオードの第１変形例を示す断面図である。

【図17】図６に示す実施の形態２に係るＰＩＮダイオードの第２変形例を示す断面図である。

【図18】本発明の実施の形態３に係るＩＧＢＴを示す断面図である。

【図19】本発明の実施の形態４に係るパワーＭＯＳＦＥＴを示す断面図である。

【図20】（Ａ）は溝状のトレンチを示す図、（Ｂ）はドット状のトレンチを示す図である。

【図21】図１に示すショットキーバリアダイオードの変形例の断面図である。

【発明を実施するための形態】

【0020】

（実施の形態１）
本発明の実施の形態１に係る半導体装置を図面に基づいて説明する。実施の形態１に係る半導体装置は、ユニポーラ型の半導体装置の一例であるショットキーバリアダイオード（以下、ショットキーバリアダイオードをＳＢＤと略す。）である。
図１に示すＳＢＤ１００は、半導体層であるシリコン基板１０１と、シリコン基板１０１の主面に形成されたカソード層１０３と、シリコン基板１０１の厚み方向Ｆ１の両側に配置されたアノード電極１０４およびカソード電極１０５とを備えている。

【0021】

シリコン基板１０１は、第１導電型であるＮ型の半導体基板から形成されている。シリコン基板１０１は、シリコン基板だけで形成することができるが、シリコン基板となるウエハにエピ層を形成したものとしてもよい。
シリコン基板１０１には、複数のトレンチ１０６が形成されている。トレンチ１０６はシリコン基板１０１の厚み方向Ｆ１を深さ方向とする溝である。

【0022】

トレンチ１０６の内面には、その全域を覆うように、絶縁膜１０７が形成されている。絶縁膜１０７は、例えば、シリコン酸化膜により形成することができる。

【0023】

アノード電極１０４は、シリコン基板１０１に接するように形成されている。また、カソード電極１０５は、カソード層１０３に接するように形成されている。カソード電極１０５は、第２電極として機能する。
アノード電極１０４は、第１電極として機能する金属電極１０４ｂと、第３電極として機能する半導体電極１０４ａとを備えている。

【0024】

金属電極１０４ｂは、半導体電極１０４ａを覆うと共に、シリコン基板１０１を覆うように形成されている。金属電極１０４ｂはアルミ電極とすることができる。
半導体電極１０４ａは、絶縁膜１０７の内側に配置されると共に、絶縁膜１０７の開口を塞ぐように形成されている。半導体電極１０４ａは、半導体膜により形成することができ、例えば、ポリシリコン電極とすることができる。半導体電極１０４ａは、金属電極１０４ｂと接して電気的に接続されているため、同極性となる。

【0025】

ＳＢＤ１００は、アノード電極１０４とカソード電極１０５とに、順方向電圧から逆方向電圧が印加されると非導通状態となる。このとき、Ｎ型半導体によるシリコン基板１０１の少数キャリアである正孔は、アノード電極１０４の金属電極１０４ｂに誘引される。

【0026】

カソード電極１０５は、カソード層１０３全域を覆うように形成された金属電極である。カソード電極１０５は、アルミ電極とすることができる。

【0027】

ここで、シリコン基板１０１と絶縁膜１０７との界面について説明する。
シリコン基板１０１と絶縁膜１０７との界面は、シリコン基板１０１の出っ張りが嵌まる絶縁膜１０７の引っ込みと、シリコン基板１０１の引っ込みに嵌まる絶縁膜１０７の出っ張りとが交互に繰り返すことで凹凸面Ｓ１により形成されている。この凹凸面Ｓ１は、三角形状の突状部が連続的に深さ方向に沿って並んでいる。
凹凸面Ｓ１は、絶縁膜１０７の凸部１０７ｂの頂部から凹部１０７ａの底部までの深さが、０．１μｍより深いことが望ましい。また、凸部１０７ｂの繰り返し間隔は２μｍであることが望ましい。

【0028】

以上のように構成された本発明の実施の形態１に係るＳＢＤ１００の製造方法を図面に基づいて説明する。
まず、図２（Ａ）に示すように、ウエハ状態のシリコン基板１１０の一面側に、フォトレジスト１１２を形成する。
次に、図２（Ｂ）に示すように、フォトレジスト１１２から、トレンチ１０６となる溝の領域を除去し、ボッシュプロセスにより、シリコン基板１１０に、トレンチ１０６を形成する。これにより、ＳＢＤ１００（図１参照）としてのシリコン基板１０１となる。

【0029】

ボッシュプロセスは、エッチングと、エッチングからの側壁面の保護とを繰り返し、等方的なエッチングと異方的なエッチングとが交互に作用することで、アスペクト比の高い溝を形成する方法である。このようにボッシュプロセスにより、シリコン基板１１０にトレンチ１０６を形成することで、側壁面１０６ａに凹凸面Ｓ１ができる。

【0030】

次に、図２（Ｃ）に示すように、フォトレジストを除去した後に、シリコン基板１０１上の領域と、トレンチ１０６内とに絶縁膜１１３を形成する。
次に、図２（Ｄ）に示すように、絶縁膜１１３をシリコン基板１０１が露出するまで研磨した後、トレンチ１０６の側壁面と底面とに絶縁膜１１３の厚みを残すようなエッチングを行って、トレンチ１０６の溝方向に沿った溝１１４を形成して、絶縁膜１０７を形成する。トレンチ１０６の内側に絶縁膜１０７が形成されることで、トレンチ１０６の側壁面の凹凸面Ｓ１に応じた凹凸が、絶縁膜１０７にできる。

【0031】

次に、絶縁膜１０７上に、ポリシリコン層を形成した後に、図３（Ａ）に示すように、エッチングにより不要な部分を除去することで、ポリシリコンによる半導体電極１０４ａを形成する。半導体電極１０４ａをポリシリコン電極とすることで、溝幅が狭い溝１１４（図２（Ｄ）参照）であっても、電極を形成することができる。このように、トレンチ１０６を形成し、絶縁膜１０７および半導体電極１０４ａを、トレンチ１０６の内部に形成することで、容易に絶縁膜１０７および半導体電極１０４ａを、シリコン基板１０１の厚み方向に沿って配置することができる。

【0032】

次に、図３（Ｂ）に示すように、半導体電極１０４ａ上に金属電極１０４ｂを形成して、アノード電極１０４を形成する。
次に、図３（Ｃ）に示すように、アノード電極１０４側とは反対側となるシリコン基板１０１の他面に、カソード層１０３を形成する。
そして、図３（Ｄ）に示すように、カソード層１０３に、カソード電極１０５を形成して、ＳＢＤ１００が完成する。

【0033】

シリコン基板１０１にボッシュプロセスによりトレンチ１０６を形成したときの状態を、図４にて写真で示す。図４（Ａ）に示す例は、シリコン基板にボッシュプロセスによるエッチングにより掘削したトレンチに、写真撮影用に樹脂を充填したものである。図４（Ｂ）に示す写真から判るように、シリコン基板側が少し凹んだ曲面が連続する鋸状の凹凸面となっている。
ボッシュプロセスによる凹凸は、パワー半導体の電気特性や信頼性の劣化原因となるので、通常は凹凸が形成されにくい条件でトレンチを掘ったりボッシュプロセス後に犠牲酸化や薬液処理などを用いたりして平坦化される。しかし、本発明では、非導通状態のときに絶縁膜（酸化膜）による凹凸形状を利用するため、キャリアの移動速度が遅い方が望ましいことと、厚い酸化膜で信頼性の低下を防ぐことができるので、通常、悪影響を及ぼすと考えられていたこの凹凸形状を利用したパワー半導体の特性向上が可能である。

【0034】

このシリコン酸化膜などの酸化膜により形成された絶縁膜１０７は厚みが厚い方が高耐圧化するため望ましい。例えば、酸化膜の厚みが１μmであれば、１ｋＶの耐圧を確保できる。従って、絶縁膜１０７は、酸化膜厚（μｍ）／最大電圧（ｋＶ）≧１を満足する厚みとすることが望ましい。
このような厚みの絶縁膜１０７とすることで、アノード電極１０４とカソード電極１０５とに電圧が印加されるときに、その最大電圧が全て絶縁膜１０７に掛かっても絶縁破壊を起こすことが防止できる。

【0035】

このように作製されるＳＴＢ１００の電界分布について、図面に基づいて説明する。
図５では、図１に示すＳＴＢ１００と、ＳＴＢ１００と比較するために、第３電極として機能する半導体電極および絶縁膜を有しない非トレンチ構造のＳＢＤ１００ａと、シリコン基板および絶縁膜の界面が凹凸面となっていない平坦面のＳＢＤ１００ｂとの、非導通状態の電界分布を示している。

【0036】

図５（Ａ）に示すＳＢＤ１００ａにおける電界分布は、アノード電極Ａ１とシリコン基板ＳＢ１との主接合部分からカソード電極Ｃ１への厚み方向（深さ方向）へ進むに従って比例的に減少する。電界分布の積分値が電圧であるため、耐圧として必要な電圧の面積の三角形を設定し、ノイズの抑制も考慮することで、耐圧に必要なシリコン基板ＳＢ１の厚みを決定することができる。

【0037】

図５（Ｂ）に示すＳＢＤ１００ｂでは、半導体電極１０４ａに電圧が印加され、絶縁膜１０７に電圧が加わることでシリコン基板ＳＢ２に掛かる電圧が変化する。従って、ＳＢＤ１００ｂにおける電界分布は、シリコン基板ＳＢ２の厚み方向（深さ方向）へ進むに従って減少するが、途中から徐々に増加する凹状となる。従って、電圧を示す電圧分布の面積が同じであれば、図５（Ａ）に示す三角形状の電界分布から求められるシリコン基板ＳＢ１の厚みより、図５（Ｂ）に示す電界分布から求められるシリコン基板ＳＢ２の厚みの方が、薄くすることができる。

【0038】

図５（Ｃ）に示す本実施の形態１に係るＳＢＤ１００は、絶縁膜１０７とシリコン基板１０１との界面に凹凸面Ｓ１が形成されている。従って、ＳＢＤ１００における電界分布は、図５（Ｂ）と同様に、絶縁膜１０７に電圧が加わることでシリコン基板１０１に掛かる電圧が変化するだけでなく、凹凸面Ｓ１の影響により、シリコン基板ＳＢ２の厚み方向（深さ方向）に向かって強度が一定となる方向に変化する。従って、図５（Ｂ）に示す電界分布から求められるシリコン基板ＳＢ２の厚みより、電圧を示す電界分布の面積が同じであれば、図５（Ｃ）に示す電界分布から求められるシリコン基板１０１の厚みの方が、更に、薄くすることができる。

【0039】

ＳＢＤの抵抗は、シリコン基板の厚みに比例するため、本実施の形態１に係るＳＢＤ１００は、図５（Ａ）に示すＳＢＤ１００ａおよび図５（Ｂ）に示すＳＢＤ１００ｂと同じ高耐圧でありながら、薄型化が可能なので低抵抗化することができる。
また、図５（Ｃ）に示すＳＢＤ１００におけるシリコン基板１０１および図５（Ｂ）に示すＳＢＤ１００ｂにおけるシリコン基板ＳＢ２は、図５（Ａ）ＳＢＤ１００ａにおけるシリコン基板ＳＢ１の不純物の濃度より高い濃度とすることができる。従って、シリコン基板１０１は、ＳＢＤ１００ａより、単位長さ当たりの抵抗値を低下させることができる。

【0040】

以上のように、本発明の実施の形態１に係るＳＢＤ１００は、シリコン基板１０１と絶縁膜１０７との界面が凹凸面Ｓ１に形成されているため、簡素な構造でありながらも、高耐圧化と低抵抗化との両方を図ることができる。また、凹凸面Ｓ１が、連続した三角形状に形成されているため、ボッシュプロセスなどで高速に効果的な形状を作製することが可能である。

【0041】

（実施の形態２）
本発明の実施の形態１に係る半導体装置を図面に基づいて説明する。実施の形態２に係る半導体装置は、バイポーラ型の半導体装置の一例であるＰＩＮダイオードである。なお、図６においては、図１と同じ構成のものは同符号を付して説明を省略する。
図６に示すＰＩＮダイオード２００は、半導体層であるシリコン基板１０１と、シリコン基板１０１の厚み方向Ｆ１の一面側に形成されたアノード層１０２と、シリコン基板１０１の厚み方向Ｆ１の他面側に形成されたカソード層１０３と、厚み方向Ｆ１の両側に配置されたアノード電極１０４およびカソード電極１０５とを備えている。

【0042】

シリコン基板１０１は、Ｎ^-型の半導体基板から形成され、ＰＩＮダイオード２００の高抵抗領域として機能するものである。高抵抗領域は、実施の形態１と同様に、シリコン基板１０１だけで形成することができるが、シリコン基板にエピ層を形成したものとしてもよい。アノード層１０２は、トレンチ１０６が形成されたシリコン基板１０１の残余の領域に形成された第２導電型のＰ型半導体層である。

【0043】

以上のように構成された本発明の実施の形態２に係るＰＩＮダイオード２００の製造方法を説明する。
まず、図７（Ａ）に示すように、高抵抗領域となるシリコン基板１１０の一面側に、アノード層１０２となるＰ型層１１１を形成する。
次に、図７（Ｂ）に示すように、Ｐ型層１１１上に、トレンチ１０６となる溝の領域を露出させたフォトレジスト１１２を形成し、ボッシュプロセスにより、シリコン基板１１０に、Ｐ型層１１１（アノード層１０２）を貫通するトレンチ１０６を形成する。これにより、ＰＩＮダイオード２００（図６参照）としてのシリコン基板１０１となる。ボッシュプロセスにより、シリコン基板１０１にトレンチ１０６を形成することで、側壁面１０６ａに凹凸面Ｓ１ができる。

【0044】

次に、図７（Ｃ）に示すように、フォトレジストを除去した後に、Ｐ型層１１１上の領域と、トレンチ１０６内とに絶縁膜１１３を形成する。
次に、図７（Ｄ）に示すように、絶縁膜１１３をＰ型層１１１が露出するまで研磨した後、トレンチ１０６の側壁面と底面とに厚みを残すようなエッチングを行って、トレンチ１０６の溝方向に沿った溝１１４を形成して、絶縁膜１０７を形成する。トレンチ１０６の内側に絶縁膜１０７が形成されることで、トレンチ１０６の側壁面の凹凸面Ｓ１に応じた凹凸が、絶縁膜１０７にできる。

【0045】

次に、Ｐ型層１１１、絶縁膜１０７上に、ポリシリコン層を形成した後に、図８（Ａ）に示すように、エッチングにより不要な部分を除去することで、ポリシリコンによる半導体電極１０４ａを形成する。

【0046】

次に、図８（Ｂ）に示すように、アノード層１０２および半導体電極１０４ａ上に金属電極１０４ｂを形成して、アノード電極１０４とする。
次に、図８（Ｃ）に示すように、アノード層１０２側とは反対側となるシリコン基板１０１の他面に、カソード層１０３を形成する。
そして、図８（Ｄ）に示すように、カソード層１０３に、カソード電極１０５を形成して完成である。

【0047】

なお、本実施の形態では、図７（Ａ）に示すシリコン基板１１０の一面側にＰ型層１１１を形成して、同図（Ｂ）に示すトレンチ１０６を形成し、同図（Ｃ），（Ｄ）に示す絶縁膜１１３（絶縁膜１０７）を形成していたが、Ｐ型層１１１を形成する前に、トレンチ１０６と絶縁膜１１３とを形成し、その後に、Ｐ型層１１１を形成してもよい。

【0048】

以上のように製造される本発明の実施の形態２に係るＰＩＮダイオード２００は、シリコン基板１０１に、トレンチ１０６により絶縁膜１０７と第３電極として機能する半導体電極１０４ａを備えているため、非導通状態のときに、図５（Ｃ）に示すような電界分布となる。そのため、ＰＩＮダイオード２００は、高電圧化および低抵抗化を図ることができる。
次に、本発明の実施の形態２に係るＰＩＮダイオード２００の動作について、図面に基づいて説明する。
例えば、図６に示すアノード電極１０４とカソード電極１０５との間に、順方向電圧が印加された場合では、アノード層１０２から正孔がシリコン基板１０１に流れ込み、カソード層１０３から電子がシリコン基板１０１に流れ込む。

【0049】

この状態で、逆方向電圧に切り替わると、シリコン基板１０１からの少数キャリアである正孔が、アノード電極１０４の金属電極１０４ｂに引き寄せられ、シリコン基板１０１からアノード層１０２へ移動する。その際に、トレンチ１０６間の中央部分では、正孔の移動に阻害されるものがないため、最大ドリフト速度で求められる速さで移動する。
しかし、シリコン基板１０１と絶縁膜１０７との厚み方向Ｆ１に沿った界面では、アノード電極１０４への電圧の印加により、アノード電極１０４の半導体電極１０４ａの方向となる絶縁膜１０７側へ引き寄せられる。絶縁膜１０７とシリコン基板１０１との界面は、凹凸面Ｓ１となっているため、凹凸面Ｓ１の絶縁膜１０７による凹部１０７ａに、キャリアである正孔が入り込む。
正孔が凹部１０７ａに入り込むことで、絶縁膜１０７の凸部１０７ｂにより金属電極１０４ｂへの方向への移動が阻害される。

【0050】

正孔（キャリア）の移動が阻害されることで、正孔の移動速度（ドリフト速度）が低下するため、わずかに抵抗を持った状態が持続する。従って、ＰＩＮダイオード２００が通電状態から非導通状態に変化したときに、低ノイズ化を図ることができると共に、低スイッチング損失化が可能である。よって、実施の形態２に係るＰＩＮダイオード２００は、高性能化を図ることができる。

【0051】

（実施例）
ここで、実施の形態２に係るＰＩＮダイオード２００について、ＴＣＡＤによるシミュレーションを行って性能を検証した。
発明品としてのＰＩＮダイオードのシミュレーションモデルを図９に示す。図９に示すシミュレーションモデルでは、非トレンチ形状のものと比べて高いドーピング濃度を有するシリコン基板の厚みＴ１を５０μｍとした。また、トレンチからセル同士の中間点までの距離Ｌ１を２０μｍとした。また、トレンチの溝幅Ｗ１を２０μｍ、絶縁膜の厚みＴ３を７μｍ、電極（第２電極）の厚みＴ４を６μｍとした。また、シリコン基板に面した絶縁膜の凸部の繰り返し間隔Ｗ２を２μｍ、凸部の高さＨ（高さの差）を０．５μｍとした。また、カソードから絶縁膜の底面までのシリコン基板の厚みＴ２を１０μｍとした。

【0052】

なお、比較のために、シリコン基板で、トレンチおよびトレンチ内部に形成された絶縁膜と電極とを省略した従来のＰＩＮダイオード（縦型ＰＩＮダイオード）を、比較品として、シミュレーションした。
比較品のシリコン基板は、スイッチングの際にノイズが発生しない厚みとして８０μｍとした。

【0053】

シミュレーションの条件は、印加電圧を６００Ｖより大きく、順方向電流が１００Ａ、ジャンクション温度ＴｊをＲＴ、寄生インダクタンスＬｓを５０ｎＨとした。
シミュレーションの結果を、図１０に示す。図１０に示すグラフから、発明品は、比較品に対して逆回復損失が半減していることが判る。

【0054】

更に、図１１に示すように、発明品のチップサイズの面積は、順方向電圧が同じであれば、比較品より約２／３ほど縮小できることが判る。
次に、図１２に、シリコン基板の厚みが同じ場合におけるスイッチングの際のノイズを波形により示す。図１２（Ａ）から同図（Ｃ）は、通電状態から遮断状態に変化したときの電流および電圧の状態を示すグラフである。

【0055】

図１２（Ａ）では、図１０および図１１にて示した比較品（従来のＰＩＮダイオード）を比較品Ａとし、図１２（Ｂ）では、トレンチおよび絶縁膜を有しているが、絶縁膜とシリコン基板との界面に凹凸面が無いＰＩＮダイオードを比較品Ｂとして、シミュレーションを行った。
図１２（Ａ）に示す比較品Ａと、図１２（Ｂ）に示す比較品Ｂでは、シリコン基板に溜まったキャリアが、逆回復後にシリコン基板から急激に吐き出されるため、波打つような電圧がノイズとなって出現することがわかる。

【0056】

しかし、図９に示す発明品では、上述したように、絶縁膜とシリコン基板との界面にできた凹凸面によりキャリアが捕捉されるため、凹凸面にキャリアが滞留することで、逆回復後の移動に時間を要してしまう。従って、図１２（Ｃ）に示すように、発明品では、比較品Ａ，Ｂと比較して、逆回復後の電圧変動が抑えられることが判る。

【0057】

キャリアの移動時間について、図１３に示すように比較品Ａ，Ｂでは、逆回復後から４０ｎｓ経過すると徐々に正孔が拡散して密度が低くなっていることが判る。しかし、発明品では、逆回復後から４０ｎｓ以降、正孔の密度が徐々に低くなっているが、１００ｎｓ経過した後でも、シリコン基板に正孔の密度が高い領域が残っていることが判る。このことからも、発明品は、正孔の移動に時間を要していることが判る。従って、発明品は逆回復時の損失を抑えることができる。

【0058】

ここで、絶縁膜における凹凸面の高さの差と凸部の繰り返し間隔とによる比率と、ノイズ電圧との関係について、図１４に示す。
図１４では、高さの差（凸部の高さＨ）を凸部の繰り返し間隔Ｗ２で割った比率が、０．０５より大きいときに、急激にノイズ電圧の最大値が低下していることが判る。従って、高さの差を凸部の繰り返し間隔で割った比率が、０．０５より大きくなるようにすることが望ましい。

【0059】

また、絶縁膜における高さの差について、図１５に示すように、絶縁膜の凸部の頂部から凹部の底部までの深さが０．１μｍより深いときに、急激にノイズ電圧の最大値が低下していることが判る。従って、絶縁膜における高さの差は、０．１μｍより大きくなるようにすることが望ましい。

【0060】

（実施の形態２の第１変形例）
本発明の実施の形態２に係る半導体装置の第１変形例を図１６に基づいて説明する。なお、図１６においては、図１と同じ構成のものは同符号を付して説明を省略する。
図１６に示すように、ＰＩＮダイオード２００Ｘは、絶縁膜１１３とシリコン基板１０１との界面が凹凸面Ｓ２を成している。この凹凸面Ｓ２は、矩形状の突状部が連続的に深さ方向に沿って並んでいる。凹凸面Ｓ２は、凹凸面Ｓ１（図１参照）と同様に、絶縁膜１０７の凸部１０７ｃの頂部から凹部１０７ｄの底部までの深さが０．１μｍ以上であることが望ましい。
そうすることで、ＰＩＮダイオード２００（図６参照）と同様に、絶縁膜１０７とシリコン基板１０１との界面にできた凹凸面Ｓ２によりキャリア（正孔）が捕捉されるため、凹凸面Ｓ２にキャリアが滞留することで、逆回復後の移動に時間を要する。従って、ＰＩＮダイオード２００Ｘは、逆回復後の電圧変動を抑えられることが期待できる。

【0061】

（実施の形態２の第２変形例）
本発明の実施の形態２に係る半導体装置の第２変形例を図１７に基づいて説明する。なお、図１７においては、図１と同じ構成のものは同符号を付して説明を省略する。
図１７に示すように、ＰＩＮダイオード２００Ｙは、トレンチ１０６（絶縁膜１０７）の底面に接するようにＰ型層１０８が配置されていることで、高電界が掛かっても酸化膜による絶縁膜１０７が破壊される可能性が低減できる。
従って、ＰＩＮダイオード２００Ｙは、実施の形態２に係るＰＩＮダイオード２００での効果を得つつ、高耐圧を図ることができ、信頼性を高めることができる。

【0062】

（実施の形態３）
本発明の実施の形態３に係る半導体装置を、図面に基づいて説明する。なお、図１８においては、図６と同じ構成のものは同符号を付して説明を省略する。

【0063】

実施の形態３に係る半導体装置は、バイポーラ型の電力用半導体装置の一例であるＩＧＢＴである。
図１８に示すＩＧＢＴ３００は、キャリアが厚み方向Ｆ１に移動する半導体層の一例である低濃度Ｎ型層（Ｎベース層３０１）の表面側に選択的に形成され、広い間隔と狭い間隔を交互に有するトレンチ３０２，３０３と、トレンチ３０２，３０３の表面に形成されたゲート絶縁膜３０４，３０５と、ゲート絶縁膜３０４，３０５の内側に形成されたポリシリコンからなるゲート電極（制御電極）３０６，３０７と、狭い間隔を有する隣り合うトレンチ間に選択的に形成されたＰベース層（Ｐウエル層）３０８と、Ｐベース層３０８の表面に選択的に形成された高濃度のＮソース層３０９と、Ｐベース層３０８とＮソース層３０９の双方に接続する第一の主電極（エミッタ電極３１０）とを備えている。

【0064】

前記のＮソース層３０９と、Ｐベース層３０８と、Ｎベース層３０１の表面部にＭＯＳトランジスタ構造が形成され、広い間隔の隣り合うトレンチ間にトレンチと同程度の深さを有するＰ型層（電位が固定されないＰ型層３１１）が、エミッタ電極３１０と接続しない状態で、またはエミッタ電極３１０と高抵抗で接続された状態で形成されている。

【0065】

更に、ＩＧＢＴ３００は、Ｎベース層３０１の裏面側に一様に形成された、Ｎベース層３０１よりも不純物濃度の高いＮバッファ層３１２と、Ｎバッファ層３１２の表面に一様に形成された高濃度のＰ型層（Ｐエミッタ層３１３）と、Ｐエミッタ層３１３の表面に一様に形成された第２の主電極（コレクタ電極３１４）を備えている。

【0066】

このＩＧＢＴ３００には、実施の形態１，２と同様に、Ｎベース層３０１にトレンチ１０６が形成されている。トレンチ１０６はＮベース層３０１の厚み方向Ｆ１を深さ方向とする溝である。
トレンチ１０６の内面には、その全域を覆うように、絶縁膜１０７が形成されており、トレンチ１０６の開口縁部から延びて、ゲート絶縁膜３０４，３０５と接続されている。
絶縁膜１０７の内側と、絶縁膜１０７の開口部には、エミッタ電極３１０の一部となる半導体電極１０４ａが形成されている。また、エミッタ電極３１０が半導体電極１０４ａ上まで延びて、半導体電極１０４ａを覆っている。
また、トレンチ１０６と、Ｎベース層３０１との界面は、凹凸面Ｓ１をなしている。

【0067】

トレンチ１０６とＮベース層３０１との界面が凹凸面Ｓ１となっていることで、エミッタ電極３１０の方向へ少数キャリアである正孔が移動する際に、正孔はエミッタ電極３１０の半導体電極１０４ａの方向となる絶縁膜１０７側へ引き寄せられる。
絶縁膜１０７とＮベース層３０１との界面は、凹凸面Ｓ１となっているため、凹凸面Ｓ１の絶縁膜１０７による凹部１０７ａに正孔が入り込む。正孔が凹部１０７ａに入り込むことで、絶縁膜１０７の凸部１０７ｂにより金属電極１０４ｂへの方向への移動が阻害される。
従って、ＩＧＢＴ３００は、実施の形態１に係るＳＢＤ１００での効果を得つつ、通電状態から遮断状態に変化したときの低ノイズ化を図ることができ、低スイッチング損失化が可能である。

【0068】

（実施の形態４）
本発明の実施の形態４に係る半導体装置を図面に基づいて説明する。なお、図１９においては、図１８と同じ構成のものは同符号を付して説明を省略する。
実施の形態４に係る半導体装置は、ユニポーラ型の電力用半導体装置の一例であるパワーＭＯＳＦＥＴである。
図１９に示すＭＯＳＦＥＴ４００は、実施の形態３に係るＩＧＢＴ３００（図１８参照）と同様に、絶縁膜１０７と、Ｎベース層３０１との界面が、凹凸面Ｓ１をなしている。

【0069】

絶縁膜１０７とＮベース層３０１との界面が凹凸面Ｓ１をなすことにより、実施の形態１に係るＳＢＤと同様に、ＭＯＳＦＥＴ４００における電界分布は、Ｎベース層３０１の厚み方向（深さ方向）に向かって強度が一定となる方向に変化する。従って、絶縁膜とＮベース層との界面が凹凸面となっていないものと比較して、Ｎベース層３０１の厚みを薄くすることができる。
従って、ＭＯＳＦＥＴ４００は、簡素な構造でありながらも、高耐圧化と低抵抗化との両方を図ることができる。

【0070】

なお、本実施の形態１〜４では、図２０（Ａ）に示すようにトレンチ１０６を直線状の溝とすることができるが、図２０（Ｂ）に示すように開口側から見たときに、円形状の有底の穴が複数形成されたドット状のトレンチ１０９としてもよい。また、金属電極１０４ｂは金属電極の一例であるアルミ電極により形成され、半導体電極１０４ａは半導体電極の一例であるポリシリコン電極により形成されているが、第２電極は第１電極と同じ金属電極により形成されていてもよい。

【0071】

更に、本発明の実施１から４に係る半導体装置では、第３電極として機能する半導体電極１０４ａは、直接、第１電極として機能する金属電極１０４ｂと同極性となっていたが、第１電極と第３電極とは、電気的に接続されて同極性であればよいので、半導体電極１０４ａと金属電極１０４ｂとは半導体装置内では非導通でも、外部で接続されることで同極性とすることができる。

【0072】

例えば、図２１に示すＳＢＤ１００Ｘのように、第１電極として機能するアノード電極１０４Ｘ１は、第３電極として機能する半導体電極１０４Ｘ２と分離している。しかし、ＳＢＤ１００Ｘの外部で電気的に接続されることで、アノード電極１０４Ｘ１と半導体電極１０４Ｘ２とは同極性とすることができる。

【0073】

また、トレンチは、第１電極（金属電極１０４ｂ）側から形成されていたが、第３電極（半導体電極）にあっては、少数キャリアが誘引される第１電極と同極性であれば、第２電極（カソード電極１０５，コレクタ電極３１４）側から形成されていてもよい。

【0074】

更に、シリコン基板１０１とした半導体層は、シリコン以外に、化合物半導体、例えば、ＳｉＣやＧａＮなどとすることができる。

【産業上の利用可能性】

【0075】

本発明は、ユニポーラ型およびバイポーラ型の半導体装置に好適であり、特に、電力用半導体装置に最適である。

【符号の説明】

【0076】

１００，１００Ｘ ＳＢＤ（ショットキーバリアダイオード）
１００ａ，１００ｂ 従来のショットキーバリアダイオード
１０１，ＳＢ１，ＳＢ２ シリコン基板
１０２，Ａ１，Ａ２ アノード層
１０３，Ｃ１，Ｃ２ カソード層
１０４，１０４Ｘ１ アノード電極
１０４ｂ 金属電極
１０４ａ，１０４Ｘ２ 半導体電極
１０５ カソード電極
１０６ トレンチ
１０６ａ 側壁面
１０７ 絶縁膜
１０７ａ 凹部
１０７ｂ，１０７ｃ 凸部
１０８ Ｐ型層
１０９ トレンチ
１１０ シリコン基板
１１１ Ｐ型層
１１２ フォトレジスト
１１３ 絶縁膜
１１４ 溝
２００，２００Ｘ，２００Ｙ ＰＩＮダイオード
３００ ＩＧＢＴ
３０１ Ｎベース層
３０２，３０３ トレンチ
３０４，３０５ ゲート絶縁膜
３０６，３０７ ゲート電極
３０８ Ｐベース層
３０９ Ｎソース層
３１０ エミッタ電極
３１１ Ｐ型層
３１２ Ｎバッファ層
３１３ Ｐエミッタ層
３１４ コレクタ電極
４００ ＭＯＳＦＥＴ
Ｆ１ 厚み方向
Ｓ１，Ｓ２ 凹凸面
Ｌ１ 距離
Ｗ１ 溝幅
Ｗ２ 間隔
Ｔ１〜Ｔ４ 厚み
Ｈ 高さ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】