特許 6759275 ボンドパッド間のゲートフィンガを含むワイドバンドギャップ半導体デバイス

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6759275

(24)【登録日】2020年9月4日

(45)【発行日】2020年9月23日

(54)【発明の名称】ボンドパッド間のゲートフィンガを含むワイドバンドギャップ半導体デバイス

(51)【国際特許分類】

   H01L 29/78 20060101AFI20200910BHJP

   H01L 29/12 20060101ALI20200910BHJP

   H01L 29/06 20060101ALI20200910BHJP

   H01L 29/739 20060101ALI20200910BHJP

   H01L 21/822 20060101ALI20200910BHJP

   H01L 27/04 20060101ALI20200910BHJP

   H01L 21/8234 20060101ALI20200910BHJP

   H01L 27/06 20060101ALI20200910BHJP

   H01L 27/088 20060101ALI20200910BHJP

   H01L 21/60 20060101ALI20200910BHJP

   H01L 21/3205 20060101ALI20200910BHJP

   H01L 21/768 20060101ALI20200910BHJP

   H01L 23/522 20060101ALI20200910BHJP

【ＦＩ】

   H01L29/78 652Q

   H01L29/78 652T

   H01L29/78 652S

   H01L29/78 657G

   H01L29/78 652J

   H01L29/78 652P

   H01L29/06 301G

   H01L29/06 301V

   H01L29/78 655G

   H01L27/04 E

   H01L27/06 102A

   H01L27/088 E

   H01L27/04 P

   H01L27/088 C

   H01L21/60 301B

   H01L21/88 T

【請求項の数】25

【外国語出願】

【全頁数】14

(21)【出願番号】特願2018-92205(P2018-92205)

(22)【出願日】2018年5月11日

(65)【公開番号】特開2018-198316(P2018-198316A)

(43)【公開日】2018年12月13日

【審査請求日】2018年5月14日

(31)【優先権主張番号】10 2017 110 536.0

(32)【優先日】2017年5月15日

(33)【優先権主張国】DE

(73)【特許権者】

【識別番号】501209070

【氏名又は名称】インフィネオン テクノロジーズ アーゲー

【氏名又は名称原語表記】ＩＮＦＩＮＥＯＮ ＴＥＣＨＮＯＬＯＧＩＥＳ ＡＧ

(74)【代理人】

【識別番号】110002077

【氏名又は名称】園田・小林特許業務法人

(72)【発明者】

【氏名】ペーテルス， デトハルト

【審査官】 恩田 和彦

(56)【参考文献】

【文献】 特開２００７−２３４８５０（ＪＰ，Ａ）

【文献】 特表２０１３−５００６０４（ＪＰ，Ａ）

【文献】 特開２０００−１０１０７６（ＪＰ，Ａ）

【文献】 特開２００９−１４１００７（ＪＰ，Ａ）

【文献】 特開２００３−１０１０３９（ＪＰ，Ａ）

【文献】 特表２０１４−５３１７５２（ＪＰ，Ａ）

【文献】 特開２００３−０１７６９７（ＪＰ，Ａ）

【文献】 特開２０１２−１４６９９８（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２１／３２０５

Ｈ０１Ｌ ２１／６０

Ｈ０１Ｌ ２１／７６８

Ｈ０１Ｌ ２１／８２２

Ｈ０１Ｌ ２１／８２３４

Ｈ０１Ｌ ２３／５２２

Ｈ０１Ｌ ２７／０４

Ｈ０１Ｌ ２７／０６

Ｈ０１Ｌ ２７／０８８

Ｈ０１Ｌ ２９／０６

Ｈ０１Ｌ ２９／１２

Ｈ０１Ｌ ２９／７３９

(57)【特許請求の範囲】

【請求項1】

半導体デバイスであって、前記半導体デバイスは、
ワイドバンドギャップ半導体材料の半導体本体と、
前記半導体デバイスの第１の負荷端子に接続された複数の第１のボンド区域と、
前記第１のボンド区域の間に配置された第１のゲートフィンガであって、前記第１のゲートフィンガは第１の横方向に延び、第１のゲート線部分および第２のゲート線部分のうちの少なくとも一方から分岐する、第１のゲートフィンガと、
前記第１の横方向に延びる第２のゲートフィンガと、
を備え、
前記第１の横方向に沿った前記第１のゲートフィンガの第１の長さが、前記第１の横方向に沿った前記第２のゲートフィンガの第２の長さよりも大きく、前記第１の長さと前記第２の長さとの合計が、前記第１の横方向に沿った前記第１のゲート線部分と前記第２のゲート線部分との間の横方向距離以上であり、
前記第１の長さが前記第１のゲートフィンガの間の第１の横方向距離よりも大きく、前記第２の長さが前記第２のゲートフィンガの間の第２の横方向距離よりも小さい、半導体デバイス。

【請求項2】

前記第２の長さが前記第２のゲートフィンガの間の第２の横方向距離の６０％よりも小さい、請求項１に記載の半導体デバイス。

【請求項3】

半導体デバイスであって、前記半導体デバイスは、
ワイドバンドギャップ半導体材料の半導体本体と、
前記半導体デバイスの第１の負荷端子に接続された複数の第１のボンド区域と、
前記第１のボンド区域の間に配置された第１のゲートフィンガであって、前記第１のゲートフィンガは第１の横方向に延び、第１のゲート線部分および第２のゲート線部分のうちの少なくとも一方から分岐する、第１のゲートフィンガと、
前記第１の横方向に延びる第２のゲートフィンガと、
を備え、
前記第１の横方向に沿った前記第１のゲートフィンガの第１の長さが、前記第１の横方向に沿った前記第２のゲートフィンガの第２の長さよりも大きく、前記第１の長さと前記第２の長さとの合計が、前記第１の横方向に沿った前記第１のゲート線部分と前記第２のゲート線部分との間の横方向距離以上であり、
前記第２の長さが前記第２のゲートフィンガの間の第２の横方向距離の６０％よりも小さい、半導体デバイス。

【請求項4】

前記第１のゲートフィンガの間の第１の横方向距離が前記第２のゲートフィンガの間の第２の横方向距離に対応する、請求項１から３のいずれか一項に記載の半導体デバイス。

【請求項5】

前記第１の長さが０．２ｍｍ〜１０ｍｍであり、前記第１のゲートフィンガの間の第１の横方向距離が０．１ｍｍ〜１．５ｍｍである、請求項１〜４のいずれか一項に記載の半導体デバイス。

【請求項6】

前記第１のボンド区域が、連続したメタライゼーション区域のボンド区域区分を含み、前記ボンド区域区分は、前記連続したメタライゼーション区域の第１の相互接続区分によって合併されている、請求項１〜５のいずれか一項に記載の半導体デバイス。

【請求項7】

前記第１および第２のゲートフィンガ、前記第１および第２のゲート線部分、ならびに前記ボンド区域区分の各々が、単一かつ同一のパターニングされたメタライゼーション構造の対応する部分を含む、請求項６に記載の半導体デバイス。

【請求項8】

前記ワイドバンドギャップ半導体材料がＳｉＣである、請求項１〜７のいずれか一項に記載の半導体デバイス。

【請求項9】

第１のボンドワイヤをさらに備え、前記第１のボンドワイヤの各々の一方の端部は、前記第１のボンド区域のうちの対応するものに取り付けられており、前記第１のボンドワイヤは、前記第１の横方向と最大＋／−２０°のずれをもって角度付けられた第３の横方向に沿って延びる、請求項１〜８のいずれか一項に記載の半導体デバイス。

【請求項10】

第２の横方向に沿って延びるゲート構造をさらに備える、請求項１から９のいずれか一項に記載の半導体デバイス。

【請求項11】

前記ゲート構造のゲート電極が前記ゲート構造と前記第１または第２のゲートフィンガとの交差部において前記第１および第２のゲートフィンガに電気接続されている、請求項１０記載の半導体デバイス。

【請求項12】

前記第１のゲート線部分および前記第２のゲート線部分が、前記ゲート構造を含むトランジスタセル区域を少なくとも部分的に包囲する連続したゲート線の部分であり、前記連続したゲート線は第２のボンド区域に電気結合されている、請求項１０または１１に記載の半導体デバイス。

【請求項13】

前記連続したゲート線と前記第２のボンド区域との間に電気結合されたゲート抵抗をさらに備える、請求項１２に記載の半導体デバイス。

【請求項14】

前記ゲート抵抗の抵抗が２Ω〜３０Ωに及ぶ、請求項１３に記載の半導体デバイス。

【請求項15】

前記トランジスタセル区域を少なくとも部分的に包囲するソース線をさらに備え、前記ゲート線が前記トランジスタセル区域と前記ソース線との間に配置されている、請求項１２〜１４のいずれか一項に記載の半導体デバイス。

【請求項16】

前記ソース線および前記第１のボンド区域が、前記ゲート線の反対の端部の間の間隙を通って延びる相互接続部によって電気接続されている、請求項１５に記載の半導体デバイス。

【請求項17】

前記半導体本体内の縁部終端構造をさらに備え、前記縁部終端構造は前記トランジスタセル区域を少なくとも部分的に包囲し、前記ソース線に電気接続されている、請求項１５または１６に記載の半導体デバイス。

【請求項18】

前記縁部終端構造が接合終端拡張（ＪＴＥ）構造である、請求項１７に記載の半導体デバイス。

【請求項19】

前記ＪＴＥ構造が、互いに横方向に離間された第１の導電型の複数の半導体領域を含み、前記複数の半導体領域は、前記第１の導電型の半導体ウェル領域内に配置され、それによって包囲されており、前記複数の半導体領域の最大ドーピング濃度は前記半導体ウェル領域の最大ドーピング濃度よりも大きく、前記半導体ウェル領域は第２の導電型のドリフトゾーンに隣接する、請求項１８に記載の半導体デバイス。

【請求項20】

前記ゲート構造のゲート電極材料が、ドープされた多結晶シリコンおよび金属ケイ化物のうちの一方またはこれらの組み合わせである、請求項１０〜１９のいずれか一項に記載の半導体デバイス。

【請求項21】

前記半導体デバイスが、前記第１のボンド区域の各々について１Ａ〜６０Ａの範囲内の電流を導通するように構成されたパワー半導体電界効果トランジスタである、請求項１〜２０のいずれか一項に記載の半導体デバイス。

【請求項22】

前記半導体デバイスが、前記半導体本体の第１の面における第１の負荷端子および制御端子、ならびに前記半導体本体の第２の面における第２の負荷端子を備える垂直半導体トランジスタである、請求項１〜２１のいずれか一項に記載の半導体デバイス。

【請求項23】

請求項１〜２２のいずれか一項に記載の半導体デバイスを備える半導体モジュール。

【請求項24】

請求項１〜２２のいずれか一項に記載の前記半導体デバイスを複数個並列接続させた構成を含む半導体モジュール。

【請求項25】

前記半導体モジュールが、５０Ａ〜２０００Ａの範囲内の電流を導通するように構成されたパワー半導体モジュールである、請求項２３または２４に記載の半導体モジュール。

【発明の詳細な説明】

【背景技術】

【0001】

ワイドバンドギャップ半導体デバイスは、少なくとも２ｅＶまたは少なくとも３ｅＶのバンドギャップを有する半導体材料をベースとし、従来のシリコンベースの半導体デバイスと比べて、より低いオン状態抵抗およびより高い電流密度を可能にする。例えば、電界効果トランジスタ（ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ、ＦＥＴ）または絶縁ゲートバイポーラトランジスタ（ｉｎｓｕｌａｔｅｄ ｇａｔｅ ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ、ＩＧＢＴ）などのワイドバンドギャップ半導体デバイスにおいて高電流密度を高周波数でスイッチングする際には、非一様な電流分布によって生じ得、半導体デバイスの信頼性を劣化させ得る過剰な応力を回避するために、トランジスタセルアレイの活性区域にわたる一様な電流分布が望まれる。

【発明の概要】

【発明が解決しようとする課題】

【0002】

ワイドバンドギャップ半導体デバイスの活性区域にわたる負荷電流分布の均一性を増大させることが望まれる。

【課題を解決するための手段】

【0003】

本開示は、ワイドバンドギャップ半導体材料の半導体本体を備える半導体デバイスに関する。複数の第１のボンド区域が半導体デバイスの第１の負荷端子に電気接続されている。第１のゲートフィンガが第１のボンド区域の間に配置されている。第１のゲートフィンガは第１の横方向に延び、第１のゲート線部分および第２のゲート線部分のうちの少なくとも一方から分岐する。第２のゲートフィンガが第１の横方向に延びる。第１の横方向に沿った第１のゲートフィンガのうちの任意のものの第１の長さは、第１の横方向に沿った第２のゲートフィンガのうちの任意のものの第２の長さよりも大きい。第１の長さと第２の長さとの合計は、第１の横方向に沿った第１のゲート線部分と第２のゲート線部分との間の横方向距離以上である。

【0004】

当業者は、以下の詳細な説明を読み、添付の図面を見れば、追加の特徴および利点を認識するであろう。

【0005】

添付の図面は、本発明のさらなる理解を提供するために含まれ、本明細書に組み込まれ、その一部を構成する。図面は実施形態を例示し、明細書と共に、本発明の原理を説明する役割を果たす。本発明の他の実施形態および意図される利点は、以下の発明を実施するための形態を参照することによって、より深く理解されるようになるため、容易に認識されるであろう。

【図面の簡単な説明】

【0006】

【図1A】図１Ａは、ボンドパッドの間のゲートフィンガを含むワイドバンドギャップ半導体デバイスを示すための概略平面図である。

【図1B】図１Ｂは、ボンドパッドの間のゲートフィンガを含むワイドバンドギャップ半導体デバイスを示すための概略平面図である。

【図2】図２は、ボンドパッドの間のゲートフィンガを含むワイドバンドギャップ半導体デバイスを示すための概略平面図である。

【図3】図３は、ストライプ状トレンチゲート構造を示す図２の線Ａ−Ａに沿った概略断面図の一例である。

【図4】図４は、ゲート線とゲートボンド区域との間の電気接続を示す図２の線Ｂ−Ｂに沿った概略断面図の一例である。

【図5】図５は、ソース線に電気接続された縁部終端構造を示す図２の線Ｃ−Ｃに沿った概略断面図の一例である。

【図6】図６は、ボンドワイヤリングパターンを示すための概略平面図の一例である。

【図7】図７は、ワイドバンドギャップ半導体デバイスを含む半導体モジュールを示すための概略平面図の一例である。

【発明を実施するための形態】

【0007】

以下の発明を実施するための形態では、本明細書の一部をなし、本開示が実施され得る特定の実施形態が例として示される添付の図面を参照する。本発明の範囲から逸脱することなく、他の実施形態が利用されてもよく、構造的変更または論理的変更が行われてもよいことを理解されたい。例えば、一実施形態のために図示または説明されている特徴は、なおさらなる実施形態を生み出すために、他の実施形態上で用いるか、またはそれらと併せて用いることができる。本開示はこのような変更および変形を含むことが意図されている。例は特定の文言を用いて説明されるが、その文言は添付の請求項の範囲を限定するものと解釈すべきでない。図面は原寸に比例しておらず、単に図解を目的とするものにすぎない。明確にするために、同じ要素は、別途説明のない限り、異なる図面において、対応する参照記号によって指定されている。

【0008】

用語「〜を有する（ｈａｖｉｎｇ）」、「〜を包含する（ｃｏｎｔａｉｎｉｎｇ）」、「〜を含む（ｉｎｃｌｕｄｉｎｇ）」、「〜を備える（ｃｏｍｐｒｉｓｉｎｇ）」および同様のものはオープンなものであり、用語は、述べられている構造、要素または特徴の存在を指示するが、追加の要素または特徴の存在を除外しない。冠詞「ａ」、「ａｎ」および「ｔｈｅ」は、文脈が別途明確に指示しない限り、複数形も単数形も含むことが意図される。

【0009】

用語「電気接続される（ｅｌｅｃｔｒｉｃａｌｌｙ ｃｏｎｎｅｃｔｅｄ）」は、電気接続された要素の間の永久的な低オーミック接続、例えば、当該要素の間の直接的接触、または金属および／または高濃度にドープされた半導体を介した低オーミック接続を記述する。用語「電気結合される（ｅｌｅｃｔｒｉｃａｌｌｙ ｃｏｕｐｌｅｄ）」は、信号伝送のために適合された１つ以上の介在要素、例えば、第１の状態における低オーミック接続、および第２の状態における高オーミック電気減結合を一時的に提供する要素が、電気結合された要素の間に存在してもよいことを含む。

【0010】

用語「水平（ｈｏｒｉｚｏｎｔａｌ）」は、本明細書において使用される時、半導体基板または本体の第１の表面または主表面と実質的に平行な向きを記述することを意図する。これは、例えば、ウェハまたはダイの表面であることができる。

【0011】

用語「鉛直（ｖｅｒｔｉｃａｌ）」は、本明細書において使用される時、第１の表面と垂直に、すなわち、半導体基板または本体の第１の表面の法線方向と平行に実質的に配置される向きを記述することを意図する。

【0012】

本明細書では、半導体基板または半導体本体の第２の表面は、下面または裏側面によって形成されると見なされ、それに対して、第１の表面は、半導体基板の上面、前面または主表面によって形成されると見なされる。したがって、用語「〜の上方（ａｂｏｖｅ）」および「〜の下方（ｂｅｌｏｗ）」は、本明細書において使用される時、他方に対する構造特徴の相対ロケーションを記述する。

【0013】

本明細書では、ｐ型にドープされたものは第１の導電型と呼ばれ、その一方で、ｎ型にドープされたものは第２の導電型と呼ばれる。代替的に、半導体デバイスは、第１の導電型がｎ型にドープされたものとなることができ、第２の導電型がｐ型にドープされたものとなることができるよう、反対のドーピング関係を有するように形成され得る。

【0014】

図１Ａおよび図１Ｂは、ボンドパッドの間のゲートフィンガを含むワイドバンドギャップ半導体デバイス１０００を示すための概略平面図である。

【0015】

半導体デバイス１０００はワイドバンドギャップ半導体材料の半導体本体を備える。複数の第１のボンド区域１０２が、半導体デバイスの第１の負荷端子、例えば、ＦＥＴのソース端子またはＩＧＢＴのエミッタ端子に電気接続されている。いくつかの実施形態では、第１のボンド区域１０２は第１の負荷端子のコンタクトメタライゼーションの一部を構成し、例えば、不活性化層内の開口部によって各々画定されていてもよい。第１のゲートフィンガ１０４が第１のボンド区域１０２の間に配置されている。第１のゲートフィンガ１０４は第１の横方向ｘ１に延び、第１のゲート線部分１０６および第２のゲート線部分１０８のうちの少なくとも一方から分岐する。第２のゲートフィンガ１１０が第１の横方向ｘ１に延びる。第１の横方向ｘ１に沿った第１のゲートフィンガ１０４のうちの任意のものの第１の長さｌ１は、第１の横方向ｘ１に沿った第２のゲートフィンガ１１０のうちの任意のものの第２の長さｌ２よりも大きい。第１の長さｌ１と第２の長さｌ２との合計は、第１の横方向ｘ１に沿った第１のゲート線部分１０６と第２のゲート線部分１０８との間の横方向距離ｄ以上である。第１および第２のゲート線部分はゲート線またはいわゆるゲートランナの一部であってもよく、ゲート線またはゲートランナは、例えば、ゲートボンド区域に電気結合されていてもよい。

【0016】

図１Ａおよび図１Ｂに示されるように、第１のゲートフィンガ１０４の各々は第１のボンド区域１０２の長手方向と平行に延びていてもよい。長手方向は、任意の横方向に沿った第１のボンド区域１０２の最大延長の方向である。図１Ａおよび図１Ｂに示される実施形態では、長手方向は第１の横方向ｘ１と一致している。実施形態によっては、長手方向に沿った第１のボンド区域１０２の長さは０．２ｍｍ〜１０ｍｍに及び得る。１つ以上の実施形態では、第１のゲートフィンガ１０４は、第１のゲート線部分１０６から、または第２のゲート線部分１０８から、第１のボンド区域１０２の長手方向に沿って、第１のボンド区域１０２のうちの隣り合う２つの間の間隙を通り、第１のボンド区域１０２の横方向端部Ｅまで、またはその向こう側まで延び得る。

【0017】

図１Ａおよび図１Ｂに示される実施形態では、第１のゲートフィンガ１０４および第１のボンド区域１０２が第２の横方向ｘ２に沿って交互に配置されている。第２の横方向ｘ２は第１の横方向ｘ１と垂直であってもよい。図１Ａに示される実施形態では、第１のゲートフィンガ１０４は第１のゲート線部分１０６から分岐する。図１Ｂに示される実施形態では、第１のゲートフィンガ１０４は、第１のゲート線部分１０６から、および第２のゲート線部分１０８から分岐する。

【0018】

実施形態によっては、第１のゲートフィンガ１０４のうちの隣り合う２つの間の横方向距離、例えば、図１Ａに示されるとおりの横方向距離ｄ１は、第１のゲートフィンガ１０４の間で一定であってもよい。

【0019】

第１のゲートフィンガ１０４と同様に、また、第２のゲートフィンガ１１０も第１のゲート線部分１０６および／または第２のゲート線部分１０８から分岐し得る。いくつかの実施形態では、第２のゲートフィンガ１１０のうちの隣り合う２つの間の横方向距離、例えば、図１Ａに示されるとおりの横方向距離ｄ２は、第２のゲートフィンガ１１０のうちの複数または全ての間で等しくてもよい。１つ以上の実施形態では、第１の距離ｄ１は第２の距離ｄ２に対応してもよい。これは、第１のボンド区域１０２からワイドバンドギャップ半導体デバイス１０００のゲート電極へ伝搬するゲート信号の同様または等しいゲート信号通過時間という点で有利になり得る。ゲートパッドとゲート電極との間のゲートフィンガおよびゲート線の抵抗によって生じる信号遅延は、ゲートフィンガと、ゲートフィンガまでの最大距離を有するゲート電極における位置との間のゲート電極の抵抗と比べて、通例無視できるため、ｄ１をｄ２と等しく、またはそれと同様に設定することは、ゲート電極が第２の方向ｘ２に沿って延びる場合には、ゲート電極が第１のゲートフィンガ１０４によって駆動されるか、または第２のゲートフィンガ１１０によって駆動されるかにかかわらず、ゲートフィンガと、ゲート電極に沿った任意の位置との間の最大距離をｄ１の半分に設定することを可能にする。

【0020】

いくつかの実施形態では、第１および第２のゲートフィンガ１０４、１１０に加えて、例えば、規則的なゲートフィンガコンタクトアレイの一部となることができない隅部領域またはその周りに位置するトランジスタセル区域の部分内のゲート電極を電気接続するために、さらなるゲートフィンガが第１または第２のゲート線部分１０６、１０８から分岐してもよい。

【0021】

１つ以上の実施形態では、第１のボンド区域１０２は、連続したメタライゼーション区域の第１のボンド区域区分１１２を含み、第１のボンド区域区分１１２は、連続したメタライゼーション区域の第１の相互接続区分１１４によって合併されている。連続したメタライゼーション区域は、例えば、１つ以上のメタライゼーションレベル内に形成され得る１つ以上のメタライゼーション層の、リソグラフィによるパターニングによって形成され得る。いくつかの実施形態では、第１のゲートフィンガ１０４の各々は第２の横方向ｘ２に沿って第２のゲートフィンガ１１０の各々に対してオフセットしており、これにより、第１のボンド区域区分１１２と第１の相互接続区分１１４との間の方向コンタクトを提供する。

【0022】

図１Ａに示される実施形態では、長さｌ１は第１のゲートフィンガ１０４の間で一定である。同様に、長さｌ２は、図１Ａに示される第２のゲートフィンガ１１０の間で一定である。１つ以上の他の実施形態では、第１のゲートフィンガ１０４の一部または全ての長さは互いに異なってもよく、第１のゲートフィンガ１０４の一部または全ての長さはまた、第１のゲートフィンガ１０４のうちの任意のものの第１の長さｌ１が第２のゲートフィンガ１１０のうちの任意のものの第２の長さｌ２よりも大きいという条件で、互いに異なってもよい。

【0023】

１つ以上の実施形態では、第１の長さｌ１は０．２ｍｍ〜１０ｍｍであり、第１のゲートフィンガの間の第１の横方向距離ｄ１は０．１ｍｍ〜１．５ｍｍである。

【0024】

１つ以上の実施形態では、第１の長さｌ１は、第１のゲートフィンガ１０４のうちの隣り合う２つの間の第１の横方向距離ｄ１よりも大きく、第２の長さｌ２は第２のゲートフィンガ１１０の間の第２の横方向距離ｄ２よりも小さい。いくつかの実施形態、例えば、図１Ａに示される実施形態では、第２の長さｌ２は第２のゲートフィンガ１１０の間の第２の横方向距離ｄ２の６０％よりも小さい。これは、第１の相互接続区分１１４が、第１のボンド区域区分１１２から、ワイドバンドギャップ半導体デバイス１０００の第１の負荷領域、例えば、第１の相互接続区分１１４の下方に位置し、コンタクトプラグによって第１の相互接続区分１１４に電気接続され得るソース領域までの低オーミック電気接続を提供することを可能にし得る。

【0025】

１つ以上の実施形態では、半導体デバイス１０００は、並行ストライプの形状で延び得るゲート構造を含む。ゲート構造は、第１の横方向ｘ１と垂直な第２の横方向ｘ２に沿って延びてもよい。ゲート構造はまた、第２の横方向ｘ２と異なる別の横方向に沿って延びてもよい。１つ以上の実施形態では、ゲート構造は、ゲート誘電体によってワイドバンドギャップ半導体本体の周囲部分から電気絶縁されたトレンチ内のゲート電極を含むトレンチゲート構造である。一部の他の実施形態では、ゲート構造は、半導体本体の表面上に配置されており、ゲート誘電体によってワイドバンドギャップ半導体本体の周囲部分から電気絶縁されている平坦ゲート電極を含む平坦ゲート構造である。１つ以上の実施形態では、ゲート構造のゲート電極材料は、ドープされた多結晶シリコンおよび金属ケイ化物のうちの一方またはこれらの組み合わせである。

【0026】

半導体デバイス１０００は、２．０ｅＶ以上のバンドギャップを有するワイドバンドギャップ半導体材料の半導体本体をベースとする。ワイドバンドギャップ半導体材料は六方晶格子を有してもよく、例として、炭化ケイ素（ＳｉＣ）または窒化ガリウム（ＧａＮ）であってもよい。例えば、半導体材料は、２Ｈ−ＳｉＣ（２ＨポリタイプのＳｉＣ）、６Ｈ−ＳＩＣ、または１５Ｒ−ＳｉＣである。別の実施形態によれば、半導体材料は４Ｈポリタイプの炭化ケイ素（４Ｈ−ＳｉＣ）である。ＳｉＣおよびＧａＮ以外のワイドバンドギャップ半導体材料も、大電流密度における動作を必要とする半導体デバイスを実現するために代替的に用いられ得る。

【0027】

１つ以上の実施形態では、第１および第２のゲートフィンガ１０４、１１０、第１および第２のゲート線部分１０６、１０８、第１のボンド区域区分１１２、ならびに第１の相互接続区分１１４の各々は、単一かつ同一のパターニングされたメタライゼーション構造の部分である。

【0028】

いくつかの実施形態では、例えば、図１Ａ、図１Ｂに示される実施形態では、半導体デバイス１０００はソース線１１６をさらに備え、第１のゲート線部分１０６はソース線１１６とトランジスタセル区域１１８との間に配置されており、第２のゲート線部分１０８はソース線１１６とトランジスタセル区域１１８との間に配置されている。第１および第２のゲート線部分１０６、１０８、第１のボンド区域区分１１２、ならびに第１の相互接続区分１１４と同様に、また、ソース線１１６も単一かつ同一のパターニングされたメタライゼーション構造の一部であり得る。ソース線１１６は、例えば、トランジスタセル区域１１８の外側にあり、この区域を完全に、または部分的に包囲する区域内にある半導体本体内の縁部終端構造を電気接続するという点で有利になり得る。

【0029】

図２の概略平面図を参照すると、ソース線１１６および第１のボンド区域１０２が、ゲート線１２２の反対の端部Ｅ１、Ｅ２の間の間隙を通って延びる第２の相互接続部１２０によって電気接続されている。第１のゲート線部分１０６および第２のゲート線部分１０８は、トランジスタセル区域を少なくとも部分的に包囲するゲート線１２２の一体部分であり、ゲート線１２２は第２のボンド区域区分１２５を含む第２のボンド区域１２４に電気結合されている。第２のボンド区域１２４は、例えば、ゲートボンド区域であってもよい。

【0030】

１つ以上の実施形態では、例えば、図２に示される実施形態では、ゲート抵抗１２６がゲート線１２２と第２のボンド区域１２４との間に電気結合されている。いくつかの実施形態では、ゲート抵抗１２６の抵抗は２Ω〜３０Ωに及ぶ。ゲート抵抗１２６の抵抗は、例えば、ゲート信号遅延を設定することを可能にし得る。ゲート線１２２およびゲート抵抗１２６は測定区域１２８を通じて電気接続されていてもよい。測定区域１２８は、第１および第２のボンド区域１０２、１２４と同様の構造を有し得、第１および第２のボンド区域１０２、１２４とサイズに関して異なり得る。例として、測定区域１２８のサイズは、ワイヤボンディングのためには小さすぎるが、試験組立体のコンタクト針によって接触されるためには十分大きくてもよい。

【0031】

第１および第２のゲートフィンガ１０４、１１０に加えて、半導体デバイス１０００は、活性トランジスタセル区域の隅部区域内におけるトランジスタセルのゲート電極を電気接続するための第３のゲートフィンガ１３０をさらに含む。これらの隅部区域は、例えば、第２のボンド区域１２４の配置のゆえに、第１および第２のゲートフィンガ１０４、１１０によって形成された規則的なコンタクトパターンの外側にある。

【0032】

図３は、ゲート構造の延長方向である図２の線Ａ−Ａに沿った例示的な断面図を示す。例示的な断面図は、第２の横方向ｘ２に沿って延びるトレンチ内のゲート電極１３２およびゲート誘電体１３４を含むトレンチゲート構造を示す。ｐ^＋ドープ遮蔽構造１３６がトレンチ構造の底部側においてゲート誘電体１３４に隣接している。遮蔽構造１３６は、例えば、トレンチ隅部における、ゲート誘電体１３４内の電界強度を抑制することによって、遮断条件下における半導体デバイス１０００の所望の信頼性を達成することを可能にし得る。半導体デバイス１０００は、ｎ⁻ドープドリフトゾーン１３８を含む垂直ＦＥＴであってもよい。ｎ⁻ドープドリフトゾーン１３８は半導体本体の第２の面において第２の負荷端子Ｌ２に電気結合されていてもよい。

【0033】

ゲート構造のゲート電極１３２はゲート構造と第１のゲートフィンガ１０４との交差部において第１のゲートフィンガ１０４に電気接続されている。絶縁構造１４０が、例えば、第１のゲートフィンガ１０４と第１のボンド区域区分１１２との間、および第１のボンド区域区分１１２と半導体本体との間の電気絶縁を提供する。絶縁構造１４０は、１つまたは複数の絶縁材料、例えば、酸化物および／または窒化物を含み得る。不動態化構造１４２が、絶縁構造１４０上、および第１のボンド区域区分１１２上に配置されている。不動態化構造１４２は、１つまたは複数の不動態化材料、例えば、イミド、窒化物、および酸化物を含み得る。不動態化構造１４２内の開口部が、例えば、ワイヤボンディングによって、チップコンタクトを提供するために第１のボンド区域区分１１２を露出させ、第１のボンド区域１０２を画定する。

【0034】

図４に、図２の第２のボンド区域１２４における線Ｂ−Ｂに沿った例示的な断面図が示されている。ゲート抵抗１２６は、ドープされた半導体材料によって、例えば、ドープされた多結晶シリコンによって形成され得る。ｐドープ本体構造１３７がソース線１１６および第１の相互接続区分１１４に電気接続されている。ｐドープ本体構造１３７は、図３に示されるｐ^＋ドープ遮蔽構造１３６を含み得る。図５に、図２の半導体本体の縁部における線Ｃ−Ｃに沿った例示的な断面図が示されている。半導体デバイス１０００は半導体本体内の縁部終端構造１４３をさらに備える。縁部終端構造１４３は、例えば、図２に示されるゲート線と同様に、トランジスタセル区域を少なくとも部分的に包囲し、ｐドープ本体構造１３７を介してソース線１１６に電気接続されている。

【0035】

１つ以上の実施形態では、例えば、図５に示される実施形態では、縁部終端構造１４３は接合終端拡張（ｊｕｎｃｔｉｏｎ ｔｅｒｍｉｎａｔｉｏｎ ｅｘｔｅｎｓｉｏｎ、ＪＴＥ）構造である。ＪＴＥ構造は、互いに横方向に離間された複数のｐドープ半導体領域１４６を含む。複数のｐドープ半導体領域１４６はｐ⁻ドープ半導体ウェル領域１４４内に配置され、それによって包囲されている。ｐドープ半導体領域１４６の最大ドーピング濃度はｐ⁻ドープ半導体ウェル領域１４４の最大ドーピング濃度よりも大きい。

【0036】

１つ以上の実施形態、例えば、図１Ａ〜図５に示される実施形態では、半導体デバイス１０００は、第１のボンド区域１０２の各々について１Ａ〜６０Ａの範囲内の電流を導通するように構成されたパワー半導体電界効果トランジスタ（パワーＦＥＴ）またはパワー絶縁ゲートバイポーラトランジスタ（パワーＩＧＢＴ）である。いくつかの実施形態では、半導体デバイスは、例えば、２Ａ／ｍｍ^２〜２０Ａ／ｍｍ^２の範囲内の電流密度で動作するように構成されている。それゆえ、第１のボンド区域１０２の数を合計することによって、最大定格電流が決定され、半導体デバイス１０００のデータシート内で指定され得る。１つ以上の実施形態、例えば、図１Ａ〜図５に示される実施形態では、半導体デバイス１０００は、半導体本体の第１の面における第１の負荷端子および制御端子、ならびに半導体本体の第２の面における第２の負荷端子を備える垂直半導体トランジスタである。

【0037】

図６の概略平面図では、半導体デバイス１０００は第１のボンドワイヤ１５０をさらに含み得、第１のボンドワイヤ１５０の各々の一方の端部は、第１のボンド区域１０２のうちの対応するものに取り付けられている。第１のボンドワイヤ１５０は、第１の横方向ｘ１と最大＋／−２０°のずれをもって角度付けられた第３の横方向ｘ３に沿って延びる。したがって、以上において第１のボンド区域１０２に関して説明された詳細が当てはまる。図６の例示的な図では、第１の横方向ｘ１は第３の横方向ｘ３と一致する。しかし、第１のボンドワイヤ１５０の延長方向は、図６において点線によって示される＋／−２０°の角度範囲内にあり得る。第１のボンドワイヤ１５０は、例えば、リードフレームの第１の負荷導体レール１５２にさらに取り付けられていてもよい。

【0038】

第２のボンドワイヤ１５４が第２のボンド区域１２４に取り付けられており、リードフレームのゲートコンタクト区域１５６にさらに取り付けられている。第３のボンドワイヤ１５８が第１のボンド区域１０２のうちの１つに取り付けられており、補助コンタクト区域１５９にさらに取り付けられている。

【0039】

１つ以上の実施形態では、半導体モジュールが、上述の実施形態のうちの任意のものを参照して説明された半導体デバイス１０００を備える。半導体モジュールは、例えば、並列に接続された複数の半導体デバイス１０００を含み得る。半導体モジュールは半導体デバイス１０００以外のさらなる半導体デバイスを含み得る。

【0040】

１つ以上の実施形態では、半導体モジュールは、５０Ａ〜２０００Ａの範囲内の電流を導通するように構成されたパワー半導体モジュールである。

【0041】

図７の概略平面図は、並列に接続された半導体デバイス１０００を少なくとも３つ含む半導体モジュール２０００の一部分を示す。３つの半導体デバイス１０００の第１のボンドワイヤ１５０は第１の負荷導体レール１５２に取り付けられている。３つの半導体デバイス１０００の第２のボンドワイヤ１５４はゲート導体レール１５６０に取り付けられている。半導体デバイス１００の第２の負荷端子コンタクトが、半導体本体の第２の面を介して、例えば、半導体本体の後面を介して、第２の負荷導体レール１６０に取り付けられていてもよい。第１の負荷導体レール１５２は半導体モジュール２０００の外部の第１の負荷コネクタＬＣ１に電気接続されていてもよい。第２の負荷導体レール１６０は半導体モジュール２０００の外部の第２の負荷コネクタＬＣ２に電気接続されていてもよい。ゲート導体レール１５６０は半導体モジュール２０００の外部のゲート負荷コネクタＣＣ１に電気接続されていてもよい。

【0042】

上述の実施形態は、ワイドバンドギャップ半導体デバイスの活性区域にわたる負荷電流分布の均一性の増大を可能にする。

【0043】

本明細書においては、特定の実施形態が図示され、説明されているが、種々の代替および／または同等の実装形態が、本発明の範囲から逸脱することなく、図示され、説明されている特定の実施形態と置き換えられ得ることが当業者によって理解されるであろう。本出願は、本明細書において説明されている特定の実施形態の任意の適応例または変形例を包括することを意図されている。したがって、本発明は請求項およびそれらの均等物によってのみ限定されることが意図されている。

【符号の説明】

【0044】

１０２ 第１のボンド区域
１０４ 第１のゲートフィンガ
１０６ 第１のゲート線部分
１０８ 第２のゲート線部分
１１０ 第２のゲートフィンガ
１１２ 第１のボンド区域区分
１１４ 第１の相互接続区分
１１６ ソース線
１１８ トランジスタセル区域
１２０ 第２の相互接続部
１２２ ゲート線
１２４ 第２のボンド区域
１２５ 第２のボンド区域区分
１２６ ゲート抵抗
１２８ 測定区域
１３０ 第３のゲートフィンガ
１３２ ゲート電極
１３４ ゲート誘電体
１３６ ｐ^＋ドープ遮蔽構造
１３７ ｐドープ本体構造
１３８ ｎ⁻ドープドリフトゾーン
１４０ 絶縁構造
１４２ 不動態化構造
１４３ 縁部終端構造
１４４ ｐ⁻ドープ半導体ウェル領域
１４６ ｐドープ半導体領域
１５０ 第１のボンドワイヤ
１５２ 第１の負荷導体レール
１５４ 第２のボンドワイヤ
１５６ ゲートコンタクト区域
１５８ 第３のボンドワイヤ
１５９ 補助コンタクト区域
１６０ 第２の負荷導体レール
１０００ 半導体デバイス
１５６０ ゲート導体レール
２０００ 半導体モジュール

【図1A】

【図1B】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】