特許 6788401 コンパレータ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6788401

(24)【登録日】2020年11月4日

(45)【発行日】2020年11月25日

(54)【発明の名称】コンパレータ

(51)【国際特許分類】

   H03K 5/08 20060101AFI20201116BHJP

   H03F 3/45 20060101ALI20201116BHJP

【ＦＩ】

   H03K5/08 H

   H03F3/45 110

【請求項の数】2

【全頁数】16

(21)【出願番号】特願2016-136636(P2016-136636)

(22)【出願日】2016年7月11日

(65)【公開番号】特開2018-11103(P2018-11103A)

(43)【公開日】2018年1月18日

【審査請求日】2019年6月10日

(73)【特許権者】

【識別番号】000191238

【氏名又は名称】新日本無線株式会社

(74)【代理人】

【識別番号】100099818

【弁理士】

【氏名又は名称】安孫子 勉

(72)【発明者】

【氏名】小川 正訓

【審査官】 及川 尚人

(56)【参考文献】

【文献】 特開２０１１−２３９１０３（ＪＰ，Ａ）

【文献】 特開平０９−３２１５８６（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１０／０２８９５８０（ＵＳ，Ａ１）

【文献】 特開２０１１−０７７７１７（ＪＰ，Ａ）

【文献】 特開２００５−３５４２６６（ＪＰ，Ａ）

【文献】 特開２０１１−２２３１３０（ＪＰ，Ａ）

【文献】 特開２００４−１５３７１３（ＪＰ，Ａ）

【文献】 米国特許第４５５５６７３（ＵＳ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｋ ５／０８

Ｈ０３Ｆ ３／４５

(57)【特許請求の範囲】

【請求項1】

第１及び第２のＭＯＳトランジスタを用いてなる第１の差動対と、第３及び第４のＭＯＳトランジスタを用いてなる第２の差動対とによって構成される入力段と、前記第１の差動対の差動出力を出力可能とするフォールデットカスコード回路と、前記フォールデットカスコード回路の出力段と接続されて出力信号を出力する出力回路とを具備し、
前記フォールデットカスコード回路の出力段は、ＰチャンネルＭＯＳトランジスタを用いた第６のＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタを用いた第８のＭＯＳトランジスタとが正電源電圧と負電源電圧との間に、前記第６のＭＯＳトランジスタが前記正電源電圧側に位置するように直列接続されてなり、
前記フォールデットカスコード回路の出力段を構成すると共に前記出力回路の入力段と接続され、前記出力回路がＬｏｗ出力状態の場合に、ゲート・ソース間の電位が上昇する前記第６のＭＯＳトランジスタに対して、当該第６のＭＯＳトランジスタに流れる電流を分流する分流用ＭＯＳトランジスタが設けられ、
前記分流用ＭＯＳトランジスタは、前記フォールデットカスコード回路の前記第６のＭＯＳトランジスタに流れる電流を負電源電圧側に流入せしめ得るように、前記フォールデットカスコード回路の出力段と前記出力回路の入力段との相互の接続点と前記負電源電圧との間に、直列接続されて設けられてなるコンパレータにおいて、
前記分流用ＭＯＳトランジスタの前記負電源電圧側の一端と前記負電源電圧側との間に抵抗器が設けられ、当該抵抗器に前記第２の差動対を構成する抵抗器が用いられ、前記フォールデットカスコード回路の出力段と前記出力回路の入力段との相互の接続点と前記負電源電圧との間に前記分流用ＭＯＳトランジスタが前記抵抗器を介して直列接続されて設けられ、
前記第３及び第４のＭＯＳトランジスタは、ＰチャンネルＭＯＳトランジスタであって、前記第３及び第４のＭＯＳトランジスタのソースは相互に接続され、その接続点と前記正電源電圧との間に、第１の定電流源が設けられ、前記第３のＭＯＳトランジスタのドレインは第３の抵抗器を介して、前記第４のＭＯＳトランジスタは第４の抵抗器を介して、それぞれ前記負電源電圧が印加され、前記第３のＭＯＳトランジスタのゲートは、ＮチャンネルＭＯＳトランジスタを用いた前記第１のＭＯＳトランジスタのゲートに、前記第４のＭＯＳトランジスタのゲートはＮチャンネルＭＯＳトランジスタを用いた前記第２のＭＯＳトランジスタのゲートに、それぞれ接続される一方、
前記フォールデットカスコード回路は、前記第６及び第８のＭＯＳトランジスタに加えて、ＰチャンネルＭＯＳトランジスタを用いた第５のＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタを用いた第７のＭＯＳトランジスタとを有し、前記第５及び第６のＭＯＳトランジスタは、ゲートが相互に接続される一方、前記第５のＭＯＳトランジスタのソースは、前記第１のＭＯＳトランジスタのドレインに、前記第６のＭＯＳトランジスタのソースは、前記第２のＭＯＳトランジスタのドレインに、それぞれ接続され、
前記第７及び第８のＭＯＳトランジスタは、各々のゲートと前記第７のＭＯＳトランジスタのドレインとが相互に接続されると共に、前記第５のＭＯＳトランジスタのドレインに接続され、前記第５のＭＯＳトランジスタのドレイン及び前記第７のＭＯＳトランジスタのドレインは分流用ＭＯＳトランジスタのゲートに接続され、
前記第８のＭＯＳトランジスタのドレインは、前記第６のＭＯＳトランジスタのドレインに接続され、
前記第７のＭＯＳトランジスタのソースは、前記第３のＭＯＳトランジスタのドレインに、前記第８のトランジスタのソースは、前記第４のＭＯＳトランジスタのドレインに、それぞれ接続され、
前記分流用ＭＯＳトランジスタの前記負電源電圧側の一端と前記負電源電圧側との間に設けられる前記第２の差動対を構成する抵抗器は、前記第４の抵抗器又は前記第３の抵抗器であることを特徴とするコンパレータ。

【請求項2】

前記分流用ＭＯＳトランジスタがＰチャンネルＭＯＳトランジスタである場合には、そのソースが前記第６及び第８のＭＯＳトランジスタのドレインに接続される一方、前記分流用ＭＯＳトランジスタのドレイン及びゲートは、前記第７のトランジスタのドレイン及びゲートに接続されて、前記分流用ＭＯＳトランジスタと前記第３の抵抗器との間に、前記第７のＭＯＳトランジスタが直列接続されて設けられてなり、
前記分流用ＭＯＳトランジスタがＮチャンネルＭＯＳトランジスタである場合には、そのドレイン及びゲートが前記第６及び第８のＭＯＳトランジスタのドレインに接続される一方、前記分流用ＭＯＳトランジスタのソースは、前記第７のトランジスタのドレイン及びゲートに接続されて、前記分流用ＭＯＳトランジスタと前記第３の抵抗器との間に、前記第７のＭＯＳトランジスタが直列接続されて設けられてなることを特徴とする請求項１記載のコンパレータ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、コンパレータに係り、特に、高速応答特性、電圧依存性の向上等を図ったものに関する。

【背景技術】

【0002】

電子機器の多様化に伴い、コンパレータは、同相入力電圧が広く、入力に対する高速応答性が良好なことが理想とされることは勿論、さらには、幅広い電源電圧で使用可能で、電源電圧に対して応答特性などの諸特性が変動しないことが望しい。このような観点から、同相入力電圧を負電源電圧から正電源電圧まで印加可能としたコンパレータの回路構成が様々提案、実用化されている（例えば、特許文献１等参照。）

【0003】

図８にはそのような従来のコンパレータの回路構成例が示されており以下、この従来回路について同図を参照しつつ説明する。
このコンパレータは、トランジスタＭ１，Ｍ２、及び、第２の定電流源ＣＳ２により構成された第１の差動対ＤＥＦ１と、トランジスタＭ３，Ｍ４、及び、第１の定電流源ＣＳ１により構成された第２の差動対ＤＥＦ２と、トランジスタＭ５〜Ｍ８を用いて構成されたフォールデットカスコード回路ＣＡＳと、出力トランジスタＭ９による出力段ＰＡとに大別されて構成されたものとなっている。

【0004】

このコンパレータにおいては、第１の差動対ＤＥＦ１を構成するトランジスタＭ１，Ｍ２には、ＮＭＯＳＦＥＴ（ＮチャンネルＭＯＳ電界効果トランジスタ）が、第２の差動対ＤＥＦ２を構成するトランジスタＭ３，Ｍ４には、ＰＭＯＳＦＥＴ（ＰチャンネルＭＯＳ電界効果トランジスタ）が、それぞれ用いられている。
フォールデットカスコード回路ＣＡＳは、第１の差動対ＤＥＦ１と第２の差動対ＤＥＦ２繋ぐ機能を有するもので、トランジスタＭ５，Ｍ６には、ＰＭＯＳＦＥＴが、トランジスタＭ７，Ｍ８には、ＮＭＯＳＦＥＴが、それぞれ用いられている。
また、出力トランジスタＭ９には、ＮＭＯＳＦＥＴが用いられている。

【0005】

上述の構成を有する従来のコンパレータにおける応答特性は、以下に説明するように求められるものとなっている。
先ず、以下に説明する応答特性は、コンパレータの出力電圧がＬｏｗからＨｉｇｈに変化するときの伝搬遅延時間のことであり、この伝搬遅延時間は、以下の説明においては、トランジスタＭ９のゲート電位Ｖ_Ｍ９の変動時間が主であることを前提とする。

【0006】

最初に、出力電圧がＬｏｗの状態、すなわち、出力電圧がほぼ負電源電圧に近い値となっている場合の回路の主要な各ノード電位は、以下の通りとなる。
まず、反転入力端子ＩＮＭの電位は非反転入力端子ＩＮＰの電位よりも高く、そのため、第２の差動対ＤＥＦ２のトランジスタＭ３よりトランジスタＭ４の方に定電流源ＣＳ１からの電流がより多く流れ、第４の抵抗器Ｒ４での電圧降下が増加する。

【0007】

そのため、トランジスタＭ８のゲート・ソース間電圧差Ｖgs_Ｍ８が、トランジスＭ７のゲート・ソース間電位差Ｖgs_Ｍ７よりも小さくなる。そして、ゲート・ソース間電位差Ｖgs_Ｍ８が小さい状態であるため、トランジスタＭ８のドレイン電位は上昇し、それに伴いトランジスタＭ９のゲート電位Ｖg_Ｍ９が上昇する。

【0008】

一方、第１の差動対ＤＥＦ１においては、トランジスタＭ２よりもトランジスタＭ１の方に第２の定電流源ＣＳ２の電流がより多く流れ、第１の抵抗器Ｒ１での電圧降下が増加し、第２の抵抗器Ｒ２での電圧降下が減少する。
その結果、トランジスタＭ６のゲート・ソース間電圧差Ｖgs_Ｍ６が大きくなり、トランジスタＭ６のドレイン電位が上昇すると共に、トランジスタＭ９のゲート電位Ｖg_Ｍ９が上昇する。

【0009】

このトランジスタＭ９のゲート電位Ｖg_Ｍ９の上昇により、トランジスタＭ９のドレイン電位であるコンパレータの出力端子ＯＵＴの電位は、Ｌｏｗとなる。
先に述べたように、トランジスタＭ８のゲート・ソース間電位差Ｖgs_Ｍ８は小さいが、このＶgs_Ｍ８が、例えば、トランジスタＭ８の閾値電圧Ｖth_Ｍ８より小さい場合、つまり、トランジスタＭ８のドレイン電流がほぼ流れない場合、トランジスタＭ９のゲート電位Ｖg_Ｍ９は、ほぼ正電源電圧ＶＤＤと同電位となる。

【0010】

一方、トランジスタＭ６において、ゲート・ソース間電位差Ｖgs_Ｍ６は、ドレイン電流Ｉ_Ｍ６を流すような大きな値となるが、上述のように、トランジスタＭ９のゲート電位Ｖg_Ｍ９が、ほぼ正電源電圧ＶＤＤに等しい値となることで、トランジスタＭ６のドレイン・ソース間の電位差Ｖds_Ｍ６が零になり、トランジスタＭ６のドレイン電流Ｉ_Ｍ６は流れなくなる。
したがって、コンパレータの出力電圧がＬｏｗの場合、出力トランジスタＭ９のゲート電位Ｖg_Ｍ９は、ほぼ正電源電圧ＶＤＤとなる。

【0011】

ここで、改めて出力電圧がＬｏｗの場合のトランジスタＭ９のゲート電位をＶg_Ｍ９Ｌと定義すると、Ｖg_Ｍ９Ｌは下記する式１により表される。

【0012】

Ｖg_Ｍ９Ｌ≒ＶＤＤ・・・式１

【0013】

次に、コンパレータの出力電圧がＬｏｗからＨｉｇｈに変化する場合の動作、すなわち、出力電圧がほぼ負電源電位からほぼ正電源電位になる場合の動作について説明する。
かかる状態において、非反転入力端子ＩＮＰの電位は、反転入力端子ＩＮＭの電位よりも高く、そのため、第２の差動対ＤＥＦ２のトランジスタＭ４よりトランジスタＭ３の方に定電流源ＣＳ１からの電流がより多く流れ、第３の抵抗器Ｒ３での電圧降下が増加する。

【0014】

そのため、トランジスタＭ８のゲート・ソース間電圧差Ｖgs_Ｍ８が、トランジスタＭ７のゲート・ソース間電位差Ｖgs_Ｍ７よりも大きくなる。そして、ゲート・ソース間電位差Ｖgs_Ｍ８が大きい状態であるため、トランジスタＭ８にドレイン電流が流れ、トランジスタＭ８のドレイン電位は低下し、それに伴いトランジスタＭ９のゲート電位Ｖg_Ｍ９が低下する。

【0015】

この際、トランジスタＭ９のゲートと負電源電圧ＶＳＳとの間の寄生容量Ｃcにチャージされていた電荷が電流Ｉcxとなって放電され、その一部は、トランジスタＭ８のドレイン電流となる。

【0016】

一方、第１の差動対ＤＥＦ１においては、トランジスタＭ１よりトランジスタＭ２の方に第２の定電流源ＣＳ２の電流がより多く流れ、第２の抵抗器Ｒ２での電圧降下が増加する。なお、「Ｒ２」の表記は、以下の説明において、必要に応じて第２の抵抗器の抵抗値として用いるものとする。

【0017】

第２の抵抗器Ｒ２に流れる電流は、トランジスタＭ５，Ｍ６のゲートに印加される基準電圧ＶrefとトランジスタＭ６のゲート・ソース間の電位差Ｖgs_Ｍ６と、第２の抵抗器Ｒ２における電圧降下によって定まり、第２の抵抗器の抵抗値Ｒ２とトランジスタＭ６の電流Ｉ_Ｍ６と基準電圧Ｖrefの関係は下記する式２で表される。

【0018】

Ｒ２×（Ｉ_Ｍ２＋Ｉ_Ｍ６）＋（２×Ｉ_Ｍ６×Ｌ_Ｐ／ｋ´_Ｐ×Ｗ_Ｐ）^１／２＋Ｖth_Ｍ６＝ＶＤＤ −Ｖref・・・式２

【0019】

なお、ここで、Ｉ_Ｍ２は、トランジスタＭ２のドレイン電流、Ｉ_Ｍ６は、第６のトランジスタＭ６のドレイン電流、ｋ´_Ｐは、トランジスタＭ６の移動度と単位面積当たりのゲート酸化膜容量の積、Ｗ_Ｐは、トランジスタＭ６のゲート幅、Ｌ_Ｐは、トランジスタＭ６のゲート長、Ｖth_Ｍ６は、トランジスタＭ６の閾値電圧である。

【0020】

このような関係の下、第２の抵抗器Ｒ２に流れる電流の一部である電流Ｉ_Ｍ６の大きさが定まることとなる。
第６のトランジスタＭ６には、ドレイン電流Ｉ_Ｍ６は流れるが、Ｖgs_Ｍ６は第２の抵抗器Ｒ２で生ずる電圧降下のために低い値となる。そのため、第６のトランジスタＭ６においては、ドレインとソース間の電位差が大きくなり、電流Ｉ_Ｍ６が流れ、その結果、第９のトランジスタＭ９のゲート電位Ｖgs_Ｍ９は低下することとなる。

【0021】

以上、出力電圧がＬｏｗからＨｉｇｈに変化する際の第１及び第２の差動対ＤＥＦ１，ＤＥＦ２の動作を説明したが、結局、トランジスタＭ９のゲート電位Ｖg_Ｍ９が低下し、トランジスタＭ９にドレイン電流が流れなくなり、コンパレータの出力電圧がＨｉｇｈになる。したがって、出力電圧がＨｉｇｈになるときのトランジスタＭ９のゲート電位Ｖg_Ｍ９は、トランジスタＭ９の閾値電圧Ｖth_Ｍ９まで低下することになる。

【0022】

ここで、改めて、出力電圧がＨｉｇｈの場合のトランジスタＭ９のゲート電圧をＶg_Ｍ９Ｈと定義すると、Ｖg_Ｍ９Ｈは、下記する式３により表される。

【0023】

Ｖg_Ｍ９Ｈ＝Ｖth_Ｍ９・・・式３

【0024】

したがって、出力電圧がＬｏｗからＨｉｇｈに変化する際のトランジスタＭ９のゲート電圧変化量ΔＶg_Ｍ９は、先の式１と式３を用いて、下記する式４により表される。

【0025】

ΔＶg_Ｍ９＝Ｖg_Ｍ９Ｌ−Ｖg_Ｍ９Ｈ≒ＶＤＤ−Ｖth_Ｍ９・・・式４

【0026】

さらに、この式４を用いて、出力電圧がＬｏｗからＨｉｇｈに変化する際のゲート電位Ｖg_Ｍ９の変動時間ｔ_ＬＨは、下記する式５により表される。

【0027】

ｔ_ＬＨ＝ΔＶg_Ｍ９×Ｃx／Ｉcx＝（ＶＤＤ−Ｖth_Ｍ９）×Ｃx／Ｉcx・・・式５

【0028】

ここで、Ｃxは、トランジスタＭ９のゲートと負電源電圧ＶＳＳ間における寄生容量、Ｉcxは、寄生容量Ｃxの放電電流である。

【先行技術文献】

【特許文献】

【0029】

【特許文献1】特許第３０２４５７９号公報

【発明の概要】

【発明が解決しようとする課題】

【0030】

上述のように、出力電圧がＬｏｗからＨｉｇｈに変化する際のトランジスタＭ９の応答時間は、正電源電圧ＶＤＤが高いほど長くなるということが言える。
これをコンパレータにおける伝搬時間の変化で見ると図７に示されたように、正電源電圧ＶＤＤが高いほど、伝搬時間が増大していることが確認できる。すなわち、従来回路にあっては、電源電圧の増大と共に応答時間が劣化するという問題があり、電源電圧の影響を受けることなく安定した応答特性のコンパレータが所望されている。

【0031】

本発明は、上記実状に鑑みてなされたもので、応答特性の電源電圧依存性を確実に抑制可能なコンパレータを提供するものである。

【課題を解決するための手段】

【0032】

上記本発明の目的を達成するため、本発明に係るコンパレータは、
第１及び第２のＭＯＳトランジスタを用いてなる第１の差動対と、第３及び第４のＭＯＳトランジスタを用いてなる第２の差動対とによって構成される入力段と、前記第１の差動対の差動出力を出力可能とするフォールデットカスコード回路と、前記フォールデットカスコード回路の出力段と接続されて出力信号を出力する出力回路とを具備し、
前記フォールデットカスコード回路の出力段は、ＰチャンネルＭＯＳトランジスタを用いた第６のＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタを用いた第８のＭＯＳトランジスタとが正電源電圧と負電源電圧との間に、前記第６のＭＯＳトランジスタが前記正電源電圧側に位置するように直列接続されてなり、
前記フォールデットカスコード回路の出力段を構成すると共に前記出力回路の入力段と接続され、前記出力回路がＬｏｗ出力状態の場合に、ゲート・ソース間の電位が上昇する前記第６のＭＯＳトランジスタに対して、当該第６のＭＯＳトランジスタに流れる電流を分流する分流用ＭＯＳトランジスタが設けられ、
前記分流用ＭＯＳトランジスタは、前記フォールデットカスコード回路の前記第６のＭＯＳトランジスタに流れる電流を負電源電圧側に流入せしめ得るように、前記フォールデットカスコード回路の出力段と前記出力回路の入力段との相互の接続点と前記負電源電圧との間に、直列接続されて設けられてなるコンパレータにおいて、
前記分流用ＭＯＳトランジスタの前記負電源電圧側の一端と前記負電源電圧側との間に抵抗器が設けられ、当該抵抗器に前記第２の差動対を構成する抵抗器が用いられ、前記フォールデットカスコード回路の出力段と前記出力回路の入力段との相互の接続点と前記負電源電圧との間に前記分流用ＭＯＳトランジスタが前記抵抗器を介して直列接続されて設けられ、
前記第３及び第４のＭＯＳトランジスタは、ＰチャンネルＭＯＳトランジスタであって、前記第３及び第４のＭＯＳトランジスタのソースは相互に接続され、その接続点と前記正電源電圧との間に、第１の定電流源が設けられ、前記第３のＭＯＳトランジスタのドレインは第３の抵抗器を介して、前記第４のＭＯＳトランジスタは第４の抵抗器を介して、それぞれ前記負電源電圧が印加され、前記第３のＭＯＳトランジスタのゲートは、ＮチャンネルＭＯＳトランジスタを用いた前記第１のＭＯＳトランジスタのゲートに、前記第４のＭＯＳトランジスタのゲートはＮチャンネルＭＯＳトランジスタを用いた前記第２のＭＯＳトランジスタのゲートに、それぞれ接続される一方、
前記フォールデットカスコード回路は、前記第６及び第８のＭＯＳトランジスタに加えて、ＰチャンネルＭＯＳトランジスタを用いた第５のＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタを用いた第７のＭＯＳトランジスタとを有し、前記第５及び第６のＭＯＳトランジスタは、ゲートが相互に接続される一方、前記第５のＭＯＳトランジスタのソースは、前記第１のＭＯＳトランジスタのドレインに、前記第６のＭＯＳトランジスタのソースは、前記第２のＭＯＳトランジスタのドレインに、それぞれ接続され、
前記第７及び第８のＭＯＳトランジスタは、各々のゲートと前記第７のＭＯＳトランジスタのドレインとが相互に接続されると共に、前記第５のＭＯＳトランジスタのドレインに接続され、前記第５のＭＯＳトランジスタのドレイン及び前記第７のＭＯＳトランジスタのドレインは分流用ＭＯＳトランジスタのゲートに接続され、
前記第８のＭＯＳトランジスタのドレインは、前記第６のＭＯＳトランジスタのドレインに接続され、
前記第７のＭＯＳトランジスタのソースは、前記第３のＭＯＳトランジスタのドレインに、前記第８のトランジスタのソースは、前記第４のＭＯＳトランジスタのドレインに、それぞれ接続され、
前記分流用ＭＯＳトランジスタの前記負電源電圧側の一端と前記負電源電圧側との間に設けられる前記第２の差動対を構成する抵抗器は、前記第４の抵抗器又は前記第３の抵抗器であるものである。

【発明の効果】

【0033】

本発明によれば、フォールデットカスコード回路のＭＯＳトランジスタに流れる電流を分流できるようにすることで、出力回路を構成する出力トランジスタのゲート電位の不要な上昇を抑圧できるため、出力トランジスタの応答時間の電源電圧に対する依存性をほぼ無くすことができ、高電源電圧使用時における伝搬遅延時間が改善され、応答特性の安定性、信頼性の高いコンパレータを提供することができるという効果を奏するものである。

【図面の簡単な説明】

【0034】

【図1】本発明の実施の形態におけるコンパレータの第１の実施例の回路例を示す回路図である。

【図2】本発明の実施の形態におけるコンパレータの第２の実施例の回路例を示す回路図である。

【図3】本発明の実施の形態におけるコンパレータの第３の実施例の回路例を示す回路図である。

【図4】本発明の実施の形態におけるコンパレータの第４の実施例の回路例を示す回路図である。

【図5】本発明の実施の形態におけるコンパレータの第５の実施例の回路例を示す回路図である。

【図6】本発明の実施の形態におけるコンパレータの電源電圧の変化に対する伝搬遅延時間の変化例を従来回路の特性と共に示す特性線図である。

【図7】従来回路の電源電圧の変化に対する伝搬遅延時間の変化例を従来回路の特性と共に示す特性線図である。

【図8】従来のコンパレータの回路例を示す回路図である。

【発明を実施するための形態】

【0035】

以下、本発明の実施の形態について、図１乃至図６を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態におけるコンパレータの第１の実施例における回路構成について、図１を参照しつつ説明する。
この第１の実施例におけるコンパレータは、第１の差動対１０１と、第２の差動対１０２と、フォールデットカスコード回路１０３と、出力回路１０４とに大別されて構成されたものとなっている。

【0036】

第１の差動対１０１は、第１及び第２のトランジスタ（図１においては、それぞれ「Ｍ１」、「Ｍ２」と表記）１，２と第２の定電流源（図１においては「ＣＳ２」と表記）２２とを主たる構成要素として構成されたものとなっている。
この第１の実施例において、第１の差動対１０１を構成する第１及び第２のトランジスタ１，２には、ＮＭＯＳＦＥＴ（ＮチャンネルＭＯＳ電界効果トランジスタ）が用いられている。

【0037】

第１のトランジスタ１のドレインは、第１の抵抗器（図１においては「Ｒ１」と表記）３１を介して、第２のトランジスタ２のドレインは、第２の抵抗器（図１においては「Ｒ２」と表記）３２を介して共に、正電源電圧ＶＤＤが印加されるようになっている一方、各々のソースと負電源電圧ＶＳＳとの間には、第２の定電流源２２が直列接続されて設けられている。
また、第１のトランジスタ１のゲートは、反転入力端子（図１においては「ＩＮＭ」と表記）４１に、第２のトランジスタ２のゲートは、非反転入力端子（図１においては「ＩＮＰ」と表記）４２に、それぞれ接続されている。

【0038】

次に、第２の差動対１０２においては、第３及び第４のトランジスタ３，４には、ＰＭＯＳＦＥＴ（ＰチャンネルＭＯＳ電界効果トランジスタ）が用いられて第３及び第４のトランジスタ３，４のソースは相互に接続され、その接続点と正電源電圧端子４３との間には、第１の定電流源（図１においては「ＣＳ１」と表記）２１が接続されている。

【0039】

また、第３のトランジスタ３のドレインは第３の抵抗器（図１においては「Ｒ３」と表記）３３を介して、また、第４のトランジスタ４のドレインは、第４の抵抗器（図１においては「Ｒ４」と表記）３４を介して、共に、負電源電圧端子４４に接続されて負電源電圧ＶＳＳが印加されるようになっている。
さらに、第３のトランジスタ３のゲートは、先の第１のトランジスタ１のゲートに第４のトランジスタ４のゲートは先の第２のトランジスタ２のゲートに、それぞれ接続されている。

【0040】

フォールデットカスコード回路１０３は、第１の差動対１０１と第２の差動対１０２繋ぐ機能を有するもので、第５及び第６のトランジスタ５，６には、ＰＭＯＳＦＥＴが、第７及び第８のトランジスタ７，８には、ＮＭＯＳＦＥＴが、それぞれ用いられている。
第５及び第６のトランジスタ５，６は、各々のゲートが相互に接続されると共に、基準電圧端子４５に接続される一方、第５のトランジスタ５のソースは、第１のトランジスタ１のドレインに、第６のトランジスタ６のソースは、第２のトランジスタ２のドレインに、それぞれ接続されている。

【0041】

一方、第７及び第８のトランジスタ７，８は、各々のゲートと第７のトランジスタ７のドレインとが相互に接続されると共に、第５のトランジスタ５のドレインに接続されている。
第８のトランジスタ８のドレインは、第６のトランジスタ６のドレインに接続されている。

【0042】

そして、第７のトランジスタ７のソースは、第３のトランジスタ３のドレインに、第８のトランジスタ８のソースは、第４のトランジスタ４のドレインに、それぞれ接続されている。
また、第８のトランジスタ８のドレインにソースが、第７のトランジスタ７のドレインにゲートが、それぞれ接続されたＰＭＯＳＦＥＴを用いた第１０１のトランジスタ（図１においては「Ｍ１０１」と表記）１６が設けられており、そのドレインには、負電源電圧ＶＳＳが印加されれるようになっている。

【0043】

出力回路１０４は、ＮＭＯＳＦＥＴである第９のトランジスタ（図１においては「Ｍ９」と表記）９を用いて構成されており、そのドレインと正電源電圧端子４３との間には、第３の定電流源（図１においては「ＣＳ３」と表記）２３が直列接続されて設けられると共にドレインには出力端子４６が接続されている。
そして、第９のトランジスタ９のソースは、負電源電圧端子４４に接続されて負電源電圧ＶＳＳが印加されるようになっている一方、ゲートは、第５及び第８のトランジスタ５，８のドレインに接続されたものとなっている。

【0044】

次に、上述の構成を有するコンパレータの応答特性について説明する。
以下に説明する応答特性は、コンパレータの出力電圧がＬｏｗからＨｉｇｈに変化するときの伝搬遅延時間のことであり、この伝搬遅延時間は、第９のトランジスタ９のゲート電位Ｖg_Ｍ９の変動時間が主であることを前提とする。
最初に、出力電圧がＬｏｗの状態、すなわち、出力電圧がほぼ負電源電圧となっている場合の回路の主要な各ノード電位は、以下の通りとなる。

【0045】

まず、反転入力端子４１の電位は、非反転入力端子４２の電位よりも高く、そのため、第２の差動対１０２の第３のトランジスタ３より第４のトランジスタ４の方に第１の定電流源２１からの電流がより多く流れ、第４の抵抗器３４での電圧降下が増加する。

【0046】

そして、第８トランジスタ８のゲート・ソース間電圧差Ｖgs_Ｍ８が、第７のトランジスタ７のゲート・ソース間電位差Ｖgs_Ｍ７よりも小さくなる。
第８のトランジスタ８のゲート・ソース間電位差Ｖgs_Ｍ８が小さい状態であるため、第８のトランジスタ８のドレイン電位は上昇し、それに伴い第９のトランジスタ９のゲート電位Ｖg_Ｍ９が上昇する。

【0047】

例えば、先に図８に示した従来のコンパレータにおいては、先の式１で示したように、図８の回路におけるトランジスタＭ９のゲート電位Ｖg_Ｍ９は正電源電圧ＶＤＤ付近まで上昇したが、本発明の実施の形態におけるコンパレータにおいて、第９のトランジスタ９のゲート電位Ｖg_Ｍ９の上昇は、下記する式６で表されるように抑制されるものとなっている。

【0048】

Ｖg_Ｍ９Ｌ＝Ｒ３×（Ｉ_Ｍ３＋Ｉ_Ｍ７）＋Ｖgs_Ｍ７＋Ｖgs_Ｍ１０１・・・式６

【0049】

ここで、Ｉ_Ｍ３は、第３のトランジスタ３のドレイン電流、Ｉ_Ｍ７は、第７のトランジスタ７のドレイン電流、Ｖgs_Ｍ７は、第７のトランジスタ７のゲートとソース間の電位差、Ｖgs_Ｍ１０１は、第１０１のトランジスタ１６のゲートとソース間の電位差である。

【0050】

次に、出力電圧がＬｏｗの状態での第１の差動対１０１の動作について説明する。第１の差動対１０１においては、第２のトランジスタ２より第１のトランジスタ１の方に第２の定電流源２２の電流がより多く流れて第１の抵抗器３１での電圧降下が増加する一方、第２の抵抗器３２での電圧降下が減少する。

【0051】

その結果、第６のトランジスタ６のゲートとソース間の電位差Ｖgs_Ｍ６が大きくなり、第６のトランジスタ６にはドレイン電流が流れ、ドレイン電位が上昇するため、第９のトランジスタ９のゲート電位Ｖg_Ｍ９が上昇する。
この場合の第９のトランジスタ９のゲート電位Ｖg_Ｍ９は、先の式６に表される値となる。
また、この際、第６のトランジスタ６のドレイン電流Ｉ_Ｍ６は第１０１のトランジスタ１６を通して負電源電圧ＶＳＳ側に流れ込むこととなる。

【0052】

上述のように、出力電圧がＬｏｗの場合、第９のトランジスタ９のゲート電位Ｖg_Ｍ９は、先の式６で表され、図８に示されたような従来回路と異なり、本発明の実施の形態においては、出力電圧がＬｏｗの場合の第９のトランジスタ９のゲート・ソース間電位Ｖgs_Ｍ９が正電源電圧ＶＤＤに依存することがない。

【0053】

次に、コンパレータの出力電圧がＬｏｗからＨｉｇｈに変化する場合の動作、すなわち、出力電圧がほぼ負電源電位からほぼ正電源電位になる場合の動作について説明する。
かかる状態において、非反転入力端子４２の電位は、反転入力端子４１の電位よりも高く、そのため、第２の差動対１０２の第４のトランジスタ４より第３のトランジスタ３の方に第１の定電流源２１からの電流がより多く流れ、第３の抵抗器３３での電圧降下が増加する。

【0054】

そのため、第８のトランジスタ８のゲート・ソース間電圧差Ｖgs_Ｍ８が、第７のトランジスタ７のゲート・ソース間電位差Ｖgs_Ｍ７よりも大きくなる。そして、第８のトランジスタ８のゲート・ソース間電位差Ｖgs_Ｍ８が大きい状態であるため、第８のトランジスタ８にドレイン電流が流れると共に、そのドレイン電位は低下し、それに伴い第９のトランジスタ９のゲート電位Ｖg_Ｍ９が低下する。

【0055】

この際、第９のトランジスタ９のゲートと負電源電圧ＶＳＳとの間の寄生容量Ｃcにチャージされていた電荷が電流Ｉcxとなって放電され、その一部は、第８のトランジスタ８のドレイン電流となる。

【0056】

一方、第１の差動対１０１においては、第１のトランジスタ１より第２のトランジスタ２の方に第２の定電流源２２の電流がより多く流れ、第２の抵抗器３２での電圧降下が増加する。なお「Ｒ２」の表記は、以下の説明において、必要に応じて第２の抵抗器３２の抵抗値として用いるものとする。

【0057】

第２の抵抗器３２に流れる電流は、第５及び第６のトランジスタ５，６のゲートに印加される基準電圧Ｖrefと、第６のトランジスタ６のゲート・ソース間の電位差Ｖgs_Ｍ６と、第２の抵抗器３２における電圧降下によって定まり、第２の抵抗器３２の抵抗値Ｒ２と第６のトランジスタ６の電流Ｉ_Ｍ６と基準電圧Ｖrefの関係は下記する式７で表される。

【0058】

Ｒ２×（Ｉ_Ｍ２＋Ｉ_Ｍ６）＋（２×Ｉ_Ｍ６×Ｌ_Ｐ／ｋ´_Ｐ×Ｗ_Ｐ）^１／２＋Ｖth_Ｍ６＝ＶＤＤ−Ｖref・・・式７

【0059】

なお、ここで、Ｉ_Ｍ２は、第２のトランジスタ２のドレイン電流、Ｉ_Ｍ６は、第６のトランジスタ６のドレイン電流、ｋ´_Ｐは、第６のトランジスタ６の移動度と単位面積当たりのゲート酸化膜容量の積、Ｗ_Ｐは、第６のトランジスタ６のゲート幅、Ｌ_Ｐは、第６のトランジスタ６のゲート長、Ｖth_Ｍ６は、第６のトランジスタ６の閾値電圧である。
このような関係の下、第２の抵抗器Ｒ２に流れる電流の一部である電流Ｉ_Ｍ６の大きさが定まることとなる。

【0060】

第６のトランジスタ６には、ドレイン電流Ｉ_Ｍ６は流れるが、Ｖgs_Ｍ６は第２の抵抗器３２で生ずる電圧降下のために低い値となる。そのため、第６のトランジスタ６においては、ドレインとソース間の電位差が大きくなり、電流Ｉ_Ｍ６が流れ、それによって、第９のトランジスタ９のゲート電位Ｖgs_Ｍ９は低下することとなる。

【0061】

以上、出力電圧がＬｏｗからＨｉｇｈに変化する際の第１及び第２の差動対１０１，１０２の動作を説明したが、結局、第９のトランジスタ９のゲート電位Ｖg_Ｍ９が低下し、第９のトランジスタ９にドレイン電流が流れなくなり、コンパレータの出力電圧がＨｉｇｈになる。したがって、出力電圧がＨｉｇｈになるときの第９のトランジスタ９のゲート電位Ｖg_Ｍ９は、第９のトランジスタ９の閾値電圧Ｖth_Ｍ９まで低下することになる。
ここで、改めて、出力電圧がＨｉｇｈの場合のトランジスタＭ９のゲート電圧をＶg_Ｍ９Ｈと定義すると、Ｖg_Ｍ９Ｈは、下記する式８により表される。

【0062】

Ｖg_Ｍ９Ｈ＝Ｖth_Ｍ９・・・式８

【0063】

したがって、出力電圧がＬｏｗからＨｉｇｈに変化する際の第９のトランジスタ９のゲート電圧変化量ΔＶg_Ｍ９は、先の式６と式８を用いて、下記する式９により表される。

【0064】

ΔＶg_Ｍ９＝Ｖg_Ｍ９Ｌ−Ｖg_Ｍ９Ｈ＝Ｒ３×（Ｉ_Ｍ３＋Ｉ_Ｍ７）＋Ｖgs_Ｍ７＋Ｖgs_Ｍ１０１−Ｖth_Ｍ９ ・・・式９

【0065】

さらに、この式９を用いて、出力電圧がＬｏｗからＨｉｇｈに変化する際のゲート電位Ｖg_Ｍ９の変動時間ｔ_ＬＨは、下記する式１０により表される。

【0066】

ｔ_ＬＨ＝ΔＶg_Ｍ９×Ｃx／Ｉcx＝｛Ｒ３×（Ｉ_Ｍ３＋Ｉ_Ｍ７）＋Ｖgs_Ｍ７＋Ｖgs_Ｍ１０１−Ｖth_Ｍ９｝×Ｃx／Ｉcx・・・式１０

【0067】

ここで、Ｃxは、第９のトランジスタ９のゲートと負電源電圧ＶＳＳ間における寄生容量、Ｉcxは、寄生容量Ｃxの放電電流である。
上述の式１０により、出力電圧がＬｏｗからＨｉｇｈに変化する際の第９のトランジスタ９の応答時間は、先に式５に示された従来回路における応答時間と異なり、電源電圧に依存しないものであることが理解できる。

【0068】

したがって、本発明の実施の形態におけるコンパレータは、図６に示されたように、電源電圧の変化に対する伝搬遅延時間がほぼ一定に維持され、従来と異なり、電源電圧に対する応答特性の依存性が極めて小さく、安定性の高いものとなっている。

【0069】

次に、第２の実施例について、図２を参照しつつ説明する。
なお、図１に示された回路における構成要素と同一の構成要素については、同一の符号を付してその詳細な説明を省略し以下異なる点を中心に説明する。
この第２の実施例におけるコンパレータは、図１に示された第１の実施例における第１０１のトランジスタ１６に代えて、第１０２のトランジスタ（図２においては「Ｍ１０２」と表記）１７が次述するよう設けられた点が、第１の実施例と異なるものである。

【0070】

第１０２のトランジスタ１７は、ＰＭＯＳＦＥＴであり、そのソースが第６及び第８のトランジスタ６，８のドレインに接続される一方、ドレインが第８のトランジスタ８のソースに接続され、ゲートが第５及び第７のトランジスタ５，７のドレインに接続されたものとなっている。

【0071】

かかる構成における回路動作は、次述する点を除けば、基本的には、第１の実施例と同様である。
すなわち、先の第１の実施例においては、第１０１のトランジスタ１６に流れる電流は負電源電圧ＶＳＳ側に流れ込むのに対して、この第２の実施例における第１０２のトランジスタ１７に流れる電流は、第４の抵抗器３４に流れ込むものとなっている。

【0072】

このような回路動作にあっても、出力電圧がＬｏｗからＨｉｇｈに変化する際の第９のトランジスタ９のゲート電位Ｖg_Ｍ９の変動時間ｔ_ＬＨは、先の第１の実施例同様、先の式１０により表される。
したがって、出力電圧がＬｏｗからＨｉｇｈに変化する際の第９のトランジスタ９の応答時間は、電源電圧に依存しなくなる。

【0073】

しかして、この第２の実施例におけるコンパレータも、図６に示されたように電源電圧の変化に対する伝搬遅延時間がほぼ一定に維持され従来と異なり、電源電圧に対する応答特性の依存性が極めて小さく、安定性の高いものとなっている。

【0074】

次に、第３の実施例について、図３を参照しつつ説明する。
なお、図１に示された回路における構成要素と同一の構成要素については、同一の符号を付してその詳細な説明を省略し以下異なる点を中心に説明する。
この第３の実施例におけるコンパレータは、図１に示された第１の実施例における第１０１のトランジスタ１６に代えて、第１０３のトランジスタ（図３においては「Ｍ１０３」と表記）１８が次述するよう設けられた点が、第１の実施例と異なるものである。

【0075】

第１０３のトランジスタ１８は、ＰＭＯＳＦＥＴであり、そのソースが第６及び第８のトランジスタ６，８のドレインに接続される一方、ドレインが第７のトランジスタ７のソースに接続され、ゲートが第５及び第７のトランジスタ５，７のドレインに接続されたものとなっている。

【0076】

かかる構成における回路動作は、次述する点を除けば、基本的には、第１の実施例と同様である。
すなわち、先の第１の実施例においては、第１０１のトランジスタ１６に流れる電流は負電源電圧ＶＳＳ側に流れ込むのに対して、この第３の実施例における第１０３のトランジスタ１８に流れる電流は、第３の抵抗器３３に流れ込むものとなっている。

【0077】

このように、出力電圧がＬｏｗからＨｉｇｈに変化する際における第１０３のトランジスタ１８に流れる電流の流入先が、第１の実施例と異なるが、第９のトランジスタ９のゲート電位Ｖg_Ｍ９の変動時間ｔ_ＬＨは、下記する式１１により表さる。

【0078】

ｔ_ＬＨ＝ΔＶg_Ｍ９×Ｃx／Ｉcx＝｛Ｒ３×（Ｉ_Ｍ３＋Ｉ_Ｍ７＋Ｉ_Ｍ６）＋Ｖgs_Ｍ７＋Ｖgs_Ｍ１０１−Ｖth_Ｍ９｝×Ｃx／Ｉcx・・・式１１

【0079】

結局、この第３の実施例においても、式１１により、出力電圧がＬｏｗからＨｉｇｈに変化する際の第９のトランジスタ９の応答時間は、電源電圧に依存しないものであることが理解できる。
したがって、この第３の実施例のコンパレータも、図６に示されたように、電源電圧の変化に対する伝搬遅延時間がほぼ一定に維持され、従来と異なり、電源電圧に対する応答特性の依存性が極めて小さく安定性の高いものとなっている。

【0080】

次に、第４の実施例について、図４を参照しつつ説明する。
なお、図１に示された回路における構成要素と同一の構成要素については、同一の符号を付してその詳細な説明を省略し以下異なる点を中心に説明する。
この第４の実施例におけるコンパレータは、図１に示された第１の実施例における第１０１のトランジスタ１６に代えて、第１０４のトランジスタ（図４においては「Ｍ１０４」と表記）１９が次述するよう設けられた点が、第１の実施例と異なるものである。

【0081】

第１０４のトランジスタ１９は、ＰＭＯＳＦＥＴであり、そのソースが第６及び第８のトランジスタ６，８のドレインに接続される一方、ドレイン及びゲートが、第７のトランジスタ７のドレイン及びゲートに接続されたものとなっていかかる構成における回路動作は、次述する点を除けば、基本的には、先の第３の実施例と同様である。

【0082】

すなわち、先の第３の実施例においては、第１０３のトランジスタ１８に流れる電流は第３の抵抗器３３に流れ込むのに対して、この第４の実施例における第１０４のトランジスタ１９に流れる電流は、第７のトランジスタ７に流れ込むものとなっている。
しかして、出力電圧がＬｏｗからＨｉｇｈに変化する際の第９のトランジスタ９のゲート電位Ｖg_Ｍ９の変動時間ｔ_ＬＨは、第３の実施例の場合と同様に、先の式１１により表される。

【0083】

結局、この第４の実施例においても、式１１により、出力電圧がＬｏｗからＨｉｇｈに変化する際の第９のトランジスタ９の応答時間は、電源電圧に依存しないものであることが理解できる。
したがって、この第４の実施例のコンパレータも、図６に示されたように、電源電圧の変化に対する伝搬遅延時間がほぼ一定に維持され、従来と異なり、電源電圧に対する応答特性の依存性が極めて小さく安定性の高いものとなっている。

【0084】

次に、第５の実施例について、図５を参照しつつ説明する。
なお、図１に示された回路における構成要素と同一の構成要素については、同一の符号を付してその詳細な説明を省略し以下異なる点を中心に説明する。
この第５の実施例におけるコンパレータは、図１に示された第１の実施例における第１０１のトランジスタ１６に代えて、第１０５のトランジスタ（図５においては「Ｍ１０５」と表記）２０が次述するよう設けられた点が、第１の実施例と異なるものである。

【0085】

第１０５のトランジスタ２０は、ＮＭＯＳＦＥＴであり、そのドレイン及びゲートが第６及び第８のトランジスタ６，８のドレインに接続される一方、ソースが第７のトランジスタ７のドレイン及びゲートに接続されたものとなっている。
かかる構成における回路動作は、基本的に、先の第４の実施例と同様である。
しかして、出力電圧がＬｏｗからＨｉｇｈに変化する際の第９のトランジスタ９のゲート電位Ｖg_Ｍ９の変動時間ｔ_ＬＨは、第４の実施例の場合と同様に、先の式１１により表される。

【0086】

結局、この第５の実施例においても、式１１により、出力電圧がＬｏｗからＨｉｇｈに変化する際の第９のトランジスタ９の応答時間は、電源電圧に依存しないものであることが理解できる。
したがって、この第５の実施例のコンパレータも、図６に示されたように、電源電圧の変化に対する伝搬遅延時間がほぼ一定に維持され、従来と異なり、電源電圧に対する応答特性の依存性が極めて小さく安定性の高いものとなっている。

【産業上の利用可能性】

【0087】

電源電圧の変化に対する応答特性の変化が確実に抑制でき、さらなる安定性、
信頼性が所望されるコンパレータに適用できる。

【符号の説明】

【0088】

１０１…第１の差動対
１０２…第２の差動対
１０３…フォールデットカスコード回路
１０４…出力回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】