特許 6800002 半導体装置、画像表示装置および画像表示方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6800002

(24)【登録日】2020年11月26日

(45)【発行日】2020年12月16日

(54)【発明の名称】半導体装置、画像表示装置および画像表示方法

(51)【国際特許分類】

   G09G 3/36 20060101AFI20201207BHJP

   G09G 3/20 20060101ALI20201207BHJP

   G09G 3/3291 20160101ALI20201207BHJP

   G02F 1/133 20060101ALI20201207BHJP

【ＦＩ】

   G09G3/36

   G09G3/20 642P

   G09G3/20 611J

   G09G3/20 611H

   G09G3/20 612K

   G09G3/20 621K

   G09G3/20 623D

   G09G3/20 623V

   G09G3/20 641C

   G09G3/20 621F

   G09G3/20 611F

   G09G3/20 642A

   G09G3/3291

   G09G3/20 623R

   G02F1/133 550

【請求項の数】9

【全頁数】18

(21)【出願番号】特願2016-232760(P2016-232760)

(22)【出願日】2016年11月30日

(65)【公開番号】特開2018-91898(P2018-91898A)

(43)【公開日】2018年6月14日

【審査請求日】2019年10月10日

(73)【特許権者】

【識別番号】308033711

【氏名又は名称】ラピスセミコンダクタ株式会社

(74)【代理人】

【識別番号】100079049

【弁理士】

【氏名又は名称】中島 淳

(74)【代理人】

【識別番号】100084995

【弁理士】

【氏名又は名称】加藤 和詳

(74)【代理人】

【識別番号】100099025

【弁理士】

【氏名又は名称】福田 浩志

(72)【発明者】

【氏名】渡部 五常

【審査官】 小野 健二

(56)【参考文献】

【文献】 米国特許出願公開第２０１６／０１１８００６（ＵＳ，Ａ１）

【文献】 米国特許出願公開第２０１４／０２９２７３１（ＵＳ，Ａ１）

【文献】 特開２００２−２９０２１７（ＪＰ，Ａ）

【文献】 特開２００７−１７１５９７（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１６／００４９１２７（ＵＳ，Ａ１）

【文献】 特開２０１５−１８４５３１（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０９Ｇ ３／００−３／３８

Ｇ０２Ｆ １／１３３

(57)【特許請求の範囲】

【請求項1】

画像表示パネルに複数の駆動信号を供給する複数の出力部と、
前記複数の出力部から出力される前記駆動信号が第１のレベルから第２のレベルに遷移する時間により前記複数の出力部の各々の遅延時間を測定する測定部と、
複数の前記遅延時間を用いて、前記複数の駆動信号の前記画像表示パネルへの到達時間が均一になるような前記複数の駆動信号の供給タイミングを前記複数の出力部ごとに生成する生成部と、
を含む半導体装置。

【請求項2】

前記測定部は、
前記駆動信号が第１のレベルから第２のレベルに遷移する間のクロック信号の数を計数することにより前記複数の出力部の遅延量を計数する計数部、および複数の遅延部を含み、前記複数の遅延部の組み合わせを変えることによって前記供給タイミングを決定する遅延制御部を備える
請求項１に記載の半導体装置。

【請求項3】

前記計数部は、
前記駆動信号が前記第２のレベルに到達した場合に到達パルスを発生する比較器、前記第１のレベルから前記第２のレベルへ遷移を開始した時点から前記到達パルスを受け取る時点までの間のクロック信号の数をカウントするカウンタ、前記カウンタのカウント値を保持する保持部を備え、
前記遅延制御部は、前記カウント値を用いて前記供給タイミングを決定する
請求項２に記載の半導体装置。

【請求項4】

前記比較器が前記複数の出力部のいずれかと兼用されている
請求項３に記載の半導体装置。

【請求項5】

画像表示パネルに複数の駆動信号を供給する複数の出力部と、
前記複数の出力部の各々の遅延時間を測定する測定部と、
複数の前記遅延時間を用いて、前記複数の駆動信号の前記画像表示パネルへの到達時間が均一になるような前記複数の駆動信号の供給タイミングを前記複数の出力部ごとに生成する生成部と、含み、
前記測定部は、前記駆動信号が第１のレベルから第２のレベルに遷移する間のクロック信号の数を計数することにより前記複数の出力部の遅延量を計数する計数部を備え、
前記計数部は、前記駆動信号が前記第２のレベルに到達した場合に到達パルスを発生する比較器、前記第１のレベルから前記第２のレベルへ遷移を開始した時点から前記到達パルスを受け取る時点までの間のクロック信号の数をカウントするカウンタを備え、
前記比較器が前記複数の出力部のいずれかと兼用されている
半導体装置。

【請求項6】

前記測定部および前記生成部は、前記複数の出力部がグループ単位に分割された複数の出力グループごとに設けられており、
前記測定部は前記複数の出力グループを代表する代表出力部の遅延時間を測定し、
前記生成部は、前記代表出力部が属する出力グループに含まれる出力部の供給タイミングを生成する
請求項１〜請求項５のいずれか１項に記載の半導体装置。

【請求項7】

画像表示パネルに画像を表示させる通常モード、および前記遅延時間を測定するとともに前記供給タイミングを生成するモニタモードの２つの動作モードを有し、
前記通常モードと前記モニタモードとを切り替えるモード切替信号を生成する切替部をさらに含み、
前記モード切替信号に基づいて前記測定部による遅延時間の測定、および前記生成部による供給タイミングの生成が行われる
請求項１〜請求項６のいずれか１項に記載の半導体装置。

【請求項8】

請求項１〜請求項７のいずれか１項に記載の半導体装置と、
前記半導体装置の複数の出力部の各々と配線によって接続された画像表示パネルと、
を含む画像表示装置。

【請求項9】

画像表示パネルに複数の駆動信号を供給する複数の出力部を含む半導体装置を用いた画像表示方法であって、
測定部により、前記複数の出力部から出力される前記駆動信号が第１のレベルから第２のレベルに遷移する時間により前記複数の出力部の各々の遅延時間を測定し、
生成部により、複数の前記遅延時間を用いて、前記複数の駆動信号の前記画像表示パネルへの到達時間が均一になるような前記複数の駆動信号の供給タイミングを前記複数の出力部ごとに生成する
画像表示方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置、画像表示装置および画像表示方法に関する。

【背景技術】

【0002】

画像を表示する表示パネル、例えばＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：薄膜トランジスタ）液晶ディスプレイは、通常表示パネルドライバ（駆動回路）によって駆動される。表示パネルドライバは、一般にＴＦＴのソースを駆動するソースドライバ、およびＴＦＴのゲートを駆動するゲートドライバによりマトリクス駆動される。ソースドライバからは、表示対象の画素の明るさに応じたアナログ信号である諧調信号が表示パネルに供給され、ゲートドライバからは、ＴＦＴを順次オンさせるための走査信号が表示パネルに供給される。

【0003】

図１０に、表示パネル１００および表示パネルドライバ１１０を含んだ従来技術に係る表示装置を示す。図１０では、表示パネルドライバ１１０のソースドライバに関連する部分を抜き出して示しており、チャネル数は一例として９６０チャネルとしている。図１０に示すように、表示パネルの画素ＰＸはＴＦＴトランジスタＴｒ、画素容量Ｃｐを含んで構成されている。

【0004】

また、表示パネルドライバ１１０は、各チャネルの入力信号ｓｉｎ＿１〜ｓｉｎ＿９６０に各々接続された９６０個の出力アンプ１１２、および各々の出力アンプ１１２の出力に接続されたスイッチ１２０を含んで構成されている。各出力アンプ１１２から出力された出力信号（ソース信号）ｓｏｕｔ＿１〜ｓｏｕｔ＿９６０は、各々対応するＴＦＴトランジスタＴｒのソースに接続されている。各出力アンプ１１２の出力は、各出力アンプ１１２の出力に接続されたスイッチ１２０をｎｓｗｏｂ信号によりオン／オフすることにより制御される。すなわち、ｎｓｗｏｂ信号によって各出力アンプ１１２からソース信号ｓｏｕｔ＿１〜ｓｏｕｔ＿９６０が一斉に出力される。

【0005】

上記の構成を有する従来技術に係る表示装置では、ゲートドライバから供給される信号（ゲート信号）でＴＦＴトランジスタＴｒがオンすると、ソースドライバから供給されるソース信号によって画素容量Ｃｐに電荷が蓄積される。画素容量Ｃｐの蓄積電荷に応じて液晶に印加される電圧が変化することにより液晶の光透過率が変化し、表示パネル１００において表示が行われる。このような表示装置においては、出力信号の振幅が大きいソースドライバの構成には特に注意を払う必要がある。

【0006】

従来技術に係るソースドライバとして、特許文献１に開示されたものが知られている。特許文献１に開示されたソースドライバは、シリアル形態で供給された表示データ片の系列を複数のラッチに順次取り込み、各ラッチに取り込まれた表示データ片に対応した階調電圧を各ソースラインに印加する。特許文献１に開示されたソースドライバでは、表示データ片のビット数と同一本数のデータ伝送ラインを介して、当該表示データ片の系列を複数のラッチに供給している。従って、各データ伝送ラインが複数のラッチに共通に接続されている。この際、各ラッチが順次択一的にイネーブル状態に制御されることにより、イネーブル状態にあるラッチのみが、データ伝送ライン上の表示データ片の系列中から自身に対応した表示データ片を取り込む。

【先行技術文献】

【特許文献】

【0007】

【特許文献1】特開２００４−３０１９４６号公報

【発明の概要】

【発明が解決しようとする課題】

【0008】

ところで、近年表示パネルの高精細化等に伴い、表示パネルドライバ、特にソースドライバにも高速化が求められてきている。電気信号が高速になると、一般に配線等に起因する遅延が問題となる場合がある。表示パネルドライバにおいても、特に信号振幅の大きいソース信号が伝送される信号線（ソースライン）の配線負荷等による出力遅延バラツキは画質に大きく影響する。

【0009】

しかしながら、従来技術に係る表示装置では、表示パネルドライバ１１０と表示パネル１００との大きさの違い等に起因して、出力アンプ１１２と表示パネル１００とを接続する配線の長さ（配線長）にバラつきが発生する。例えば図１０に示すように、表示パネル１００の中央部の位置と表示パネルドライバ１１０の中央部の位置とを合わせて配置した場合には、出力信号ｓｏｕｔ＿１の近辺、ｓｏｕｔ＿９６０の近辺の配線負荷が大きくなり配線遅延が増大する一方、中央部の出力信号ｓｏｕｔ＿３２１近辺の出力信号の配線負荷は小さく、従って相対的に配線遅延が小さくなる。

【0010】

そのため、ｎｓｗｏｂ信号によって各出力アンプ１１２から一斉に出力を開始したとしても出力遅延にバラツキが生じ、表示パネル１００上で例えば色ムラ等が発生し、画質が劣化してしまう。すなわち、図１１に示すように、時刻ｔ１でｎｓｗｏｂ信号がハイレベル（以下、「Ｈ」）からローレベル（以下、「Ｌ」）になってスイッチ１２０が一斉にオンになった（閉じた）としても、出力信号ｓｏｕｔ＿３２１は時刻ｔ２までに立ち上がるのに対し、出力信号ｓｏｕｔ＿１は時刻ｔ３までかかって立ち上がる。つまり、出力信号ｓｏｕｔ＿１とｓｏｕｔ＿３２１との間には時間（ｔ３−ｔ２）の遅延差が発生してしまう。

【0011】

表示パネルドライバ１１０と表示パネル１００との間の出力遅延時間は、表示パネルドライバ１１０および表示パネル１００が実装され、表示パネルドライバ１１０と表示パネル１００との間の配線長が定まれば一意に決定されるので、各出力アンプ１１２からの出力信号の遅延量を予め補正しておけば問題ないとも考えられる。しかしながら、表示装置を使用している際に発生する熱等によって配線抵抗が変化し、遅延量が変化することも考えられる。また、表示パネルドライバ１１０が、さまざまな表示パネル１００を用いた表示装置の組み立てを行う複数のユーザに汎用的に供給されるような場合も想定され、このような場合には表示パネルドライバ１１０と表示パネル１００の実装によって配線長が異なってくる。以上の点を勘案して、表示パネルドライバ１１０では、各チャネルの出力遅延時間が動的に変更可能なように構成されていることが要求されつつある。特許文献１に開示されたソースドライバも出力のタイミングのバラツキを問題としているが、このような点については配慮されていない。

【0012】

本発明は、上述した課題を解決するためになされたものであり、画像表示パネルを駆動する駆動回路の出力負荷が変動しても、駆動される画像表示パネルの画質の劣化を抑制することが可能な、半導体装置、画像表示装置、画像表示方法を提供することを目的とする。

【課題を解決するための手段】

【0013】

本発明に係る半導体装置は、画像表示パネルに複数の駆動信号を供給する複数の出力部と、前記複数の出力部から出力される前記駆動信号が第１のレベルから第２のレベルに遷移する時間により前記複数の出力部の各々の遅延時間を測定する測定部と、複数の前記遅延時間を用いて、前記複数の駆動信号の前記画像表示パネルへの到達時間が均一になるような前記複数の駆動信号の供給タイミングを前記複数の出力部ごとに生成する生成部と、を含むものである。
また、本発明に係る他の態様の半導体装置は、画像表示パネルに複数の駆動信号を供給する複数の出力部と、前記複数の出力部の各々の遅延時間を測定する測定部と、複数の前記遅延時間を用いて、前記複数の駆動信号の前記画像表示パネルへの到達時間が均一になるような前記複数の駆動信号の供給タイミングを前記複数の出力部ごとに生成する生成部と、含み、前記測定部は、前記駆動信号が第１のレベルから第２のレベルに遷移する間のクロック信号の数を計数することにより前記複数の出力部の遅延量を計数する計数部を備え、前記計数部は、前記駆動信号が前記第２のレベルに到達した場合に到達パルスを発生する比較器、前記第１のレベルから前記第２のレベルへ遷移を開始した時点から前記到達パルスを受け取る時点までの間のクロック信号の数をカウントするカウンタを備え、前記比較器が前記複数の出力部のいずれかと兼用されているものである。

【0014】

一方、本発明に係る画像表示装置は、上記の半導体装置と、前記半導体装置の複数の出力部の各々と配線によって接続された画像表示パネルと、を含むものである。

【0015】

また、本発明に係る画像表示方法は、画像表示パネルに複数の駆動信号を供給する複数の出力部を含む半導体装置を用いた画像表示方法であって、測定部により、前記複数の出力部から出力される前記駆動信号が第１のレベルから第２のレベルに遷移する時間により前記複数の出力部の各々の遅延時間を測定し、生成部により、複数の前記遅延時間を用いて、前記複数の駆動信号の前記画像表示パネルへの到達時間が均一になるような前記複数の駆動信号の供給タイミングを前記複数の出力部ごとに生成するものである。

【発明の効果】

【0016】

本発明によれば、画像表示パネルを駆動する駆動回路の出力負荷が変動しても、駆動される画像表示パネルの画質の劣化を抑制することが可能な、半導体装置、画像表示装置、画像表示方法を提供することが可能となる。

【図面の簡単な説明】

【0017】

【図1】第１の実施の形態に係る表示パネルドライバの構成の一例を示す回路図である。

【図2】第１の実施の形態に係るタイミング制御部の構成の一例を示す回路図である。

【図3】第１の実施の形態に係るタイミング発生部の構成の一例を示す回路図である。

【図4】第１の実施の形態に係る遅延制御部の構成の一例を示す回路図である。

【図5】第１の実施の形態に係るタイミング切替部の構成の一例を示す回路図である。

【図6】第１の実施の形態に係る遅延制御動作を示すタイミングチャートの一部である。

【図7】第１の実施の形態に係る遅延制御動作を示すタイミングチャートの一部である。

【図8】第２の実施の形態に係る表示パネルドライバの通常モードの動作を示す回路図である。

【図9】第２の実施の形態に係る表示パネルドライバのモニタモードの動作を示す回路図である。

【図10】従来技術に係る表示装置の構成を示す回路図である。

【図11】従来技術に係る表示パネルドライバの出力遅延を説明するタイミングチャートである。

【発明を実施するための形態】

【0018】

以下、図面を参照し、本発明を実施するための形態について詳細に説明する。

【0019】

［第１の実施の形態］
図１ないし図７を参照して、本実施の形態に係る半導体装置、画像表示装置、画像表示方法について説明する。図１ないし図５は、本実施の形態に係る半導体装置としての表示パネルドライバ１０の各部の回路図を示し、図６および図７は表示パネルドライバ１０の各部の動作波形を示すタイミングチャートである。

【0020】

本実施の形態では、出力アンプの出力遅延量を測定する回路と、その遅延量を基に出力スイッチをオンさせるタイミングを調整する回路を設けることで出力遅延バラツキを抑えている。すなわち、出力アンプの遅延量を測定するモードであるモニタモードにおいて出力アンプの遅延量を測定し、表示パネルに駆動信号を送る通常モードにおいて、測定された遅延量に応じて各出力アンプから出力される出力信号の出力タイミングを制御している。ここで、本実施形態における出力アンプの出力遅延量は、表示パネルまでの配線による遅延量のみならず、複数の出力アンプの間の遅延バラツキも含んでいる。なお、本実施の形態では、表示パネルドライバの出力チャネル数を９６０チャネルとした形態を例示して説明する。むろん出力チャネル数は９６０チャネルに限られず、駆動する表示パネル等に応じて必要となるチャネル数とすることができる。また、本実施の形態に係る表示パネルドライバ１０は、液晶パネル、有機ＥＬ（ＥｌｅｃｔｒｏＬｕｍｉｎｅｓｃｅｎｃｅ）パネル等、表示パネルとして特に限定されず適用することができる。

【0021】

図１に示すように、本実施の形態に係る表示パネルドライバ１０は、出力アンプ１６−１、１６−２、１６−３、１６−４、１６−５、１６−６、および１６−７（図１では、各々「ｓａｍｐ１」、「ｓａｍｐ２〜３２０」、「ｓａｍｐ３２１〜４７９」、「ｓａｍｐ４８０」、「ｓａｍｐ４８１〜６４０」、「ｓａｍｐ６４１〜９５９」、および「ｓａｍｐ９６０」と表記。以下、総称する場合は「出力アンプ１６」）、タイミング制御部１２−１、１２−２、および１２−３（図１では、「ｓｗｏ＿ｔｉｍｅ＿ｃｏｎ」と表記。以下、総称する場合は「タイミング制御部１２」）、タイミング切替部１４、出力スイッチ６０−１、６０−２、６０−３、６０−４、６０−５、６０−６、および６０−７（図１では各々「ｘｓｗｏ」と表記、以下総称する場合は「出力スイッチ６０」）を含んで構成されている。図１の回路図では、出力アンプ１６−２は３１９個の出力アンプ１６を、出力アンプ１６−３は１５９個の出力アンプ１６を、出力アンプ１６−５は１６０個の出力アンプ１６を、出力アンプ１６−６は３１９個の出力アンプ１６を、各々まとめて表記している。同様に、出力スイッチ６０−２は３１９個の出力スイッチ６０を、出力スイッチ６０−３は１５９個の出力スイッチ６０を、出力スイッチ６０−５は１６０個の出力スイッチ６０を、出力スイッチ６０−６は３１９個の出力スイッチ６０を、各々まとめて表記している。タイミング制御部１２は、本発明に係る「測定部」および「生成部」であり、タイミング切替部は本発明に係る「切替部」である。

【0022】

出力アンプ１６−１には入力信号ｓｉｎ＿１が入力され、出力スイッチ６０−１を介して出力信号ｓｏｕｔ＿１が出力される。出力アンプ１６−２に含まれる出力アンプ１６には各々入力信号ｓｉｎ＿２〜ｓｉｎ＿３２０が入力され、出力スイッチ６０−２に含まれる出力スイッチ６０を介して出力信号ｓｏｕｔ＿２〜ｓｏｕｔ＿３２０が出力される。同様に、出力アンプ１６−３には入力信号ｓｉｎ＿３２１〜ｓｉｎ＿４７９が入力され、出力信号ｓｏｕｔ＿３２１〜ｓｏｕｔ＿４７９が出力される。出力アンプ１６−５には入力信号ｓｉｎ＿４８１〜ｓｉｎ＿６４０が入力され、出力信号ｓｏｕｔ＿４８１〜ｓｏｕｔ＿６４０が出力される。出力アンプ１６−６には入力信号ｓｉｎ＿６４１〜ｓｉｎ＿９５９が入力され、出力信号ｓｏｕｔ＿６４１〜ｓｏｕｔ＿９５９が出力される。出力アンプ１６−７には入力信号ｓｉｎ＿９６０が入力され、出力信号ｓｏｕｔ＿９６０が出力される。

【0023】

本実施の形態では９６０個の出力アンプ１６から出力される９６０本の出力信号を３つの出力グループＳ１（ｓａｍｐ１〜ｓａｍｐ３２０）、Ｓ２（ｓａｍｐ３２１〜ｓａｍｐ６４０）、Ｓ３（ｓａｍｐ６４１〜ｓａｍｐ９６０）に分割し、出力グループＳ１、Ｓ２、Ｓ３の各々において代表して１つの出力信号の遅延時間を測定し、測定した遅延時間を用いて各々の出力グループに含まれる出力アンプ１６の出力を一括制御する。すなわち、本実施の形態では、ｓａｍｐ１の出力の遅延時間を測定し、測定された遅延時間を用いてｓａｍｐ１〜ｓａｍｐ３２０の出力を制御する。ｓａｍｐ４８０の出力の遅延時間を測定し、測定された遅延時間を用いてｓａｍｐ３２１〜ｓａｍｐ６４０の出力を制御する。ｓａｍｐ９６０の出力の遅延時間を測定し、測定された遅延時間を用いてｓａｍｐ６４１〜ｓａｍｐ９６０の出力を制御する。このように、本実施の形態においては、出力グループＳ１、Ｓ３では最長の配線長となる出力アンプ１６−１、１６−７の遅延時間を測定し、出力グループＳ２では平均的な配線長となる出力アンプ１６−４の遅延時間を測定している。しかしながら、これに限られず、各出力グループＳ１、Ｓ２、Ｓ３において遅延時間を測定する出力アンプは、いずれの出力アンプとしてもよい。

【0024】

タイミング切替部１４は、後述するように、ｍｏｎ＿ｍｏｄｅ信号（モニタモード信号）を受信して、タイミング制御部１２に向けてｎｓｗｍｏｎ信号（モード切替信号）を出力する。

【0025】

タイミング制御部１２は、タイミング切替部１４からｎｓｗｍｏｎ信号を受け取るとモニタモードに移行し、出力アンプ１６の出力遅延時間を測定するとともに、ｎｓｗｍｏｎ信号によってモニタモードが解除されると通常モードに移行し、測定された出力遅延時間を用いて各出力アンプ１６の出力を制御する。より詳細には、タイミング制御部１２−１はモニタモードにおいてｃｌｋｘＸに同期させて出力アンプ１６−１の出力遅延時間を測定し、通常モードにおいて出力スイッチ６０−１、６０−２を制御し、出力アンプ１６−１、１６−２からの出力信号の出力タイミングを制御する。タイミング制御部１２−２はモニタモードにおいて出力アンプ１６−４の出力遅延時間を測定し、通常モードにおいて出力スイッチ６０−３、６０−４、６０−５を制御し、出力アンプ１６−３、１６−４、１６−５からの出力信号の出力タイミングを制御する。タイミング制御部１２−３はモニタモードにおいて出力アンプ１６−７の出力遅延時間を測定し、通常モードにおいて出力スイッチ６０−６、６０−７を制御し、出力アンプ１６−６、１６−７からの出力信号の出力タイミングを制御する。

【0026】

以下、各部の回路図を参照して、本実施の形態に係る表示パネルドライバ１０の構成について説明する。

【0027】

図２は、タイミング制御部１２−１の一例の詳細を示す回路図である。タイミング制御部１２−２、１２−３の構成はタイミング制御部１２−１と同様なので、詳細な説明は省略する。図２に示すように、タイミング制御部１２−１は、タイミング発生部１８（図２では、「ｓｗｏ＿ｔｉｍｅ＿ｇｅｎ」と表記）、比較器２０（図２では、「ｃｏｍｐａｒａｔｏｒ」と表記）、およびスイッチ７４（図２では、「ｘｓｗｍｏｎ」と表記）を含んで構成されている。タイミング発生部１８が本発明に係る「計数部」、「遅延制御部」、および「保持部」である。

【0028】

スイッチ７４は、タイミング切替部１４からＨのｎｓｗｍｏｎ信号を受け取るとオンとなり（閉となり）、出力信号ｓｏｕｔ＿１を比較器２０に接続する。

【0029】

比較器２０は、出力信号ｓｏｕｔ＿１が第１のレベルから第２のレベルまでの遷移時間（例えば、ＬからＨへの立ち上がり時間）、すなわち、出力信号ｓｏｕｔ＿１の遅延時間量を測定する。比較器２０の反転入力にはｖｒｅｆ（基準電圧）が接続され、非反転入力には出力信号ｓｏｕｔ＿１が接続されている。ｖｒｅｆは、例えば表示パネルドライバ１０の内部に設けられた、各部の基準電圧を発生する回路から供給される。比較器２０は、スイッチ７４が閉じ出力信号ｓｏｕｔ＿１が入力されると、出力信号ｓｏｕｔ＿１とｖｒｅｆとを比較し、出力信号ｓｏｕｔ＿１がｖｒｅｆに達すると、タイミング発生部１８にｃｏｍｐ信号（カウント終了パルス）を出力する。

【0030】

タイミング発生部１８には、ｎｓｗｏｂ信号、ｎｓｗｍｏｎ信号、ｃｌｋｘＸ信号（クロック信号）、ｃｏｍｐ信号が入力され、タイミング発生部１８からは、ｎｓｗｏｂ＿ｄ１（スイッチング信号、開閉信号）が出力される。より詳細には、タイミング発生部１８は、モニタモードにおいて出力アンプ１６−１の出力遅延時間を測定するとともに、通常モードにおいて出力スイッチ６０−１、６０−２を制御するｎｓｗｏｂ＿ｄ１を出力する。すなわち、ｎｓｗｏｂ＿ｄ１信号によって出力スイッチ６０−１、６０−２をオンさせ、出力アンプ１６−１、１６−２から一斉に出力信号ｓｏｕｔ＿１〜ｓｏｕｔ３２０を出力させる。そして、測定された出力遅延時間に応じた期間出力させた後、出力スイッチ６０−１、６０−２をオフさせる。出力グループＳ２、Ｓ３でも同様に、各々ｎｓｗｏｂ＿ｄ１信号、ｎｓｗｏｂ＿ｄ２信号によって出力スイッチ６０をオンさせ、出力アンプ１６から一斉に出力信号ｓｏｕｔを出力させる。そして、測定された出力遅延時間に応じた期間出力させた後、出力スイッチ６０をオフさせる。

【0031】

図３は、タイミング発生部１８の一例の詳細を示す回路図である。タイミング発生部１８は、カウンタ２２（図３では、「ｃｏｕｎｔｅｒ」と表記）、遅延制御部２４（図３では、「ｓｗｏ＿ｄｌｙ＿ｃｏｎ」と表記）、ＤＦＦ２６、３０、３６、４０、セレクタ３４、３８、ＡＮＤ（論理積回路）２８、３２を含んで構成されている。比較器２０、およびカウンタ２２が本発明に係る「計数部」である。

【0032】

ＤＦＦ２６およびＡＮＤ２８は、ｎｓｗｏｂ信号とｃｌｋｘＸ信号によってｃｎｔ＿ｓｔａｒｔパルス（カウント開始パルス）を生成する。すなわち、ＤＦＦ２６にｎｓｗｏｂ信号が入力されると、ｃｌｋｘＸ信号の１周期のパルス幅を有するｃｎｔ＿ｓｔａｒｔパルスが生成される。ＤＦＦ３０およびＡＮＤ３２は、ｃｏｍｐ信号とｃｌｋｘＸ信号によってｃｎｔ＿ｓｔｏｐパルス（カウント停止パルス）を生成する。すなわち、ＤＦＦ３０にｃｏｍｐ信号が入力されると、ｃｌｋｘＸ信号の１周期のパルス幅を有するｃｎｔ＿ｓｔｏｐパルスが生成される。

【0033】

カウンタ２２には、ｃｎｔ＿ｓｔａｒｔ信号、ｃｎｔ＿ｓｔｏｐ信号、およびｃｌｋｘＸ信号が入力され、カウンタ２２からは、カウントの結果であるｃｎｔ［１］、ｃｎｔ［０］信号（カウンタ値信号）が出力される。カウンタ２２のｅｎ(イネーブル）端子にはｎｓｗｍｏｎ信号（モード切替信号）が入力され、カウンタ２２はこのｎｓｗｍｏｎ信号によって動作、非動作が制御される。なお、本実施の形態では、カウンタ２２は２ビットのカウンタとされている。

【0034】

セレクタ３４およびＤＦＦ３６は、カウンタ２２が停止したときのｃｎｔ［１］信号を保持する。すなわち、セレクタ３４にはｃｎｔ［１］信号とｃｎｔ＿ｓｔｏｐ信号が入力されており、カウンタ２２が動作している間はセレクタ３４のＢ入力が選択されるので、セレクタ３４にはｃｎｔ［１］信号が入力される。一方、カウンタ２２のカウント動作が停止するとセレクタ３４のＡ入力が選択され、そのときのｃｎｔ［１］の値がｃｎｔ＿ｆｆ［１］信号として保持される。ｃｎｔ＿ｆｆ［１］信号は、カウンタ２２による２ビットのカウント値の上位ビットである。

【0035】

セレクタ３８およびＤＦＦ４０は、カウンタ２２が停止したときのｃｎｔ［０］信号を保持する。すなわち、セレクタ３８にはｃｎｔ［０］信号とｃｎｔ＿ｓｔｏｐ信号が入力されており、カウンタ２２が動作している間はセレクタ３８のＢ入力が選択されるので、セレクタ３８にはｃｎｔ［０］信号が入力される。一方、カウンタ２２のカウント動作が停止するとセレクタ３８のＡ入力が選択され、そのときのｃｎｔ［０］の値がｃｎｔ＿ｆｆ［０］信号として保持される。ｃｎｔ＿ｆｆ［０］信号は、カウンタ２２による２ビットのカウント値の下位ビットである。セレクタ３４、３８、ＤＦＦ３６、４０が本発明に係る「保持部」である。

【0036】

遅延制御部２４は、ｎｓｗｏｂ信号、ｃｎｔ＿ｆｆ［１］信号、ｃｎｔｆｆ［０］信号を入力とし、スイッチング信号であるｎｓｗｏｂ＿ｄ１信号を生成する。ｎｓｗｏｂ＿ｄ１信号は、ｃｎｔ＿ｆｆ［１］信号およびｃｎｔｆｆ［０］信号で示されたカウントに応じて生成された、出力スイッチ６０−１、６０−２をオンさせるタイミングを示す信号である。

【0037】

図４は、遅延制御部２４の一例の詳細を示す回路図である。図４に示すように、遅延制御部２４は、インバータ４２、遅延回路４４、４６、４８（図４では、「ＤＬＹ」と表記）、ＡＮＤ（論理積回路）５０、５４、５６、５８、およびＯＲ（論理和回路）５２を含んで構成されている。インバータ４２は、入力されたｎｓｗｏｂ信号の論理を反転させる。

【0038】

遅延回路４４、４６、４８の各々は、入力されたｎｓｗｏｂ信号に遅延を与える単位遅延素子である。本実施の形態では、遅延回路４４、４６、４８として遅延時間が同じ遅延素子を用いている。しかしながら、これに限られず、遅延素子以外の遅延回路を用いてもよいし、遅延回路４４、４６、４８の遅延時間を遅延回路ごとに異なるものとしてもよい。

【0039】

ＡＮＤ５４、５６、５８、５０は、カウンタ２２から出力されたカウント値を示すｃｎｔ＿ｆｆ［１］信号およびｃｎｔ＿ｆｆ［０］信号を用いて、接続される遅延回路４４、４６、４８を選択し、ｎｓｗｏｂ信号の遅延時間を決定する。すなわち、ｃｎｔ＿ｆｆ［１］信号およびｃｎｔｆｆ［０］信号によるカウント値をｃｎｔ＿ｆｆ［１：０］（［１：０］は［上位ビット：下位ビット］の組み合わせを示す）で表記すると、各々のカウント値に対して接続される遅延回路の組み合わせは以下のようになる。すなわち、ｃｎｔ＿ｆｆ［１：０］＝［０：０］ではＡＮＤ５０がオンになるので遅延回路４４、４６、４８が選択される（つまり、遅延回路が３段）。ｃｎｔ＿ｆｆ［１：０］＝［０：１］ではＡＮＤ５８がオンになるので遅延回路４４、４６が選択される（つまり、遅延回路が２段）。ｃｎｔ＿ｆｆ［１：０］＝［１：０］ではＡＮＤ５６がオンになるので遅延回路４４が選択される（つまり、遅延回路が１段）。ｃｎｔ＿ｆｆ［１：０］＝［１：１］ではＡＮＤ５４がオンになるので遅延回路４４、４６、４８のいずれもが選択されない（つまり、遅延回路が０段）。

【0040】

ＯＲ５２はＡＮＤ５４、５６、５８、５０の論理和をｎｓｗｏｂ＿ｄ１信号として出力し、出力スイッチ６０−１、６０−２の開閉を制御する。

【0041】

図５は、タイミング切替部１４の一例の詳細を示す回路図である。図５に示すように、タイミング切替部１４は、ＤＦＦ６２、６４、ＡＮＤ６６、インバータ６８を含んで構成されている。タイミング切替部１４にはｍｏｎ＿ｍｏｄｅ信号（モニタモード信号）およびｎｓｗｏｂ信号が入力され、ｎｓｗｍｏｎ信号（モード切替信号）が出力される。すなわち、タイミング切替部１４は、モニタモードと通常モードとを切り替える機能を有している。インバータ６８は、入力されたｎｓｗｏｂ信号の論理を反転させる。ＤＦＦ６２、６４、ＡＮＤ６６は、２回目のｎｓｗｏｂ信号のタイミングを生成し、ｎｓｗｍｏｎ信号としてタイミング制御部１２−１に供給する。ｎｓｗｍｏｎ信号の詳細については後述する。

【0042】

次に、図６および図７を参照し、各回路部における各信号の動作波形のタイミングチャートに基づいて、各回路部の動作の詳細について説明する。図６は、モニタモードおよび通常モードにおける各信号の動作波形を示し、図７は、モニタモードにおける各信号の動作波形を示している。図６および図７では、出力アンプ１６−１から出力される出力信号ｓｏｕｔ＿１、および１６−４から出力される出力信号ｓｏｕｔ＿４８０を例示し、対比しながら説明している。

【0043】

ここでは、出力信号ｓｏｕｔ＿１の配線負荷と、出力信号ｓｏｕｔ＿４８０の配線負荷とが異なり、出力信号ｓｏｕｔ＿１の配線負荷の方が、出力信号ｓｏｕｔ＿４８０の配線負荷よりも大きい（配線遅延が大きい）ものとする。その結果、出力信号ｓｏｕｔ＿１で選択される遅延回路の段数が０段、出力信号ｓｏｕｔ＿４８０で選択される遅延回路の段数が３段であるとする。つまり、ｎｓｗｏｂ＿ｄ１を決定するｃｎｔ＿ｆｆ［１：０］の値は２’ｂ１１、ｎｓｗｏｂ＿ｄ２を決定するｃｎｔ＿ｆｆ［１：０］の値は２’ｂ００であるとする。ここで、２’ｂＸＸはＸＸがバイナリ信号であることを表している。また、出力信号ｓｏｕｔ＿１およびｓｏｕｔ＿４８０の遅延量を測定する際の出力信号ｓｏｕｔ＿１およびｓｏｕｔ＿４８０の振幅を示す諧調値は、１６進数で”００”を最小値とし”ＦＦ”を最大値としている。

【0044】

まず、時刻ｔ１においてアクティブＬのｒｅｓｅｔ信号を発出する（図６（ａ））。ｒｅｓｅｔ信号は表示パネルドライバ１０を初期化する信号であり、本実施の形態では表示パネルドライバ１０の内部で生成される。あるいは、これに限られず、外部に備えられたタイミングコントローラ等から受け取るようにしてもよい。

【0045】

ｒｅｓｅｔ信号が発出されると、時刻ｔ１でｍｏｎ＿ｍｏｄｅ信号（モニタモード信号）をＨとし（図６（ｂ））、表示パネルドライバ１０の状態（図６では、「ｆｕｎｃｔｉｏｎ」と表記）をモニタモードとする（図６（ｃ））。その際、ｎｓｗｏｂ信号＝Ｌ、ｎｓｗｏｂ＿ｄ１信号＝Ｌ、ｎｓｗｏｂ＿ｄ２信号＝Ｌとなる（図６（ｄ）〜（ｆ））。また、この際図示しないｎｓｗｍｏｎ信号もＬとなっている。なお、ここでいうｆｕｎｃｔｉｏｎは状態の意味であり、この名称の信号が存在するわけではない。

【0046】

次に、表示パネルドライバ１０に”００”を書き込み、時刻ｔ２においてｎｓｗｏｂ信号をＨとし、出力アンプ１６−１の入力信号ｓｉｎ＿１、出力アンプ１６−４の入力信号ｓｉｎ＿４８０を”００”に切り替える。次に、時刻ｔ３においてｎｓｗｏｂ信号をＬにすると、ｎｓｗｏｂ＿ｄ１とｎｓｗｏｂ＿ｄ２が、遅延制御部２４の遅延回路４４、４６、４８による遅延時間（図６では時間ｔｄとして表記）だけ遅れた時刻ｔ４においてＨからＬとなり、出力信号ｓｏｕｔ＿１、ｓｏｕｔ＿４８０の値が”００”に切り変わる（図６（ｇ）、（ｈ））。

【0047】

次に、表示パネルドライバ１０に”ＦＦ”を書き込み、時刻ｔ５においてｎｓｗｏｂ信号をＨとし、出力アンプ１６−１の入力信号ｓｉｎ＿１、出力アンプ１６−４の入力信号ｓｉｎ＿４８０を”ＦＦ”に切り替える。このとき、タイミング切替部１４でｎｓｗｏｂ信号の２回目の立ち上がりを検知してｎｓｗｍｏｎ信号がＨとなるので、タイミング制御部１２−１の比較器２０に出力信号ｓｏｕｔ＿１が接続される。同様に、タイミング制御部１２−２の比較器２０に出力信号ｓｏｕｔ＿４８０が接続される。

【0048】

次に、時刻ｔ６においてｎｓｗｏｂ信号をＬにすると、ｎｓｗｏｂ＿ｄ１信号とｎｓｗｏｂ＿ｄ２信号が、遅延制御部２４の遅延回路４４、４６、４８による遅延時間だけ遅れた時刻ｔ７においてＨからＬとなり、出力信号ｓｏｕｔ＿１、ｓｏｕｔ＿４８０の値が”ＦＦ”に切り変わる（図６（ｇ）、（ｈ））。同時に、タイミング発生部１８のカウンタ２２でカウントが開始される（ｃｎｔ＿ｓｔａｒｔ信号がＨになる）。

【0049】

次に、図７を参照し、モニタモードにおける出力遅延時間の測定についてより詳細に説明する。図７は、図６において時間ＴＰで示した部分をより詳細に示した図である。図７（ａ）はクロック信号（図７（ａ）では、「ｃｌｋ」と表記）を示している。なお、図７では、出力信号ｓｏｕｔ＿１の出力遅延時間の測定のタイミングチャートを示しているが、ｓｏｕｔ＿４８０の場合は最終的なカウント値ｃｎｔ＿ｆｆ［１：０］の値が２’ｂ００となる点以外は同様なので、図示を省略する。

【0050】

上述したように、時刻ｔ７でｎｓｗｏｂ＿ｄ１がＨからＬに遷移すると（図７（ｃ））、ｎｓｗｍｏｎがＬからＨに遷移し（図７（ｅ））、スイッチ７４を介して出力信号ｓｏｕｔ＿１がタイミング制御部１２−１の比較器２０に接続される。このとき同時にｃｎｔ＿ｓｔａｒｔパルスが発生し（図７（ｆ））、カウンタ２２によるカウントが開始される。

【0051】

ｓｏｕｔ＿１が時刻ｔ９においてｖｒｅｆに到達すると（図７（ｄ））、比較器２０からｃｏｍｐ信号としてＨが出力される（図７（ｇ））。一方、ｃｏｍｐ信号がＨになると、ｃｎｔ＿ｓｔｏｐパルスが発生し（図７（ｈ））、カウンタ２２におけるカウント動作が停止する。

【0052】

カウンタ２２におけるカウント動作の進行に伴い、上位ビットｃｎｔ［１］と下位ビットｃｎｔ［０］の組み合わせであるｃｎｔ［１：０］の値が、２ｂ’００、２ｂ’０１、２ｂ’１０、２ｂ’１１と変化する（図７（ｉ））。カウンタ２２におけるカウント動作が停止すると、時刻ｔ１０において、ｃｎｔ＿ｆｆ［１：０］にそのときのカウンタ２２のカウント値が保持される。出力信号ｓｏｕｔ＿１では選択される遅延回路の段数が０段であるので、ｃｎｔ［１：０］は２ｂ’１１までカウントされる。従って、ｃｎｔ＿ｆｆ［１：０］には２ｂ’１１が保持される（図７（ｊ））。同様に、タイミング制御部１２−２のタイミング発生部１８では、ｃｎｔ＿ｆｆ［１：０］に２ｂ’００が保持される（図示省略）。その後、時刻ｔ１１でｍｏｎ＿ｍｏｄｅ信号をＬにすると（図７（ｂ）、図６（ｂ））、同時にｎｓｗｍｏｎ信号がＬになる（図７（ｅ））。

【0053】

再び図６を参照し、カウンタ２２にカウント値が保持された後、時刻ｔ１１においてｍｏｎ＿ｍｏｄｅ信号をＨからＬにし（図６（ｂ））、モニタモードから通常モードに切り替える。これによりｎｓｗｍｏｎ信号がＬとなり、出力信号ｓｏｕｔ＿１と比較器２０との接続、および出力信号ｓｏｕｔ＿４８０と比較器２０との接続が解除される（切り離される）。以降、通常モードで動作する場合は、モニタモードで保持したｃｎｔ＿ｆｆ［１：０］の値により出力信号ｓｏｕｔ＿１〜ｓｏｕｔ３２０、および出力信号ｓｏｕｔ＿３２１〜ｓｏｕｔ＿６４０の遅延時間が決定される。

【0054】

本例ではｎｓｗｏｂ＿ｄ１に対応するｃｎｔ＿ｆｆ［１：０］の値は２’ｂ１１なので、遅延制御部２４で選択される遅延回路の段数は０段となり、ｎｓｗｏ＿ｄ２に対応するはｃｎｔ＿ｆｆ［１：０］の値は２’ｂ００なので、遅延制御部２４で選択される遅延回路の段数が３段となる。その結果、図６における時刻ｔ１２で出力信号ｓｏｕｔ＿１およびｓｏｕｔ＿４８０の遅延時間（スイッチ６０−１、６０−４をオフさせるタイミング）が設定される。そして、出力信号ｓｏｕｔ＿１〜ｓｏｕｔ＿３２０はｎｓｗｏｂ＿ｄ１の制御によって時刻ｔ１３でオフとされる一方、出力信号ｓｏｕｔ＿３２１〜ｓｏｕｔ＿６４０はｎｓｗｏｂ＿ｄ２の制御によって時刻ｔ１４でオフとされる。すなわち、時間（ｔ１４−ｔ１３）だけ、出力信号ｓｏｕｔ＿１〜ｓｏｕｔ３２０の方が出力信号ｓｏｕｔ＿３２１〜ｓｏｕｔ＿６４０よりも早く出力される。このことにより、ｓｏｕｔ＿１〜ｓｏｕｔ３２０とｓｏｕｔ＿３２１〜ｓｏｕｔ＿６４０の出力遅延がほぼ同等となり、出力信号ｓｏｕｔ＿１〜ｓｏｕｔ３２０とｓｏｕｔ＿３２１〜ｓｏｕｔ＿６４０とは、ほぼ同時に表示パネルに到達する。

【0055】

以上詳述したように、本実施の形態によれば、出力アンプの出力遅延量をモニタする回路と、モニタした結果を基に、出力アンプの出力スイッチをオンとするタイミングを自動調整する回路とを表示パネルドライバに搭載することで、配線負荷等に起因する遅延バラツキを抑えることが可能となり、例えば表示パネルの画質改善の効果が得られる。

【0056】

［第２の実施の形態］
図８および図９を参照して、本実施の形態に係る表示パネルドライバ１０ａについて説明する。本実施の形態は、上記実施の形態に係る表示パネルドライバ１０に対し、タイミング制御部１２の比較器２０を出力アンプ１６で代用した形態である。図８は通常モードにおける表示パネルドライバ１０ａの動作状態を、図９はモニタモードにおける表示パネルドライバ１０ａの動作状態を、各々示している。なお、図８および図９では、９６０のチャネルのうち、チャネル１〜３２０を抜き出して図示している。

【0057】

図８に示すように、表示パネルドライバ１０ａは、タイミング制御部１２ａ−１、タイミング切替部１４、出力アンプ１６−１、１６−８、１６−９、およびスイッチ７６、７８、８０、８２、８４を含んで構成されている。図８において、スイッチ７８、８０、８４は「ｘｓｗｍｏｎ」と表記され、スイッチ７６、８２は「ｘｓｗｍｏｎｂ」と表記されている。スイッチｘｓｗｍｏｎはｎｓｗｍｏｎ信号と同じ極性の信号で制御され、スイッチｘｓｗｍｏｎｂはｎｓｗｍｏｎの補信号で制御されることを示している。出力アンプ１６−８の非反転入力にはスイッチ８０を介して出力信号ｓｏｕｔ＿１が接続され、反転入力にはスイッチ７８を介してｖｒｅｆが接続されている。

【0058】

一方、タイミング切替部１４は、表示パネルドライバ１０が備えるタイミング切替部１４と同じものである。また、出力アンプ１６−８は、表示パネルドライバ１０の３１９チャネルの出力アンプ１６−２のうちの出力信号ｓｏｕｔ＿２に対応する出力アンプを抜き出したものであり、出力アンプ１６−９は、出力アンプ１６−２のうちの出力信号ｓｏｕｔ＿３〜ｓｏｕｔ＿２０に対応する出力アンプを抜き出したものである。

【0059】

表示パネルドライバ１０ａでは、表示パネルドライバ１０のタイミング制御部１２−１がタイミング制御部１２ａ−１に変更されている。タイミング制御部１２ａ−１は比較器２０を備えておらず、出力アンプ１６−８が比較器２０の代用とされている。すなわち、出力アンプ１６−８は通常モードにおいては本来の出力アンプとして機能し、モニタモードにおいてはタイミング制御部１２ａ−１の比較器として機能する。そして、各々の機能の切り替えをスイッチ７６、７８、８０、８２、８４によって行う。

【0060】

通常モードの場合には、ｎｓｗｍｏｎ信号によって、スイッチ７６、７８、８０、８２、８４を図８のように設定する。すなわち、通常モードではｎｓｗｍｏｎ信号がＬ、ｎｓｗｍｏｎｂ信号（ｎｓｗｍｏｎ信号の補信号）がＨとなるため、Ｈのｎｓｗｍｏｎｂ信号によってスイッチ７６、８２がオンとなり、Ｌのｎｓｗｍｏｎ信号によってスイッチ７８、８０、８４がオフとなる。このことにより出力アンプ１６−８が、入力信号ｓｉｎ＿２を増幅し出力信号ｓｏｕｔ＿２を出力する本来の増幅器としての機能を発揮する。

【0061】

一方、モニタモードの場合は、ｎｓｗｍｏｎ信号によって、スイッチ７６、７８、８０、８２、８４を図９のように設定する。すなわち、モニタモードではｎｓｗｍｏｎ信号がＨ、ｎｓｗｍｏｎｂ信号がＬとなるため、Ｈのｎｓｗｍｏｎ信号によってスイッチ７８、８０、８４がオンとなり、Ｌのｎｓｗｍｏｎｂ信号によってスイッチ７６、８２がオフとなる。このことにより、出力アンプ１６−８は出力信号ｓｏｕｔ＿１とｖｒｅｆとを比較する比較器として機能する。なお、本実施の形態では、出力グループＳ１において、出力信号ｓｏｕｔ＿２に対応する出力アンプを比較器２０として用いる形態を例示して説明したが、これに限られず、出力信号ｓｏｕｔ＿３〜ｓｏｕｔ＿３２０のいずれかを比較器２０として用いる形態としてもよい。

【0062】

以上のように、本実施の形態に係る表示パネルドライバ１０ａでは、比較器２０をモニタモードにおいて使用していない出力アンプで代用できるように、スイッチ７６、７８、８０、８２、８４を付加している。同様に、出力グループＳ２では、出力アンプ１６−３または出力アンプ１６−５のうちの１つの出力アンプを比較器２０として代用し、出力グループＳ３では、出力アンプ１６−６のうちの１つの出力アンプを比較器２０として代用するように各々スイッチを配置してもよい。

【0063】

本の実施の形態によれば、タイミング制御部１２において比較器２０を用いることなく、上記実施の形態と同等の効果が得られるため、表示パネルドライバ１０ａのチップのレイアウト面積の削減に繋がり、従って上記実施の形態と比較してチップコストの面でも有利となる。

【0064】

なお、上記各実施の形態では、表示パネルドライバの９６０チャネルの出力を出力グループＳ１、Ｓ２、Ｓ３の３つに分割し、出力グループＳ１、Ｓ２、Ｓ３の各々にタイミング制御部１２、タイミング切替部１４を設ける形態を例示して説明したが、これに限られない。例えば、出力グループの数を２つ、あるいは４つ以上としてもよい。出力グループの分割数を大きくすれば、それだけ各出力アンプ１６間の遅延時間の制御を緻密にすることができるので、出力チャネル間の遅延時間をさらに均一にすることが可能となる。

【0065】

また、上記各実施の形態では、タイミング発生部１８において２ビットのカウンタ２２と、３つの遅延回路（４４、４６、４８）による遅延制御部２４を含む形態を例示して説明したがこれに限られず、タイミング発生部１８を、３ビット以上のカウンタを含む形態、あるいは４つ以上の遅延回路による遅延制御部を含む形態としてもよい。カウンタのビット数、あるいは遅延制御部の遅延回路の数を増やすことによって、より緻密な出力遅延時間の調整が可能となる。

【符号の説明】

【0066】

１０、１０ａ 表示パネルドライバ
１２、１２−１、１２−２、１２−３、１２ａ−１ タイミング制御部
１４ タイミング切替部
１６、１６−１〜１６−９ 出力アンプ
１８ タイミング発生部
２０ 比較器
２２ カウンタ
２４ 遅延制御部
２６、３０ ＤＦＦ
２８、３２ ＡＮＤ
３４、３８ セレクタ
３６、４０ ＤＦＦ
４２ インバータ
４４、４６、４８ 遅延回路
５０ ＡＮＤ
５２ ＯＲ
５４、５６、５８ ＡＮＤ
６０、６０−１〜６０−７ 出力スイッチ
６２、６４ ＤＦＦ
６６ ＡＮＤ
６８ インバータ
７４、７６、７８、８０、８２、８４ スイッチ
１００ 表示パネル
１１０ 表示パネルドライバ
１１２ 出力アンプ
１２０ スイッチ
Ｃｐ 画素容量、ＰＸ 画素、Ｓ１、Ｓ２、Ｓ３ 出力グループ、Ｔｒ ＴＦＴトランジスタ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】