特許 6802644 安定化電源回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6802644

(24)【登録日】2020年12月1日

(45)【発行日】2020年12月16日

(54)【発明の名称】安定化電源回路

(51)【国際特許分類】

   G05F 1/56 20060101AFI20201207BHJP

【ＦＩ】

   G05F1/56 310F

   G05F1/56 310Q

【請求項の数】3

【全頁数】15

(21)【出願番号】特願2016-99615(P2016-99615)

(22)【出願日】2016年5月18日

(65)【公開番号】特開2017-207902(P2017-207902A)

(43)【公開日】2017年11月24日

【審査請求日】2019年3月8日

(73)【特許権者】

【識別番号】000191238

【氏名又は名称】新日本無線株式会社

(74)【代理人】

【識別番号】110002000

【氏名又は名称】特許業務法人栄光特許事務所

(72)【発明者】

【氏名】宮島 一之

【審査官】 白井 孝治

(56)【参考文献】

【文献】 特開２０１０−０７９６５３（ＪＰ，Ａ）

【文献】 特開平０３−１５８９１２（ＪＰ，Ａ）

【文献】 特開２０１２−０７３７９９（ＪＰ，Ａ）

【文献】 特開２００１−０３４３５１（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０５Ｆ １／４６− １／６５６

(57)【特許請求の範囲】

【請求項1】

参照電圧に応じて所定の電圧を出力端子から出力する安定化電源回路であって、
ソースが相互に接続された第１のトランジスタ及び第２のトランジスタと、
前記出力端子へ電流を供給する第３のトランジスタと、
前記第１のトランジスタ及び前記第２のトランジスタを含み、前記第１のトランジスタ及び前記第２のトランジスタのドレイン電流の差により、前記第３のトランジスタのゲート電圧を制御する差動増幅部と、
前記第１のトランジスタ及び前記第２のトランジスタのソース電流を前記第３のトランジスタのドレイン電流に応じて変化させる第１の電流源と、
前記第２のトランジスタのドレインに接続され、前記第１の電流源の電流に比例した電流が流れる第２の電流源と、を備え、
前記第１のトランジスタのゲートに前記参照電圧が印加され、
前記第２のトランジスタのゲートが前記出力端子の電圧に比例した電圧を生成する電圧検出部に接続され、
更に、前記第１の電流源及び前記第２の電流源の電流値が一定値以上にならないように制限する電流制限部を備えた、
安定化電源回路。

【請求項2】

請求項１に記載の安定化電源回路であって、
前記第２のトランジスタのドレインに接続され、前記第２の電流源の電流と相殺される方向に一定の電流が流れる第３の電流源を備えた、
安定化電源回路。

【請求項3】

請求項２に記載の安定化電源回路であって、
前記第２のトランジスタのドレインと前記第３の電流源の間に第４のトランジスタからなる電流減少部を備え、
前記電流減少部は、該安定化電源回路の出力電流が少ない場合に、前記第３の電流源の電流値を、前記第２のトランジスタのドレインにゲートとドレインが接続された第５のトランジスタと前記第４のトランジスタのゲートアスペクト比により決まる電流値に制限する、
安定化電源回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、安定化された出力電圧を供給可能な安定化電源回路に関する。

【背景技術】

【0002】

安定化電源回路において、負荷に供給する電流が小さい場合に、安定化電源回路の消費電流を低減することは、バッテリー駆動機器などの稼働時間を延ばすためにも重要な要素となる。消費電流の低減を図った安定化電源回路として、例えば特許文献１に記載されたものがある。

【0003】

図５は、特許文献１に記載された従来の安定化電源回路１００の構成を示す回路図である。同図において、安定化電源回路１００には、第１の電圧源Ｖ１より動作用の電源電圧ＶＤＤが供給される。また、安定化電源回路１００内では、第２の電圧源Ｖ２より参照電圧ＶＲＥＦが供給される。安定化電源回路１００の出力電圧ＶＯＵＴは、ＶＯＵＴ端子から出力される。安定化電源回路１００を構成するトランジスタＭＮ１〜ＭＮ６は、それぞれＮチャネル型のＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ・Ｆｉｅｌｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒ）である。また、安定化電源回路１００を構成するトランジスタＭＰ１〜ＭＰ４は、それぞれＰチャネル型のＭＯＳＦＥＴである。

【0004】

トランジスタＭＰ１は、第１の電圧源Ｖ１とＶＯＵＴ端子間に挿入されて、ＶＯＵＴ端子に供給する電流を制御する。トランジスタＭＮ１，ＭＮ２とトランジスタＭＰ３，ＭＰ４は差動増幅部ＤＡＭＰを構成し、この差動増幅部ＤＡＭＰの一方の入力素子であるトランジスタＭＮ１のゲートに第２の電圧源Ｖ２の参照電圧ＶＲＥＦが印加され、他方の入力素子であるトランジスタＭＮ２のゲートにはＶＯＵＴ端子における出力電圧ＶＯＵＴを抵抗素子Ｒ１，Ｒ２の抵抗値比で分圧された電圧が印加される。抵抗素子Ｒ１，Ｒ２の接続点とＶＯＵＴ端子間には位相補償用のコンデンサＣ２が接続される。

【0005】

差動増幅部ＤＡＭＰを構成するトランジスタＭＮ１のドレインとトランジスタＭＰ４のドレインの接続点が差動増幅部ＤＡＭＰの出力にあたり、トランジスタＭＰ１のゲート電圧を制御する。差動増幅部ＤＡＭＰを介した負帰還作用により、出力電圧ＶＯＵＴは式（１）で表される電圧に制御される。

【0006】

【数1】

【0007】

Ｒ１：抵抗素子Ｒ１の抵抗値
Ｒ２：抵抗素子Ｒ２の抵抗値
ＶＯＵＴ：ＶＯＵＴ端子における出力電圧
ＶＲＥＦ：第２の電圧源Ｖ２の参照電圧

【0008】

トランジスタＭＮ４は、差動増幅部ＤＡＭＰのテール電流を制御するための素子であり、トランジスタＭＮ３と共にカレントミラー回路を構成して電流源ＩＢ１に比例した電流をトランジスタＭＮ１，ＭＮ２からシンクする。また、トランジスタＭＮ４のドレイン電流に加え、トランジスタＭＰ２のドレイン電流に比例したドレイン電流を流すトランジスタＭＮ６のドレインがトランジスタＭＮ１，ＭＮ２それぞれのソースに接続されている。

【0009】

また、差動増幅部ＤＡＭＰのテール電流であるトランジスタＭＮ６のドレイン電流を負荷電流に比例して増減させることにより、負荷電流が小さい場合に、安定化電源回路１００の消費電流が低減し、負荷に多くの電流を供給する状況においては、差動増幅部ＤＡＭＰのテール電流を増加させることにより、トランジスタＭＰ１のゲート電圧を駆動するための電流を増やして、負荷電流の急激な変動においても出力電圧を素早く一定値に制御することが可能である。

【0010】

ところで、このような回路構成の安定化電源回路１００における特有の課題として、回路の位相補償の問題がある。通常、こうした回路の負帰還の経路は、トランジスタＭＰ１のドレイン電流がＶＯＵＴ端子における出力電圧ＶＯＵＴを上昇させ、その出力電圧ＶＯＵＴが抵抗素子Ｒ１，Ｒ２で分圧されて、差動増幅部ＤＡＭＰの入力素子であるトランジスタＭＮ２のゲート電圧としてトランジスタＭＮ２のゲートに印加される。トランジスタＭＮ２のゲート電圧が上昇すると、トランジスタＭＮ２のドレイン電流が増加して、このドレイン電流が差動増幅部ＤＡＭＰでカレントミラー回路を構成するトランジスタＭＰ３，ＭＰ４でミラーされ、トランジスタＭＰ１のゲート電圧を引き上げることで出力電流を減らし、出力電圧を制御する。

【0011】

こうした負帰還の経路に加え、テール電流を増加させるタイプの安定化電源回路１００においては、差動増幅部ＤＡＭＰのテール電流が、出力電流を制御するトランジスタＭＰ１のドレイン電流に応じて増加することにより、トランジスタＭＮ５のドレイン電流がトランジスタＭＮ１，ＭＮ２のドレイン電流を増加させ、トランジスタＭＰ１のゲートのノード電圧に作用する帰還の経路が形成される。この経路の帰還は、トランジスタＭＮ１，ＭＮ２のドレイン電流が全く同じ比率で増加すれば問題はないが、差がある場合は負帰還にも正帰還にもなり得る。

【0012】

テール電流を増加させる経路の帰還によるゲインは通常、ＶＯＵＴ端子からの帰還のゲインに比較して小さいため、出力電圧ＶＯＵＴを制御する上で問題にはならない。しかしながら、トランジスタＭＮ６，ＭＮ５のカレントミラー回路での電流増幅率を大きく取るなどした場合や、トランジスタＭＮ１，ＭＮ２のトランスコンダクタンスの差異が大きい場合には、安定化電源回路１００の出力電圧ＶＯＵＴの制御に影響を与える。

【0013】

通常、図５に示すような安定化電源回路１００は、負荷電流の変化による出力電圧の変動を平滑化したり、出力電圧ＶＯＵＴが発振することを防止したりするための位相補償を目的としてＶＯＵＴ端子とＧＮＤ間に数μＦ程度のコンデンサＣＬを付加する。このコンデンサＣＬを付加することにより、ＶＯＵＴ端子を経由した帰還のゲインは図６に示すように、式（２）のｆｐ１の周波数を境に減衰する。

【0014】

【数2】

【0015】

ｆｐ１：ＶＯＵＴ端子で発生する極の周波数
ＲＬ：負荷抵抗ＲＬの抵抗値
ＣＬ：コンデンサＣＬの容量値

【0016】

この周波数ｆｐ１は、安定化電源回路１００のコンデンサＣＬの容量値ＣＬと負荷抵抗ＲＬの抵抗値ＲＬが大きいほど低くなる。このため、図６に示すゲイン（利得）の周波数特性図において点線で示すように、コンデンサＣＬの容量値ＣＬを大きくしていくと、ある周波数ｆｘ以上でテール電流による帰還量が出力電圧ＶＯＵＴからの帰還量を上回る領域が発生する。テール電流による帰還が負帰還として動作している場合は、この周波数領域以上でも特に問題は無いが、正帰還の状態の場合、差動増幅部ＤＡＭＰの入力素子であるトランジスタＭＮ１，ＭＮ２の特性上のばらつきなどで、この周波数において安定化電源回路１００全体での帰還の位相が大きく変動し、正帰還として動作し、出力電圧ＶＯＵＴに発振又はリンギングが発生する。

【0017】

この課題を解決するために、特許文献２に記載された方法が考案されている。図７は、特許文献２に記載された安定化電源回路１１０の構成を示す回路図である。同図に示すように、トランジスタＭＮ５，ＭＮ６のゲート間に抵抗素子Ｒ３とコンデンサＣ１を追加したことで、高い周波数でテール電流による帰還量を減衰させ、出力電圧ＶＯＵＴからの帰還量を上回ることを防止している。

【先行技術文献】

【特許文献】

【0018】

【特許文献1】特開平３−１５８９１２号公報

【特許文献2】特許第４５２７５９２号公報

【発明の概要】

【発明が解決しようとする課題】

【0019】

しかしながら、特許文献２に記載された安定化電源回路１１０も、コンデンサＣＬの容量値ＣＬをさらに大きくした場合、コンデンサＣ１の容量値Ｃ１も増加させる必要があり、半導体集積回路のチップ上にこのコンデンサＣ１を形成する場合、非常に大きな面積を要するなどの課題があった。

【0020】

本発明は、上記事情に鑑みてなされたものであり、出力電流に応じて差動増幅部のテール電流を変化させる機能を持つ安定化電源回路の位相補償の問題を、コンデンサを用いない方法で解決し、従来の低消費電流の安定化電源回路よりも、より小さいチップ面積で実現できる安定化電源回路を提供することを目的とする。

【課題を解決するための手段】

【0021】

本発明は、参照電圧に応じて所定の電圧を出力端子から出力する安定化電源回路であって、ソースが相互に接続された第１のトランジスタ及び第２のトランジスタと、前記出力端子へ電流を供給する第３のトランジスタと、前記第１のトランジスタ及び前記第２のトランジスタを含み、前記第１のトランジスタ及び前記第２のトランジスタのドレイン電流の差により、前記第３のトランジスタのゲート電圧を制御する差動増幅部と、前記第１のトランジスタ及び前記第２のトランジスタのソース電流を前記第３のトランジスタのドレイン電流に応じて変化させる第１の電流源と、前記第２のトランジスタのドレインに接続され、前記第１の電流源の電流に比例した電流が流れる第２の電流源と、を備え、前記第１のトランジスタのゲートに前記参照電圧が印加され、前記第２のトランジスタのゲートが前記出力端子の電圧に比例した電圧を生成する電圧検出部に接続され、更に、前記第１の電流源及び前記第２の電流源の電流値が一定値以上にならないように制限する電流制限部を備えた、安定化電源回路を提供する。

【0023】

また、本発明は、上記の安定化電源回路であって、前記第２のトランジスタのドレインに接続され、前記第２の電流源の電流と相殺される方向に一定の電流が流れる第３の電流源を備えた、安定化電源回路を提供する。

【0024】

また、本発明は、上記の安定化電源回路であって、前記第２のトランジスタのドレインと前記第３の電流源の間に第４のトランジスタからなる電流減少部を備え、前記電流減少部は、該安定化電源回路の出力電流が少ない場合に、前記第３の電流源の電流値を、前記第２のトランジスタのドレインにゲートとドレインが接続された第５のトランジスタと前記第４のトランジスタのゲートアスペクト比により決まる電流値に制限する、安定化電源回路を提供する。

【発明の効果】

【0025】

本発明によれば、出力電流に応じて差動増幅部のテール電流を変化させる機能を持つ安定化電源回路の位相補償の問題を、コンデンサを用いない方法で解決し、従来の低消費電流の安定化電源回路よりも、より小さいチップ面積で実現できる安定化電源回路を提供できる。

【図面の簡単な説明】

【0026】

【図1】本発明の第１の実施形態に係る安定化電源回路の構成を示す回路図である。

【図2】本発明の第２の実施形態に係る安定化電源回路の構成を示す回路図である。

【図3】本発明の第３の実施形態に係る安定化電源回路の構成を示す回路図である。

【図4】本発明の第３の実施形態に係る安定化電源回路の出力電流と出力電圧の関係を示す図である。

【図5】従来の安定化電源回路の構成を示す回路図である。

【図6】従来の安定化電源回路のゲインの周波数特性を示す図である。

【図7】高い周波数でテール電流による帰還量を減衰させるためのコンデンサを用いた従来の安定化電源回路の構成を示す回路図である。

【発明を実施するための形態】

【0027】

以下、本発明に係る安定化電源回路を具体的に開示した実施形態について、図面を参照して詳細に説明する。

【0028】

（第１の実施形態）
本発明の第１の実施形態に係る安定化電源回路について説明する。
図１は、本発明の第１の実施形態に係る安定化電源回路１の構成を示す回路図である。なお、図１において前述した図５に示した従来の安定化電源回路１００と共通する素子については同一の符号を付している。

【0029】

第１の実施形態に係る安定化電源回路１は、Ｎチャネル型のＭＯＳＦＥＴであるトランジスタＭＮ１〜ＭＮ７と、Ｐチャネル型のＭＯＳＦＥＴであるトランジスタＭＰ１〜ＭＰ６と、電源電圧ＶＤＤを出力する第１の電圧源Ｖ１と、参照電圧ＶＲＥＦを出力する第２の電圧源Ｖ２と、出力電圧ＶＯＵＴを取り出すためのＶＯＵＴ端子（出力端子）と、一定値の電流を流すための電流源ＩＢ１と、電圧検出用の抵抗素子Ｒ１，Ｒ２と、出力電圧ＶＯＵＴの安定化のためのコンデンサＣＬと、を備える。この安定化電源回路１のＶＯＵＴ端子とグランド（ＧＮＤ）間には負荷抵抗ＲＬが接続されている。

【0030】

なお、トランジスタＭＮ１は第１のトランジスタに対応し、トランジスタＭＮ２は第２のトランジスタに対応し、トランジスタＭＰ１は第３のトランジスタに対応する。また、トランジスタＭＮ６は第１の電流源に対応し、トランジスタＭＮ７は第２の電流源に対応し、トランジスタＭＰ６は電流制限部に対応する。また、トランジスタＭＮ１，ＭＮ２，ＭＰ３及びＭＰ４は差動増幅部ＤＡＭＰを構成し、抵抗素子Ｒ１，Ｒ２は電圧検出部ＶＤＥＴを構成する。

【0031】

第１の実施形態に係る安定化電源回路１を構成する各素子間の結線は次のようになっている。
ゲートとドレインが接続されたトランジスタＭＰ５のゲートとドレインには、トランジスタＭＰ６のゲートが接続されるとともに、電流源ＩＢ１の一端が接続される。また、トランジスタＭＰ５のソースには、第１の電圧源Ｖ１の正極が接続されるとともに、ソースが共通接続されたトランジスタＭＰ４、トランジスタＭＰ３、トランジスタＭＰ６及びトランジスタＭＰ１の各ソースが接続される。第１の電圧源Ｖ１の負極はグランドに接続される。電流源ＩＢ１の他端には、ゲートとドレインが接続されたトランジスタＭＮ３のゲーとドレインが接続される。電流源ＩＢ１では、図示のように矢印方向（トランジスタＭＰ５からトランジスタＭＮ３に向かう方向）に電流が流れる。

【0032】

トランジスタＭＮ３のソースはグランドに接続される。トランジスタＭＮ４のゲートには、トランジスタＭＮ３のゲートとドレインが接続される。トランジスタＭＮ４のドレインには、ソースが共通接続されたトランジスタＭＮ１とトランジスタＭＮ２の各ソースが接続されるとともに、トランジスタＭＮ６のドレインが接続される。トランジスタＭＮ４のソースはグランドに接続される。

【0033】

トランジスタＭＮ１のゲートには、第２の電圧源Ｖ２の正極が接続される。第２の電圧源Ｖ２の負極はグランドに接続される。トランジスタＭＰ４のゲートには、ゲートとドレインが接続されたトランジスタＭＰ３のゲートとドレインが接続される。また、トランジスタＭＰ４のドレインには、トランジスタＭＮ１のドレインが接続されるとともに、ゲートが共通接続されたトランジスタＭＰ２とトランジスタＭＰ１の各ゲートが接続される。トランジスタＭＰ３のゲートとドレインには、ドレインが共通接続されたトランジスタＭＮ２とトランジスタＭＮ７の各ドレインが接続される。トランジスタＭＮ２のゲートには、抵抗素子Ｒ１と抵抗素子Ｒ２の各一端が接続される。トランジスタＭＰ３，ＭＰ４はカレントミラー回路を構成している。また、上述したように、トランジスタＭＰ３，ＭＰ４はトランジスタＭＮ１，ＭＮ２とともに、トランジスタＭＰ１のドレインのノードを出力とする差動増幅部ＤＡＭＰを構成している。

【0034】

トランジスタＭＮ６のゲートには、トランジスタＭＮ７のゲートが接続されるとともに、ゲートとドレインが接続されたトランジスタＭＮ５のゲートとドレインが接続される。トランジスタＭＮ６，ＭＮ７の各ソースはグランドに接続される。トランジスタＭＮ６，ＭＮ７はカレントミラー回路を構成している。トランジスタＭＮ５のゲートとドレインには、トランジスタＭＰ２のドレインが接続される。トランジスタＭＮ５のソースはグランドに接続される。

【0035】

トランジスタＭＰ２のソースには、トランジスタＭＰ６のドレインが接続される。トランジスタＭＰ１のドレインには、ＶＯＵＴ端子が接続されるとともに、抵抗素子Ｒ２の他端が接続される。抵抗素子Ｒ１の他端はグランドに接続される。ＶＯＵＴ端子とグランド間に安定用のコンデンサＣＬが接続される。上述したように、抵抗素子Ｒ１，Ｒ２は、電圧検出部ＶＤＥＴを構成している。

【0036】

第１の実施形態に係る安定化電源回路１を構成する各素子間の結線は以上のようになっている。トランジスタＭＰ１は、ＶＯＵＴ端子へ電流を供給する。差動増幅部ＤＡＭＰは、トランジスタＭＮ１及びトランジスタＭＮ２のドレイン電流の差により、トランジスタＭＰ１のゲート電圧を制御する。第１の電流源であるトランジスタＭＮ６は、トランジスタＭＮ１及びトランジスタＭＮ２のソース電流をトランジスタＭＰ１のドレイン電流に応じて変化させる。第２の電流源であるトランジスタＭＮ７のドレインは、トランジスタＭＮ２のドレインに接続され、トランジスタＭＮ７にはトランジスタＭＮ６に流れる電流に比例した電流が流れる。抵抗素子Ｒ１，Ｒ２で構成される電圧検出部ＶＤＥＴは、参照電圧ＶＲＥＦに応じてＶＯＵＴ端子から出力される所定の電圧に比例した電圧を生成する。この電圧は、トランジスタＭＮ２のゲートに印加される。電流制限部であるトランジスタＭＰ６は、第１の電流源であるトランジスタＭＮ６及び第２の電流源であるトランジスタＭＮ７の電流値が一定値以上にならないように制限する。

【0037】

トランジスタＭＰ２は、ゲートがトランジスタＭＰ１と共通になっているので、トランジスタＭＰ１のゲート−ソース間の電位差が増加するに比例して、ドレイン電流が増加する。このドレイン電流は、ゲートとドレインが接続されたトランジスタＭＮ５のドレインに流れる。トランジスタＭＮ５のドレインに流れるドレイン電流と、カレントミラー回路を構成するトランジスタＭＮ６，ＭＮ７のドレイン電流が制御される。即ち、ＶＯＵＴ端子に供給する電流に比例した電流が、第１の電流源であるトランジスタＭＮ６と第２の電流源であるトランジスタＭＮ７に流れる。

【0038】

トランジスタＭＰ２のソースと第１の電圧源Ｖ１間に挿入されたトランジスタＭＰ６を流れるドレイン電流は、トランジスタＭＰ５のゲート−ソース間の電圧により電流源ＩＢ１に比例した電流に制御される。これにより、トランジスタＭＰ２のソースに流れる電流が一定値以下に制限され、トランジスタＭＰ６は電流制限部として機能する。

【0039】

ＶＯＵＴ端子とグランド間に、負荷となる抵抗等が無い状態においては、トランジスタＭＰ３のドレイン電流は帰還抵抗である抵抗素子Ｒ１，Ｒ２に流れる電流のみである。また、トランジスタＭＰ２に対してトランジスタＭＰ１のゲートアスペクト比が十分小さい場合、トランジスタＭＰ２のドレイン電流は略０となっている。この場合、トランジスタＭＮ３とカレントミラー回路を構成し、電流源ＩＢ１に比例した定電流をシンクするトランジスタＭＮ４のドレイン電流が、差動増幅部ＤＡＭＰのテール電流の略全てとなっている。この状態ではトランジスタＭＮ７のドレイン電流も略０であり、トランジスタＭＮ１，ＭＮ２に等しい電流が流れる。

【0040】

ＶＯＵＴ端子とグランド間に負荷となる抵抗等が入って電流が増加すると、負帰還作用によりトランジスタＭＰ１，ＭＰ２のドレイン電流が増加する。それに伴い、トランジスタＭＮ６，ＭＮ７もドレイン電流を流し始める。この状態になると、トランジスタＭＮ２のドレイン電流にトランジスタＭＮ７のドレイン電流が加算されることになり、トランジスタＭＮ１とトランジスタＭＮ２のドレイン電流は以下の式のようになる。

【0041】

ここで、ゲート接地回路におけるＭＯＳＦＥＴのソースからの入力インピーダンスＺｉｎは、以下のようになる。

【0042】

【数3】

【0043】

ｇｍ：ＭＯＳＦＥＴのトランスコンダクタンス
β：利得係数
Ｉｄ：ドレイン電流

【0044】

【数4】

【0045】

Ｉｄｎ１：トランジスタＭＮ１のドレイン電流
Ｉｄｎ２：トランジスタＭＮ２のドレイン電流
Ｉｄｎ４：トランジスタＭＮ４のドレイン電流
Ｉｄｎ６：トランジスタＭＮ６のドレイン電流
Ｉｄｎ７：トランジスタＭＮ７のドレイン電流
Ｍ：トランジスタＭＮ６とトランジスタＭＮ７のゲートアスペクト比
（Ｗｎ６／Ｌｎ６）：（Ｗｎ７／Ｌｎ７）＝１：Ｍ
Ｗｎ６：トランジスタＭＮ６のゲート幅
Ｌｎ６：トランジスタＭＮ６ゲート長
Ｗｎ７：トランジスタＭＮ７のゲート幅
Ｌｎ７：トランジスタＭＮ７のゲート長
Ｍ＜１
上式より

【0046】

【数5】

【0047】

【数6】

【0048】

トランジスタＭＮ６及びＭＮ７のゲート−ソース間に小信号ｖｉが入力された場合、トランジスタＭＮ１とトランジスタＭＮ２の小信号ｖｉにおけるドレイン電流の変化ｉｄｎ１，ｉｄｎ２は以下のようになる。

【0049】

【数7】

【0050】

【数8】

【0051】

ｇｍｎ１：トランジスタＭＮ１のトランスコンダクタンス
ｇｍｎ２：トランジスタＭＮ２のトランスコンダクタンス
ｇｍｎ６：トランジスタＭＮ６のトランスコンダクタンス

【0052】

各トランジスタのｇｍは、それぞれのドレイン電流で決まるため、トランジスタＭＮ１とトランジスタＭＮ２の利得係数が同じ場合、上式（９），（１０）は以下のようになる。

【0053】

【数9】

【0054】

【数10】

【0055】

ｇｍｎ１，２：トランジスタＭＮ１及びＭＮ２のトランスコンダクタンス
ｇｍｎ６，７：トランジスタＭＮ６及びＭＮ７のトランスコンダクタンス

【0056】

トランジスタＭＮ２のドレイン電流にはトランジスタＭＮ７の電流が加算されて、これがトランジスタＭＰ３，ＭＰ４からなるカレントミラー回路にて折り返され、トランジスタＭＮ１のドレイン電流との差分にてトランジスタＭＰ１のゲート電圧を制御する。

【0057】

【数11】

【0058】

Ｍ＜＜１の場合、以下のように近似できる。

【0059】

【数12】

【0060】

上式よりｉｄｎ１−ｉｄｐ４は、トランジスタＭＮ６のドレイン電流に関わらず負になる。すなわち、ｉｄｎ４＞ｉｄｎ１となるため、テール電流による帰還はトランジスタＭＰ１とトランジスタＭＰ２の電流を減少させる方向に動作し、負帰還として作用する。

【0061】

式（１４）より、安定化電源回路１の出力電流の増加に伴い、トランジスタＭＮ６のドレイン電流は増加するため、出力電流が増えるに従い、トランジスタＭＮ１，ＭＮ２のドレイン電流の差も増大する。これが、差動増幅部ＤＡＭＰの入力オフセット電圧となり、安定化電源回路１の出力電圧は出力電流が増加するに伴い低下する。このため、安定化電源回路１においては、トランジスタＭＰ２のソースに電流に制限を掛けるための素子であるトランジスタＭＰ６を有している。これにより、トランジスタＭＰ１のゲートとソース間の電位差が増大しても、トランジスタＭＰ２のソース電流は一定値で制限され、結果としてトランジスタＭＰ６，ＭＰ７のドレイン電流も一定値で制限され、差動増幅部ＤＡＭＰのオフセット電圧も一定値以下に制限される。

【0062】

このように、第１の実施形態に係る安定化電源回路１では、出力電流が小さい場合に差動増幅部ＤＡＭＰのテール電流を減少させるので、安定化電源回路１自体が消費する電流を削減できる。また、出力電流が大きく、高速な過渡応答が必要な状況においては、差動増幅部ＤＡＭＰのテール電流を増加させることにより、出力電流を制御するトランジスタＭＰ１のゲート電圧を素早く駆動することが可能となる。また、テール電流における帰還の経路は常に負帰還として動作するため、図７に示すようなコンデンサＣ１を安定化電源回路１内に内蔵する必要は無く、従来の低消費電流の安定化電源回路よりも、より小さいチップ面積で実現できる。

【0063】

（第２の実施形態）
本発明の第２の実施形態に係る安定化電源回路について説明する。
図２は、本発明の第２の実施形態に係る安定化電源回路２の構成を示す回路図である。図２において、第２の実施形態に係る安定化電源回路２は、第３の電流源として、ゲートとソース間を一定の電圧でバイアスしたＰチャネル型のＭＯＳＦＥＴであるトランジスタＭＰ７を有している。このトランジスタＭＰ７は、ソースが第１の電圧源Ｖ１の正極に接続され、ドレインがトランジスタＭＮ２のドレインに接続される。また、トランジスタＭＰ７のゲートは、トランジスタＭＰ５，ＭＰ６の各ゲートに接続される。第３の電流源としてのトランジスタＭＰ７を追加したことにより、トランジスタＭＮ２のドレイン電流が、第１の実施形態に係る安定化電源回路１における場合よりも増加する。即ち、トランジスタＭＰ７は、トランジスタＭＮ２のドレイン電流をトランジスタＭＮ１のドレイン電流よりも多くする効果を持つ。その結果、トランジスタＭＮ２のトランスコンダクタンスは、第１の実施形態に係る安定化電源回路１における場合よりも増加することになり、テール電流による帰還を負帰還方向に働かせる方向に寄与する。

【0064】

また、トランジスタＭＰ７を通して第１の電圧源Ｖ１からトランジスタＭＮ２のドレインにソースされる電流は、トランジスタＭＮ７のドレイン電流としてトランジスタＭＮ２のドレインからシンクされる電流と相殺されるため、トランジスタＭＰ７のドレイン電流をトランジスタＭＮ７の電流制限値に合わせることにより、出力電流が増え、トランジスタＭＮ６，ＭＮ７のドレイン電流の増加が止まった状況においては、トランジスタＭＮ７のドレイン電流によるトランジスタＭＮ１，ＭＮ２のドレイン電流の差異を縮小させる働きになる。この結果として、差動増幅部ＤＡＭＰの入力オフセット電圧が減少する。

【0065】

このように、第２の実施形態に係る安定化電源回路２は、第１の実施形態に係る安定化電源回路１に比べて、負荷電流が一定値以上の場合における出力電圧の設定値に対する誤差を緩和することができる。

【0066】

（第３の実施形態）
本発明の第３の実施形態に係る安定化電源回路について説明する。
図３は、本発明の第３の実施形態に係る安定化電源回路３の構成を示す回路図である。図３において、第３の実施形態に係る安定化電源回路３は、第２の実施形態に係る安定化電源回路２に、トランジスタＭＰ７の電流値を制限する電流減少部として、Ｐチャネル型のＭＯＳＦＥＴであるトランジスタＭＰ８を有している。このトランジスタＭＰ８は、ソースがトランジスタＭＰ７のドレインに接続され、ゲートとドレインがトランジスタＭＮ２のドレインに接続される。

【0067】

ここで、トランジスタＭＮ６，ＭＮ７のドレイン電流が０の状態で、トランジスタＭＰ８のドレイン電流が飽和電流値にならないように、トランジスタＭＰ８とトランジスタＭＰ３のゲートアスペクト比を設定する。

【0068】

安定化電源回路３の出力電流が０で、トランジスタＭＮ６とトランジスタＭＮ７のドレイン電流が略０の状態においては、トランジスタＭＰ７を経てトランジスタＭＮ２のドレインに流れる電流は、トランジスタＭＰ８とトランジスタＭＰ３のゲートアスペクト比により決まる電流値に制限される。安定化電源回路３の出力電流が増えると、トランジスタＭＮ６，ＭＮ７のドレイン電流が流れ始め、トランジスタＭＰ３のゲートとソース間電位差も増加する。これにより、トランジスタＭＰ７のドレインとソース間の電位差が大きくなり、トランジスタＭＰ７のドレイン電流も増加する。しかしながら、トランジスタＭＰ７は、ゲートとソース間の電位差が一定値にバイアスされているため、ドレインとソース間の電位差が広がるとその電流値の増加は飽和する。

【0069】

前述した第２の実施形態に係る安定化電源回路２において、トランジスタＭＮ１，ＭＮ２のドレイン電流は以下のようになる。

【0070】

【数13】

【0071】

【数14】

【0072】

Ｉｄｐ７：トランジスタＭＰ７のドレイン電流

【0073】

上式より、トランジスタＭＮ６のドレイン電流が少ない状態では、トランジスタＭＮ７のドレイン電流の割合が増加するため、トランジスタＭＮ１とトランジスタＭＮ２のドレイン電流の比率が変化し、それがトランジスタＭＮ１とトランジスタＭＮ２のゲートとソース間の電位差の差となり、図４の出力電流と出力電圧の関係を示す図に示すように、出力電圧が設定値に対して増加特性となる。これに対し、第３の実施形態に係る安定化電源回路３は、トランジスタＭＰ８が追加されたことにより、トランジスタＭＰ７のドレイン電流を減少させる。このため、特に安定化電源が無負荷の状態から、１００μＡ以下の少ない出力電流での動作において、図４の点線で示したように出力電圧の変動を改善することが可能となる。

【0074】

このように、第３の実施形態に係る安定化電源回路３は、トランジスタＭＮ２のドレイン電流が少ない場合に、第３の電流源であるトランジスタＭＰ７の電流値を制限することにより、特に、出力電流が小さい又は負荷となる抵抗等が設けられていない状態で、トランジスタＭＮ１，ＭＮ２のドレイン電流の差を縮小して、差動増幅部ＤＡＭＰのオフセット電圧の増加を防ぎ、出力電圧ＶＯＵＴの変化を緩和する。したがって、第２の実施形態に係る安定化電源回路２に比較し、出力電流が少ない動作状態における出力電圧の変動を抑制して、より広範囲な出力電流で出力電圧の変動が少ない安定化電源を実現することが可能である。

【0075】

以上、図面を参照しながら各種の実施形態について説明したが、本発明はかかる例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例又は修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
また、本発明の趣旨を逸脱しない範囲において、上記実施形態における各構成要素を任意に組み合わせてもよい。

【産業上の利用可能性】

【0076】

本発明は、低消費電流の安定化電源回路に有用である。

【符号の説明】

【0077】

１〜３：安定化電源回路
ＭＮ１〜ＭＮ７：Ｎチャネル型のトランジスタ
ＭＰ１〜ＭＰ８：Ｐチャネル型のトランジスタ
Ｖ１：第１の電圧源
Ｖ２：第２の電圧源
ＩＢ１：電流源
ＤＡＭＰ：差動増幅部
ＶＤＥＴ：電圧検出部
Ｒ１，Ｒ２：抵抗素子
ＣＬ：コンデンサ
ＲＬ：負荷抵抗

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】