特許第6803042号(P6803042)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

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特許6803042貫通電極及びその製造方法、並びに半導体装置及びその製造方法
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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6803042
(24)【登録日】2020年12月2日
(45)【発行日】2020年12月23日
(54)【発明の名称】貫通電極及びその製造方法、並びに半導体装置及びその製造方法
(51)【国際特許分類】
   H01L 21/3205 20060101AFI20201214BHJP
   H01L 21/768 20060101ALI20201214BHJP
   H01L 23/522 20060101ALI20201214BHJP
   H01L 23/532 20060101ALI20201214BHJP
   H01L 25/065 20060101ALI20201214BHJP
   H01L 25/07 20060101ALI20201214BHJP
   H01L 25/18 20060101ALI20201214BHJP
   H01L 23/12 20060101ALI20201214BHJP
【FI】
   H01L21/88 J
   H01L21/90 S
   H01L25/08 C
   H01L23/12 501P
【請求項の数】4
【全頁数】19
(21)【出願番号】特願2017-665(P2017-665)
(22)【出願日】2017年1月5日
(65)【公開番号】特開2017-126744(P2017-126744A)
(43)【公開日】2017年7月20日
【審査請求日】2019年9月18日
(31)【優先権主張番号】特願2016-2745(P2016-2745)
(32)【優先日】2016年1月8日
(33)【優先権主張国】JP
【新規性喪失の例外の表示】特許法第30条第2項適用 平成27年9月1日仙台国際センターにおいて開催された2015 International 3D Systems Integration Coference(3DIC)で発表
【国等の委託研究の成果に係る記載事項】(出願人による申告)平成26年度、独立行政法人新エネルギー・産業技術総合開発機構委託研究「次世代スマートデバイス開発プロジェクト/車載用障害物センシングデバイスの開発」、産業技術力強化法第19条の適用を受ける特許出願
(73)【特許権者】
【識別番号】301021533
【氏名又は名称】国立研究開発法人産業技術総合研究所
(74)【代理人】
【識別番号】100079108
【弁理士】
【氏名又は名称】稲葉 良幸
(74)【代理人】
【識別番号】100109346
【弁理士】
【氏名又は名称】大貫 敏史
(72)【発明者】
【氏名】青柳 昌宏
(72)【発明者】
【氏名】ブイ タン トゥン
(72)【発明者】
【氏名】渡辺 直也
(72)【発明者】
【氏名】菊地 克弥
(72)【発明者】
【氏名】馮 ウェイ
【審査官】 佐藤 靖史
(56)【参考文献】
【文献】 特開2009−124087(JP,A)
【文献】 特開2013−115382(JP,A)
【文献】 特開2012−231096(JP,A)
【文献】 特表2013−520830(JP,A)
【文献】 特開2012−084871(JP,A)
【文献】 特開2009−181981(JP,A)
【文献】 米国特許出願公開第2012/0068313(US,A1)
【文献】 Bui Thanh Tung,Investigation of Low-temperature Deposition High-uniformity Coverage Parylene-HT as a Dielectric Layer for 3D Interconnection,2014 IEEE 64th Electric Components and Technology Conference,米国,2014年 3月27日,Vol.64th Vol.3,Page.1926-1931
(58)【調査した分野】(Int.Cl.,DB名)
H01L 21/3205
H01L 21/768
H01L 23/12
H01L 23/522
H01L 23/532
H01L 25/065
H01L 25/07
H01L 25/18
(57)【特許請求の範囲】
【請求項1】
半導体基板の一方面側から前記半導体基板にスルーホールを形成する工程と、
前記スルーホールに導電性材料を埋め込み、導電層を形成する工程と、
前記一方面側から前記半導体基板に開口を形成する工程と、
前記開口に下記化学式(1)で示される絶縁材料を埋め込み、側壁絶縁膜を形成する工程と、
を有し、
前記開口を形成する工程において、前記導電層と前記開口との間に前記半導体基板の一部からなる筒形状の半導体層を残すように前記開口を形成する、
貫通電極の製造方法。
【化1】
【請求項2】
前記導電性材料を埋め込む工程において、銅または半田を埋め込む、
請求項1に記載の貫通電極の製造方法。
【請求項3】
前記絶縁材料を埋め込む工程において、室温で前記絶縁材料を埋め込む、
請求項1又は2に記載の貫通電極の製造方法。
【請求項4】
請求項1〜のいずれかに記載の貫通電極の製造方法を含む、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、3次元集積回路に使用される貫通電極及びその製造方法、並びに半導体装置及びその製造方法に関する。
【背景技術】
【0002】
ポータブルでワイヤレスな電子機器に対する縮小化の要求は、次世代のマイクロエレクトロニクスに使用される集積回路の微細化及び密度化を促進してきた。電子デバイスを相互接続する手法として、現在注目を浴びているものが、3次元実装技術である。シリコン貫通電極(TSV)等の貫通電極は、3次元実装を成し遂げるための技術の一つであり、ロジック、メモリ、センサ、アクチュエータ等の3次元に積層されたデバイスを電気的に接続するために使用される。
【0003】
低い電気抵抗率及び高いストレスマイグレーション耐性により、貫通電極を構成する導電層として銅が有望である。また、従来、貫通電極を構成する導電層の側面を被覆する側壁絶縁膜として酸化シリコン膜が検討されてきた(例えば非特許文献1参照)。従来、貫通電極の製造方法として、半導体基板を貫通するスルーホール(コンタクトホール)を形成し、スルーホールの側壁及び底部を被覆する側壁絶縁膜を形成し、スルーホールの底部に形成された側壁絶縁膜を異方性エッチングにより除去した後に、スルーホールを銅等の金属で埋め込む工程が知られている。
【先行技術文献】
【非特許文献】
【0004】
【非特許文献1】S.E. Thompson, G. Sun, Y.S. Choi, and T. Nishida, " 一軸性プロセスにより導入された歪Si :CMOSロードマップの延長 (Uniaxial-process-induced strained-Si: extending the CMOS roadmap)," IEEE Trans. Electron Devices, vol.53, no. 5, pp.1010-1020, May 2006.
【発明の概要】
【発明が解決しようとする課題】
【0005】
しかしながら、上記従来の貫通電極の製造方法において、スルーホールの底部に形成された側壁絶縁膜のみを異方性エッチングにより除去しようとしても、スルーホールの側壁に形成された側壁絶縁膜もエッチングされてしまうという問題があった。スルーホールの側壁に均一な厚さの側壁絶縁膜を残せないと、絶縁特性を維持できなくなる。また、側壁絶縁膜として酸化シリコンを用いた場合には、スルーホールの側壁を被覆するために高温プロセスが必要となる。一方で、高温プロセスを経た貫通電極では、貫通電極を構成する銅とシリコン等の半導体基板との間の熱膨張率の大きな相違により、貫通電極周辺に大きな応力が誘起されるという問題がある。
【0006】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、スルーホールの底部に形成された側壁絶縁膜を除去する工程を経ずに製造でき、電気特性及び機械的信頼性を向上させた貫通電極及びその製造方法、並びに半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【0007】
上記の課題を解決するため、本発明は、半導体基板に形成された貫通電極であって、導電層と、前記導電層と前記半導体基板との間に形成され、下記化学式(1)で示される側壁絶縁膜と、前記導電層と前記半導体基板との間に形成され、前記半導体基板と同じ材料を含む筒形状の半導体層と、を有する。
【化1】
【0008】
上記の課題を解決するため、本発明の貫通電極の製造方法は、半導体基板における側壁絶縁膜を形成すべき部位に開口を形成する工程と、開口に化学式(1)で示される絶縁材料を埋め込み、側壁絶縁膜を形成する工程と、側壁絶縁膜の内側にスルーホールを形成する工程と、スルーホールに導電性材料を埋め込み、導電層を形成する工程と、を有する。
【0009】
また、上記の課題を解決するため、本発明の貫通電極の製造方法は、半導体基板にスルーホールを形成する工程と、スルーホールに導電性材料を埋め込み、導電層を形成する工程と、半導体基板における側壁絶縁膜を形成すべき部位に開口を形成する工程と、開口に化学式(1)で示される絶縁材料を埋め込み、側壁絶縁膜を形成する工程と、を有する。
【0010】
さらに、本発明は、上記記載の貫通電極の製造方法を含む、半導体装置の製造方法に関する。
【図面の簡単な説明】
【0011】
図1】本実施形態に係る貫通電極が適用される3次元積層デバイスの概略構成の一例を示す断面図である。
図2】第1実施形態に係る貫通電極の構成を示す断面図である。
図3】第1実施形態に係る貫通電極の形成方法を示す工程断面図である。
図4】第2実施形態に係る貫通電極の形成方法を示す工程断面図である。
図5】第3実施形態に係る貫通電極の構成を示す断面図である。
図6】第3実施形態に係る貫通電極の形成方法を示す工程断面図である。
図7】第4実施形態に係る貫通電極の形成方法を示す工程断面図である。
図8】貫通電極のレイアウトの他の例を示す図である。
図9】貫通電極のレイアウトの他の例を示す図である。
図10】パリレン−HT膜埋め込み後の半導体基板の断面SEM像である。
図11】酸化シリコン膜埋め込み後の半導体基板の断面SEM像である。
図12】実施例及び比較例における導電層周囲の熱応力を示す図である。
図13】貫通電極に適用されたパリレン−HT膜のリーク電流及び容量の測定方法を示す図である。
図14】貫通電極のアレイに適用されたパリレン−HT膜からのリーク電流の測定結果を示す図である。
図15】貫通電極のアレイに適用されたパリレン−HT膜の周波数−容量の測定結果を示す図である。
図16】貫通電極のアレイに適用されたパリレン−HT膜の電圧−容量の測定結果を示す図である。
図17】貫通電極の数を変えた場合におけるパリレン−HT膜の容量を示す図である。
図18】銅層及びパリレン−HT膜の界面を示す高解像度TEM画像である。
図19】銅層とパリレン−HT膜の界面におけるEELS測定結果を示す図である。
図20】第3実施形態に対応する実施例における導電層周囲の熱応力を示す図である。
【発明を実施するための形態】
【0012】
以下、本発明を実施するための形態について詳細に説明する。以下、本発明の実施の形態について、図面を参照して説明する。なお、図面中、同一の要素には同一の符号を付し、重複する説明を省略する。また、上下左右等の位置関係は、特に断らない限り、図面に示す位置関係に基づくものとする。さらに、図面の寸法比率は、図示の比率に限定されるものではない。また、以下の実施の形態は、本発明を説明するための例示であり、本発明をその実施の形態のみに限定する趣旨ではない。さらに、本発明は、その要旨を逸脱しない限り、さまざまな変形が可能である。
【0013】
図1は、本実施形態に係る貫通電極が適用される3次元積層デバイスの概略構成の一例を示す断面図である。3次元積層デバイスは、インターポーザ2上に積層された複数の半導体チップ(半導体装置)1a〜1hを備える。半導体チップ1間には封止樹脂3が形成されている。なお、半導体チップ1a〜1hを特に区別する必要がない場合には、単に半導体チップ1と称する。各半導体チップ1a〜1hは、例えば、ロジック、メモリ、センサ、アクチュエータ等により構成される。各半導体チップ1a〜1hは、当該チップを貫通する貫通電極11を複数備えており、上下の半導体チップ1a〜1hが電気的に接続される。一方の半導体チップ1の貫通電極11と他方の半導体チップ1の貫通電極11との間には、両者を電気的かつ機械的に接続するバンプ5が形成されている。また、インターポーザ2にも、バンプ4が形成されている。バンプ4,5の材料に限定はないが、例えば、Au,Cu、Ag,Niなど、あるいは、はんだ系材料のSn−Ag−Cu, Sn−Bi,Au−Sn,Sn−Pbなどにより構成される。
【0014】
図1に示す例では、各半導体チップ1の中央部に貫通電極11が密集して形成されており、貫通電極11のアレイが形成されているが、これに限定はない。貫通電極11は、半導体チップの周辺部に形成されていてもよい。
【0015】
(第1実施形態)
図2(a)及び(b)は、第1実施形態に係る貫通電極11の構造の一例の詳細を示す断面図である。図2(b)は半導体基板の主面に垂直な断面図であり、図2(a)は図2(b)のA−A線における断面図に相当する。半導体基板10の一方面側には配線21及び絶縁層22を複数含む配線層20が形成されており、配線層20及び半導体基板10は支持基板30上に支持されている。半導体基板10には、配線層20の配線21に達する、シリコン貫通電極(TSV)とすることができる貫通電極11が形成されている。貫通電極11は、半導体基板10に形成された導電層12と、導電層12及び半導体基板10の間であって導電層12及び半導体基板10に接して形成された側壁絶縁膜13とを有する。貫通電極11上には金属材料からなる配線15が形成されている。側壁絶縁膜13として、化学式(1)で示されるパリレン−HT(登録商標)が使用される。
【化2】
【0016】
半導体基板10は、ロジック、メモリ、センサ、又はアクチュエータ等を形成するための基礎となる基材である。半導体基板10は、Si基板に限定されず、GaAs、InP、SiC、GaN、CaTe等の半導体基板であってもよい。また、半導体基板10には、各種の不純物が導入されていてもよい。
【0017】
貫通電極11の径に限定はないが、例えば、2μm〜25μmである。また、貫通電極のピッチに限定はないが、例えば、径の2倍以上に設定される。複数の半導体チップ1間において信号の授受を担う貫通電極11は、密集して形成されてもよく、この場合には、貫通電極11の径及びピッチは小さくなる傾向にある。また、電源に接続される貫通電極11の場合には、貫通電極11の径及びピッチは大きくなる傾向にある。貫通電極11の高さに限定はないが、例えば、20μm〜200μm程度である。なお、図2(a)では、半導体基板10の主面に平行な断面におけるレイアウトが、円状、特に真円状の導電層12、側壁絶縁膜13を備える貫通電極11を例示しているが、これに限定されるものではない。例えば、貫通電極11及び側壁絶縁膜13の一方及び双方を、多角形状または円以外の曲線で示される形状にしてもよい。
【0018】
導電層12は、貫通電極11を構成する主たる導電層を構成するものであり、電気抵抗の小さな金属材料、例えば、銅、タングステン、アルミニウム、ポリシリコン等により構成され、さらに好ましくは銅により構成される。半導体基板平面方向における導電層12の厚さ、すなわち導電層12の径は、例えば0.5μm〜20μmである。
【0019】
側壁絶縁膜13は、貫通電極11を構成する導電層12を、半導体基板10から絶縁するものであり、化学式(1)で示されるパリレン−HT(登録商標)が使用される。また、導電層12として銅を用いる場合、パリレン−HT膜は、導電層12から半導体基板10への銅の拡散を防止するバリア層としても機能する。半導体基板平面方向における側壁絶縁膜13の厚さは、例えば0.3μm〜2.0μmである。表1に側壁絶縁膜13として使用されるパリレン−HTの特性を示す。
【0020】
【表1】
【0021】
本実施形態に係る貫通電極11は、導電層12の側壁絶縁膜13としてパリレン−HTを用いたことにより、以下の効果を奏する。
例えば、側壁絶縁膜13を低温、例えば室温(25℃)で形成した場合であっても、半導体基板10に対する側壁絶縁膜13の接着性を確保することができる。側壁絶縁膜13を室温で形成できることから、貫通電極11に起因する半導体基板10への応力の発生を抑制することができる。
また、パリレン−HTのヤング率は酸化シリコンと比べて低いことから、応力緩和層として機能し、半導体基板に形成される半導体デバイスの信頼性を向上させることができる。
また、パリレン−HT膜を低温、例えば室温で形成した場合であっても、ピンホール無く、均一にスルーホールを被覆することができ、高アスペクト比の貫通電極11の形成にも適用可能である。
また、パリレン−HT膜の誘電率が低いことから、容量結合を低減でき、信号遅延や、隣接する配線間でのクロストークを低減することができる。
さらに、パリレン−HT膜は、酸化シリコンと比べて銅拡散係数が低く、かつリーク電流を抑制できることから、バリア層を省略することができる。このため、バリア層の形成のための熱プロセスにより、半導体基板10へ応力が発生することを抑制することができる。また、製造工程を削減でき、コスト低減にもつながる。
【0022】
以上のように、本実施形態によれば、側壁絶縁膜13としてパリレン−HTを用いることにより、バリア層を無くすことができ、機械的信頼性及び電気的信頼性を満足させる貫通電極を実現することができる。
【0023】
また、本実施形態に係る貫通電極を備える半導体装置によれば、貫通電極の形成に伴う熱機械的信頼性の問題を解決することができることから、デバイスの信頼性を向上させることができる。また、貫通電極を高密度に配置できることから、3次元実装に有用な半導体装置を提供することができる。
【0024】
次に、本実施形態に係る貫通電極の製造方法の一例について、図3を参照して説明する。本実施形態では、半導体基板に半導体素子を形成した後に貫通電極を形成するビアラスト方式を一例に説明するが、ボンディング後ビア方式(via-after bonding)であってもよい。
【0025】
図3(a)に示すように、例えばシリコンからなる半導体基板10に、図示しないトランジスタなどの素子が形成され、トランジスタなどの素子による回路を形成するための配線層20が形成されている。配線層20は、配線21及び絶縁層22を備える。半導体基板10の配線層20側において、接着層(不図示)を介して支持基板30で支持し、配線層20が形成されていない半導体基板10の裏面側を研削して半導体基板10を薄型化する。その後、半導体基板10の一面に誘電率材料からなるハードマスク16を形成する。ハードマスク16を構成する誘電材料として、SiO2が用いられる。
【0026】
次に、図3(b)に示すように、リソグラフィ及びエッチングにより、ハードマスク16に側壁絶縁膜を形成すべき部位を開口するパターンを形成し、ハードマスク16をマスクとしたエッチングにより半導体基板10を貫通する開口10bを形成する。半導体基板10のエッチングでは、例えばボッシュプロセス(Bosch process)を用いる。ボッシュプロセスは、主に六フッ化硫黄 (SF6) を用いて等方エッチングを行うエッチングステップと、テトラフルオロエチレン系のガス(C4F8など)を用いて側壁を保護する保護ステップとを繰り返し行うものである。続いて、シリコンに対するパリレン−HT膜の密着性を向上させるため、開口10bの内部を洗浄処理する。洗浄処理の内容は、1)O2 プラズマ処理 (高周波電源の出力: 700 W 、処理時間: 10分間)、2)硫酸過水への浸漬処理 (110°C、10 min), 3)希フッ酸 へのの浸漬処理(25°C、30sec), 4)超純水洗浄10 min, 5)IPA (isopropyl alcohol)を用いた処理を含む。
【0027】
次に、図3(c)に示すように、開口10bにパリレン−HT膜を埋め込んで側壁絶縁膜13を形成する。側壁絶縁膜13は開口10bの内部だけでなく、半導体基板10上にも形成される。パリレン−HT膜は、高分子膜である。パリレン−HT膜は、粉末の形態のダイマー(ジ・ポリ・パラキシレン)から形成される。例えば150℃で1.0Torrの圧力によりダイマー(ジ・ポリ・パラキシレン)を蒸発させて二量体ガスを形成し、それを例えば680℃で0.5Torrの圧力により熱分解させてモノマーガスを形成し、このモノマーガスを室温雰囲気、具体的には25℃で0.1Torrの雰囲気に置かれた半導体基板に導くことにより、半導体基板10上に長鎖ポリマーである、ポリ(パラキシレン)が堆積する。堆積の原理は、パリレンモノマーが半導体基板上に密集及び拡散し、モノマー同士の連鎖が開始及び伝搬され、最終的に、長鎖ポリマーが形成される。重合化に先立って凝集するため、透明性が高く、コンフォーマルで、ピンホールの無い側壁絶縁膜13が半導体基板全体に形成される。側壁絶縁膜13の膜厚は、例えば1μmである。開口10bの幅は0.3〜2μmであり、開口10bの深さは20μm以上あることから、開口10bのアスペクト比は非常に高い。パリレン−HTを用いることによりアスペクト比の高い開口10bを埋めることができる。
【0028】
次に、図3(d)に示すように、リソグラフィ及びエッチングにより、側壁絶縁膜13にスルーホールを形成すべき部位を開口するパターンを形成し、側壁絶縁膜13をマスクとしたエッチングにより半導体基板10を貫通し、配線21を露出させるスルーホール10aを形成する。半導体基板10のエッチングでは、例えばボッシュプロセス(Bosch process)を用いる。ボッシュプロセスは、主に六フッ化硫黄 (SF6) を用いて等方エッチングを行うエッチングステップと、テトラフルオロエチレン系のガス(C4F8など)を用いて側壁を保護する保護ステップとを繰り返し行うものである。このエッチングにおいて、パリレン−HTからなる側壁絶縁膜13に対して高いエッチング選択比で半導体基板10及び絶縁層22のエッチングを行うことができる。続いて、パリレン−HTからなる側壁絶縁膜13への銅の密着性を向上させるため、酸素プラズマ処理を施して側壁絶縁膜13の表面を改質する。
【0029】
次に、図3(e)に示すように、スルーホール10a内に銅または半田を充填して、導電層12を形成する。導電層12はスルーホール10aの内部だけでなく、半導体基板10上にも形成される。スルーホール10a内に銅を充填する場合には、この導電層12の形成工程は、CVD、PVD、電気めっき、無電解めっきなどを利用できる。スルーホール10a内に半田を充填する場合には、溶融金属や金属ペーストを真空圧入する方法などを利用できる。
【0030】
次に、図3(f)に示すように、CMP法により半導体基板10上に堆積した導電層12を除去する。これにより、スルーホール10a内に導電層12及び側壁絶縁膜13からなる貫通電極11が形成される。
【0031】
次に、図3(g)に示すように、貫通電極11に接続する配線15を形成する。
【0032】
以上のようにして、導電層12及び側壁絶縁膜13を備える貫通電極11、並びに当該貫通電極を備える半導体装置が製造される。
【0033】
本実施形態に係る貫通電極の製造方法によれば、スルーホール10aとは別に側壁絶縁膜を形成するための開口10bを形成するプロセスを設けることにより、スルーホールの底部に存在する側壁絶縁膜を異方性エッチングするプロセスをなくすことができることから、信頼性を向上させた貫通電極を製造できる。また、開口10bのアスペクト比は高いものの、側壁絶縁膜材料としてパリレン−HTを用いることによりアスペクト比の高い開口10bを埋めることができる。
【0034】
本実施形態に係る貫通電極の製造方法によれば、側壁絶縁膜13、及び導電層12を室温で形成することにより、半導体基板10への応力の発生を抑制することができ、熱機械的信頼性の高い貫通電極を製造することができる。
【0035】
本実施形態に係る半導体装置の製造方法によれば、側壁絶縁膜13としてパリレン−HTを用いることにより、貫通電極の形成に伴う半導体基板への応力発生を抑制できることから、応力に起因するデバイス特性の変動を抑止した、信頼性の高い半導体装置を製造することができる。
【0036】
(第2実施形態)
第1実施形態では側壁絶縁膜13を形成した後に導電層12を形成したが、第2実施形態では導電層12を形成した後に側壁絶縁膜13を形成するものである。図4を参照して第2実施形態に係る貫通電極の製造方法を説明する。
【0037】
図4(a)に示すように、第1実施形態と同様にして、一方面側に配線層20を備える半導体基板10の他方面側に誘電率材料からなるハードマスク16を形成する。
【0038】
次に、図4(b)に示すように、リソグラフィ及びエッチングにより、ハードマスク16にスルーホールを形成すべき部位を開口するパターンを形成し、ハードマスク16をマスクとしたエッチングにより半導体基板10を貫通し、配線21を露出させるスルーホール10aを形成する。半導体基板10及び絶縁層22のエッチングでは、例えばボッシュプロセス(Bosch process)を用いる。
【0039】
次に、図4(c)に示すように、スルーホール10aに銅または半田を充填して、導電層12を形成する。導電層12はスルーホール10aの内部だけでなく、半導体基板10上にも形成される。
【0040】
次に、図4(d)に示すように、CMP法により半導体基板10上に堆積した導電層12を除去する。
【0041】
次に、図4(e)に示すように、リソグラフィ及びエッチングにより、ハードマスク16に側壁絶縁膜を形成すべき部位を開口するパターンを形成し、ハードマスク16をマスクとしたエッチングにより半導体基板10を貫通する開口10bを形成する。半導体基板10のエッチングでは、例えばボッシュプロセス(Bosch process)を用いる。続いて、シリコンに対するパリレン−HT膜の密着性を向上させるため、開口10bの内部を洗浄処理する。
【0042】
次に、図4(f)に示すように、開口10bにパリレン−HT膜を埋め込んで側壁絶縁膜13を形成する。側壁絶縁膜13は開口10bの内部だけでなく、半導体基板10上にも形成される。
【0043】
次に、図4(g)に示すように、リソグラフィ及びエッチングにより、半導体基板10上に堆積した側壁絶縁膜13に、導電層12を露出させる開口13aを形成する。
【0044】
次に、図4(h)に示すように、貫通電極11に接続する配線15を形成する。
【0045】
以上のようにして、導電層12及び側壁絶縁膜13を備える貫通電極11、並びに当該貫通電極を備える半導体装置が製造される。
【0046】
本実施形態に係る貫通電極の製造方法によれば、第1実施形態と同様の効果を奏することができる。
【0047】
(第3実施形態)
図5(a)及び(b)は、第3実施形態に係る貫通電極11の構造の一例の詳細を示す断面図である。図5(b)は半導体基板の主面に垂直な断面図であり、図5(a)は図5(b)のA−A線における断面図に相当する。第1及び第2実施形態と異なり、第3実施形態では、導電層12と側壁絶縁膜13との間に半導体基板10と同じ材料、すなわちシリコンからなる筒形状の半導体層14が設けられている。貫通電極11は、導電層12、側壁絶縁膜13、半導体層14により構成される。
【0048】
本実施形態に係る貫通電極は、半導体基板材料と同じ材料の半導体層14を備えることにより、導電層12と半導体層14の界面、すなわち貫通電極の主たる導電材料と半導体基板材料の界面を貫通電極の内側に位置付けることができる。この結果、貫通電極の主たる導電材料と半導体基板材料の熱膨張率差が大きい場合であっても、この熱膨張率差に起因する熱応力を貫通電極の内部に留めることができ、貫通電極のエッジ又はその外側の半導体基板領域に作用する熱応力を軽減することができる。これにより、貫通電極の周辺に形成されるデバイス特性の変動を抑制することができ、また、デバイス禁止領域を小さくすることができる。この結果、本実施形態に係る貫通電極は、高密度の貫通電極のアレイを形成することができる。このように、本実施形態に係る貫通電極は、貫通電極の形成に伴う熱機械的信頼性の問題を解決することができる。
【0049】
また、本実施形態に係る貫通電極を備える半導体装置によれば、貫通電極の形成に伴う熱機械的信頼性の問題を解決することができることから、デバイスの信頼性を向上させることができる。また、貫通電極を高密度に配置できることから、3次元実装に有用な半導体装置を提供することができる。
【0050】
次に、本実施形態に係る貫通電極の製造方法の一例について、図6を参照して説明する。本実施形態では、半導体基板に半導体素子を形成した後に貫通電極を形成するビアラスト方式を一例に説明するが、ボンディング後ビア方式(via-after bonding)であってもよい。第3実施形態に係る貫通電極の製造方法は、第1実施形態よりもスルーホール10aの径を縮小することにより形成される。
【0051】
図6(a)に示すように、第1実施形態と同様にして、一方面側に配線層20を備える半導体基板10の他方面側に誘電率材料からなるハードマスク16を形成する。
【0052】
次に、図6(b)に示すように、リソグラフィ及びエッチングにより、ハードマスク16に側壁絶縁膜を形成すべき部位を開口するパターンを形成し、ハードマスク16をマスクとしたエッチングにより半導体基板10を貫通する開口10bを形成する。半導体基板10のエッチングでは、例えばボッシュプロセス(Bosch process)を用いる。続いて、シリコンに対するパリレン−HT膜の密着性を向上させるため、開口10bの内部を洗浄処理する。
【0053】
次に、図6(c)に示すように、第1実施形態と同様に、開口10bにパリレン−HT膜を埋め込んで側壁絶縁膜13を形成する。側壁絶縁膜13は開口10bの内部だけでなく、半導体基板10上にも形成される。
【0054】
次に、図6(d)に示すように、リソグラフィ及びエッチングにより、側壁絶縁膜13にスルーホールを形成すべき部位を開口するパターンを形成し、側壁絶縁膜13をマスクとしたエッチングにより半導体基板10を貫通し、配線21を露出させるスルーホール10aを形成する。このスルーホールを形成する工程において、側壁絶縁膜13とスルーホール10aとの間に半導体基板10の一部からなる筒形状の半導体層14を残すようにスルーホール10aを形成する。このため、第1実施形態よりも径の小さいスルーホール10aを形成すればよい。半導体基板10及び絶縁層22のエッチングでは、例えばボッシュプロセス(Bosch process)を用いる。
【0055】
次に、図6(e)に示すように、スルーホール10a内に銅または半田材料を充填して、導電層12を形成する。導電層12はスルーホール10aの内部だけでなく、半導体基板10上にも形成される。スルーホール10a内に銅を充填する場合には、この導電層12の形成工程は、CVD、PVD、電気めっき、無電解めっきなどを利用できる。スルーホール10a内に半田を充填する場合には、溶融金属や金属ペーストを真空圧入する方法などを利用できる。
【0056】
次に、図6(f)に示すように、CMP法により半導体基板10上に堆積した導電層12を除去する。これにより、導電層12、側壁絶縁膜13、および半導体層14を備える貫通電極11が形成される。
【0057】
次に、図6(g)に示すように、貫通電極11に接続する配線15を形成する。
【0058】
以上のようにして、導電層12、側壁絶縁膜13及び半導体層14を備える貫通電極11、並びに当該貫通電極を備える半導体装置が製造される。
【0059】
本実施形態に係る貫通電極の製造方法によれば、第1実施形態の効果に加え、半導体層14により熱応力分布を最適化することが可能な貫通電極11を簡易に形成することができる。
【0060】
(第4実施形態)
第3実施形態では側壁絶縁膜13を形成した後に導電層12を形成したが、第4実施形態では導電層12を形成した後に側壁絶縁膜13を形成するものである。図7を参照して第4実施形態に係る貫通電極の製造方法を説明する。
【0061】
図7(a)に示すように、第1実施形態と同様にして、一方面側に配線層20を備える半導体基板10の他方面側に誘電率材料からなるハードマスク16を形成する。
【0062】
次に、図7(b)に示すように、リソグラフィ及びエッチングにより、ハードマスク16にスルーホールを形成すべき部位を開口するパターンを形成し、ハードマスク16をマスクとしたエッチングにより半導体基板10を貫通し、配線21を露出させるスルーホール10aを形成する。半導体基板10及び絶縁層22のエッチングでは、例えばボッシュプロセス(Bosch process)を用いる。
【0063】
次に、図7(c)に示すように、スルーホール10aに銅または半田を充填して、導電層12を形成する。導電層12はスルーホール10aの内部だけでなく、半導体基板10上にも形成される。
【0064】
次に、図7(d)に示すように、CMP法により半導体基板10上に堆積した導電層1
【0065】
次に、図7(e)に示すように、リソグラフィ及びエッチングにより、ハードマスク16に側壁絶縁膜を形成すべき部位を開口するパターンを形成し、ハードマスク16をマスクとしたエッチングにより半導体基板10を貫通する開口10bを形成する。この開口10bを形成する工程において、導電層12と開口10bとの間に半導体基板10の一部からなる筒形状の半導体層14を残すように開口10bを形成する。このため、図7(b)に示す工程において、第2実施形態よりも径の小さいスルーホール10aを形成しておけばよい。半導体基板10のエッチングでは、例えばボッシュプロセス(Bosch process)を用いる。続いて、シリコンに対するパリレン−HT膜の密着性を向上させるため、開口10bの内部を洗浄処理する。
【0066】
次に、図7(f)に示すように、開口10bにパリレン−HT膜を埋め込んで側壁絶縁膜13を形成する。側壁絶縁膜13は開口10bの内部だけでなく、半導体基板10上にも形成される。
【0067】
次に、図7(g)に示すように、リソグラフィ及びエッチングにより、半導体基板10上に堆積した側壁絶縁膜13に、導電層12を露出させる開口13aを形成する。
【0068】
次に、図4(h)に示すように、貫通電極11に接続する配線15を形成する。
【0069】
以上のようにして、導電層12、側壁絶縁膜13及び半導体層14を備える貫通電極11、並びに当該貫通電極を備える半導体装置が製造される。
【0070】
本実施形態に係る貫通電極の製造方法によれば、第3実施形態と同様の効果を奏することができる。
【0071】
第3実施形態及び第4実施形態において、半導体基板10の主面に平行な断面におけるレイアウトが、円状、特に真円状の導電層12、側壁絶縁膜13、半導体層14を備える貫通電極11を例示したが、これに限定されるものではない。例えば、図8に示すような貫通電極11a〜11fであってもよい。貫通電極11aは、導電層12、側壁絶縁膜13、半導体層14を四角形状にした例である。貫通電極11bは、導電層12を円形状とし、半導体層14及び側壁絶縁膜13を四角形状とした例である。貫通電極11cは、導電層12を円形状にし、半導体層14及び側壁絶縁膜13を六角形状にした例である。貫通電極11dは、導電層12を円形状にし、半導体層14及び側壁絶縁膜13を八角形状にした例である。貫通電極11eは、導電層12、側壁絶縁膜13、半導体層14の外形を矩形ではなく曲線で囲まれた図形にした例である。貫通電極11fは、導電層12を四角形状にし、半導体層14及び側壁絶縁膜13を円形状にした例である。
【0072】
また、第3実施形態及び第4実施形態において、導電層12、側壁絶縁膜13、半導体層14を1つずつ備える貫通電極11を例示したが、これに限定されるものではない。例えば、図9に示すような貫通電極11A〜11Bであってもよい。貫通電極11Aは、導電層12の周囲に側壁絶縁膜13及び半導体層14を2つずつ交互に同心円状に設けた例である。貫通電極11Bは、2つの導電層12及び側壁絶縁膜13及び1つの半導体層14を同心円状に設けた例である。図9に示すように、貫通電極11の中心となる導電層12と半導体基板10との間の層構成及び順序は変更可能である。
【0073】
(実施例)
次に、本実施形態の貫通電極の効果について、実施例の結果を参照して説明する。
【0074】
図10は、幅1.5μm、深さ30μm、アスペクト比20の開口10bに側壁絶縁膜としてパリレン−HTを埋め込んだ後の半導体基板10の断面SEM像である。図11は、図10と同じサイズの開口10bに側壁絶縁膜としてCVD法により酸化シリコン(TEOS膜)を埋め込んだ後の半導体基板10の断面SEM像である。図10に示すように、アスペクト比の高い開口10b内に、ピンホールが無く、均一性の高いパリレン−HT膜(側壁絶縁膜)が埋め込まれていることがわかる。また、側壁絶縁膜13として酸化シリコンを用いた場合には、アスペクト比の高い開口10bを埋め込むことはできず、半導体基板10の上部で左右の酸化シリコン膜が繋がってしまい、内部にボイドができてしまっている。本実施形態に係る方法は、アスペクト比の高い開口10bを形成しているが、側壁絶縁膜13としてパリレン−HTを用いることにより、側壁絶縁膜13を低温、例えば室温で形成した場合であっても、ピンホール無く開口10bを埋め込むことができ、高アスペクト比の開口10bの埋め込みにも適用可能である。
【0075】
図12は、実施例及び比較例において、125℃における導電層12周囲の熱応力を示す図である。図12に示す結果は、FEM(Finite Element Method)により得られたものである。FEMは、貫通電極による応力状態及び信頼性を解析する上で一般に使用されている手法である。実施例は、銅からなる導電層12の周囲に側壁絶縁膜13として1.5μmのパリレン−HT膜を設けた貫通電極である。比較例は、銅からなる導電層12の周囲に側壁絶縁膜13として0.2μmの酸化シリコン膜を設けた貫通電極である。
【0076】
図12に示すように、実施例の構造では、比較例の構造に比べて導電層12周囲の応力を半分程度に減少できている。このように、側壁絶縁膜13としてパリレン−HT膜を採用した場合、導電層12周囲の応力を側壁絶縁膜13により吸収することができ、貫通電極11の熱機械的信頼性を向上できる。
【0077】
図13は、貫通電極11における側壁絶縁膜13のリーク電流及び容量の測定方法を示す図である。図13に示すように、シリコンからなる半導体基板(Si)に複数の貫通電極(TSVs)を形成した。複数の貫通電極を形成したのは、貫通電極一つでは容量及びリーク電流は小さく、測定限界を超えるためである。複数の貫通電極は並列接続されている。複数の貫通電極が形成された半導体基板10上にパリレン−HT膜を介して銅層を形成した。また、半導体基板10の別の領域に200nmの厚さの白金層(Pt)を形成した。銅層及び白金層にプローブ(Probe)を接触させて、プローブ間を流れる電流を測定することにより、貫通電極の容量及びリーク電流を測定した。
【0078】
図14は、図13に示す試験方法により測定された、貫通電極のアレイにおけるパリレン−HT膜からのリーク電流の測定結果である。リーク電流の測定では、20×20の貫通電極のアレイ、すなわち、合計400個の貫通電極におけるパリレン−HT膜を介したリーク電流を測定した。図14に示すように、電圧0〜25Vにおいて、400個の貫通電極からのリーク電流が計1×10-12Aという、極めて小さい値であることが確認された。この結果から、パリレン−HT膜は優れた絶縁特性を示すことが確認された。
【0079】
図15及び図16は、図13に示す試験方法により測定された、異なる貫通電極のアレイに適用されたパリレン−HT膜の容量の測定結果である。容量測定では、5つの貫通電極、6×6(計36)の貫通電極のアレイ、8×8(計64)の貫通電極のアレイに適用されたパリレン−HT膜の容量を測定した。容量の測定では、周波数及び電圧を変えて測定した。図15は、各周波数に対する容量測定結果を示し、図16は各電圧に対する容量測定結果を示す。図16に示すように、パリレン−HT膜の容量は、電圧依存性を示していないことが確認された。
【0080】
図17は、図13に示す試験方法により測定された、貫通電極の数を変えた場合におけるパリレン−HT膜の容量を示す。図17の「Measurement」がパリレン−HT膜の容量測定値を示し、「Calculation」がパリレン−HT膜の容量の計算値を示す。また、図17には、同様の条件で測定された、200nm及び1000nmの厚さの酸化シリコン膜の容量測定値を示している。図17に示すように、パリレン−HT膜の容量測定値は、計算値に良く従うことがわかる。また、パリレン−HT膜の容量は、酸化シリコン膜に比べて極めて低いことがわかる。パリレン−HT膜と酸化シリコン膜の容量の差は、貫通電極の数が増加すればそれだけ顕著になっている。このことから、貫通電極の絶縁膜としてパリレン−HT膜を用いることにより、容量結合を低減でき、信号遅延や、消費電力、隣接する配線間でのクロストークを低減することができる。
【0081】
図18は、銅層及びパリレン−HT膜の界面を示す高解像度TEM画像を示し、図18(a)は全体画像、(b)は(a)の一部の拡大画像、(c)は(b)の一部の拡大画像を示す。図19は、図18(c)に示す銅層とパリレン−HT膜の界面においてEELS測定を行った結果を示す。EELSの測定は、図18に示す貫通電極を250℃で30分間アニールさせた後に行った。
【0082】
図19では、Cuが高い強度で検出された領域が銅層の領域であり、Cが高い強度で検出された領域がパリレン−HT膜の領域であることを示している。図19に示すように、パリレン−HT膜への銅の拡散深さは、10nm以下であることが確認された。この結果、パリレン−HT膜は、銅のバリア性能を備えており、別個のバリア層を省略することができることが確認された。
【0083】
図20は、第3実施形態に対応する実施例における、導電層12周囲の熱応力(ミーゼス応力)を示す図である。図20は、図12と同様にFEM(Finite Element Method)により得られたものである。図20に示す実施例は、シリコンからなる半導体基板10に形成された貫通電極11であって、直径5μmの銅からなる導電層12と、厚さ0.5μmのシリコンからなる半導体層14と、1μmのパリレン−HT膜からなる側壁絶縁膜13と、を備える貫通電極である。比較例は、半導体層14がない点を除いて、実施例と同じ構造の貫通電極である。
【0084】
図20において、「Cu/Si interface」は、導電層12のCuと半導体層14のSiとの界面を示し、「Insulator / Si interface」は側壁絶縁膜13と半導体基板10のSiとの界面を示し、貫通電極11のエッジに相当する。「Insulator / Si interface」の内側が、貫通電極11の内部に相当する。
【0085】
図20に示すように、実施例の構造では、貫通電極の内部であるCu/Si界面に応力が集中するものの、半導体層13の外側の領域における応力が軽減している。一方、比較例の構造では、貫通電極11のエッジにおいて応力が集中している。実施例の構造は、貫通電極11のエッジにおいて30MPaより低い応力を示しており、これは、比較例の構造に比べて80%の応力低減に相当する。
【0086】
このように、第3実施形態に対応する実施例の構造では、熱応力を貫通電極11の内部に留めることができ、貫通電極11のエッジ又はその外側の半導体基板領域に作用する熱応力を軽減することができる。これにより、貫通電極11の周辺に形成されるデバイス特性の変動を抑制することができ、また、デバイス禁止領域を小さくすることができる。この結果、実施例の貫通電極は、高密度の貫通電極のアレイを形成することができる。
【0087】
上述したように、本発明は、その要旨を逸脱しない限り、さまざまな変形が可能である。本実施形態の効果を説明するために、実施例の貫通電極を用いたが、本実施形態は、実施例の貫通電極を製造するための具体的な条件(材料や膜厚)に限定されるものではない。
【符号の説明】
【0088】
1a〜1h…半導体チップ、2…インターポーザ、3…封止樹脂、4,5…バンプ、10…半導体基板、10a…スルーホール、10b…開口、11…貫通電極、12…導電層、13…側壁絶縁膜、14…半導体層、15…配線、16…ハードマスク、20…配線層、21…配線、22…絶縁層、30…支持基板
図1
図2
図3
図4
図5
図6
図7
図8
図9
図10
図11
図12
図13
図14
図15
図16
図17
図18
図19
図20