特許 6806554 半導体装置の検査方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6806554

(24)【登録日】2020年12月8日

(45)【発行日】2021年1月6日

(54)【発明の名称】半導体装置の検査方法

(51)【国際特許分類】

   H01L 21/66 20060101AFI20201221BHJP

【ＦＩ】

   H01L21/66 N

【請求項の数】11

【全頁数】16

(21)【出願番号】特願2016-245152(P2016-245152)

(22)【出願日】2016年12月19日

(65)【公開番号】特開2018-101650(P2018-101650A)

(43)【公開日】2018年6月28日

【審査請求日】2019年8月21日

【国等の委託研究の成果に係る記載事項】（出願人による申告）平成２６年度、独立行政法人新エネルギー・産業技術総合開発機構「ＳＩＰ（戦略的イノベーション創造プログラム）／次世代パワーエレクトロニクス／ＳｉＣに関する拠点型共通基盤技術開発／ＳｉＣ次世代パワーエレクトロニクスの統合的研究開発」委託研究、産業技術力強化法第１９条の適用を受ける特許出願

(73)【特許権者】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(73)【特許権者】

【識別番号】000173809

【氏名又は名称】一般財団法人電力中央研究所

(74)【代理人】

【識別番号】100104190

【弁理士】

【氏名又は名称】酒井 昭徳

(72)【発明者】

【氏名】俵 武志

(72)【発明者】

【氏名】土田 秀一

【審査官】 平野 崇

(56)【参考文献】

【文献】 特開２０１１−２５８６８３（ＪＰ，Ａ）

【文献】 国際公開第２０１８／０５６４３８（ＷＯ，Ａ１）

【文献】 特開２０１４−１８３１３６（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１５／０３４９０６２（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／６６

(57)【特許請求の範囲】

【請求項1】

炭化珪素からなる半導体基体の主面に設けられた電極に電圧を印加して前記半導体基体の品質を検査する半導体装置の検査方法であって、
炭化珪素からなる半導体基板上に炭化珪素からなるエピタキシャル成長層を積層した前記半導体基体に、前記半導体基体の、前記エピタキシャル成長層側の第１主面に配置した前記電極をアノード電極とし、前記半導体基板側の第２主面に配置した前記電極をカソード電極とするダイオードを形成する第１工程と、
前記半導体基体の第１主面に傷をつける第２工程と、
前記ダイオードを順方向に通電して発光させて、前記傷をつけた部分から前記ダイオードの順方向通電時に拡張した積層欠陥を観測し、前記積層欠陥の拡張速度を算出する第３工程と、
前記第３工程の算出結果に基づいて、前記エピタキシャル成長層と前記半導体基板との界面のホール密度を算出する第４工程と、
前記第４工程の算出結果に基づいて、前記半導体基体が良品か否かを判定する第５工程と、
を含むことを特徴とする半導体装置の検査方法。

【請求項2】

前記第１工程では、前記アノード電極を選択的に除去して前記エピタキシャル成長層の一部を露出させる窓開け部を形成し、
前記第２工程では、前記エピタキシャル成長層の、前記窓開け部に露出する部分に前記傷をつけ、
前記第３工程では、前記エピタキシャル成長層の、前記窓開け部に露出する部分から前記積層欠陥の拡張現象を観測することを特徴とする請求項１に記載の半導体装置の検査方法。

【請求項3】

前記第２工程では、前記アノード電極越しに前記エピタキシャル成長層に前記傷をつけ、
前記第３工程では、前記ダイオードを順方向に通電させて前記傷をつけた部分から前記積層欠陥を拡張させた後、前記アノード電極を除去し、前記ダイオードを発光させて前記積層欠陥を観測することを特徴とする請求項１に記載の半導体装置の検査方法。

【請求項4】

前記第２工程では、前記エピタキシャル成長層を凹ませることで前記傷をつけることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置の検査方法。

【請求項5】

前記第２工程では、前記エピタキシャル成長層を引っ掻くことで前記傷をつけることを特徴とする請求項１または２に記載の半導体装置の検査方法。

【請求項6】

前記第２工程では、前記エピタキシャル成長層に不活性元素を局所的にイオン注入することで前記傷をつけることを特徴とする請求項１または２に記載の半導体装置の検査方法。

【請求項7】

前記不活性元素のイオン注入は、不純物濃度を１×１０¹⁴／ｃｍ³以上１×１０¹⁸／ｃｍ³以下とし、注入深さを０．５μｍとすることを特徴とする請求項６に記載の半導体装置の検査方法。

【請求項8】

前記第４工程では、
前記積層欠陥の拡張速度と前記エピタキシャル成長層のホール密度との関係を示す特性式を予め取得し、
前記第３工程の算出結果および前記特性式に基づいて、前記ダイオードの前記エピタキシャル成長層と前記半導体基板との界面のホール密度を取得することを特徴とする請求項１〜７のいずれか一つに記載の半導体装置の検査方法。

【請求項9】

前記第５工程では、
前記積層欠陥が発生する前記エピタキシャル成長層のホール密度の範囲の下限値を閾値として予め取得し、
前記第４工程の算出結果が前記閾値未満である場合に、前記半導体基体を良品と判定することを特徴とする請求項１〜８のいずれか一つに記載の半導体装置の検査方法。

【請求項10】

前記閾値は、１．０×１０¹⁵／ｃｍ³であることを特徴とする請求項９に記載の半導体装置の検査方法。

【請求項11】

前記半導体基体に、前記ダイオードと同じ条件の半導体領域を備えた製品となる半導体素子を形成する工程をさらに含むことを特徴とする請求項１〜１０のいずれか一つに記載の半導体装置の検査方法。

【発明の詳細な説明】

【技術分野】

【0001】

この発明は、半導体装置の検査方法に関する。

【背景技術】

【0002】

炭化珪素（ＳｉＣ）を用いて作製されたｐｉｎ（ｐ−ｉｎｔｒｉｎｓｉｃ−ｎ）ダイオードや、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）の寄生ダイオード（ボディーダイオード）などバイポーラ動作を含む素子では、バイポーラ劣化が生じることが知られている。バイポーラ劣化とは、バイポーラ動作を含む素子の順方向通電時に炭化珪素基体内で積層欠陥が拡張し、順方向電圧降下が増大する現象である。

【0003】

このバイポーラ劣化現象を製品市場で起こさないために、出荷前または製造途中に、バイポーラ動作を含む素子を形成した半導体チップや半導体ウエハに対して大電流、高温度となる条件でスクリーニング試験（通電試験）を行うことが一般的である。バイポーラ劣化現象は、大電流、高温度の条件での動作時に発生しやすいことが経験的に見出されている。このため、作業員の経験則に基づいて、素子の実使用環境よりも厳しい条件でスクリーニング試験が行われている。

【0004】

バイポーラ劣化現象を発生させる原因となる積層欠陥の拡張現象は、炭化珪素エピタキシャル層と炭化珪素基板との界面のホール（正孔）密度が所定値を超えることで引き起こされることが開示されている（例えば、下記特許文献１および下記非特許文献１参照。）。図１０は、従来の半導体装置での積層欠陥の拡張現象を模式的に示す説明図である。図１０に示す従来の半導体装置では、ｎ⁺型炭化珪素基板１０１上に結晶欠陥の少ない炭化珪素エピタキシャル成長層１１１を積層してなる炭化珪素基体１１２が用いられている。

【0005】

ここでは、バイポーラ動作を含む素子の一例としてダイオード１１０を示す。ｎ⁺型炭化珪素基板１０１は、ｎ⁺型カソード層である。ｎ⁺型炭化珪素基板１０１のおもて面上に、炭化珪素エピタキシャル成長層１１１として、ｎ型バッファ層１０２、ｎ^-型ドリフト層１０３およびｐ型アノード層１０４が順に積層されている。ｐ型アノード層１０４の内部には、イオン注入によりｐ⁺型アノードコンタクト領域１０５が形成されている。符号１０６，１０７は、アノード電極およびカソード電極である。

【0006】

ダイオード１１０の順方向通電時、アノード電極１０６から炭化珪素基体１１２の各層を経由してカソード電極１０７へ向ってホール（正孔）１２１が移動する。このとき、炭化珪素エピタキシャル成長層１１１とｎ⁺型炭化珪素基板１０１との界面（以下、エピ／基板界面とする）１０８のホール密度が所定値を超えると、エピ／基板界面１０８に存在する基底面転位１２２を起点として、炭化珪素エピタキシャル成長層１１１中に積層欠陥１２３が拡大することが示唆される。

【0007】

炭化珪素基体内の積層欠陥を検出する方法として、ＰＬ（Ｐｈｏｔｏｌｕｍｉｎｅｓｃｅｎｃｅ：フォトルミネッセンス）法により積層欠陥を検出する方法が提案されている（例えば、下記特許文献２参照。）。

【先行技術文献】

【特許文献】

【0008】

【特許文献1】特開２０１６−０８２１９７号公報

【特許文献2】特開２０１４−０２２５０３号公報

【非特許文献】

【0009】

【非特許文献1】ケイ・マエダ（Ｋ．Ｍａｅｄａ）、外３名、セパレーション オブ ザ ドライビング フォース アンド ラジエーション−エンハンスト ディスロケーション グライド イン ４Ｈ−ＳｉＣ（Ｓｅｐａｒａｔｉｏｎ ｏｆ ｔｈｅ Ｄｒｉｖｉｎｇ Ｆｏｒｃｅ ａｎｄ Ｒａｄｉａｔｉｏｎ−Ｅｎｈａｎｃｅｄ Ｄｉｓｌｏｃａｔｉｏｎ Ｇｌｉｄｅ ｉｎ ４Ｈ−ＳｉＣ）、マテリアルス サイエンス フォーラム（Ｍａｔｅｒｉａｌｓ Ｓｃｉｅｎｃｅ Ｆｏｒｕｍ）、（スイス）、トランス テック パブリケーションズ インク（Ｔｒａｎｓ Ｔｅｃｈ Ｐｕｂｌｉｃａｔｉｏｎｓ Ｉｎｃ．）、２０１２年７月、第７２５巻、ｐｐ．３５−４０

【発明の概要】

【発明が解決しようとする課題】

【0010】

上述したように炭化珪素基体１１２中での積層欠陥１２３の拡張現象の発生メカニズムは開示されている。しかしながら、バイポーラ動作を含む素子の順方向通電時に、エピ／基板界面１０８のホール密度、および、ｎ^-型ドリフト層１０３のホール密度を実測することは難しい。このため、現状では作業員の経験則に基づくスクリーニング試験方法に頼らざるを得ない状況にある。この場合、炭化珪素エピタキシャル成長層１１１に積層欠陥１２３が発生しないことを確認するために、過負荷による過酷な条件でスクリーニング試験を行うこととなる。これによって、配線等が劣化して製品寿命が縮まったり、必要以上に不良品が発生して歩留りが低下するという問題がある。

【0011】

この発明は、上述した従来技術による問題点を解消するため、製品の設計仕様範囲を超える過負荷をかけずに通電試験を行うことができる半導体装置の検査方法を提供することを目的とする。

【課題を解決するための手段】

【0012】

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の検査方法は、炭化珪素からなる半導体基体の主面に設けられた電極に電圧を印加して前記半導体基体の品質を検査する半導体装置の検査方法であって、次の特徴を有する。まず、炭化珪素からなる半導体基板上に炭化珪素からなるエピタキシャル成長層を積層した前記半導体基体に、前記半導体基体の、前記エピタキシャル成長層側の第１主面に配置した前記電極をアノード電極とし、前記半導体基板側の第２主面に配置した前記電極をカソード電極とするダイオードを形成する第１工程を行う。次に、前記半導体素基板の第１主面に傷をつける第２工程を行う。次に、前記ダイオードを順方向に通電して発光させて、前記傷をつけた部分から前記ダイオードの順方向通電時に拡張した積層欠陥を観測し、前記積層欠陥の拡張速度を算出する第３工程を行う。次に、前記第３工程の算出結果に基づいて、前記エピタキシャル成長層と前記半導体基板との界面のホール密度を算出する第４工程を行う。次に、前記第４工程の算出結果に基づいて、前記半導体基体が良品か否かを判定する第５工程を行う。

【0013】

また、この発明にかかる半導体装置の検査方法は、上述した発明において、前記第１工程では、前記アノード電極を選択的に除去して前記エピタキシャル成長層の一部を露出させる窓開け部を形成する。前記第２工程では、前記エピタキシャル成長層の、前記窓開け部に露出する部分に前記傷をつける。前記第３工程では、前記エピタキシャル成長層の、前記窓開け部に露出する部分から前記積層欠陥の拡張現象を観測することを特徴とする。

【0014】

また、この発明にかかる半導体装置の検査方法は、上述した発明において、前記第２工程では、前記アノード電極越しに前記エピタキシャル成長層に前記傷をつける。前記第３工程では、前記ダイオードを順方向に通電させて前記傷をつけた部分から前記積層欠陥を拡張させた後、前記アノード電極を除去し、前記ダイオードを発光させて前記積層欠陥を観測することを特徴とする。

【0015】

また、この発明にかかる半導体装置の検査方法は、上述した発明において、前記第２工程では、前記エピタキシャル成長層を凹ませることで前記傷をつけることを特徴とする。

【0016】

また、この発明にかかる半導体装置の検査方法は、上述した発明において、前記第２工程では、前記エピタキシャル成長層を引っ掻くことで前記傷をつけることを特徴とする。

【0017】

また、この発明にかかる半導体装置の検査方法は、上述した発明において、前記第２工程では、前記エピタキシャル成長層に不活性元素を局所的にイオン注入することで前記傷をつけることを特徴とする。

【0018】

また、この発明にかかる半導体装置の検査方法は、上述した発明において、前記不活性元素のイオン注入は、不純物濃度を１×１０¹⁴／ｃｍ³以上１×１０¹⁸／ｃｍ³以下とし、注入深さを０．５μｍとすることを特徴とする。

【0019】

また、この発明にかかる半導体装置の検査方法は、上述した発明において、前記第４工程では、まず、前記積層欠陥の拡張速度と前記エピタキシャル成長層のホール密度との関係を示す特性式を予め取得する。そして、前記第３工程の算出結果および前記特性式に基づいて、前記ダイオードの前記エピタキシャル成長層と前記半導体基板との界面のホール密度を取得することを特徴とする。

【0020】

また、この発明にかかる半導体装置の検査方法は、上述した発明において、前記第５工程では、まず、前記積層欠陥が発生する前記エピタキシャル成長層のホール密度の範囲の下限値を閾値として予め取得する。そして、前記第４工程の算出結果が前記閾値未満である場合に、前記半導体基体を良品と判定することを特徴とする。

【0021】

また、この発明にかかる半導体装置の検査方法は、上述した発明において、前記閾値は、１．０×１０¹⁵／ｃｍ³であることを特徴とする。

【0022】

また、この発明にかかる半導体装置の検査方法は、上述した発明において、前記半導体基体に、前記ダイオードと同じ条件の半導体領域を備えた製品となる半導体素子を形成する工程をさらに含むことを特徴とする。

【0023】

また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体基体は、製品となる半導体素子の製造に用いられ、前記製品が出荷される前に品質検査が行われる炭化珪素からなる半導体基体であって、次の特徴を有する。前記半導体基体は、炭化珪素からなる半導体基板上に炭化珪素からなるエピタキシャル成長層を積層した積層構造を有する。前記半導体基板および前記エピタキシャル成長層の一部でダイオードが構成されている。前記ダイオードは、前記エピタキシャル成長層側の第１主面に設けられたアノード電極と、前記半導体基板側の第２主面に設けられたカソード電極とを有する。前記半導体基体の前記第１主面に傷が形成される。

【0024】

また、この発明にかかる半導体基体は、上述した発明において、前記アノード電極に、前記エピタキシャル成長層の一部を露出させる窓開け部が設けられている。前記傷は、前記エピタキシャル成長層の、前記窓開け部に露出する部分に形成されることを特徴とする。

【0025】

上述した発明によれば、半導体基体につけた傷から、検査用素子の順方向通電時に拡張する積層欠陥を観察して、積層欠陥の拡張速度を算出することで、検査用素子の順方向通電時のエピタキシャル成長層のホール密度を容易に算出することができる。これにより、エピタキシャル成長層と半導体基板との界面（エピ／基板界面）のホール密度を算出することができ、当該エピ／基板界面のホール密度に基づいて、製品の設計仕様の範囲内で半導体基体に積層欠陥が発生するか否かを判定することができる。

【発明の効果】

【0026】

本発明にかかる半導体装置の検査方法によれば、製品の設計仕様範囲の最大条件で、過負荷をかけずに通電試験を行うことができるという効果を奏する。

【図面の簡単な説明】

【0027】

【図1】実施の形態にかかる半導体装置の検査方法における検査対象の断面構造の一例を示す断面図である。

【図2】実施の形態にかかる半導体装置の検査方法における検査対象の断面構造の一例を示す断面図である。

【図3】実施の形態にかかる半導体装置の検査方法における検査対象の断面構造の一例を示す断面図である。

【図4】実施の形態にかかる半導体装置の検査方法の概要を示すフローチャートである。

【図5】検査用素子の窓開け部から炭化珪素基体を観測した状態を示す平面図である。

【図6】基準ｐｉｎダイオードの順方向通電時のｎ^-型ドリフト層のホール密度と積層欠陥の拡張速度との関係を示す特性図である。

【図7】基準ｐｉｎダイオードのｐ型層のｐ型不純物濃度と順方向通電時のエピ／基板界面からの積層欠陥の欠陥拡張閾値ホール密度との関係を示す特性図である。

【図8】検査用素子への電圧印加終了後の積層欠陥の状態を示す平面図である。

【図9】一般的なダイオードの順方向電流と通電時間との関係を示す特性図である。

【図10】従来の半導体装置での積層欠陥の拡張現象を模式的に示す説明図である。

【発明を実施するための形態】

【0028】

以下に添付図面を参照して、この発明にかかる半導体装置の検査方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数を表している。

【0029】

（実施の形態）
まず、実施の形態にかかる半導体装置の検査方法に用いる検査用素子の構造ついて説明する。図１〜３は、実施の形態にかかる半導体装置の検査方法に用いる検査用素子の断面構造の一例を示す断面図である。実施の形態にかかる半導体装置の検査方法に用いる検査用素子（以下、検査用素子とする）は、製品となる半導体素子（不図示）と同一の炭化珪素（ＳｉＣ）基体１２に形成される。図１〜３に示すように、検査用素子として、バイポーラ動作を含む第１〜３素子構造１０ａ〜１０ｃが想定可能である。

【0030】

炭化珪素基体１２は、炭化珪素からなる半導体基板（以下、ｎ⁺型炭化珪素基板とする）１上に炭化珪素層（以下、炭化珪素エピタキシャル成長層とする）１１をエピタキシャル成長させてなる半導体ウエハ、または当該半導体ウエハを個片化した半導体チップである。具体的には、炭化珪素基体１２は、ｎ⁺型炭化珪素基板１のおもて面上に、炭化珪素エピタキシャル成長層１１として、ｎ型バッファ層２、ｎ^-型ドリフト層３およびｐ型ベース層４を順に積層させてなる。

【0031】

ｐ型ベース層４の内部には、例えばイオン注入によりに第１〜３素子構造１０ａ〜１０ｃに対応するパターンでｐ⁺型コンタクト領域５が設けられている。炭化珪素基体１２の積層構造により形成されるｐｎ接合でダイオードが構成される。アノード電極６は、炭化珪素基体１２のおもて面（ｐ型ベース層４側の面）上に設けられｐ⁺型コンタクト領域５に接する。カソード電極７は、炭化珪素基体１２の裏面（ｎ⁺型炭化珪素基板１の裏面）に設けられている。

【0032】

アノード電極６およびカソード電極７は、後述する検査用の電極パッドである。アノード電極６には、所定パターンの開口部（以下、窓開け部とする）２１が設けられている。アノード電極６の窓開け部２１は、後述する検査時に炭化珪素基体１２内での積層欠陥の拡張速度を観察するための窓である。アノード電極６の窓開け部２１は、例えば、＜１１−２０＞方向に平行な直線状のスリットをストライプ状の平面レイアウトに配置した構成を有していてもよい。

【0033】

図１に示す第１素子構造１０ａは、プレーナゲート構造を模した構造である。第１素子構造１０ａにおいては、ｐ型ベース層４の表面領域（基体おもて面側の部分）に、ｐ⁺型コンタクト領域５が選択的に設けられる。かつ例えばイオン注入によりｐ型ベース層４を部分的にｎ型に反転させて、ｐ型ベース層４を深さ方向に貫通してｎ^-型ドリフト層３に達するｎ型領域８ａが設けられる。ｎ型領域８ａは、ｐ⁺型コンタクト領域５と離して配置されている。ｎ型領域８ａによりｐ型ベース層４は複数に分割されている。

【0034】

図２に示す第２素子構造１０ｂは、トレンチゲート構造を模した構造である。第２素子構造１０ｂにおいては、ｐ型ベース層４の表面領域に、ｐ⁺型コンタクト領域５が選択的に設けられる。かつｐ型ベース層４を深さ方向に貫通してｎ^-型ドリフト層３に達するトレンチ８ｂが設けられる。トレンチ８ｂは、ｐ⁺型コンタクト領域５と離して配置されている。トレンチ８ｂによりｐ型ベース層４は複数に分割されている。トレンチ８ｂの内部には、絶縁膜８ｃのみ、または、絶縁膜８ｃを介して導電膜が埋め込まれている。

【0035】

第１，２素子構造１０ａ，１０ｂには、ｐ型ベース層４とｎ^-型ドリフト層３との間のｐｎ接合でダイオードが形成される。第１，２素子構造１０ａ，１０ｂともにｎ⁺型ソース領域は設けなくてよい。第１素子構造１０ａのアノード電極６の窓開け部２１には、ｐ型ベース層４の、ｎ型領域８ａとｐ⁺型コンタクト領域５に挟まれた部分、およびｎ型領域８ａが露出される。第２素子構造１０ｂのアノード電極６の窓開け部２１には、ｐ型ベース層４の、絶縁膜８ｃとｐ⁺型コンタクト領域５に挟まれた部分、および絶縁膜８ｃが露出される。

【0036】

図３に示す第３素子構造１０ｃは、ｐｉｎダイオードを模した構造である。第３素子構造１０ｃにおいては、ｐ型ベース層４の表面領域に、ｐ⁺型コンタクト領域５が一様に設けられる。アノード電極６の窓開け部２１には、ｐ⁺型コンタクト領域５が露出される。このような第１〜３素子構造１０ａ〜１０ｃのいずれかの構造、アノード電極６およびカソード電極７を備えた検査用素子は、製品となる半導体素子と同一の炭化珪素基体１２に、当該製品となる半導体素子と離して配置されるのが望ましいが、製品と同品質の基板を用いて別に製造されてもよい。

【0037】

次に、実施の形態にかかる半導体装置の検査方法について、図１〜５を参照して説明する。図４は、実施の形態にかかる半導体装置の検査方法の概要を示すフローチャートである。図５は、検査用素子の窓開け部から炭化珪素基体を観測した状態を示す平面図である。まず、上述したｎ⁺型炭化珪素基板１上に炭化珪素エピタキシャル成長層１１となる各層を所定の積層構造で積層させてｐｎ接合を形成した炭化珪素基体１２（半導体ウエハ）を用意する（図１〜３参照）。

【0038】

次に、一般的な方法により、炭化珪素基体１２内の複数個所に検査用素子を形成する（ステップＳ１）。検査用素子は、上述した第１〜３素子構造１０ａ〜１０ｃのうちのいずれかの素子構造、アノード電極６、窓開け部２１およびカソード電極７を備える。検査用素子の素子構造は、同一の炭化珪素基体１２に形成され製品となる半導体素子の素子構造に応じた素子構造である。また、検査用素子は、例えば、製品となる半導体素子と同じチップサイズに形成されてもよい。

【0039】

次に、炭化珪素基体１２の、アノード電極６の窓開け部２１に露出する部分に傷をつける（ステップＳ２）。傷とは、炭化珪素基体１２の表面に押し込むことで生じる凹部や、引っ掻くことで生じる欠け等である。炭化珪素基体１２の傷をつける部分３１（図５参照）の導電型はｎ型またはｐ型のいずれであってもよいが、低電流で帯状の積層欠陥を発生させることが可能なｐ型領域に傷をつけることが好ましい。炭化珪素基体１２の表面に傷をつけるために用いる機器２２（図１〜３参照）は種々変更可能である。例えば超微小硬さ測定機（ナノインデンター：Ｎａｎｏ Ｉｎｄｅｎｔｅｒ）により炭化珪素基体１２の表面を凹ませることで傷をつけてもよいし、ダイアモンドペンにより炭化珪素基体１２の表面を引っ掻くことで傷をつけてもよい。またさらに別の方法としては、レーザーを照射することにより炭化珪素基体１２の表面に傷をつけてもよい。

【0040】

次に、製品となる半導体素子の設計仕様の最大電流および最高温度の条件で、検査用素子のアノード電極６に正電圧を印加し、カソード電極７に負電圧を印加して、ｐ型ベース層４とｎ^-型ドリフト層３との間のｐｎ接合を順バイアスする。これにより、図５に示すように、ステップＳ２で傷をつけた部分３１を起点として積層欠陥３２が発生し、基体おもて面に平行に、かつ＜１１−２０＞方向に垂直な方向３３に拡張する。この積層欠陥３２の拡張現象を、アノード電極６の窓開け部２１から観測する（ステップＳ３）。

【0041】

ステップＳ３においては、例えば、エレクトロルミネセンス（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ（ＥＬ）：電界発光）法等で検出用素子を発光させて、例えばカメラ等で積層欠陥３２を観測する。このとき、積層欠陥３２の拡張した部分の、＜１１−２０＞方向に垂直な方向３３の長さＬ、および、積層欠陥３２が長さＬだけ拡張するまでに要した時間（以下、通電時間とする）ｔを測定する。符号３４，３５は、それぞれ積層欠陥３２の拡張した部分の始点および終点である。

【0042】

次に、積層欠陥３２の拡張速度ｖを算出する（ステップＳ４）。積層欠陥３２の拡張速度ｖは、下記（１）式であらわされる。炭化珪素基体１２に高い応力が働いている場合、この応力の影響を受けて積層欠陥３２が移動するため、積層欠陥３２の拡張速度ｖが速くなる。このため、ステップＳ３において積層欠陥３２をリアルタイムに観測する、または、ステップＳ４において積層欠陥３２の拡張速度ｖを算出することで、炭化珪素基体１２に偶発的に高い応力が働いていることを検出することができる。

【0043】

ｖ＝Ｌ／ｔ ・・・（１）

【0044】

次に、ステップＳ４の算出結果に基づいて、検査用素子の順方向通電時のｎ^-型ドリフト層３のホール密度を算出する（ステップＳ５）。ステップＳ５におけるｎ^-型ドリフト層３のホール密度の算出方法については後述する。次に、ステップＳ５の算出結果に基づいて、検査用素子の順方向通電時における炭化珪素エピタキシャル成長層１１とｎ⁺型炭化珪素基板１との界面（エピ／基板界面）８のホール密度を算出する（ステップＳ６）。具体的には、エピ／基板界面８のホール密度とは、ｎ型バッファ層２内のエピ／基板界面８から０．２μｍ以内範囲のホール密度である。

【0045】

また、傷をつけない検査用素子の順方向通電時にエピ／基板界面８から積層欠陥３２が発生し始めたときのホール密度（以下、欠陥拡張閾値ホール密度とする）のばらつきの範囲の下限値を予め取得しておく。そして、エピ／基板界面８の欠陥拡張閾値ホール密度の下限値およびステップＳ６の算出結果に基づいて、炭化珪素基体１２の品質を検査する（ステップＳ７）。具体的には、ステップＳ７においては、ステップＳ６の算出結果がエピ／基板界面８の欠陥拡張閾値ホール密度の下限値未満となる炭化珪素基体１２を良品と判定する。これにより、実施の形態にかかる半導体装置の検査が完了する。

【0046】

次に、上述したステップＳ５におけるｎ^-型ドリフト層３のホール密度の算出方法について説明する。図６は、基準ｐｉｎダイオードの順方向通電時のｎ^-型ドリフト層のホール密度と積層欠陥の拡張速度との関係を示す特性図である。まず、予め、基準となる一般的なｐｉｎダイオード（以下、基準ｐｉｎダイオードとする）の順方向通電時のｎ^-型ドリフト層のホール密度と積層欠陥の拡張速度との依存性に基づく特性値を取得する。基準ｐｉｎダイオードは、アノード側からカソード側に向かう方向にｐ型層、ｎ^-型ドリフト層およびｎ⁺型層を順に配置した構造を備える。

【0047】

具体的には、基準ｐｉｎダイオードの順方向通電時、積層欠陥の拡張速度は、ｎ^-型ドリフト層のホール密度に強く依存し、ｎ^-型ドリフト層のホール密度の増加に伴って増加することが本発明者により確認されている。このため、上述した実施の形態にかかる半導体装置の検査方法を用いて、ｎ^-型ドリフト層のホール密度を種々変更して、基準ｐｉｎダイオードの順方向通電時の積層欠陥の拡張速度を測定する。その結果を図６に示す。そして、これら複数の測定点から、ｎ^-型ドリフト層のホール密度と積層欠陥の拡張速度との関係を示す近似線４１を取得する。

【0048】

基準ｐｉｎダイオードのｎ^-型ドリフト層のホール密度は、基準ｐｉｎダイオードの動作温度、ｐ型層のｐ型不純物濃度、およびｎ^-型ドリフト層の少数キャリアのライフタイム等から一般的な方法により算出すればよい。図６において、基準ｐｉｎダイオードの動作温度は、２０℃以上１５０℃以下の範囲で種々変更した。基準ｐｉｎダイオードのｐ型層は、ドーパントをアルミニウム（Ａｌ）とし、不純物濃度を１．８×１０¹⁷／ｃｍ³以上１．０×１０¹⁹／ｃｍ³以下の範囲内で種々変更した。

【0049】

基準ｐｉｎダイオードのｐ型層のｐ型不純物濃度は、一般的な元素分析等により取得可能である。ｎ^-型ドリフト層の少数キャリアのライフタイムは、一般的なキャリアのライフタイム測定装置により測定可能である。図６に示す結果から、基準ｐｉｎダイオードの順方向通電時、積層欠陥の拡張速度は、ｎ^-型ドリフト層のホール密度に対して２次関数で近似される近似線４１に依存することがわかる。図６に示す基準ｐｉｎダイオードの特性は、第１〜３素子構造１０ａ〜１０ｃを備えた検査用素子にも適用される。その理由は、次の通りである。

【0050】

積層欠陥の拡張速度は、ｐ型層の不純物濃度には依存せず、ｎ^-型ドリフト層のホール密度に強く依存することが本発明者により確認されている。図６の近似線４１は、ｐ型層の内部に形成されるｐ型領域の配置や不純物濃度に依らないため、基準ｐｉｎダイオードと同じダイオード構造を有する検査用素子に適用可能であるからである。検査用素子のｐ型ベース層４、ｎ^-型ドリフト層３およびｎ⁺型炭化珪素基板１は、それぞれ、基準ｐｉｎダイオードのｐ型層、ｎ^-型ドリフト層およびｎ⁺型層に相当する。

【0051】

すなわち、検査用素子の順方向通電時のｎ^-型ドリフト層３のホール密度は、図６の近似線４１において、ステップＳ４で算出した積層欠陥の拡張速度ｖに対応するｎ^-型ドリフト層のホール密度となる。したがって、ステップＳ４で算出した積層欠陥３２の拡張速度ｖが所定速度ｖ１である場合、予め用意した図６の近似線４１から所定速度ｖ１に対応するｎ^-型ドリフト層のホール密度ｐ１を取得する。このｎ^-型ドリフト層のホール密度ｐ１が、検査用素子の順方向通電時のｎ^-型ドリフト層３のホール密度となる。

【0052】

次に、検査用素子の順方向通電時のエピ／基板界面８の欠陥拡張閾値ホール密度の下限値の算出方法について説明する。図７は、基準ｐｉｎダイオードのｐ型層のｐ型不純物濃度と順方向通電時のエピ／基板界面からの積層欠陥の欠陥拡張閾値ホール密度との関係を示す特性図である。まず、上述した実施の形態にかかる半導体装置の検査方法を用いて、基準ｐｉｎダイオードの順方向通電時における積層欠陥が発生したとき（すなわち積層欠陥の発生後、積層欠陥が拡張し始める前の状態で）のｎ^-型ドリフト層のホール密度を算出する。

【0053】

基準ｐｉｎダイオードはｎ型バッファ層を備えていないため、ここで算出したｎ^-型ドリフト層のホール密度は、基準ｐｉｎダイオードの順方向通電時のエピ／基板界面の欠陥拡張閾値ホール密度となる。ｎ^-型ドリフト層のホール密度は、図６の特性図と同様に算出すればよい。ｐ型層の不純物濃度条件を種々変更して、基準ｐｉｎダイオードの順方向通電時のエピ／基板界面の欠陥拡張閾値ホール密度を算出した結果を図７に示す。基準ｐｉｎダイオードの構成は、図６の特性図に用いた基準ｐｉｎダイオードと同様である。

【0054】

図７に示すように、基準ｐｉｎダイオードの順方向通電時のエピ／基板界面の欠陥拡張閾値ホール密度は、同一の炭化珪素基体内に発生する複数の積層欠陥でばらつき５１（縦線で示す範囲）が生じていたが、そのばらつき５１の範囲の下限値（以下、単に下限値とする）は、温度やｐ型層の不純物濃度条件に依らずほぼ一定の範囲（図７の矩形枠の範囲内）５２内にあることが確認された。具体的には、基準ｐｉｎダイオードの順方向通電時のエピ／基板界面の欠陥拡張閾値ホール密度の下限値は、１．０×１０¹⁵／ｃｍ³程度である。図７において、基準ｐｉｎダイオードの動作温度およびｐ型層の不純物濃度の範囲は図６の特性図と同様である。

【0055】

上述したように、基準ｐｉｎダイオードの順方向通電時のエピ／基板界面の欠陥拡張閾値ホール密度の下限値は、ｐ型層の不純物濃度条件に依らず一定であるため、基準ｐｉｎダイオードと同じダイオード構造を有する検査用素子にも適用可能である。また、ｎ型バッファ層２を備える検査用素子は、基準ｐｉｎダイオードにおいてｎ^-型ドリフト層のｎ型不純物濃度を高くした構造と仮定することができる。このため、ステップＳ７においては、ステップＳ６で算出したｎ型バッファ層２のホール密度と、図７のエピ／基板界面の欠陥拡張閾値ホール密度の下限値と、を比較すればよい。

【0056】

具体的には、図７に示す結果から、検査用素子の順方向通電時のエピ／基板界面８の欠陥拡張閾値ホール密度の下限値は、１．０×１０¹⁵／ｃｍ³程度となる。このため、ステップＳ６で算出されたｎ型バッファ層２のホール密度が１．０×１０¹⁵／ｃｍ³未満程度であれば、製品となる半導体素子の設計仕様の範囲内で炭化珪素基体１２に積層欠陥が発生しない。このため、ステップＳ７において炭化珪素基体１２が良品と判定される。ｎ型バッファ層２のホール密度は、ｎ^-型ドリフト層３のホール密度、ｎ型バッファ層２のｎ型不純物濃度、およびｎ型バッファ層２の少数キャリアのライフタイム等から一般的な方法により算出すればよい。

【0057】

また、検査用素子がｎ型バッファ層２を備えていない場合（不図示）、検査用素子の順方向通電時のエピ／基板界面８のホール密度は、ｎ^-型ドリフト層３のホール密度である。このため、ステップＳ６の工程を省略し、ステップＳ７においては、ステップＳ５で算出したｎ^-型ドリフト層３のホール密度と、図７のエピ／基板界面の欠陥拡張閾値ホール密度の下限値と、を比較すればよい。すなわち、検査用素子がｎ型バッファ層２を備えていない場合、ステップＳ５で算出したｎ^-型ドリフト層３のホール密度が１．０×１０¹⁵／ｃｍ³未満程度であれば、炭化珪素基体１２が良品と判定される。

【0058】

検査用素子を製品と同じ炭化珪素基体１２上に設ける場合、上述した実施の形態にかかる半導体装置の検査方法を行うタイミングは、炭化珪素基体１２に製品となる半導体素子を形成した後であることが望ましい。その理由は、２つある。１つめは、製品となる半導体素子の形成工程における熱処理やイオン注入によって炭化珪素エピタキシャル成長層１１のライフタイムが変動し、炭化珪素エピタキシャル成長層１１へのホール注入量が初期値から変化する虞があるためである。製品のホール注入量を正しく見積もるためには、製品となる半導体素子の形成後の検査が必要である。２つめは、製品となる半導体素子の形成工程で炭化珪素基体１２に付与される応力の影響を見積もるためである。炭化珪素基体１２に過大な応力が加わることで積層欠陥の拡張速度が変化することが知られているが、この拡張速度が変化することを利用し、製品となる半導体素子の形成後に積層欠陥の拡張速度を調べることで、製品となる半導体素子に従来と異なる応力がかかっていないかを検知することができる。

【0059】

また、ステップＳ２において、ナノインデンターやダイアモンドペンで炭化珪素基体１２に傷をつける代わりに、ネオン（Ｎｅ）、アルゴン（Ａｒ）またはクリプトン（Ｋｒ）等の不活性元素を局所的にイオン注入することで炭化珪素基体１２の表面に傷をつけてもよい。この場合、アノード電極６を形成する前に、不活性元素を局所的にイオン注入してもよい。不活性元素のイオン注入は、それぞれ、例えば、不純物濃度を１×１０¹⁴／ｃｍ³以上１×１０¹⁸／ｃｍ³以下程度とし、注入深さを０．５μｍ程度としてもよい。

【0060】

次に、上述したステップＳ４における積層欠陥３２の拡張速度の算出方法の別の一例について説明する。図８は、検査用素子への電圧印加終了後の積層欠陥の状態を示す平面図である。図９は、一般的なダイオードの順方向電流と通電時間との関係を示す特性図である。アノード電極６に窓開け部２１を形成することが困難である場合、ステップＳ２において、検査用素子のアノード電極６越しに炭化珪素基体１２に到達する深さの傷をつけて、例えばプローブ等で検査用素子に通電すればよい。

【0061】

このようにアノード電極６越しに炭化珪素基体１２の表面に傷をつけた場合においても、ステップＳ２で傷をつけた部分３６から基体おもて面に平行に、かつ＜１１−２０＞方向に垂直な方向３３に、帯状の積層欠陥３７を拡張させることができる。この場合、積層欠陥３７はアノード電極６に覆われているため、エレクトロルミネセンスによる発光で観測することができない。このため、検査用素子のアノード電極６を除去した後に、ＰＬイメージング装置等により積層欠陥３７を発光させて観測する。

【0062】

そして、上記ステップＳ３と同様に、積層欠陥３７の拡張した部分の、＜１１−２０＞方向に垂直な方向３３の長さＬを取得する。積層欠陥３７が長さＬだけ拡張するまでに要した時間（通電時間）ｔは、ダイオードの順方向特性に基づいて算出され、検査用素子への順方向電圧Ｖｆの変化開始（＝通電時間０ｓ）から検査用素子の順方向電圧Ｖｆが概ね一定値Ｖｆ１となるまでの時間となる（図９参照）。その後、上記（１）式に基づいて積層欠陥３７の拡張速度が算出される。

【0063】

以上、説明したように、本発明者は、炭化珪素基体の表面につけた傷から拡張する積層欠陥がｎ^-型ドリフト層のホール密度に強く依存することを見出した。このため、実施の形態によれば、炭化珪素基体の表面につけた傷から、検査用素子の順方向通電時に拡張する積層欠陥を観察して、積層欠陥の拡張速度を算出することで、検査用素子の順方向通電時のｎ^-型ドリフト層のホール密度を容易に算出することができる。

【0064】

従来技術において、ｎ^-型ドリフト層のホール密度を算出する場合、ｐベース層の活性化率や欠陥による再結合の影響等を考慮して算出する必要があり、ｎ^-型ドリフト層のホール密度の正確な値を取得することが困難であった。それに対して、実施の形態によれば、上述したように、検査用素子の順方向通電時のｎ^-型ドリフト層のホール密度を容易にかつ正確に算出することができ、算出したｎ^-型ドリフト層のホール密度を用いてエピ／基板界面のホール密度を容易に算出することができる。

【0065】

このスクリーニング試験時、検査用素子に製品の設計仕様範囲の最大電流および最高温度の条件に基づく電圧を印加することで、上記算出したエピ／基板界面のホール密度に基づいて、製品の設計仕様範囲内で積層欠陥が発生しない炭化珪素基体を得ることができる。このため、スクリーニング試験時に設計仕様範囲を超える過負荷がかからない。したがって、必要以上に歩留りが低下することを防止することができる。また、製品の実使用時に炭化珪素基体に積層欠陥が生じないため、製品寿命を長くすることができる。

【0066】

以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。また、本発明は、導電型を反転させても同様に成り立つ。

【産業上の利用可能性】

【0067】

以上のように、本発明にかかる半導体装置の検査方法は、インバータなどの電力変換装置や種々の産業用機械などの電源装置や自動車のイグナイタなどに使用されるパワー半導体装置に有用である。

【符号の説明】

【0068】

１ ｎ⁺型炭化珪素基板
２ ｎ型バッファ層
３ ｎ^-型ドリフト層
４ ｐ型ベース層
５ ｐ⁺型コンタクト領域
６ アノード電極
７ カソード電極
８ エピ／基板界面
８ａ ｎ型領域
８ｂ トレンチ
８ｃ 絶縁膜
１０ａ〜１０ｃ 素子構造
１１ 炭化珪素エピタキシャル成長層
１２ 炭化珪素基体
２１ アノード電極の窓開け部
２２ 炭化珪素基体の表面に傷をつける機器
３１，３６ 炭化珪素基体の傷をつけた部分
３２，３７ 積層欠陥
３３ 炭化珪素基体のおもて面に平行で、かつ＜１１−２０＞方向に垂直な方向
４１ 近似線
Ｖｆ，Ｖｆ１ 順方向電圧
ｐ１ ホール密度
ｖ，ｖ１ 積層欠陥の拡散速度

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】