特許 6853977 半導体装置および半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6853977

(24)【登録日】2021年3月17日

(45)【発行日】2021年4月7日

(54)【発明の名称】半導体装置および半導体装置の製造方法

(51)【国際特許分類】

   H01L 29/78 20060101AFI20210329BHJP

   H01L 29/12 20060101ALI20210329BHJP

   H01L 21/336 20060101ALI20210329BHJP

【ＦＩ】

   H01L29/78 652J

   H01L29/78 652D

   H01L29/78 652T

   H01L29/78 653A

   H01L29/78 658A

   H01L29/78 652F

   H01L29/78 652S

【請求項の数】11

【全頁数】14

(21)【出願番号】特願2017-5471(P2017-5471)

(22)【出願日】2017年1月16日

(65)【公開番号】特開2018-116986(P2018-116986A)

(43)【公開日】2018年7月26日

【審査請求日】2019年11月12日

(73)【特許権者】

【識別番号】301021533

【氏名又は名称】国立研究開発法人産業技術総合研究所

(73)【特許権者】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】100104190

【弁理士】

【氏名又は名称】酒井 昭徳

(72)【発明者】

【氏名】大瀬 直之

(72)【発明者】

【氏名】小林 勇介

(72)【発明者】

【氏名】原田 信介

(72)【発明者】

【氏名】大西 泰彦

【審査官】 恩田 和彦

(56)【参考文献】

【文献】 特開２０１５−０７２９９９（ＪＰ，Ａ）

【文献】 国際公開第２０１６／００２７６６（ＷＯ，Ａ１）

【文献】 特開平１０−０９８１８８（ＪＰ，Ａ）

【文献】 特開２０１７−１１２１６１（ＪＰ，Ａ）

【文献】 特開２０１８−０９３０６７（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／１２

(57)【特許請求の範囲】

【請求項1】

第１導電型高濃度ワイドバンドギャップ半導体基板表面に形成された低濃度の第１導電型第１ワイドバンドギャップ半導体層と、前記第１導電型第１ワイドバンドギャップ半導体層上の領域に形成される素子構造が、前記第１導電型第１ワイドバンドギャップ半導体層の表面に選択的に形成された第２導電型第１ベース領域と、前記第１導電型第１ワイドバンドギャップ半導体層の内部に選択的に形成された第２導電型第２ベース領域と、前記第１導電型第１ワイドバンドギャップ半導体層の表面に選択的に形成され前記第１導電型第１ワイドバンドギャップ半導体層より高濃度の第１導電型領域と、前記第１導電型第１ワイドバンドギャップ半導体層の前記第１導電型高濃度ワイドバンドギャップ半導体基板の反対側の表面に形成された第２導電型ワイドバンドギャップ半導体層と、前記第２導電型ワイドバンドギャップ半導体層の表面層に選択的に形成された第１導電型ソース領域と、第２導電型コンタクト領域と、前記第２導電型ワイドバンドギャップ半導体層とを貫通し、前記第２導電型第２ベース領域よりも浅く形成されたトレンチと、を有する半導体装置において、
前記第２導電型第２ベース領域が前記トレンチに対向して設けられ、
前記第２導電型第１ベース領域は、素子のおもて面側から見て前記第２導電型第２ベース領域と深さが同じ領域と浅い領域とが交互に設けられていることを特徴とする半導体装置。

【請求項2】

前記第２導電型第１ベース領域と、前記第２導電型第２ベース領域の不純物濃度が同じであることを特徴とする請求項１に記載の半導体装置。

【請求項3】

前記第２導電型第２ベース領域が前記第２導電型第１ベース領域の浅い領域以外の領域で前記第２導電型第１ベース領域に接続していることを特徴とする請求項１または２に記載の半導体装置。

【請求項4】

前記第１導電型高濃度ワイドバンドギャップ半導体基板が炭化珪素であることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。

【請求項5】

前記第２導電型第１ベース領域の前記浅い領域の幅は、０．２μｍ〜１．９μｍであることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。

【請求項6】

さらに、前記トレンチの表面に沿って当該トレンチの底部および側部に形成されたゲート絶縁膜と、前記ゲート絶縁膜により前記第１導電型第１ワイドバンドギャップ半導体層および前記第２導電型ワイドバンドギャップ半導体層と絶縁されており、少なくとも一部が前記トレンチ内部に形成されたゲート電極と、前記ゲート電極上に形成された層間絶縁膜と、前記第１導電型ソース領域と前記第２導電型コンタクト領域との表面に共通に接触するソース電極と、前記第１導電型高濃度ワイドバンドギャップ半導体基板の裏面に設けられたドレイン電極と、を有することを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。

【請求項7】

第１導電型高濃度ワイドバンドギャップ半導体基板表面に低濃度の第１導電型第１ワイドバンドギャップ半導体層を形成する工程と、前記第１導電型第１ワイドバンドギャップ半導体層の表面に第２導電型第１ベース領域の第１領域および第２導電型第２ベース領域を選択的に形成する工程と、前記第１導電型第１ワイドバンドギャップ半導体層の表面から前記第２導電型第１ベース領域の第１領域および前記第２導電型第２ベース領域よりも深く第１導電型領域の第１領域を形成する工程と、前記第１導電型第１ワイドバンドギャップ半導体層の表面に低濃度の第１導電型第２ワイドバンドギャップ半導体層を形成する工程と、前記第１導電型第２ワイドバンドギャップ半導体層の表面側から第２導電型第１ベース領域の第２領域を選択的に形成する工程と、前記第１導電型第２ワイドバンドギャップ半導体層の表面側に第１導電型領域の第２領域を選択的に形成する工程と、前記第１導電型第２ワイドバンドギャップ半導体層の表面に第２導電型ワイドバンドギャップ半導体層を形成する工程と、前記第２導電型ワイドバンドギャップ半導体層の表面に第１導電型ソース領域を選択的に形成する工程と、前記第１導電型ソース領域に隣接するように前記第２導電型ワイドバンドギャップ半導体層の表面に第２導電型コンタクト領域を形成する工程と、前記第２導電型ワイドバンドギャップ半導体層の表面のうち前記第１導電型ソース領域の一部に前記第２導電型ワイドバンドギャップ半導体層を貫通し、前記第２導電型第２ベース領域よりも浅いトレンチを形成する工程と、を含む半導体装置の製造方法において、
前記第２導電型第１ベース領域の前記第１領域を所定間隔を有して選択的に形成することで、前記第２導電型第１ベース領域の少なくとも一部に、前記第２導電型第２ベース領域よりも素子の表面側から見て浅い領域を形成することを特徴とする半導体装置の製造方法。

【請求項8】

第１導電型高濃度ワイドバンドギャップ半導体基板表面に低濃度の第１導電型第１ワイドバンドギャップ半導体層を形成する工程と、前記第１導電型第１ワイドバンドギャップ半導体層の表面に第２導電型第１ベース領域の第１領域および第２導電型第２ベース領域を選択的に形成する工程と、前記第１導電型第１ワイドバンドギャップ半導体層の表面から前記第２導電型第１ベース領域の第１領域および前記第２導電型第２ベース領域よりも深く第１導電型領域の第１領域を形成する工程と、前記第１導電型第１ワイドバンドギャップ半導体層の表面に高濃度の第１導電型第２ワイドバンドギャップ半導体層を形成する工程と、前記第１導電型第２ワイドバンドギャップ半導体層の表面側から前記第２導電型第１ベース領域の第２領域を選択的に形成する工程と、前記第１導電型第２ワイドバンドギャップ半導体層の表面に第２導電型ワイドバンドギャップ半導体層を形成する工程と、前記第２導電型ワイドバンドギャップ半導体層の表面に第１導電型ソース領域を選択的に形成する工程と、前記第１導電型ソース領域に隣接するように前記第２導電型ワイドバンドギャップ半導体層の表面に第２導電型コンタクト領域を形成する工程と、前記第２導電型ワイドバンドギャップ半導体層の表面のうち前記第１導電型ソース領域の一部に前記第２導電型ワイドバンドギャップ半導体層を貫通し、前記第２導電型第２ベース領域よりも浅いトレンチを形成する工程と、を含む半導体装置の製造方法において、
前記第２導電型第１ベース領域の前記第１領域を所定間隔を有して選択的に形成することで、前記第２導電型第１ベース領域の少なくとも一部に、前記第２導電型第２ベース領域よりも素子の表面側から見て浅い領域を形成することを特徴とする半導体装置の製造方法。

【請求項9】

前記第２導電型第１ベース領域の第１領域と、前記第２導電型第２ベース領域とを同時に形成することを特徴とする請求項７または８に記載の半導体装置の製造方法。

【請求項10】

前記第１導電型高濃度ワイドバンドギャップ半導体基板が炭化珪素であることを特徴とする請求項７〜９のいずれか一つに記載の半導体装置の製造方法。

【請求項11】

さらに、前記トレンチ底部および側部にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極上に層間絶縁膜を形成する工程と、前記第１導電型ソース領域および前記第２導電型コンタクト領域の表面にソース電極を形成する工程と、前記第１導電型高濃度ワイドバンドギャップ半導体基板の裏面にドレイン電極を形成する工程と、を含むことを特徴とする請求項７〜１０のいずれか一つに記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

この発明は、トレンチ構造を有するワイドバンドギャップ半導体で縦型ＭＯＳＦＥＴ等の半導体装置およびその製造方法に関する。

【背景技術】

【0002】

従来のスイッチングデバイスである縦型ＭＯＳＦＥＴでは、チャネルが基板表面に対して並行に形成されるプレーナー型よりも基板面に対して垂直に形成されるトレンチ型の方が単位面積当たりのセル密度を増やすことが出来るため単位面積当たりの電流密度を増やすことができ、コスト面から有利である。

【0003】

しかしながら、トレンチ構造を形成すると、チャネルを垂直方向に形成するためにトレンチ内部全域をゲート酸化膜で覆う構造となり、トレンチ底がドレイン側の電極にさらされ、ゲート酸化膜に高電界が印加されやすい。特に、ワイドバンドギャップ半導体では超高耐圧素子を作製するため、トレンチ底のゲート酸化膜への影響は大きく信頼性に大きく影響する。このような理由により、ワイドバンドギャップ半導体ではトレンチ底の電界強度を緩和させるためにトレンチから離れた位置、および、トレンチ下部にｐ型領域を形成する構造が先行技術として開示されている（例えば、下記特許文献１参照。）。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２００９−２６０２５３号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかしながら、上記特許文献１に示される構造は、抵抗を下げるためにトレンチ下部のｐ領域の幅をトレンチ幅より狭くしているため、トレンチ横に高電界が印加されやすくなり、トレンチ底の端部へ高電界が緩和されない。また、トレンチから離れた位置の深いｐ構造に対してトレンチ下部のｐ型領域幅が狭くなった場合、ブレークダウン時のアバランシェ電流がトレンチ底部に多く流れるため、トレンチ底のゲート酸化膜を劣化させてしまう、ひいては、ゲート酸化膜が破壊してしまう虞がある。

【0006】

この発明は上述した従来技術による問題点を解消するため、アバランシェ耐圧を簡単な構造で確保できる半導体装置およびその製造方法を提供することを目的とする。

【課題を解決するための手段】

【0007】

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、第１導電型高濃度ワイドバンドギャップ半導体基板表面に形成された低濃度の第１導電型第１ワイドバンドギャップ半導体層と、前記第１導電型第１ワイドバンドギャップ半導体層上の領域に形成される素子構造が、前記第１導電型第１ワイドバンドギャップ半導体層の表面に選択的に形成された第２導電型第１ベース領域と、前記第１導電型第１ワイドバンドギャップ半導体層の内部に選択的に形成された第２導電型第２ベース領域と、前記第１導電型第１ワイドバンドギャップ半導体層の表面に選択的に形成され前記第１導電型第１ワイドバンドギャップ半導体層より高濃度の第１導電型領域と、前記第１導電型第１ワイドバンドギャップ半導体層の前記第１導電型高濃度ワイドバンドギャップ半導体基板の反対側の表面に形成された第２導電型ワイドバンドギャップ半導体層と、前記第２導電型ワイドバンドギャップ半導体層の表面層に選択的に形成された第１導電型ソース領域と、第２導電型コンタクト領域と、前記第２導電型ワイドバンドギャップ半導体層とを貫通し、前記第２導電型第２ベース領域よりも浅く形成されたトレンチと、を有する半導体装置において、前記第２導電型第２ベース領域が前記トレンチに対向して設けられ、前記第２導電型第１ベース領域は、素子のおもて面側から見て前記第２導電型第２ベース領域と深さが同じ領域と浅い領域とが交互に設けられていることを特徴とする。

【0008】

また、前記第２導電型第１ベース領域と、前記第２導電型第２ベース領域の不純物濃度が同じであることを特徴とする。

【0009】

また、前記第２導電型第２ベース領域が前記第２導電型第１ベース領域の浅い領域以外の領域で前記第２導電型第１ベース領域に接続していることを特徴とする。

【0010】

また、前記第１導電型高濃度ワイドバンドギャップ半導体基板が炭化珪素であることを特徴とする。

【0011】

また、前記第２導電型第１ベース領域の前記浅い領域の幅は、０．２μｍ〜１．９μｍであることを特徴とする。

【0012】

さらに、前記トレンチの表面に沿って当該トレンチの底部および側部に形成されたゲート絶縁膜と、前記ゲート絶縁膜により前記第１導電型第１ワイドバンドギャップ半導体層および前記第２導電型ワイドバンドギャップ半導体層と絶縁されており、少なくとも一部が前記トレンチ内部に形成されたゲート電極と、前記ゲート電極上に形成された層間絶縁膜と、前記第１導電型ソース領域と前記第２導電型コンタクト領域との表面に共通に接触するソース電極と、前記第１導電型高濃度ワイドバンドギャップ半導体基板の裏面に設けられたドレイン電極と、を有することを特徴とする。

【0013】

本発明の半導体装置の製造方法は、第１導電型高濃度ワイドバンドギャップ半導体基板表面に低濃度の第１導電型第１ワイドバンドギャップ半導体層を形成する工程と、前記第１導電型第１ワイドバンドギャップ半導体層の表面に第２導電型第１ベース領域の第１領域および第２導電型第２ベース領域を選択的に形成する工程と、前記第１導電型第１ワイドバンドギャップ半導体層の表面から前記第２導電型第１ベース領域の第１領域および前記第２導電型第２ベース領域よりも深く第１導電型領域の第１領域を形成する工程と、前記第１導電型第１ワイドバンドギャップ半導体層の表面に低濃度の第１導電型第２ワイドバンドギャップ半導体層を形成する工程と、前記第１導電型第２ワイドバンドギャップ半導体層の表面側から第２導電型第１ベース領域の第２領域を選択的に形成する工程と、前記第１導電型第２ワイドバンドギャップ半導体層の表面側に第１導電型領域の第２領域を選択的に形成する工程と、前記第１導電型第２ワイドバンドギャップ半導体層の表面に第２導電型ワイドバンドギャップ半導体層を形成する工程と、前記第２導電型ワイドバンドギャップ半導体層の表面に第１導電型ソース領域を選択的に形成する工程と、前記第１導電型ソース領域に隣接するように前記第２導電型ワイドバンドギャップ半導体層の表面に第２導電型コンタクト領域を形成する工程と、前記第２導電型ワイドバンドギャップ半導体層の表面のうち前記第１導電型ソース領域の一部に前記第２導電型ワイドバンドギャップ半導体層を貫通し、前記第２導電型第２ベース領域よりも浅いトレンチを形成する工程と、を含む半導体装置の製造方法において、前記第２導電型第１ベース領域の前記第１領域を所定間隔を有して選択的に形成することで、前記第２導電型第１ベース領域の少なくとも一部に、前記第２導電型第２ベース領域よりも素子の表面側から見て浅い領域を形成することを特徴とする。

【0014】

また、本発明の半導体装置の製造方法は、第１導電型高濃度ワイドバンドギャップ半導体基板表面に低濃度の第１導電型第１ワイドバンドギャップ半導体層を形成する工程と、前記第１導電型第１ワイドバンドギャップ半導体層の表面に第２導電型第１ベース領域の第１領域および第２導電型第２ベース領域を選択的に形成する工程と、前記第１導電型第１ワイドバンドギャップ半導体層の表面から前記第２導電型第１ベース領域の第１領域および前記第２導電型第２ベース領域よりも深く第１導電型領域の第１領域を形成する工程と、前記第１導電型第１ワイドバンドギャップ半導体層の表面に高濃度の第１導電型第２ワイドバンドギャップ半導体層を形成する工程と、前記第１導電型第２ワイドバンドギャップ半導体層の表面側から前記第２導電型第１ベース領域の第２領域を選択的に形成する工程と、前記第１導電型第２ワイドバンドギャップ半導体層の表面に第２導電型ワイドバンドギャップ半導体層を形成する工程と、前記第２導電型ワイドバンドギャップ半導体層の表面に第１導電型ソース領域を選択的に形成する工程と、前記第１導電型ソース領域に隣接するように前記第２導電型ワイドバンドギャップ半導体層の表面に第２導電型コンタクト領域を形成する工程と、前記第２導電型ワイドバンドギャップ半導体層の表面のうち前記第１導電型ソース領域の一部に前記第２導電型ワイドバンドギャップ半導体層を貫通し、前記第２導電型第２ベース領域よりも浅いトレンチを形成する工程と、を含む半導体装置の製造方法において、前記第２導電型第１ベース領域の前記第１領域を所定間隔を有して選択的に形成することで、前記第２導電型第１ベース領域の少なくとも一部に、前記第２導電型第２ベース領域よりも素子の表面側から見て浅い領域を形成することを特徴とする。

【0015】

また、前記第２導電型第１ベース領域の第１領域と、前記第２導電型第２ベース領域とを同時に形成することを特徴とする。

【0016】

また、前記第１導電型高濃度ワイドバンドギャップ半導体基板が炭化珪素であることを特徴とする。

【0017】

さらに、前記トレンチ底部および側部にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極上に層間絶縁膜を形成する工程と、前記第１導電型ソース領域および前記第２導電型コンタクト領域の表面にソース電極を形成する工程と、前記第１導電型高濃度ワイドバンドギャップ半導体基板の裏面にドレイン電極を形成する工程と、を含むことを特徴とする。

【0018】

上記構成によれば、トレンチ底部のゲート酸化膜の電界強度を緩和させて活性部の耐電圧を確保し、かつ、ブレークダウン時にトレンチ底部に流れるアバランシェ電流を抑制することで素子のアバランシェ耐量を確保することができる。また、簡単な構造で簡易に形成することができる。

【発明の効果】

【0019】

本発明によれば、アバランシェ耐圧を簡単な構造で確保できるという効果を有する。

【図面の簡単な説明】

【0020】

【図1】図１は、実施の形態にかかる半導体装置の構成を示す断面図である。

【図2】図２は、図１のＡ−Ａ’線を奥行方向に見た側断面図である。

【図3】図３は、図１のＢ−Ｂ’線を基板面と平行に切断した平断面図である。

【図4】図４は、第１ｐ⁺ベース領域３の一部の浅い領域幅と耐圧の関係を示す図表である。

【図5】図５は、図１に示した半導体装置の製造工程を示す断面図である。（その１）

【図6】図６は、図１に示した半導体装置の製造工程を示す断面図である。（その２）

【図7】図７は、図１に示した半導体装置の製造工程を示す断面図である。（その３）

【図8】図８は、図１に示した半導体装置の製造工程を示す断面図である。（その４）

【図9】図９は、図１に示した半導体装置の製造工程を示す断面図である。（その５）

【図10】図１０は、図１に示した半導体装置の製造工程を示す断面図である。（その６）

【発明を実施するための形態】

【0021】

（実施の形態）
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および−を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同等とは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数をあらわしている。

【0022】

本発明にかかる半導体装置は、ワイドバンドギャップ半導体を用いて構成される。実施の形態においては、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いて作製された炭化珪素半導体装置について、ＭＯＳを例に説明する。図１は、実施の形態にかかる炭化珪素半導体装置の構成を示す断面図である。

【0023】

図１に示すように、実施の形態にかかる炭化珪素半導体装置は、ｎ⁺型炭化珪素基板（ワイドバンドギャップ半導体基板）１の第１主面、例えば（０００１）面（Ｓｉ面）、にｎ型炭化珪素エピタキシャル層（ワイドバンドギャップ半導体堆積層）２が堆積されている。

【0024】

ｎ⁺型炭化珪素基板１は、例えば窒素（Ｎ）がドーピングされた炭化珪素単結晶基板である。ｎ型炭化珪素エピタキシャル層２は、ｎ⁺型炭化珪素基板１よりも低い不純物濃度で、例えば窒素がドーピングされている低濃度ｎ型ドリフト層である。ｎ型炭化珪素エピタキシャル層２の第１主面側は濃い不純物濃度のｎ型領域５が形成されており、濃いｎ型領域５はｎ⁺型炭化珪素基板１よりも低く、ｎ型炭化珪素エピタキシャル層２よりも高い不純物濃度で、例えば窒素がドーピングされている。

【0025】

以下、ｎ⁺型炭化珪素基板１単体、またはｎ⁺型炭化珪素基板１とｎ型炭化珪素エピタキシャル層２、またはｎ⁺型炭化珪素基板１とｎ型炭化珪素エピタキシャル層２と後述するｐベース層６とを併せて炭化珪素半導体基体とする。

【0026】

図１に示すように、ｎ⁺型炭化珪素基板１のｎ型炭化珪素エピタキシャル層２側に対して反対側の表面（炭化珪素半導体基体の裏面）には、裏面電極１３が設けられている。裏面電極１３は、ドレイン電極を構成する。

【0027】

炭化珪素半導体基体の第１主面側には、トレンチ構造が形成されている。具体的には、トレンチは、ｐベース層６のｎ⁺型炭化珪素基板１側に対して反対側（炭化珪素半導体基体の第１主面側）の表面からｐベース層６を貫通する。トレンチの表面に沿って、トレンチの底部および側部に形成されたゲート絶縁膜９が形成されており、ゲート絶縁膜９によりｎ型炭化珪素エピタキシャル層２およびｐベース層６と絶縁されているゲート電極１０がトレンチ内部に形成されている。ゲート電極１０の一部はトレンチ外部に突出していても良い。

【0028】

ｎ型炭化珪素エピタキシャル層２のｎ⁺型炭化珪素基板１側に対して反対側（炭化珪素半導体基体の第１主面側）の表面層には、第１ｐ⁺ベース領域（第２導電型第１ベース領域）３と、第２ｐ⁺ベース領域（第２導電型第２ベース領域）４が選択的に設けられている。第２ｐ⁺ベース領域４は、トレンチ下に形成されており、第２ｐ⁺ベース領域４の幅はトレンチの幅と同じかそれよりも広い。第１ｐ⁺ベース領域３と第２ｐ⁺ベース領域４は、例えばアルミニウムがドーピングされている。第１ｐ⁺ベース領域３の一部をトレンチ側に引き伸ばすことで第２ｐ⁺ベース領域４に接続した構造となっていても良い。その理由はゲート下の第２ｐ⁺ベース領域４とｎ型炭化珪素エピタキシャル層２の接合部分でアバランシェ降伏が起こったときに発生するホールを効率よくソース電極に退避させることで、ゲート酸化膜への負担を軽減し信頼性を上げるためである。

【0029】

ｎ型炭化珪素エピタキシャル層２の第１主面側には、ｐベース層６が設けられており、ｐベース層６の第１主面側にｎ⁺ソース領域７およびｐ⁺⁺コンタクト領域８が設けられている。また、ｎ⁺ソース領域７およびｐ⁺⁺コンタクト領域８は互いに接する。また、ｎ型炭化珪素エピタキシャル層２の表面層の第１ｐ⁺ベース領域３と第２ｐ⁺ベース領域４に挟まれた領域と、ｐベース層６と第２ｐ⁺ベース領域４に挟まれた領域は濃いｎ型領域５が設けられており、この濃いｎ型領域５は、第１ｐ⁺ベース領域３と第２ｐ⁺ベース領域４よりも深い位置まで形成されている。

【0030】

図１では、２つのトレンチＭＯＳ構造のみを図示しているが、さらに多くのトレンチＭＯＳ構造が並列に配置されていてもよい。

【0031】

層間絶縁膜１１は、炭化珪素半導体基体の第１主面側の全面に、トレンチに埋め込まれたゲート電極１０を覆うように設けられている。ソース電極１２は、層間絶縁膜１１に開口されたコンタクトホールを介して、ｎ⁺ソース領域７およびｐ⁺コンタクト領域８に接する。ソース電極１２は、層間絶縁膜１１によって、ゲート電極１０と電気的に絶縁されている。ソース電極１２上には、ソース電極パッド１４が設けられている。

【0032】

ここで、第１ｐ⁺ベース領域３の少なくとも一部には第２ｐ⁺ベース領域４よりも浅い領域を有する。図２は、図１のＡ−Ａ’線を奥行方向に見た側断面図である。図２では、ｎ⁺型炭化珪素基板１と素子上側のｐ⁺⁺コンタクト領域を省いて記載してある。図３は、図１のＢ−Ｂ’線を基板面と平行に切断した平断面図である。

【0033】

図２および図３に示すように、第１ｐ⁺ベース領域３は、第２ｐ⁺ベース領域４の底面と同じ深さ位置を有する第１領域３ａと、第２ｐ⁺ベース領域４の底面から浅い位置に連続する深さ位置を有する第２領域３ｂと、を有する。第１領域３ａは、図１の奥行方向で見て島状に形成されている。すなわち、第１ｐ⁺ベース領域３は、少なくとも一部には第２ｐ⁺ベース領域４よりも基板のおもて面から見て浅い領域を有する。

【0034】

これにより、第２ｐ⁺ベース領域４よりも第１ｐベース領域３側でブレークダウンが起こりやすくなり、トレンチ底部に流れるアバランシェ電流を抑制することできるようになる。それにより、素子のアバランシェ耐量を確保することができる。

【0035】

図４は、第１ｐ⁺ベース領域３の一部の浅い領域幅と耐圧の関係を示す図表である。第１ｐ⁺ベース領域３の一部に浅い領域を形成し、その幅（Ｗ＿ｓｐ）と耐圧の関係を示す。ｐベース濃度について異なる３つの条件（条件１〜条件３）としているが、どの条件においても、浅い領域の幅を広げることで、第１ｐ⁺ベース領域３の耐圧が低下することが分かる。この時、第２ｐ⁺ベース領域４の耐圧は１７００Ｖ程度であるので、浅い領域を形成することで、図４に示すように、第２ｐ⁺ベース領域４の耐圧よりも低くなる第１ｐ⁺ベース領域３側でブレークダウンが起こり、トレンチ底部に流れるアバランシェ電流を抑制することができる。今回の検討の場合、第１ｐ⁺ベース領域３の浅い領域の幅（Ｗ＿ｓｐ）は、０．２μｍ以上が好ましく、１２００Ｖの耐圧を得るためには１．９μｍ以下であることが好ましいことが分かった。

【0036】

図５〜図１０は、それぞれ図１に示した半導体装置の製造工程を示す断面図である。図５〜図１０の順に製造工程を説明する。まず、図５に示すように、ｎ型の炭化珪素でできたｎ⁺型炭化珪素基板１を用意する。そして、このｎ⁺型炭化珪素基板１の第１主面上に、ｎ型の不純物、例えば窒素原子をドーピングしながら炭化珪素でできた第１ｎ型炭化珪素エピタキシャル層２ａを、例えば１０μｍ程度の厚さまでエピタキシャル成長させる。この第１の半導体層は、ｎ半導体層２となる。ここまでの状態が図５に示されている。

【0037】

次いで、図６に示すように、第１ｎ型炭化珪素エピタキシャル層２ａの表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを、例えば酸化膜で形成する。そして、イオン注入法によってｐ型の不純物、例えばアルミニウム原子をイオン注入する。それによって、図６に示すように、第１ｎ型炭化珪素エピタキシャル層２ａの表面領域の一部に、例えば深さ０．５μｍ程度の深い第１ｐ⁺ベース領域３ａと第２ｐ⁺ベース領域４が、例えば隣り合う深い第１ｐ⁺ベース領域３ａと第２ｐ⁺ベース領域４との間の距離が１〜１．５μｍ程度となるように、設けられる。

【0038】

このとき、第１ｐ⁺ベース領域３ａの一部のマスクを残すように形成し、第１ｐ⁺ベース領域の奥行き方向の少なくとも一部に未注入領域を存在させる。この未注入領域の幅（u ２，図３のＷ＿ｓｐ）は、０．２〜１．９μｍ程度が好ましい。また、深い第１ｐ⁺ベース領域３ａと第２ｐ⁺ベース領域４を設けるためのイオン注入時のドーズ量を、例えば不純物濃度が１×１０¹⁸〜１×１０¹⁹／ｃｍ³程度となるように設定してもよい。

【0039】

次いで、深い第１ｐ⁺ベース領域３ａと第２ｐ⁺ベース領域４を設けるためのイオン注入時に用いたマスクを除去する。そして、イオン注入法によってｎ型の不純物、例えば窒素原子をイオン注入する。それによって、図６に示すように、第１ｎ型炭化珪素エピタキシャル層２ａの表面領域の一部に、深い第１ｐ⁺ベース領域３の第１領域３ａと第２ｐベース領域４よりも深い位置まで深い濃いｎ型領域５ａが設けられる。深く濃いｎ型領域５ａを設けるためのイオン注入時のドーズ量を、例えば不純物濃度が５×１０¹⁶〜５×１０¹⁷／ｃｍ³程度となるように設定してもよい。ここまでの状態が図６に示されている。

【0040】

次いで、図７に示すように、第１ｎ型炭化珪素エピタキシャル層２ａの表面上に、ｎ型の不純物、例えば窒素原子をドーピングしながら第２ｎ型炭化珪素エピタキシャル層２ｂを、例えば０．５μｍ程度の厚さまでエピタキシャル成長させる。この第２ｎ型炭化珪素エピタキシャル層２ｂと第１ｎ型炭化珪素エピタキシャル層２ａを合わせてｎ型炭化珪素エピタキシャル層２となる。第２ｎ型炭化珪素エピタキシャル層２ｂを設けるためのエピタキシャル成長の条件を、例えば第２ｎ型炭化珪素エピタキシャル層２ｂの不純物濃度が８×１０¹⁵／ｃｍ³程度となるように設定してもよい。

【0041】

次いで、ｎ型炭化珪素エピタキシャル層２の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを、例えば酸化膜で形成する。そして、イオン注入法によってｐ型の不純物、例えばアルミニウム原子をイオン注入する。それによって、図７に示すように、ｎ型炭化珪素エピタキシャル層２の表面領域の一部に、例えば深さ０．５μｍ程度の浅い第１ｐ⁺ベース領域３の第２領域３ｂが、例えば深い第１ｐ⁺ベース領域の第１領域３ａの上部に重なるように設けられる。この浅い第１ｐベース領域３の第２領域３ｂと、深い第１ｐ⁺ベース領域の第１領域３ａとを合わせて第１ｐ⁺ベース領域３となる。浅い第１ｐ⁺ベース領域３の第２領域３ｂを設けるためのイオン注入時のドーズ量を、例えば不純物濃度が１×１０¹⁸〜１×１０¹⁹／ｃｍ³程度となるように設定してもよい。

【0042】

次いで、浅い第１ｐ⁺ベース領域３の第２領域３ｂを設けるためのイオン注入時に用いたマスクを除去する。そして、イオン注入法によってｎ型の不純物、例えば窒素原子をイオン注入する。それによって、図７に示すように、第２ｎ型炭化珪素エピタキシャル層２ｂの表面領域の一部に、例えば深さ０．５μｍ程度の浅く濃いｎ型領域５ｂが設けられる。浅く濃いｎ型領域５ｂを設けるためのイオン注入時のドーズ量を、例えば不純物濃度が５×１０¹⁶〜５×１０¹⁷／ｃｍ³程度となるように設定してもよい。この浅く濃いｎ型領域（第２領域）５ｂと深く濃いｎ型領域（第１領域）５ａを合わせて濃いｎ型領域５となる。ここまでの状態が図７に示されている。

【0043】

そして、ｎ型炭化珪素エピタキシャル層２の表面上に、ｐ型の不純物、例えばアルミニウム原子をドーピングしながらｐベース層６を、例えば０．７〜１．３μｍ程度の厚さまでエピタキシャル成長させる。ｐベース層６を設けるためのエピタキシャル成長の条件を、例えば不純物濃度が１×１０¹⁶〜５×１０¹⁸／ｃｍ³程度となるように設定してもよい。

【0044】

次いで、露出したｐベース領域６の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを例えば酸化膜で形成する。そして、イオン注入法によってｎ型の不純物、例えばリンをイオン注入する。それによって、図８に示すように、ｐベース層６の表面領域の一部にｎ⁺ソース領域７が設けられる。ｎ⁺ソース領域７を設けるためのイオン注入時のドーズ量を、例えば第１ｐ⁺ベース領域３よりも不純物濃度が高くなるように設定してもよい。

【0045】

次いで、ｎ⁺ソース領域７を設けるためのイオン注入時に用いたマスクを除去する。そして、露出したｐベース領域６の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを例えば酸化膜で形成しｐベース層６の表面上にｐ型の不純物、例えばアルミニウムをイオン注入する。それによって、図８に示すように、ｐベース層６の表面領域の一部にｐ⁺⁺コンタクト領域８が設けられる。ｐ⁺⁺コンタクト領域８を設けるためのイオン注入時のドーズ量を、例えば第２ｐ⁺ベース領域４よりも不純物濃度が高くなるように設定してもよい。続いて、ｐ⁺⁺コンタクト領域８を設けるためのイオン注入時に用いたマスクを除去する。ここまでの状態が図８に示されている。

【0046】

次いで、熱処理（アニール）を行って、例えば第１ｐ⁺ベース領域３、第２ｐ⁺ベース領域４、ｎ⁺ソース領域７、ｐ⁺⁺コンタクト領域８を活性化させる。熱処理の温度は、例えば１７００℃程度であってもよい。熱処理の時間は、例えば２分程度であってもよい。なお、上述したように１回の熱処理によって各イオン注入領域をまとめて活性化させてもよいし、イオン注入を行うたびに熱処理を行って活性化させてもよい。

【0047】

次いで、図９に示すように、露出したｐベース領域６の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを例えば酸化膜で形成する。そして、ドライエッチング用によってｐベース層６を貫通してｎ型炭化珪素エピタキシャル層２に達するトレンチを形成する。トレンチの底部は第２ｐ⁺ベース領域４に達しても良く、ｐベース層６と第２ｐ⁺ベース領域４に挟まれたｎ型炭化珪素エピタキシャル層２内に設置されても良い。続いて、トレンチを設けるために用いたマスクを除去する。ここまでの状態が図９に示されている。

【0048】

次いで、図１０に示すように、ｎ⁺ソース領域７、ｐ⁺⁺コンタクト領域８、トレンチの表面に沿ったトレンチの底部および側部にゲート絶縁膜９を形成する。このゲート絶縁膜９は、酸素雰囲気中において１０００℃程度の温度の熱処理によって熱酸化によって形成してもよい。また、この酸化膜はＨｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ（ＨＴＯ）等のような化学反応によって堆積する方法で形成してもよい。

【0049】

次いで、ゲート絶縁膜９上に、例えばリン原子がドーピングされた多結晶シリコン層を設ける。この多結晶シリコン層はトレンチ内を埋めるように形成しても良い。この多結晶シリコン層をパターニングして、トレンチ内部に残すことによって、ゲート電極１０を設ける。ゲート電極１０の一部はトレンチ外部に突出していても良い。

【0050】

次いで、ゲート絶縁膜９及びゲート電極１０を覆うように、例えばリンガラスを１μｍ程度の厚さで成膜し、層間絶縁膜１１を設ける。層間絶縁膜１１及びゲート絶縁膜９をパターニングして選択的に除去することによって、コンタクトホールを形成し、ｎ⁺ソース領域７及びｐ⁺⁺コンタクト領域８を露出させる。その後、熱処理（リフロー）を行って層間絶縁膜１１を平坦化する。ここまでの状態が図１０に示されている。

【0051】

次いで、コンタクトホール内及び層間絶縁膜１１の上にソース電極１２となる導電性の膜を設ける。この導電性の膜を選択的に除去して、例えばコンタクトホール内にのみソース電極１２を残す。

【0052】

次いで、ｎ⁺半導体基板１の第２主面上に、例えばニッケルの膜でできたドレイン電極１３を設ける。その後、例えば９７０℃程度の温度で熱処理を行って、ｎ⁺半導体基板１とドレイン電極１３とをオーミック接合する。

【0053】

次いで、図１に示したように、例えばスパッタ法によって、ソース電極１２及び層間絶縁膜１１を覆うように、例えばアルミニウムの膜を、厚さが例えば５μｍ程度になるように、設ける。その後、Ａｌの膜を選択的に除去して、素子全体の活性部を覆うように残すことによって、ソース電極パッド１４を形成する。

【0054】

次いで、ドレイン電極１３の表面に、例えばチタン、ニッケル及び金を順に積層することによって、ドレイン電極パッド１５を設ける。以上のようにして、図１に示す半導体装置が完成する。

【0055】

なお、本実施の形態においては、浅く濃いｎ型領域５ｂの形成をイオン注入で行う形態を示したが、ｎ型炭化珪素エピタキシャル層２ｂのエピタキシャル成長時に窒素の不純物濃度が５×１０¹⁶〜５×１０¹⁷／ｃｍ³程度となるように設定し、イオン注入を省略する製造方法としても良い。

【0056】

以上において本発明では、炭化珪素でできた炭化珪素基板の主面を（０００１）面とし当該（０００１）面上にＭＯＳを構成した場合を例に説明したが、これに限らず、ワイドバンドギャップ半導体、基板主面の面方位などを種々変更可能である。

【0057】

また、本発明では、実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。

【産業上の利用可能性】

【0058】

以上のように、本発明にかかる半導体装置は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧の炭化珪素半導体装置に有用である。

【符号の説明】

【0059】

１ ｎ⁺型炭化珪素基板
２ ｎ型炭化珪素エピタキシャル層
２ａ 第１ｎ型炭化珪素エピタキシャル層
２ｂ 第２ｎ型炭化珪素エピタキシャル層
３ 第１ｐ⁺ベース領域
３ａ 深い第１ｐ⁺ベース領域（第１領域）
３ｂ 浅い第１ｐ⁺ベース領域（第２領域）
４ 第２ｐ⁺ベース領域
５ 濃いｎ型領域
５ａ 深く濃いｎ型領域
５ｂ 浅く濃いｎ型領域
６ ｐベース層
７ ｎ⁺ソース領域
８ ｐ⁺⁺コンタクト領域
９ ゲート絶縁膜
１０ ゲート電極
１１ 層間絶縁膜
１２ ソース電極
１３ ドレイン電極
１４ ソース電極パッド
１５ ドレイン電極パッド
Ｗ＿ｓｐ 第１ｐ⁺ベース領域３の第２ｐ⁺ベース領域４よりも浅い領域の幅（第１領域の間隔）

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】