特許 6854219 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6854219

(24)【登録日】2021年3月17日

(45)【発行日】2021年4月7日

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 21/822 20060101AFI20210329BHJP

   H01L 27/04 20060101ALI20210329BHJP

   G06F 15/78 20060101ALI20210329BHJP

【ＦＩ】

   H01L27/04 D

   G06F15/78 514

【請求項の数】12

【全頁数】20

(21)【出願番号】特願2017-159481(P2017-159481)

(22)【出願日】2017年8月22日

(65)【公開番号】特開2019-40908(P2019-40908A)

(43)【公開日】2019年3月14日

【審査請求日】2020年5月21日

(73)【特許権者】

【識別番号】308033711

【氏名又は名称】ラピスセミコンダクタ株式会社

(74)【代理人】

【識別番号】100079119

【弁理士】

【氏名又は名称】藤村 元彦

(74)【代理人】

【識別番号】100147728

【弁理士】

【氏名又は名称】高野 信司

(72)【発明者】

【氏名】橋立 修一

【審査官】 市川 武宜

(56)【参考文献】

【文献】 特開平０５−１２８８６７（ＪＰ，Ａ）

【文献】 特開２０１６−０３８７４９（ＪＰ，Ａ）

【文献】 特開２００９−１１７６２５（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／８２２

Ｇ０６Ｆ １５／７８

Ｈ０１Ｌ ２７／０４

(57)【特許請求の範囲】

【請求項1】

外部端子に接続されており、前記外部端子が受けた入力信号に所定処理を施すことにより内部入力信号を得る入力初段回路部と、
第１〜第Ｎ（Ｎは２以上の整数）の回路ブロックを含み、前記第１〜第Ｎの回路ブロックが選択的に動作して前記内部入力信号に応じた信号処理を行う後段回路部と、
前記第１〜第Ｎの回路ブロックに夫々対応して設けられており、前記第１〜第Ｎの回路ブロックに接地電位を印加する第１〜第Ｎの接地配線と、
前記第１〜第Ｎの回路ブロックのうちから停止状態にある回路ブロックを判定し、前記第１〜第Ｎの接地配線のうちで前記停止状態にある前記回路ブロックに対応した前記接地配線を、前記入力初段回路部の接地配線として前記入力初段回路部に接続する接地配線接続部と、を有することを特徴とする半導体装置。

【請求項2】

前記接地配線接続部は、前記第１〜第Ｎの回路ブロックが全て動作状態である場合には、前記第１〜第Ｎの接地配線のうちの少なくとも１つの所定の接地配線を前記入力初段回路部に接続することを特徴とする請求項１に記載の半導体装置。

【請求項3】

前記接地配線接続部は、
前記第１〜第Ｎの回路ブロックに夫々対応付けして、前記回路ブロックが停止状態である場合には有効、前記回路ブロックが動作状態にある場合には無効を表す第１〜第Ｎの接地配線指定信号を生成する配線指定回路と、
第ｋ（ｋは１〜Ｎの整数）の前記接地配線指定信号が前記無効を表す場合にはオフ状態となる一方、前記第ｋの接地配線指定信号が前記有効を表す場合にはオン状態となって前記第ｋの接地配線を前記入力初段回路部に接続する第１〜第Ｎのスイッチ素子を含む配線接続回路と、を有することを特徴とする請求項１又は２に記載の半導体装置。

【請求項4】

前記第１〜第Ｎのスイッチ素子は、前記接地配線指定信号を自身のゲート端に受けるトランジスタであり、
前記配線指定回路は、前記第１〜第Ｎの接地配線指定信号の信号レベルを調整するレベル調整部を含むことを特徴とする請求項３に記載の半導体装置。

【請求項5】

前記第１〜第Ｎの接地配線は、接地電位を受ける外部端子、又は内蔵レギュレータの接地電位の出力端に接続されていることを特徴とする請求項１〜４のいずれか１に記載の半導体装置。

【請求項6】

前記入力初段回路部は、前記外部端子に自身の入力端が接続されており、前記入力信号に増幅処理を施した信号を前記内部入力信号として得る入力バッファを含むことを特徴とする請求項１〜５のいずれか１に記載の半導体装置。

【請求項7】

外部端子に接続されており、前記外部端子が受けた入力信号に所定の信号処理を施すことにより内部入力信号を得る入力初段回路部と、
第１〜第Ｎ（Ｎは２以上の整数）の回路ブロックを含み、前記第１〜第Ｎの回路ブロックが選択的に動作して前記内部入力信号に応じた信号処理を行う後段回路部と、
前記第１〜第Ｎの回路ブロックに夫々対応して設けられており、前記第１〜第Ｎの回路ブロックに電源電位を印加する第１〜第Ｎの電源配線と、
前記第１〜第Ｎの回路ブロックのうちから停止状態にある回路ブロックを判定し、前記第１〜第Ｎの電源配線のうちで前記停止状態にある前記回路ブロックに対応した前記電源配線を、前記入力初段回路部の電源配線として前記入力初段回路部に接続する電源配線接続部と、を有することを特徴とする半導体装置。

【請求項8】

前記電源配線接続部は、前記第１〜第Ｎの回路ブロックが全て動作状態である場合には、前記第１〜第Ｎの電源配線のうちの少なくとも１つの所定の電源配線を前記入力初段回路部に接続することを特徴とする請求項７に記載の半導体装置。

【請求項9】

前記電源配線接続部は、
前記第１〜第Ｎの回路ブロックに夫々対応付けして、前記回路ブロックが停止状態である場合には有効、前記回路ブロックが動作状態にある場合には無効を表す第１〜第Ｎの電源配線指定信号を生成する配線指定回路と、
第ｋ（ｋは１〜Ｎの整数）の前記電源配線指定信号が前記無効を表す場合にはオフ状態となる一方、前記第ｋの電源配線指定信号が前記有効を表す場合にはオン状態となって前記第ｋの電源配線を前記入力初段回路部に接続する第１〜第Ｎのスイッチ素子を含む配線接続回路と、を有することを特徴とする請求項７又は８に記載の半導体装置。

【請求項10】

前記第１〜第Ｎのスイッチ素子は、前記電源配線指定信号を自身のゲート端に受けるトランジスタであり、
前記配線指定回路は、前記第１〜第Ｎの電源配線指定信号の信号レベルを調整するレベル調整部を含むことを特徴とする請求項９に記載の半導体装置。

【請求項11】

前記第１〜第Ｎの電源配線は、電源電位を受ける外部端子、又は内蔵レギュレータの電源電位の出力端に接続されていることを特徴とする請求項７〜１０のいずれか１に記載の半導体装置。

【請求項12】

前記入力初段回路部は、前記外部端子に自身の入力端が接続されており、前記入力信号に増幅処理を施した信号を前記内部入力信号として得る入力バッファを含むことを特徴とする請求項７〜１１のいずれか１に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、複数の電源配線、複数の接地配線が形成されている半導体装置に関する。

【背景技術】

【0002】

半導体記憶回路として、入力端子で受けた入力信号を最初に受ける入力初段回路と、メモリのディジット線を充放電する回路と、に夫々専用の接地配線を設けるようにしたものが提案されている（例えば、特許文献１参照）。当該半導体記憶回路では、上記した構成を採用することにより、ディジット線を充放電する回路で発生したノイズが接地配線を介して、入力初段回路に混入することを防止している。

【0003】

更に、この半導体記憶回路には、上記した入力初段回路専用の接地配線、及びディジット線充放電回路専用の接地配線のうちの一方を選択し、選択した方の接地配線を介して接地電位を入力初段回路に供給する切替回路が設けられている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開平５−１２８８６７号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

ところで、上記した半導体記憶回路によると、ノイズ対策の為に、ディジット線を充放電する回路専用の接地配線の他に、入力初段回路専用の接地配線が必要となるので、その分だけ接地配線の数が多くなる。よって、半導体チップ内において回路素子群の占有面積が大きくなる場合には、１本あたりの接地配線の配線幅を狭くしなければならず、当該接地配線による配線抵抗が増加するという問題が生じた。

【0006】

そこで、本発明は、電源配線又は接地配線の配線抵抗の増加を抑えて、電源配線又は接地配線を介したノイズの伝搬を抑えることが可能な半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0007】

本発明に係る半導体装置は、外部端子に接続されており、前記外部端子が受けた入力信号に所定処理を施すことにより内部入力信号を得る入力初段回路部と、第１〜第Ｎ（Ｎは２以上の整数）の回路ブロックを含み、前記第１〜第Ｎの回路ブロックが選択的に動作して前記内部入力信号に応じた信号処理を行う後段回路部と、前記第１〜第Ｎの回路ブロックに夫々対応して設けられており、前記第１〜第Ｎの回路ブロックに接地電位を印加する第１〜第Ｎの接地配線と、前記第１〜第Ｎの回路ブロックのうちから停止状態にある回路ブロックを判定し、前記第１〜第Ｎの接地配線のうちで前記停止状態にある前記回路ブロックに対応した前記接地配線を、前記入力初段回路部の接地配線として前記入力初段回路部に接続する接地配線接続部と、を有する。

【0008】

また、本発明に係る半導体装置は、外部端子に接続されており、前記外部端子が受けた入力信号に所定の信号処理を施すことにより内部入力信号を得る入力初段回路と、第１〜第Ｎ（Ｎは２以上の整数）の回路ブロックを含み、前記第１〜第Ｎの回路ブロックが選択的に動作して前記内部入力信号に応じた信号処理を行う後段回路部と、前記第１〜第Ｎの回路ブロックに夫々対応して設けられており、前記第１〜第Ｎの回路ブロックに電源電位を印加する第１〜第Ｎの電源配線と、前記第１〜第Ｎの回路ブロックのうちから停止状態にある回路ブロックを判定し、前記第１〜第Ｎの電源配線のうちで前記停止状態にある前記回路ブロックに対応した前記電源配線を、前記入力初段回路の電源配線として前記入力初段回路に接続する電源配線接続部と、を有する。

【発明の効果】

【0009】

本発明は、第１〜第Ｎ（Ｎは２以上の整数）の回路ブロックに夫々専用の第１〜第Ｎの接地配線（電源配線）を設け、これら第１〜第Ｎの回路ブロックのうちで、停止状態にある回路ブロック専用の接地配線（電源配線）を、入力初段回路用の接地配線（電源配線）として当該入力初段回路に接続する。

【0010】

かかる構成によれば、入力初段回路専用の接地配線（電源配線）が不要となるため、接地配線（電源配線）の総数を抑えることができる。したがって、回路ブロック専用の接地配線（電源配線）と共に、入力初段回路専用の接地配線（電源配線）を設ける場合に比べて、各接地配線（電源配線）の配線幅を太くすることができるので、接地配線（電源配線）の配線抵抗を抑えることが可能となる。

【0011】

また、上記した構成によると、回路ブロック専用の第１〜第Ｎの接地配線（電源配線）のうちで、入力初段回路と接続される接地配線（電源配線）は、停止状態にある回路ブロック専用の接地配線（電源配線）である。この際、回路ブロックが停止状態であれば、当該回路ブロックの動作に伴うノイズは発生しないので、接地配線（電源配線）を介した入力初段回路へのノイズ混入を防ぐことが可能となる。

【図面の簡単な説明】

【0012】

【図1】本発明に係る半導体装置の一例としてのマイクロコンピュータ１００の構成を示すブロック図である。

【図2】入力初段回路１４の内部構成の一例を示す回路図である。

【図3】配線指定回路１６の動作の一例を表す真理値を示す図である。

【図4】配線指定回路１６の一例を示す回路図である。

【図5】マイクロコンピュータ１００の他の構成を示すブロック図である。

【図6】入力初段回路２４の内部構成の一例を示す回路図である。

【図7】配線指定回路２６の動作の一例を表す真理値を示す図である。

【図8】配線指定回路２６の一例を示す回路図である。

【図9】入力初段回路１４、２４の内部構成の他の一例を示す回路図である。

【図10】配線指定回路１６の他の一例を示す回路図である。

【図11】配線指定回路２６の他の一例を示す回路図である。

【図12】配線指定回路１６の変形例を示すブロック図である。

【図13】配線指定回路２６の変形例を示すブロック図である。

【図14】接地配線ＶＳＳ１〜ＶＳＳ４（電源配線Ｖｄｄ１〜Ｖｄｄ４）と外部端子との間の配線形態の一例を示す図である。

【図15】接地配線ＶＳＳ１〜ＶＳＳ４（電源配線Ｖｄｄ１〜Ｖｄｄ４）をレギュレータ１５０と接続する際の配線形態の一例を示す図である。

【発明を実施するための形態】

【0013】

以下、本発明の実施例について、図面を参照しつつ詳細に説明する。

【0014】

図１は、本発明に係る半導体装置の一例としてのマイクロコンピュータ１００の構成を示すブロック図である。

【0015】

ＲＯＭ（Read Only Memory）１０には、マイクロコンピュータ１００の動作を担うソフトウェアが予め格納されている。

【0016】

ＣＰＵ（Central Processing Unit）１１は、ＲＯＭ１０に格納されているソフトウェアを実行する。これにより、ＣＰＵ１１は、夫々が独立した回路ブロックからなるＤＭＡ（Direct Memory Access）制御回路２１、ＵＳＢ（Universal Serial Bus）制御回路２２、タイマ２３及び出力回路２４を選択的に動作させる。尚、これらＤＭＡ制御回路２１、ＵＳＢ制御回路２２、タイマ２３及び出力回路２４を選択的に動作させるにあたり、ＣＰＵ１１は、動作させる回路ブロックを示すアドレスをバスＢＵＳに送出する。

【0017】

ＲＡＭ１２は、ＣＰＵ１１から供給された書込指令に応じて、上記したソフトウェアの実行によって生成された各種データ、並びに各回路ブロック（２１〜２４）で生成されたデータを記憶する。また、ＲＡＭ１２は、ＣＰＵ１１から供給された読出指令に応じて、ＣＰＵ１１が指定したデータを読み出してバスＢＵＳに送出する。

【0018】

コマンドデコーダ１３は、ＣＰＵ１１がバスＢＵＳ上に送出したアドレスに基づき、各回路ブロック（２１〜２４）に夫々対応した、以下のイネーブル信号ＥＮ１〜ＥＮ４を生成する。

【0019】

例えば、コマンドデコーダ１３は、当該アドレスがＤＭＡ制御回路２１を表す場合には、ＤＭＡ制御回路２１を有効化する論理レベル１のイネーブル信号ＥＮ１を生成する。一方、当該アドレスがＤＭＡ制御回路２１を表していない場合には、コマンドデコーダ１３は、無効を表す論理レベル０のイネーブル信号ＥＮ１を生成する。

【0020】

また、コマンドデコーダ１３は、当該アドレスがＵＳＢ制御回路２２を表す場合には、ＵＳＢ制御回路２２を有効化する論理レベル１のイネーブル信号ＥＮ１を生成する。一方、当該アドレスがＵＳＢ制御回路２２を表していない場合には、コマンドデコーダ１３は、無効を表す論理レベル０のイネーブル信号ＥＮ２を生成する。

【0021】

また、コマンドデコーダ１３は、当該アドレスがタイマ２３を表す場合には、タイマ２３を有効化する論理レベル１のイネーブル信号ＥＮ３を生成する。一方、当該アドレスがタイマ２３を表していない場合には、コマンドデコーダ１３は、無効を表す論理レベル０のイネーブル信号ＥＮ３を生成する。

【0022】

また、コマンドデコーダ１３は、当該アドレスが出力回路２４を表す場合には、出力回路２４を有効化する論理レベル１のイネーブル信号ＥＮ４を生成する。一方、当該アドレスが出力回路２４を表していない場合には、コマンドデコーダ１３は、無効を表す論理レベル０のイネーブル信号ＥＮ４を生成する。

【0023】

コマンドデコーダ１３は、イネーブル信号ＥＮ１をＤＭＡ制御回路２１に供給し、イネーブル信号ＥＮ２をＵＳＢ制御回路２２に供給する。更に、コマンドデコーダ１３は、イネーブル信号ＥＮ３をタイマ２３に供給し、イネーブル信号ＥＮ４を出力回路２４に供給する。

【0024】

ＤＭＡ制御回路２１は、論理レベル１のイネーブル信号ＥＮ１に応じて、以下の動作を行う。つまり、ＤＭＡ制御回路２１は、バスＢＵＳに接続されている各回路ブロック（２１〜２４）及びＲＡＭ１２の間でＣＰＵ１１を介在させることなくデータ転送を行う。尚、ＤＭＡ制御回路２１は、イネーブル信号ＥＮ１が論理レベル０を表す場合には、上記した動作を停止する停止状態となる。

【0025】

ＵＳＢ制御回路２２は、論理レベル１のイネーブル信号ＥＮ２に応じて、以下の動作を行う。つまり、ＵＳＢ制御回路２２は、バスＢＵＳを介してＵＳＢ規格に準拠したデータパケットを受けた場合には、当該データパケットから必要とするデータ系列を抽出し、これをバスＢＵＳに送出する。また、ＵＳＢ制御回路２２は、ＣＰＵ１１からの命令に応じて、バスＢＵＳのデータをＵＳＢ規格に準拠したデータパケットに変換し、これをバスＢＵＳに送出する。尚、ＵＳＢ制御回路２２は、イネーブル信号ＥＮ２が論理レベル０を表す場合には、上記した動作を停止する停止状態となる。

【0026】

タイマ２３は、論理レベル１のイネーブル信号ＥＮ３に応じて以下の動作を行う。つまり、タイマ２３は、ＣＰＵ１１からの命令に応じて経過時間又は残り時間の計測等を行い、計測した時間を表すデータをバスＢＵＳに送出する。尚、タイマ２３は、イネーブル信号ＥＮ３が論理レベル０を表す場合には、上記した動作を停止する停止状態となる。

【0027】

出力回路２４は、論理レベル１のイネーブル信号ＥＮ４に応じて以下の動作を行う。つまり、出力回路２４は、上記したソフトウェアの実行によって生成された、例えば映像信号、音声信号、又はプリント信号等を外部端子ＴＭＯを介して出力する。尚、出力回路２４は、イネーブル信号ＥＮ４が論理レベル０を表す場合には、上記した動作を停止する停止状態となる。

【0028】

ここで、ＤＭＡ制御回路２１、ＵＳＢ制御回路２２、タイマ２３及び出力回路２４の各々には、図１に示すように、専用の接地配線（グランド配線とも称する）ＶＳＳ１〜ＶＳＳ４が接続されている。接地配線ＶＳＳ１〜ＶＳＳ４は、例えばマイクロコンピュータ１００に設けられている少なくとも１つの外部端子を介して接地電位を受ける。

【0029】

つまり、ＤＭＡ制御回路２１は、当該ＤＭＡ制御回路２１専用の接地配線ＶＳＳ１に接続されており、この接地配線ＶＳＳ１を介して接地電位を受ける。これにより、ＤＭＡ制御回路２１は、接地配線ＶＳＳ１に印加されている接地電位と、電源配線（図示せぬ）に印加されている電源電位ＶＤＤとの電位差を有する電源電圧により、前述した動作を行う。

【0030】

ＵＳＢ制御回路２２は、当該ＵＳＢ制御回路２２専用の接地配線ＶＳＳ２に接続されており、この接地配線ＶＳＳ２を介して接地電位を受ける。これにより、ＵＳＢ制御回路２２は、接地配線ＶＳＳ２に印加されている接地電位と、電源配線に印加されている電源電位ＶＤＤとの電位差を有する電源電圧により、前述した動作を行う。

【0031】

タイマ２３は、当該タイマ２３専用の接地配線ＶＳＳ３に接続されており、この接地配線ＶＳＳ３を介して接地電位を受ける。これにより、タイマ２３は、接地配線ＶＳＳ３に印加されている接地電位と、電源配線に印加されている電源電位ＶＤＤとの電位差を有する電源電圧により、前述した動作を行う。

【0032】

出力回路２４は、当該出力回路２４専用の接地配線ＶＳＳ４に接続されており、この接地配線ＶＳＳ４を介して接地電位を受ける。これにより、出力回路２４は、接地配線ＶＳＳ４に印加されている接地電位と、電源配線に印加されている電源電位ＶＤＤとの電位差を有する電源電圧により、前述した動作を行う。

【0033】

入力初段回路１４は、マイクロコンピュータ１００の外部端子ＴＭ１〜ＴＭｎ（ｎは自然数）に入力されたｎ個の入力信号を受ける。尚、外部端子ＴＭ１〜ＴＭｎには、例えば、キーボードやマウス、又は外部メモリ、或いは各種センサからのディジタル信号が入力される。入力初段回路１４は、外部端子ＴＭ１〜ＴＭｎを介して受けた各入力信号に所定の処理を施して得られた信号を内部入力信号として割込制御回路１５に供給する。

【0034】

図２は、入力初段回路１４の内部構成の一例を示す回路図である。

【0035】

図２に示す構成では、入力初段回路１４は、外部端子ＴＭ１〜ＴＭｎに夫々の入力端が個別に接続されている入力バッファＢ１〜Ｂｎを含む。入力バッファＢ１〜Ｂｎは、夫々に供給された入力信号を個別に増幅して得られた内部入力信号ＩＰ１〜ＩＰｎを、割込制御回路１５に供給する。

【0036】

尚、入力バッファＢ１〜Ｂｎ各々の接地端子には、接地電位を中継する為の中継線ＣＮＬが接続されている。よって、入力バッファＢ１〜Ｂｎの各々は、中継線ＣＮＬを介して印加された接地電位と、電源配線（図示せず）に印加されている電源電位ＶＤＤとの電位差を有する電源電圧により、上記した動作を行う。

【0037】

割込制御回路１５は、内部入力信号ＩＰ１〜ＩＰｎのうちのいずれか１つの信号レベルが、所定期間以上に亘る固定レベルの状態から変化した時に、割込要求信号をＣＰＵ１１に通知する。その後、割込制御回路１５は、ＣＰＵ１１からの命令に応じて、内部入力信号ＩＰ１〜ＩＰｎのうちで上記のように信号レベルが変化した内部入力信号ＩＰをバスＢＵＳに送出する。これにより、内部入力信号ＩＰがＣＰＵ１１による処理対象として取り込まれる。

【0038】

よって、上記したＲＯＭ１０、ＣＰＵ１１、ＲＡＭ１２、コマンドデコーダ１３、割込制御回路１５、回路ブロック（２１〜２４）を含む後段回路部は、これら回路ブロックが選択的に動作することにより、内部入力信号ＩＰ１〜ＩＰｎに応じた信号処理を行う。

【0039】

配線指定回路１６は、上記したイネーブル信号ＥＮ１〜ＥＮ４に基づき、回路ブロック（２１〜２４）の各々毎に、その回路ブロックが停止状態であるか、或いは動作状態であるかを判定する。配線指定回路１６は、接地配線ＶＳＳ１〜ＶＳＳ４の各々に対応付けして、その接地配線に接続されている回路ブロックが停止状態である場合には「有効」、動作状態である場合には「無効」を表す接地配線指定信号Ｓ１〜Ｓ４を生成する。

【0040】

例えば、イネーブル信号ＥＮ１〜ＥＮ４のうちの１つが論理レベル１、その他が全て論理レベル０を表す場合には、配線指定回路１６は、図３に示す真理値表に従って接地配線指定信号Ｓ１〜Ｓ４を生成する。尚、図３に示す一例では、接地配線指定信号Ｓ１〜Ｓ４の各々は、論理レベル１で「有効」を表し、論理レベル０で「無効」を表す。

【0041】

図４は、図３に示すようにイネーブル信号ＥＮ１〜ＥＮ４のうちの１つが論理レベル１、その他が全て論理レベル０となる場合に適用される、配線指定回路１６の回路構成の一例を示す回路図である。

【0042】

図４において、ナンドゲートＮＡ１は、イネーブル信号ＥＮ２〜ＥＮ４各々の論理レベルを反転した信号の各々と、イネーブル信号ＥＮ１との論理積を求め、当該論理積結果の論理レベルを反転した信号を接地配線指定信号Ｓ１として生成する。ナンドゲートＮＡ２は、イネーブル信号ＥＮ１、ＥＮ３及びＥＮ４各々の論理レベルを反転した信号の各々と、イネーブル信号ＥＮ２との論理積を求め、当該論理積結果の論理レベルを反転した信号を接地配線指定信号Ｓ２として生成する。

【0043】

ナンドゲートＮＡ３は、イネーブル信号ＥＮ１、ＥＮ２及びＥＮ４各々の論理レベルを反転した信号の各々と、イネーブル信号ＥＮ３との論理積を求め、当該論理積結果の論理レベルを反転した信号を接地配線指定信号Ｓ３として生成する。ナンドゲートＮＡ４は、イネーブル信号ＥＮ１〜ＥＮ３各々の論理レベルを反転した信号の各々と、イネーブル信号ＥＮ４との論理積を求め、当該論理積結果の論理レベルを反転した信号を接地配線指定信号Ｓ４として生成する。

【0044】

配線指定回路１６は、上記のように生成した接地配線指定信号Ｓ１〜Ｓ４を配線接続回路１７に供給する。

【0045】

配線接続回路１７は、図１に示すように、スイッチ素子としてのｎチャネルＭＯＳ（Metal Oxide Semiconductor)型のトランジスタＮ１〜Ｎ４を含む。

【0046】

トランジスタＮ１は、自身のドレイン端が入力初段回路１４の中継線ＣＮＬに接続されており、自身のソース端が接地配線ＶＳＳ１に接続されており、自身のゲート端に接地配線指定信号Ｓ１が供給されている。トランジスタＮ１は、接地配線指定信号Ｓ１が論理レベル１を表す場合にオン状態となり、中継線ＣＮＬと、ＤＭＡ制御回路２１専用の接地配線ＶＳＳ１とを電気的に接続する。また、トランジスタＮ１は、接地配線指定信号Ｓ１が論理レベル０を表す場合にはオフ状態となり、中継線ＣＮＬと接地配線ＶＳＳ１との接続を遮断する。

【0047】

トランジスタＮ２は、自身のドレイン端が中継線ＣＮＬに接続されており、自身のソース端が接地配線ＶＳＳ２に接続されており、自身のゲート端に接地配線指定信号Ｓ２が供給されている。トランジスタＮ２は、接地配線指定信号Ｓ２が論理レベル１を表す場合にオン状態となり、中継線ＣＮＬと、ＵＳＢ制御回路２２専用の接地配線ＶＳＳ２とを電気的に接続する。また、トランジスタＮ２は、接地配線指定信号Ｓ２が論理レベル０を表す場合にはオフ状態となり、中継線ＣＮＬと接地配線ＶＳＳ２との接続を遮断する。

【0048】

トランジスタＮ３は、自身のドレイン端が中継線ＣＮＬに接続されており、自身のソース端が接地配線ＶＳＳ３に接続されており、自身のゲート端に接地配線指定信号Ｓ３が供給されている。トランジスタＮ３は、接地配線指定信号Ｓ３が論理レベル１を表す場合にオン状態となり、中継線ＣＮＬと、タイマ２３専用の接地配線ＶＳＳ３とを電気的に接続する。また、トランジスタＮ３は、接地配線指定信号Ｓ３が論理レベル０を表す場合にはオフ状態となり、中継線ＣＮＬと接地配線ＶＳＳ３との接続を遮断する。

【0049】

トランジスタＮ４は、自身のドレイン端が中継線ＣＮＬに接続されており、自身のソース端が接地配線ＶＳＳ４に接続されており、自身のゲート端に接地配線指定信号Ｓ４が供給されている。トランジスタＮ４は、接地配線指定信号Ｓ４が論理レベル１を表す場合にオン状態となり、中継線ＣＮＬと、出力回路２４専用の接地配線ＶＳＳ４とを電気的に接続する。また、トランジスタＮ４は、接地配線指定信号Ｓ４が論理レベル０を表す場合にはオフ状態となり、中継線ＣＮＬと接地配線ＶＳＳ４との接続を遮断する。

【0050】

上記した構成により、配線接続回路１７は、接地配線指定信号Ｓ１〜Ｓ４に基づき、接地配線ＶＳＳ１〜ＶＳＳ４のうちで停止状態の回路ブロック（２１〜２４）に接続されている接地配線と、中継線ＣＮＬとを接続する。

【0051】

以下に、配線指定回路１６及び配線接続回路１７による動作について説明する。

【0052】

先ず、例えば図３に示すようにイネーブル信号ＥＮ１が論理レベル１、ＥＮ２〜ＥＮ４が全て論理レベル０である場合、ＤＭＡ制御回路２１が動作状態、ＵＳＢ制御回路２２、タイマ２３及び出力回路２４が夫々停止状態である。

【0053】

よって、この際、配線指定回路１６は、ＤＭＡ制御回路２１専用の接地配線ＶＳＳ１に対応した接地配線指定信号として、「無効」を表す論理レベル０の接地配線指定信号Ｓ１を配線接続回路１７に供給する。また、配線指定回路１６は、ＵＳＢ制御回路２２専用の接地配線ＶＳＳ２に対応した接地配線指定信号として、「有効」を表す論理レベル１の接地配線指定信号Ｓ２を配線接続回路１７に供給する。また、配線指定回路１６は、タイマ２３専用の接地配線ＶＳＳ３に対応した接地配線指定信号として、「有効」を表す論理レベル１の接地配線指定信号Ｓ３を配線接続回路１７に供給する。更に、配線指定回路１６は、出力回路２４専用の接地配線ＶＳＳ４に対応した接地配線指定信号として、「有効」を表す論理レベル１の接地配線指定信号Ｓ４を配線接続回路１７に供給する。

【0054】

これにより、配線接続回路１７は、接地配線ＶＳＳ２〜ＶＳＳ４と、入力初段回路１４の中継線ＣＮＬと、を電気的に接続する。

【0055】

よって、入力初段回路１４には、夫々が停止状態にあるＵＳＢ制御回路２２、タイマ２３及び出力回路２４に夫々接続されている接地配線ＶＳＳ２〜ＶＳＳ３、及び中継線ＣＮＬを介して接地電位が供給される。

【0056】

また、例えば図３に示すようにイネーブル信号ＥＮ１〜ＥＮ３が論理レベル０、ＥＮ４が論理レベル１である場合、ＤＭＡ制御回路２１、ＵＳＢ制御回路２２及びタイマ２３が停止状態、出力回路２４が動作状態である。

【0057】

よって、この際、配線指定回路１６は、ＤＭＡ制御回路２１専用の接地配線ＶＳＳ１に対応した接地配線指定信号として、「有効」を表す論理レベル１の接地配線指定信号Ｓ１を配線接続回路１７に供給する。また、配線指定回路１６は、ＵＳＢ制御回路２２専用の接地配線ＶＳＳ２に対応した接地配線指定信号として、「有効」を表す論理レベル１の接地配線指定信号Ｓ２を配線接続回路１７に供給する。また、配線指定回路１６は、タイマ２３専用の接地配線ＶＳＳ３に対応した接地配線指定信号として、「有効」を表す論理レベル１の接地配線指定信号Ｓ３を配線接続回路１７に供給する。更に、配線指定回路１６は、出力回路２４専用の接地配線ＶＳＳ４に対応した接地配線指定信号として、「無効」を表す論理レベル０の接地配線指定信号Ｓ４を配線接続回路１７に供給する。

【0058】

これにより、配線接続回路１７は、接地配線ＶＳＳ１〜ＶＳＳ３と、入力初段回路１４の中継線ＣＮＬと、を電気的に接続する。

【0059】

よって、入力初段回路１４には、夫々が停止状態にあるＤＭＡ制御回路２１、ＵＳＢ制御回路２２及びタイマ２３に夫々接続されている接地配線ＶＳＳ１〜ＶＳＳ３、及び中継線ＣＮＬを介して接地電位が供給される。

【0060】

このように、入力初段回路１４には、ＤＭＡ制御回路２１用の接地配線ＶＳＳ１、ＵＳＢ制御回路２２用の接地配線ＶＳＳ２、タイマ２３用の接地配線ＶＳＳ３、又は出力回路２４用の接地配線ＶＳＳ４を介して接地電位が供給される。

【0061】

すなわち、各回路ブロック（２１〜２４）に個別に接続されている専用の接地配線ＶＳＳ１〜ＶＳＳ４を利用して、入力初段回路１４に接地電位が供給される。

【0062】

よって、入力初段回路１４専用の接地配線が不要となるため、接地配線の総数を抑えることができる。これにより、各回路ブロック（２１〜２４）専用の接地配線の他に、入力初段回路１４専用の接地配線を設ける場合に比べて、各接地配線の配線幅を太くすることができるので、各接地配線の配線抵抗を抑えることが可能となる。

【0063】

また、上記した構成によると、各回路ブロック（２１〜２４）専用の接地配線ＶＳＳ１〜ＶＳＳ４のうちで、入力初段回路１４と接続される接地配線は、停止状態の回路ブロックに接続されている接地配線である。この際、回路ブロックが停止状態であれば、当該回路ブロックの動作に伴うノイズは発生しない。

【0064】

よって、入力初段回路１４への接地配線を介したノイズ伝搬を防止することが可能となる。

【0065】

以上のように、配線指定回路１６及び配線接続回路１７によれば、各接地配線（ＶＳＳ１〜ＶＳＳ４）の配線抵抗を抑えると共に、接地配線から入力初段回路１４へのノイズ伝搬を防止することが可能となる。

【0066】

尚、図１に示す実施例は、接地配線に対してノイズ対策を施したものであるが、電源配線に対しても同様なノイズ対策を施すことが可能である。

【0067】

図５は、かかる点に鑑みて為された、本発明に係る半導体装置の他の一例としてのマイクロコンピュータ１００の構成を示すブロック図である。尚、図５に示す構成では、図１に示す入力初段回路１４に代えて入力初段回路２４を採用し、配線指定回路１６に代えて配線指定回路２６を採用し、配線接続回路１７に代えて配線接続回路２７を採用している。

【0068】

更に、図５に示す構成では、ＤＭＡ制御回路２１専用の電源配線Ｖｄｄ１、ＵＳＢ制御回路２２専用の電源配線Ｖｄｄ２、タイマ２３専用の電源配線Ｖｄｄ３、及び出力回路２４専用の電源配線Ｖｄｄ４が設けられている。尚、電源配線Ｖｄｄ１〜Ｖｄｄ４は、例えばマイクロコンピュータ１００に設けられている少なくとも１つの外部端子を介して電源電位ＶＤＤを受ける。

【0069】

つまり、ＤＭＡ制御回路２１は、電源配線Ｖｄｄ１に接続されており、この電源配線Ｖｄｄ１を介して電源電位ＶＤＤを受ける。これにより、ＤＭＡ制御回路２１は、電源配線Ｖｄｄ１を介して受けた電源電位ＶＤＤと、接地配線（図示せぬ）に印加されている接地電位との電位差を有する電源電圧によって前述した動作を行う。

【0070】

ＵＳＢ制御回路２２は、電源配線Ｖｄｄ２に接続されており、この電源配線Ｖｄｄ２を介して電源電位ＶＤＤを受ける。これにより、ＵＳＢ制御回路２２は、電源配線Ｖｄｄ２を介して受けた電源電位ＶＤＤと、接地配線に印加されている接地電位との電位差を有する電源電圧によって前述した動作を行う。

【0071】

タイマ２３は、電源配線Ｖｄｄ３に接続されており、この電源配線Ｖｄｄ３を介して電源電位ＶＤＤを受ける。これにより、タイマ２３は、電源配線Ｖｄｄ３を介して受けた電源電位ＶＤＤと、接地配線に印加されている接地電位との電位差を有する電源電圧によって前述した動作を行う。

【0072】

出力回路２４は、電源配線Ｖｄｄ４に接続されており、この電源配線Ｖｄｄ４を介して電源電位ＶＤＤを受ける。これにより、出力回路２４は、電源配線Ｖｄｄ４を介して受けた電源電位ＶＤＤと、接地配線に印加されている接地電位との電位差を有する電源電圧によって前述した動作を行う。

【0073】

尚、ＲＯＭ１０、ＣＰＵ１１、ＲＡＭ１２、コマンドデコーダ１３、ＤＭＡ制御回路２１、ＵＳＢ制御回路２２、タイマ２３及び出力回路２４各々の動作については、図１に示すものと同一であるので説明は省略する。

【0074】

入力初段回路２４は、入力初段回路１４と同様に、外部端子ＴＭ１〜ＴＭｎを介して受けた各入力信号に所定の処理を施して得られた信号を内部入力信号として割込制御回路１５に供給する。

【0075】

図６は、入力初段回路２４の内部構成の一例を示す回路図である。

【0076】

図６に示す構成は、図２に示す構成と同様に、外部端子ＴＭ１〜ＴＭｎに夫々の入力端が個別に接続されている入力バッファＢ１〜Ｂｎを含む。入力バッファＢ１〜Ｂｎは、夫々に供給された入力信号を個別に増幅して得られた信号群を内部入力信号ＩＰ１〜ＩＰｎとして割込制御回路１５に供給する。

【0077】

尚、図６に示す構成では、入力バッファＢ１〜Ｂｎ各々の電源端子には、電源電位を中継する為の中継線ＣＮＬが接続されている。よって、入力バッファＢ１〜Ｂｎの各々は、中継線ＣＮＬを介して印加された電源電位と、接地配線に印加されている接地電位との電位差を有する電源電圧により上記した動作を行う。

【0078】

配線指定回路２６は、上記したイネーブル信号ＥＮ１〜ＥＮ４に基づき、回路ブロック（２１〜２４）の各々毎に、その回路ブロックが停止状態であるか、或いは動作状態であるかを判定する。配線指定回路２６は、電源配線Ｖｄｄ１〜Ｖｄｄ４の各々に対応付けして、その電源配線に接続されている回路ブロックが停止状態である場合には「有効」、動作状態である場合には「無効」を表す電源配線指定信号Ｑ１〜Ｑ４を生成する。

【0079】

例えば、イネーブル信号ＥＮ１〜ＥＮ４のうちの１つが論理レベル１、その他が全て論理レベル０となる場合には、配線指定回路２６は、図７に示す真理値表に従って電源配線指定信号Ｑ１〜Ｑ４を生成する。尚、図７に示す一例では、電源配線指定信号Ｑ１〜Ｑ４の各々は、論理レベル０で「有効」を表し、論理レベル１で「無効」を表す。

【0080】

図８は、図７に示すようにイネーブル信号ＥＮ１〜ＥＮ４のうちの１つが論理レベル１、その他が全て論理レベル０となる場合に適用される、配線指定回路２６の回路構成の一例を示す回路図である。

【0081】

図８において、アンドゲートＡＮ１は、イネーブル信号ＥＮ２〜ＥＮ４各々の論理レベルを反転した信号の各々と、イネーブル信号ＥＮ１との論理積を求め、当該論理積結果を表す信号を電源配線指定信号Ｑ１として生成する。アンドゲートＡＮ２は、イネーブル信号ＥＮ１、ＥＮ３及びＥＮ４各々の論理レベルを判定した信号の各々と、イネーブル信号ＥＮ２との論理積を求め、当該論理積結果を表す信号を電源配線指定信号Ｑ２として生成する。

【0082】

アンドゲートＡＮ３は、イネーブル信号ＥＮ１、ＥＮ２及びＥＮ４各々の論理レベルを判定した信号の各々と、イネーブル信号ＥＮ３との論理積を求め、当該論理積結果を表す信号を電源配線指定信号Ｑ３として生成する。アンドゲートＡＮ４は、イネーブル信号ＥＮ１〜ＥＮ３各々の論理レベルを反転した信号の各々と、イネーブル信号ＥＮ４との論理積を求め、当該論理積結果を表す信号を電源配線指定信号Ｑ４として生成する。

【0083】

配線指定回路２６は、上記のように生成した電源配線指定信号Ｑ１〜Ｑ４を配線接続回路２７に供給する。

【0084】

配線接続回路２７は、図５に示すように、スイッチ素子としてのｐチャネルＭＯＳ型のトランジスタＰ１〜Ｐ４を含む。

【0085】

トランジスタＰ１は、自身のドレイン端が入力初段回路２４の中継線ＣＮＬに接続されており、自身のソース端が電源配線Ｖｄｄ１に接続されており、自身のゲート端に電源配線指定信号Ｑ１が供給されている。トランジスタＰ１は、電源配線指定信号Ｑ１が論理レベル０を表す場合にオン状態となり、中継線ＣＮＬと、ＤＭＡ制御回路２１専用の電源配線Ｖｄｄ１とを電気的に接続する。また、トランジスタＰ１は、電源配線指定信号Ｑ１が論理レベル１を表す場合にはオフ状態となり、中継線ＣＮＬと電源配線Ｖｄｄ１との接続を遮断する。

【0086】

トランジスタＰ２は、自身のドレイン端が中継線ＣＮＬに接続されており、自身のソース端が電源配線Ｖｄｄ２に接続されており、自身のゲート端に電源配線指定信号Ｑ２が供給されている。トランジスタＰ２は、電源配線指定信号Ｑ２が論理レベル０を表す場合にオン状態となり、中継線ＣＮＬと、ＵＳＢ制御回路２２専用の電源配線Ｖｄｄ２とを電気的に接続する。また、トランジスタＰ２は、電源配線指定信号Ｑ２が論理レベル１を表す場合にはオフ状態となり、中継線ＣＮＬと電源配線Ｖｄｄ２との接続を遮断する。

【0087】

トランジスタＰ３は、自身のドレイン端が中継線ＣＮＬに接続されており、自身のソース端が電源配線Ｖｄｄ３に接続されており、自身のゲート端に電源配線指定信号Ｑ３が供給されている。トランジスタＰ３は、電源配線指定信号Ｑ３が論理レベル０を表す場合にオン状態となり、入力初段回路２４の中継線ＣＮＬと、タイマ２３専用の電源配線Ｖｄｄ３とを電気的に接続する。また、トランジスタＰ３は、電源配線指定信号Ｑ３が論理レベル１を表す場合にはオフ状態となり、中継線ＣＮＬと電源配線Ｖｄｄ３との接続を遮断する。

【0088】

トランジスタＰ４は、自身のドレイン端が中継線ＣＮＬに接続されており、自身のソース端が電源配線Ｖｄｄ４に接続されており、自身のゲート端に電源配線指定信号Ｑ４が供給されている。トランジスタＰ４は、電源配線指定信号Ｑ４が論理レベル０を表す場合にオン状態となり、入力初段回路２４の中継線ＣＮＬと、出力回路２４専用の電源配線Ｖｄｄ４とを電気的に接続する。また、トランジスタＰ４は、電源配線指定信号Ｑ４が論理レベル１を表す場合にはオフ状態となり、中継線ＣＮＬと電源配線Ｖｄｄ４との接続を遮断する。

【0089】

上記した構成により、配線接続回路２７は、電源配線指定信号Ｑ１〜Ｑ４に基づき、電源配線Ｖｄｄ１〜Ｖｄｄ４のうちで停止状態の回路ブロック（２１〜２４）に接続されている電源配線と、中継線ＣＮＬとを接続する。

【0090】

以下に、配線指定回路２６及び配線接続回路２７による動作について説明する。

【0091】

先ず、例えば図７に示すようにイネーブル信号ＥＮ１が論理レベル１、ＥＮ２〜ＥＮ４が全て論理レベル０である場合、ＤＭＡ制御回路２１が動作状態、ＵＳＢ制御回路２２、タイマ２３及び出力回路２４が夫々停止状態である。

【0092】

よって、この際、配線指定回路２６は、ＤＭＡ制御回路２１専用の電源配線Ｖｄｄ１に対応した電源配線指定信号として、「無効」を表す論理レベル１の電源配線指定信号Ｑ１を配線接続回路２７に供給する。また、配線指定回路２６は、ＵＳＢ制御回路２２専用の電源配線Ｖｄｄ２に対応した電源配線指定信号として、「有効」を表す論理レベル０の電源配線指定信号Ｑ２を配線接続回路２７に供給する。また、配線指定回路２６は、タイマ２３専用の電源配線Ｖｄｄ３に対応した電源配線指定信号として、「有効」を表す論理レベル０の電源配線指定信号Ｑ３を配線接続回路２７に供給する。更に、配線指定回路２６は、出力回路２４専用の電源配線Ｖｄｄ４に対応した電源配線指定信号として、「有効」を表す論理レベル０の電源配線指定信号Ｑ４を配線接続回路２７に供給する。

【0093】

これにより、配線接続回路２７は、電源配線Ｖｄｄ２〜Ｖｄｄ４と、入力初段回路２４の中継線ＣＮＬと、を電気的に接続する。

【0094】

よって、入力初段回路２４には、夫々が停止状態にあるＵＳＢ制御回路２２、タイマ２３及び出力回路２４に夫々接続されている電源配線Ｖｄｄ２〜Ｖｄｄ３を介して電源電位が供給される。

【0095】

また、例えば図７に示すようにイネーブル信号ＥＮ１〜ＥＮ３が論理レベル０、ＥＮ４が論理レベル１である場合、ＤＭＡ制御回路２１、ＵＳＢ制御回路２２及びタイマ２３が停止状態、出力回路２４が動作状態である。

【0096】

よって、この際、配線指定回路２６は、ＤＭＡ制御回路２１専用の電源配線Ｖｄｄ１に対応した電源配線指定信号として、「有効」を表す論理レベル０の電源配線指定信号Ｑ１を配線接続回路２７に供給する。また、配線指定回路２６は、ＵＳＢ制御回路２２専用の電源配線Ｖｄｄ２に対応した電源配線指定信号として、「有効」を表す論理レベル０の電源配線指定信号Ｑ２を配線接続回路２７に供給する。また、配線指定回路２６は、タイマ２３専用の電源配線Ｖｄｄ３に対応した電源配線指定信号として、「有効」を表す論理レベル０の電源配線指定信号Ｑ３を配線接続回路２７に供給する。更に、配線指定回路２６は、出力回路２４専用の電源配線Ｖｄｄ４に対応した電源配線指定信号として、「無効」を表す論理レベル１の電源配線指定信号Ｑ４を配線接続回路２７に供給する。

【0097】

これにより、配線接続回路２７は、電源配線Ｖｄｄ１〜Ｖｄｄ３と、入力初段回路２４の中継線ＣＮＬと、を電気的に接続する。

【0098】

よって、入力初段回路２４には、夫々が停止状態にあるＤＭＡ制御回路２１、ＵＳＢ制御回路２２及びタイマ２３に夫々接続されている電源配線Ｖｄｄ１〜Ｖｄｄ３を介して電源電位が供給される。

【0099】

このように、入力初段回路２４には、ＤＭＡ制御回路２１用の電源配線Ｖｄｄ１、ＵＳＢ制御回路２２用の電源配線Ｖｄｄ２、タイマ２３用の電源配線Ｖｄｄ３、又は出力回路２４用の電源配線Ｖｄｄ４を介して電源電位が供給される。

【0100】

すなわち、各回路ブロック（２１〜２４）に個別に接続されている専用の電源配線Ｖｄｄ１〜Ｖｄｄ４を利用して、入力初段回路２４に電源電位が供給されるのである。

【0101】

よって、入力初段回路２４専用の電源配線が不要となるため、電源配線の総数を抑えることができる。これにより、各回路ブロック（２１〜２４）専用の電源配線の他に、入力初段回路２４専用の電源配線を設ける場合に比べて、各電源配線の配線幅を太くすることができるので、各電源配線の配線抵抗を抑えることが可能となる。

【0102】

また、上記した構成によると、各回路ブロック（２１〜２４）専用の電源配線Ｖｄｄ１〜Ｖｄｄ４のうちで、入力初段回路２４と接続される電源配線は、停止状態の回路ブロックに接続されている電源配線である。この際、回路ブロックが停止状態、つまり停止状態であれば、当該回路ブロックの動作に伴うノイズは発生しない。

【0103】

よって、電源配線から入力初段回路２４へのノイズ伝搬を防止することが可能となる。

【0104】

以上のように、配線指定回路２６及び配線接続回路２７によれば、各電源配線（Ｖｄｄ１〜Ｖｄｄ４）の配線抵抗を抑えると共に、入力初段回路２４への電源配線を介したノイズ伝搬を防止することが可能となる。

【0105】

尚、上記実施例では、入力初段回路１４又は２４の内部回路として、図２又は図６に示される入力バッファＢ１〜Ｂｎを含むものを採用しているが、当該入力バッファＢ１〜Ｂｎに代えて図９に示すようなオペアンプＯＰＡ１〜ＯＰＡｎを採用しても良い。

【0106】

図９に示す構成では、オペアンプＯＰＡ１〜ＯＰＡｎ各々の非反転入力端には外部端子ＴＭが接続されており、夫々の反転入力端には基準電位Ｖｒｅｆが印加されている。オペアンプＯＰＡ１〜ＯＰＡｎによって夫々個別に増幅された入力信号が内部入力信号ＩＰ１〜ＩＰｎとして生成される。

【0107】

また、上記実施例では、配線指定回路１６の一例を図４に示し、配線指定回路２６の一例を図８に示しているが、その他の回路構成を採用しても良い。

【0108】

例えば、配線指定回路１６としては、図１０に示すように、イネーブル信号ＥＮ１〜ＥＮ４各々の論理レベルを反転した信号を接地配線指定信号Ｓ１〜Ｓ４として生成するインバータＩＶ１〜ＩＶ４を採用しても良い。同様に、配線指定回路２６としては、図１１に示すように、イネーブル信号ＥＮ１〜ＥＮ４各々の論理レベルを維持したままその出力電流を増幅した信号を電源配線指定信号Ｑ１〜ＱＳ４として生成する入力バッファＢＵ１〜ＢＵ４を採用しても良い。

【0109】

また、配線指定回路１６及び配線指定回路２６としては、イネーブル信号ＥＮ１〜ＥＮ４が全て論理レベル１を表す場合、つまり全ての回路ブロック（２１〜２４）が動作状態である場合には、以下の動作を行うものを採用しても良い。

【0110】

すなわち、配線指定回路１６は、イネーブル信号ＥＮ１〜ＥＮ４が全て論理レベル１を表す場合には、接地配線指定信号Ｓ１〜Ｓ４のうちの少なくとも１つを強制的に「有効」を表す論理レベル１に設定する。同様に、配線指定回路２６は、イネーブル信号ＥＮ１〜ＥＮ４が全て論理レベル１を表す場合には、電源配線指定信号Ｑ１〜Ｑ４のうちの少なくとも１つを強制的に「有効」を表す論理レベル０に設定する。尚、このように強制的に「有効」を表す状態に設定する接地配線指定信号としては、回路ブロック（２１〜２４）のうちで動作時に発生するノイズが少ない回路ブロックに接続されている接地配線を表すものとする。同様に、強制的に「有効」を表す状態に設定する電源配線指定信号についても、回路ブロック（２１〜２４）のうちで動作時に発生するノイズが少ない回路ブロックに接続されている電源配線を表すものとする。

【0111】

また、配線指定回路１６としては、図１２に示すように接地配線指定信号Ｓ１〜Ｓ４各々の信号レベルを調整するレベル調整部１６０を備えたものを採用しても良い。これにより、配線接続回路１７のトランジスタＮ１〜Ｎ４各々の抵抗値を変えて、接地配線に生じるノイズの影響を抑える。

【0112】

同様に、配線指定回路２６としては、図１３に示すように電源配線指定信号Ｑ１〜Ｑ４各々の信号レベルを調整するレベル調整部２６０を備えたものを採用しても良い。これにより、配線接続回路２７のトランジスタＰ１〜Ｐ４各々の抵抗値を変えて、電源配線に生じるノイズの影響を抑える。

【0113】

また、上記実施例では、接地配線ＶＳＳ１〜ＶＳＳ４（電源配線Ｖｄｄ１〜Ｖｄｄ４）は、例えば図１４に示すようにマイクロコンピュータ１００に設けられている少なくとも１つの外部端子ＴＧを介して接地電位（電源電位）を受けている。

【0114】

しかしながら、接地配線ＶＳＳ１〜ＶＳＳ４（電源配線Ｖｄｄ１〜Ｖｄｄ４）は、例えば図１５に示すように、マイクロコンピュータ１００の内部に設けられているレギュレータ１５０の接地電位（電源電位）の出力端ＴＳ（ＴＤ）に接続されていても良い。

【0115】

また、上記実施例では、マイクロコンピュータ１００として、接地配線にノイズ対策を施した構成を図１、電源配線にノイズ対策を施した構成を図５に示したが、接地配線及び電源配線の双方にノイズ対策を施した構成を採用しても良い。

【0116】

例えば、図１の構成を元に、ＤＭＡ制御回路２１、ＵＳＢ制御回路２２、タイマ２３及び出力回路２４に電源電位を供給する配線として、図５に示す電源配線Ｖｄｄ１〜Ｖｄｄ４を採用する。更に、図１の構成に、図５に示す配線指定回路２６及び配線接続回路２７を追加する。この際、図１の入力初段回路１４の入力バッファＢ１〜Ｂｎ又はオペアンプＯＰＡ１〜ＯＰＡｎ各々の電源端子と、配線接続回路２７のトランジスタＰ１〜Ｐ４各々のドレイン端とを接続する。

【0117】

また、図１又は図５では、接地配線又は電源配線に対するノイズ対策をマイクロコンピュータに施した場合を例にとって本発明に係る半導体装置を説明したが、マイクロコンピュータ以外の半導体電子機器、例えば半導体メモリに本発明を適用しても良い。

【0118】

半導体メモリの内部では、データを書き込む書込動作及びデータを読み出す読出動作等が行われるが、書込動作が行われている間は読出動作が停止し、読出動作が行われている間は書込動作が停止する。そこで、書込動作のみに関わる書込処理専用の回路ブロック、及び読出動作のみに関わる読出処理専用の回路ブロックの各々に、図１又は図５に示す回路ブロック（２１〜２４）と同様に、専用の接地配線又は電源配線を接続する。例えば書込処理専用の回路ブロックは、図１に示す接地配線ＶＳＳ１を介して接地電位を受けるようにし、読出処理専用の回路ブロックは図１に示す接地配線ＶＳＳ２を介して接地電位を受けるようにする。また、書込処理専用の回路ブロックは、図５に示す電源配線Ｖｄｄ１を介して電源電位を受けるようにし、読出処理専用の回路ブロックは図５に示す電源配線ＶＳＳ２を介して電源電位を受けるようにする。

【0119】

つまり、電源投入後、動作状態であるか否かを区別することが可能な回路ブロックであれば、ノイズ対策として専用の接地配線又は電源配線を設ける回路ブロックの種類は、上記した回路ブロック（２１〜２４）、読出又は書込処理専用の回路ブロックに限定されない。更に、ノイズ対策として専用の接地配線又は電源配線を設ける回路ブロックの数についても制限は無い。

【0120】

要するに、本発明に係る半導体装置としては、以下の入力初段回路部、後段回路部、第１〜第Ｎ（Ｎは２以上の整数）の接地配線、及び接地配線接続部を有するものであれば良い。

【0121】

入力初段回路部（１４）は、外部端子（ＴＭ）に接続されており、外部端子が受けた入力信号に所定処理を施すことにより内部入力信号（ＩＰ）を得る。後段回路部（１０〜１３、１５、２１〜２４）は、第１〜第Ｎ（Ｎは２以上の整数）の回路ブロック（２１〜２４）を含み、第１〜第Ｎの回路ブロックが選択的に動作して内部入力信号に応じた信号処理を行う。第１〜第Ｎの接地配線（ＶＳＳ１〜ＶＳＳ４）は、第１〜第Ｎの回路ブロックに夫々対応して設けられており、第１〜第Ｎの回路ブロックに接地電位を印加する。接地配線接続部（１６、１７）は、第１〜第Ｎの回路ブロックのうちから停止状態にある回路ブロックを判定し、第１〜第Ｎの接地配線のうちで停止状態にある回路ブロックに対応した接地配線を、入力初段回路部の接地配線としてこの入力初段回路部に接続する。

【0122】

また、本発明に係る半導体装置は、以下の入力初段回路部、後段回路部、第１〜第Ｎ（Ｎは２以上の整数）の電源配線、及び電源配線接続部を有するものであれば良い。

【0123】

入力初段回路部（２４）は、外部端子（ＴＭ）に接続されており、外部端子が受けた入力信号に所定処理を施すことにより内部入力信号（ＩＰ）を得る。後段回路部（１０〜１３、１５、２１〜２４）は、第１〜第Ｎ（Ｎは２以上の整数）の回路ブロック（２１〜２４）を含み、第１〜第Ｎの回路ブロックが選択的に動作して内部入力信号に応じた信号処理を行う。第１〜第Ｎの電源配線（Ｖｄｄ１〜Ｖｄｄ４）は、第１〜第Ｎの回路ブロックに夫々対応して設けられており、第１〜第Ｎの回路ブロックに電源電位を印加する。電源配線接続部（２６、２７）は、第１〜第Ｎの回路ブロックのうちから停止状態にある回路ブロックを判定し、第１〜第Ｎの接地配線のうちで停止状態にある回路ブロックに対応した電源配線を、入力初段回路部の電源配線としてこの入力初段回路部に接続する。

【符号の説明】

【0124】

１４、２４ 入力初段回路
１６、２６ 配線指定回路
１７、２７ 配線接続回路
２１ ＤＭＡ制御回路
２２ ＵＳＢ制御回路
２３ タイマ
２４ 出力回路
Ｖｄｄ１〜Ｖｄｄ４ 電源配線
ＶＳＳ１〜ＶＳＳ４ 接地配線

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】