特許 6864516 レギュレータ回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6864516

(24)【登録日】2021年4月6日

(45)【発行日】2021年4月28日

(54)【発明の名称】レギュレータ回路

(51)【国際特許分類】

   G05F 1/56 20060101AFI20210419BHJP

【ＦＩ】

   G05F1/56 310F

【請求項の数】4

【全頁数】10

(21)【出願番号】特願2017-63567(P2017-63567)

(22)【出願日】2017年3月28日

(65)【公開番号】特開2018-165940(P2018-165940A)

(43)【公開日】2018年10月25日

【審査請求日】2020年2月25日

(73)【特許権者】

【識別番号】000191238

【氏名又は名称】新日本無線株式会社

(74)【代理人】

【識別番号】110002147

【氏名又は名称】特許業務法人酒井国際特許事務所

(72)【発明者】

【氏名】三添 公義

【審査官】 東 昌秋

(56)【参考文献】

【文献】 特開２００７−１４０７５５（ＪＰ，Ａ）

【文献】 特開２００６−２６０４１２（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１６／００２６２０４（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０５Ｆ １／５６

(57)【特許請求の範囲】

【請求項1】

入力端子と出力端子の間に接続された第１の導電型の出力トランジスタと、ゲートが基準電圧源を介して接地端子に接続された第１の導電型の第１トランジスタと、ゲートが前記出力端子に接続された第２の導電型の第２トランジスタと、前記第１トランジスタのゲートと前記第２トランジスタのソースとの間に接続された第１抵抗と、前記第１トランジスタのソースと前記第２トランジスタのゲートとの間に接続された第２抵抗と、前記第１トランジスタのドレイン電流に比例した出力電流により発生する電圧を前記出力トランジスタのゲートに印加するカレントミラー回路と、前記第２トランジスタのドレインと前記入力端子との間に接続された第１電流源と、前記出力トランジスタのゲートと前記接地端子との間に接続された第２電流源と、を備えることを特徴とするレギュレータ回路。

【請求項2】

請求項１に記載のレギュレータ回路において、
前記基準電圧源は、前記第１トランジスタのゲートと前記接地端子との間に直列接続された第３抵抗及び第４抵抗と、ベースが前記第３抵抗と前記第４抵抗の共通接続点に接続されコレクタが前記第１トランジスタのゲートに接続されエミッタが前記接地端子に接続される第２導電型の第４トランジスタと、で構成されていることを特徴とするレギュレータ回路。

【請求項3】

請求項１又は２に記載のレギュレータ回路において、
前記第１トランジスタを第１導電型のバイポーラトランジスタに置き換え、前記第１導電型のバイポーラトランジスタのベースに前記基準電圧源の電圧が印加され、コレクタに前記カレントミラー回路が接続され、エミッタが前記第２抵抗を介して前記出力端子に接続されるようにし、
前記第２トランジスタを第２導電型のバイポーラトランジスタに置き換え、前記第２導電型のバイポーラトランジスタのベースが前記出力端子に接続され、エミッタが前記第１抵抗を介して前記基準電圧源に接続され、コレクタが前記第１電流源を介して前記入力端子に接続されるようにした、ことを特徴とするレギュレータ回路。

【請求項4】

請求項１に記載のレギュレータ回路において、
前記基準電圧源は、１又は２以上直列接続されたダイオード、１又は２以上直列接続されたツェナーダイオード、１又は２以上直列接続されたダイオード接続トランジスタ、のいずれかで構成されていることを特徴とするレギュレータ回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、誤差増幅器を使用せずに出力電圧を一定値に制御するシリーズタイプのレギュレータ回路に関する。

【背景技術】

【0002】

従来、ＬＳＩの内部電源生成用のシリーズタイプのレギュレータ回路は、特許文献１〜３に記載されているような誤差増幅器を用いた回路がほとんどであった。図９に、従来のレギュレータ回路を示す。３１は電圧ＶＩＮが入力する入力端子、３２は電圧ＶＲＥＧが出力する出力端子、３３は接地端子、３４は電流がＩ３１の電流源、３５は電圧がＶＲＥＦの基準電圧源である。

【0003】

誤差増幅器は、差動接続のＮＭＯＳトランジスタＭ３１，Ｍ３２と、そのトランジスタＭ３１，Ｍ３２の能動負荷としてのカレントミラー接続のＰＭＯＳトランジスタＭ３３，Ｍ３４と、トランジスタＭ３１，Ｍ３２の共通ソースに接続される電流源としてのＮＭＯＳトランジスタＭ３５とで構成されている。トランジスタＭ３１のゲートには出力電圧ＶＲＥＧを抵抗Ｒ３１，Ｒ３２で分圧した帰還電圧ＶＦＢが入力し、トランジスタＭ３２のゲートには基準電圧源３５のＶＲＥＦが入力することで、それらの帰還電圧ＶＦＢと基準電圧ＶＲＥＦが比較される。

【0004】

ＮＭＯＳトランジスタＭ３６は、トランジスタＭ３５、ＮＭＯＳトランジスタＭ３７とでカレントミラー回路を構成するトランジスタであり、電流源３４の電流Ｉ３１がトランジスタＭ３５，Ｍ３７にミラーされる。トランジスタＭ３２，Ｍ３４の共通ドレインには、帰還電圧ＶＦＢと基準電圧ＶＲＥＦの比較結果の電圧が現れて、ＰＭＯＳトランジスタＭ３８のゲートを制御し、入力電圧ＶＩＮから負荷に流れる電流量を決める。Ｃ３１は位相補償用のキャパシタである。

【0005】

このレギュレータ回路はＶＦＢ＝ＶＲＥＦとなるように、誤差増幅器（Ｍ３１〜Ｍ３５）によってトランジスタＭ３８のゲートが制御されるので、出力電圧ＶＲＥＧは、

となる。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】特開２００７−２６４７７６号公報

【特許文献2】特開２００７−２３３６５７号公報

【特許文献3】特開２００６−３１８３２７号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

ところが、この図９のレギュレータ回路では、出力電圧ＶＲＥＧが印加される負荷の容量が大きいと、図１０に示すように増幅箇所がトランジスタＭ３１〜Ｍ３５による誤差増幅器とトランジスタＭ３８による出力回路の２極となり、位相余裕が少なくなり発振するおそれがある。また、誤差増幅器の部分に多くの素子が必要となって回路規模が増大し、しかもその誤差増幅器では負荷が増加したときの位相補償が簡単にはできなかった。

【0008】

本発明の目的は、誤差増幅器を不要にして回路構成を簡素化し、さらに位相補償も簡素化できるようにしたレギュレータ回路を提供することである。

【課題を解決するための手段】

【0009】

上記目的を達成するために、請求項１にかかる発明は、入力端子と出力端子の間に接続された第１の導電型の出力トランジスタと、ゲートが基準電圧源を介して接地端子に接続された第１の導電型の第１トランジスタと、ゲートが前記出力端子に接続された第２の導電型の第２トランジスタと、前記第１トランジスタのゲートと前記第２トランジスタのソースとの間に接続された第１抵抗と、前記第１トランジスタのソースと前記第２トランジスタのゲートとの間に接続された第２抵抗と、前記第１トランジスタのドレイン電流に比例した出力電流により発生する電圧を前記出力トランジスタのゲートに印加するカレントミラー回路と、前記第２トランジスタのドレインと前記入力端子との間に接続された第１電流源と、前記出力トランジスタのゲートと前記接地端子との間に接続された第２電流源と、を備えることを特徴とする。
請求項２にかかる発明は、請求項１に記載のレギュレータ回路において、前記基準電圧源は、前記第１トランジスタのゲートと前記接地端子との間に直列接続された第３抵抗及び第４抵抗と、ベースが前記第３抵抗と前記第４抵抗の共通接続点に接続されコレクタが前記第１トランジスタのゲートに接続されエミッタが前記接地端子に接続される第２導電
型の第４トランジスタと、で構成されていることを特徴とする。
請求項３にかかる発明は、請求項１又は２に記載のレギュレータ回路において、前記第１トランジスタを第１導電型のバイポーラトランジスタに置き換え、前記第１導電型のバイポーラトランジスタのベースに前記基準電圧源の電圧が印加され、コレクタに前記カレントミラー回路が接続され、エミッタが前記第２抵抗を介して前記出力端子に接続されるようにし、前記第２トランジスタを第２導電型のバイポーラトランジスタに置き換え、前記第２導電型のバイポーラトランジスタのベースが前記出力端子に接続され、エミッタが前記第１抵抗を介して前記基準電圧源に接続され、コレクタが前記第１電流源を介して前記入力端子に接続されるようにした、ことを特徴とする。
請求項４にかかる発明は、請求項１に記載のレギュレータ回路において、前記基準電圧源は、１又は２以上直列接続されたダイオード、１又は２以上直列接続されたツェナーダイオード、１又は２以上直列接続されたダイオード接続トランジスタ、のいずれかで構成されていることを特徴とする。

【発明の効果】

【0010】

本発明によれば、誤差増幅器が不要となるので回路構成を簡素化できる。また、回路系の極が１つであるので、位相補償のための回路も簡素化できる。

【図面の簡単な説明】

【0011】

【図1】本発明の第１の実施例のレギュレータ回路の回路図である。

【図2】図１のレギュレータ回路の動作特性図である。

【図3】本発明の第２実施例のレギュレータ回路の回路図である。

【図4】本発明の第３実施例のレギュレータ回路の回路図である。

【図5】本発明の第４実施例のレギュレータ回路の回路図である。

【図6】本発明の第５実施例のレギュレータ回路の回路図である。

【図7】本発明の第６実施例のレギュレータ回路の回路図である。

【図8】本発明の第７実施例のレギュレータ回路の回路図である。

【図9】従来のレギュレータ回路の回路図である。

【図10】図９の従来のレギュレータ回路の利得と位相回りの周波数特性図である。

【発明を実施するための形態】

【0012】

＜第１実施例＞
図１に第１実施例のレギュレータ回路を示す。１は電圧ＶＩＮが入力する入力端子、２は電圧ＶＲＥＧが出力する出力端子、３は接地端子、４は電流がＩ１の電流源、５は電流がＩ２の電流源、６は電圧がＶＲＥＦの基準電圧源、７、８はカレントミラー回路である。

【0013】

Ｍ１はＰＭＯＳトランジスタであり、ソースと出力端子２との間に抵抗Ｒ２が接続され、ゲートは基準電圧源６と抵抗Ｒ１の共通接続点に接続されている。そして、抵抗Ｒ１の他端にはＮＭＯＳトランジスタＭ２のソースが接続されている。このトランジスタＭ２はゲートが出力端子２に接続され、ドレインが電流源４を介して入力端子１に接続されている。トランジスタＭ１のドレインに流れる電流はカレントミラー回路７によりミラーされて別のカレントミラー回路８に流れる。Ｍ３はソースが入力端子１に接続されドレインが出力端子２に接続された出力用のＰＭＯＳトランジスタであり、カレントミラー回路８の出力電流から電流源５の電流Ｉ２を差し引いた電流に相当する電圧がゲートに印加して、出力電圧ＶＲＥＧを制御する。Ｃ１はトランジスタＭ３のゲート・ドレイン間に接続された位相補償用のキャパシタである。

【0014】

さて、初期状態では、入力電圧ＶＩＮが印加されると、トランジスタＭ３はそのゲートが電流源５によりＧＮＤ電位となるが、入力電圧ＶＩＮが不十分であるのでＯＦＦ状態のままである。このため、出力電圧ＶＲＥＧはＧＮＤ電位となる。また、トランジスタＭ２は、ゲートに入力する出力電圧ＶＲＥＧがＧＮＤ電位のためＯＦＦ状態である。

【0015】

この初期状態において、トランジスタＭ２がＯＦＦであるので、トランジスタＭ１のソース・ゲート間にも、そのトランジスタＭ１の閾値電圧Ｖｔｈ１を超える電圧は印加せず、そのトランジスタＭ１もＯＦＦ状態を維持する。これにより、カレントミラー回路７，８も動作しない。

【0016】

次に、入力電源ＶＩＮが徐々に上昇してきて、トランジスタＭ３のソース・ゲート間電圧がそのトランジスタＭ３の閾値電圧Ｖｔｈ３に近づくと、トランジスタＭ３が徐々にＯＮ状態に移行する。これにより、出力電圧ＶＲＥＧはほぼ入力電圧ＶＩＮに等しくなって上昇を続ける。

【0017】

出力電圧ＶＲＥＧが、式（２）で示した電圧に達すると、

トランジスタＭ１のソース・ゲート間にもそのトランジスタＭ１の閾値電圧Ｖｔｈ１を超える電圧が印加し、そのトランジスタＭ１がＯＮ動作を開始し、これによりカレントミラー回路７、８が動作を開始する。式（２）において、ＶＲ１は電流源４の電流Ｉ１によって抵抗Ｒ１に発生する電圧、Ｖｔｈ２はトランジスタＭ２の閾値電圧である。

【0018】

カレントミラー回路７，８が動作すると、出力端子２から、トランジスタＭ２のゲート→抵抗Ｒ１→トランジスタＭ１のゲート→トランジスタＭ１のドレイン→カレントミラー回路７→カレントミラー回路８→トランジスタＭ３のゲートを経由するフィードバックループが形成される。これにより、出力電圧ＶＲＥＧが基準電圧ＶＲＥＦに対応した式（２）に示す電圧値を維持するよう制御され、安定状態となる。以降は図２に示すように維持される。

【0019】

例えば、出力電圧ＶＲＥＧが、安定して出力している状態から一時的に負荷が軽くなって上昇したときは、抵抗Ｒ２の上端の電圧が上昇するので、これに伴ってトランジスタＭ１のソース・ゲート間の電圧が大きくなり、そのトランジスタＭ１のドレイン電流が増大する。これにより、カレントミラー回路７、８の電流が増大し、トランジスタＭ３のゲート電圧が上昇して、出力電圧ＶＲＥＧが低くなる方向に制御される。

【0020】

また、並行して、トランジスタＭ２のゲート電圧が上昇するので、トランジスタＭ２のゲート・ソース間電圧が大きくなる。このため、抵抗Ｒ１に流れる電流が増大してそこに発生する電圧降下が大きくなり、トランジスタＭ１のソース・ゲート間電圧がさらに大きくなり、トランジスタＭ１の電流を増大させる。これにより、カレントミラー回路７、８の電流がより増大し、トランジスタＭ３のゲート電圧がより上昇して、出力電圧ＶＲＥＧがさらに低くなるように制御される。

【0021】

逆に、出力電圧ＶＲＥＧが、安定して出力している状態から一時的に負荷が重くなって下降したときは、抵抗Ｒ２の上端の電圧が下降するので、これに伴ってトランジスタＭ１のソース・ゲート間の電圧が小さくなり、そのドレイン電流が減少する。これにより、カレントミラー回路７、８の電流が減少し、トランジスタＭ３のゲート電圧が低下して、出力電圧ＶＲＥＧが高くなる方向に制御される。

【0022】

また、並行して、トランジスタＭ２のゲート電圧が下降するので、トランジスタＭ２のゲート・ソース間電圧が小さくなる。このため、抵抗Ｒ１に流れる電流が減少してそこに発生する電圧降下が小さくなり、トランジスタＭ１のソース・ゲート間電圧がさらに小さくなり、トランジスタＭ１の電流を減少させる。これにより、カレントミラー回路７、８の電流がより減少し、トランジスタＭ３のゲート電圧がより低下して、出力電圧ＶＲＥＧがさらに高くなるように制御される。

【0023】

上記において、フィードバックループの中で増幅動作をしている部分は、トランジスタＭ３のゲートからドレインへの経路だけである。したがって、この回路系では１つの極しか有しない位相特性となる。これにより、位相補償を簡単化できる。つまり、キャパシタＣ１に小さな容量を用いるだけで位相補償を行うことが可能となる。

【0024】

＜第２実施例＞
図３に第２実施例のレギュレータ回路を示す。本実施例では、図１のレギュレータ回路におけるＰＭＯＳトランジスタＭ１をＰＮＰトランジスタＱ１に置き換え、ＮＭＯＳトランジスタＭ２をＮＰＮトランジスタＱ２に置き換えたものである。動作は第１実施例のレギュレータ回路と同様であるが、出力電圧ＶＲＥＧの温度特性を改善できる利点がある。

【0025】

トランジスタＱ２のベース・エミッタ間電圧をＶＢＥ２とすると、安定状態では出力電圧ＶＲＥＧは、

となる。一般的に電圧ＶＢＥ２は約０．７Ｖで約−２ｍＶ／℃の温度特性を持つことから、正の温度係数をもつ抵抗Ｒ１に発生する電圧ＶＲ１の温度特性をキャンセルすることができる。トランジスタＱ１においても、抵抗Ｒ２の温度特性をトランジスタＱ１のベース・エミッタ間電圧でキャンセルすることができる。このようにして、ＰＭＯＳトランジスタＭ１やＮＭＯＳトランジスタＭ２を使用する場合よりも、出力電圧ＶＲＥＧの温度変動を抑えることが可能となる。

【0026】

＜第３実施例＞
図４に第３実施例のレギュレータ回路を示す。第１実施例では独立した２つの電流源７，８を用いたが、これが困難な場合に、１つの電流源から２つの定電流源を作るようにした例である。ここでは、１つの電流源９から出力する電流Ｉ３をＮＭＯＳトランジスタＭＮ４，Ｍ５からなるカレントミラー回路とＰＭＯＳトランジスタＭ６，Ｍ７からなるカレントミラー回路を使用して図１の電流源４の電流Ｉ１を生成している。また、電流源９から出力する電流Ｉ３をＮＭＯＳトランジスタＭＮ４，Ｍ１２からなるカレントミラー回路を使用して、図１の電流源５の電流Ｉ２を生成している。なお、ここでは、カレントミラー回路７をＮＭＯＳトランジスタＭ８，Ｍ９で構成し、カレントミラー回路８をＰＭＯＳトランジスタＭ１０，Ｍ１１で構成している。

【0027】

＜第４実施例＞
図５に第４実施例のレギュレータ回路を示す。ここでは、図４で示した第３実施例における基準電圧源６として、ツェナーダイオードＤＺ１を採用している。このようなツェナーダイオードＤＺ１を使用すれば、回路規模、専有面積を大幅に小さくできる。なお、ツェナーダイオードは、最適なウェハープロセス工程での熱履歴の問題から、必要な電圧を自由に作り出せない場合もあるため、複数のツェナーダイオードを直列に接続して使用する場合もある。

【0028】

＜第５実施例＞
図６に第５実施例のレギュレータ回路を示す。ここでは、図４で示した第３実施例における基準電圧源６として、ＮＰＮトランジスタＱ４と抵抗Ｒ３、Ｒ４と定電流源トランジスタＭ７から供給される電流Ｉ１と使用し、基準電圧ＶＲＥＦを生成している。基準電圧ＶＲＥＦは、電流源トランジスタＭ７の電流Ｉ１に依存せず、以下の式で表される。

ＶＢＥ４はトランジスタＱ４のベース・エミッタ間電圧で、約−２ｍＶ／℃の温度係数を有しているため、正の温度係数を有する抵抗Ｒ１，Ｒ３，Ｒ４の値を適宜設定することで、温度特性をキャンセルした基準電圧ＶＲＥＦを生成することができる。

【0029】

＜第６実施例＞
図７に第６実施例のレギュレータ回路を示す。ここでは、図４で示した第３実施例における基準電圧源６として、ｎ個（ｎは１以上の整数）のダイオードＤ１〜Ｄｎを直列接続して使用したもので、そのダイオードＤ１〜Ｄｎの順方向電圧を０．７Ｖとすると、

の基準電圧ＶＲＥＦを生成できる。また、正の温度係数を有する抵抗Ｒ１の値を適宜設定することで、温度特性をキャンセルした基準電圧ＶＲＥＦを生成することができる。

【0030】

＜第７実施例＞
図８に第７実施例のレギュレータ回路を示す。ここでは、図４で示した第３実施例における基準電圧源６として、ｍ個（ｍは１以上の整数）のダイオード接続のＮＭＯＳトランジスタＭ２１〜Ｍ２ｍを直列接続して使用している。トランジスタＭ２１〜Ｍ２ｍの閾値電圧をＶｔｈとすると、

の基準電圧ＶＲＥＦを生成することができる。なお、ＮＭＯＳトランジスタに替えてＰＭＯＳトランジスタを用いたり、ＰＮＰトランジスタ、ＮＰＮトランジスタを用いても、同様に構成できることは言うまでもない。

【0031】

＜その他＞
なお、以上の説明では入力端子１に正の入力電圧ＶＩＮが入力する場合について説明したが、負の入力電圧が入力する場合は、各トランジスタをそれぞれ反対の導電型のトランジスタに置き換えればよい。また、請求項ではトランジスタの極性を第１導電型や第２導電型で表したが、第１導電型は、ＰＭＯＳトランジスタやＰＮＰトランジスタとＮＭＯＳトランジスタやＮＰＮトランジスタの一方が相当し、第２導電型は他方が相当する。さらに、請求項に記載のカレントミラー回路はカレントミラー回路７、８が相当する。

【符号の説明】

【0032】

１：入力端子、２：出力端子、３：接地端子、４，５：電流源、６：基準電圧源、７，８：カレントミラー回路、９：電流源
３１：入力端子、３２：出力端子、３３：接地端子、３４：電流源

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】