特許 6873745 出力バッファ及び半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6873745

(24)【登録日】2021年4月23日

(45)【発行日】2021年5月19日

(54)【発明の名称】出力バッファ及び半導体装置

(51)【国際特許分類】

   H03K 19/0175 20060101AFI20210510BHJP

   H03K 19/0185 20060101ALI20210510BHJP

【ＦＩ】

   H03K19/0175 230

   H03K19/0185

【請求項の数】5

【全頁数】12

(21)【出願番号】特願2017-36836(P2017-36836)

(22)【出願日】2017年2月28日

(65)【公開番号】特開2018-142894(P2018-142894A)

(43)【公開日】2018年9月13日

【審査請求日】2020年1月30日

(73)【特許権者】

【識別番号】308033711

【氏名又は名称】ラピスセミコンダクタ株式会社

(74)【代理人】

【識別番号】100079119

【弁理士】

【氏名又は名称】藤村 元彦

(74)【代理人】

【識別番号】100147728

【弁理士】

【氏名又は名称】高野 信司

(72)【発明者】

【氏名】竹村 崇

【審査官】 角張 亜希子

(56)【参考文献】

【文献】 特開平０２−００５６１３（ＪＰ，Ａ）

【文献】 特開２００３−２７３７２２（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

ＩＰＣ Ｈ０３Ｋ１９／００

１９／０１−１９／０８２

１９／０９４−１９／０９６

(57)【特許請求の範囲】

【請求項1】

イネーブル又はディスエイブルを表すイネーブル制御信号が前記イネーブルを表す場合には入力信号のレベルに対応した電位を出力ラインに印加する一方、前記イネーブル制御信号が前記ディスエイブルを表す場合には前記出力ラインをハイインピーダンス状態に設定する出力バッファであって、
前記入力信号を受ける入力信号ノード及び出力駆動ノード間を電気的に接続する第１のスイッチ素子と、前記出力ラインの電位が所定値以下である場合には前記入力信号ノード及び前記出力駆動ノード間を電気的に接続する一方、前記出力ラインの電位が前記所定値よりも高い場合には接続を遮断する第２のスイッチ素子と、を含む第１のトレラント回路と、
電源電位に基づき前記出力駆動ノードの電位に対応したレベルを有する出力信号を生成して前記出力ラインに供給する出力素子と、
内蔵プルアップの実行又は停止を表す内蔵プルアップ制御信号を受け、前記内蔵プルアップ制御信号が前記実行を表す場合には前記電源電位で前記出力ラインをプルアップする一方、前記内蔵プルアップ制御信号が前記停止を表す場合には前記出力ラインの前記電源電位への接続を遮断する内蔵プルアップ回路と、
前記内蔵プルアップ制御信号が前記実行を表す場合に前記電源電位を前記出力駆動ノードに印加する第１の電位補償回路と、を含むことを特徴とする出力バッファ。

【請求項2】

前記内蔵プルアップ回路は、
前記内蔵プルアップ制御信号を受ける第１のノード及び内蔵プルアップ駆動ノード間を電気的に接続する第３のスイッチ素子と、前記出力ラインの電位が前記所定値以下である場合には前記第１のノード及び前記内蔵プルアップ駆動ノード間を電気的に接続する一方、前記出力ラインの電位が前記所定値よりも高い場合には接続を遮断する第４のスイッチ素子と、を含む第２のトレラント回路と、
前記内蔵プルアップ駆動ノードの電位が前記所定値より大きい場合にはオフ状態となる一方、前記内蔵プルアップ駆動ノードの電位が前記所定値以下となる場合にオン状態となって前記電源電位を前記出力ラインに印加するプルアップスイッチと、
前記出力駆動ノードの電位が前記所定値以下となる場合に前記電源電位を前記内蔵プルアップ駆動ノードに印加する第２の電位補償回路と、を含むことを特徴とする請求項１記載の出力バッファ。

【請求項3】

前記第１の電位補償回路は、ソースに前記電源電位が供給されており、ドレインが前記出力駆動ノードに接続されており、ゲートが前記内蔵プルアップ駆動ノードに接続されている第１のＭＯＳトランジスタを含み、
前記第２の電位補償回路は、ソースに前記電源電位が供給されており、ドレインが前記内蔵プルアップ駆動ノードに接続されており、ゲートが前記出力駆動ノードに接続されている第２のＭＯＳトランジスタを含むことを特徴とする請求項２に記載の出力バッファ。

【請求項4】

前記プルアップスイッチのオン抵抗が前記出力素子のオン抵抗よりも高いことを特徴とする請求項３に記載の出力バッファ。

【請求項5】

イネーブル又はディスエイブルを表すイネーブル制御信号が前記イネーブルを表す場合には入力信号のレベルに対応した電位を出力ラインに印加する一方、前記イネーブル制御信号が前記ディスエイブルを表す場合には前記出力ラインをハイインピーダンス状態に設定する出力バッファが形成されている半導体装置であって、
前記出力バッファは、
前記入力信号を受ける入力信号ノード及び出力駆動ノード間を電気的に接続する第１のスイッチ素子と、前記出力ラインの電位が所定値以下である場合には前記入力信号ノード及び前記出力駆動ノード間を電気的に接続する一方、前記出力ラインの電位が前記所定値よりも高い場合には接続を遮断する第２のスイッチ素子と、を含む第１のトレラント回路と、
電源電位に基づき前記出力駆動ノードの電位に対応したレベルを有する出力信号を生成して前記出力ラインに供給する出力素子と、
内蔵プルアップの実行又は停止を表す内蔵プルアップ制御信号を受け、前記内蔵プルアップ制御信号が前記実行を表す場合には前記電源電位で前記出力ラインをプルアップする一方、前記内蔵プルアップ制御信号が前記停止を表す場合には前記出力ラインの前記電源電位への接続を遮断する内蔵プルアップ回路と、
前記内蔵プルアップ制御信号が前記実行を表す場合に前記電源電位を前記出力駆動ノードに印加する第１の電位補償回路と、を含むことを特徴とする半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置に含まれる出力バッファ及び半導体装置に関する。

【背景技術】

【0002】

半導体装置に形成されている出力バッファとして、出力信号の状態をハイインピーダンス状態に設定することが可能なスリーステートバッファが知られている。ここで、当該半導体装置を外部配線を介して他の機器と接続するにあたり、スリーステートバッファの出力端子に接続されている外部配線を、抵抗を介してプルアップする場合がある。この際、プルアップ電圧がスリーステートバッファに供給される電源電位よりも高いと、トランジスタの耐圧以上の電圧が印加されることによって素子破壊が生じる場合や、スリーステートバッファの出力端子を介してその内部に電流が逆流することによりプルアップ電圧まで電圧をプルアップできなくなる場合があり無効な電力消費を招く虞がある。

【0003】

そこで、スリーステートバッファの出力端子から内部に流れ込む電流に対して、素子破壊及び無効な電力消費を防止することが可能なトレラント回路を備えた出力バッファ回路が提案されている（例えば、特許文献１参照）。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２００３−２７３７２２号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

ところで、電源電位及び接地電位に基づく信号出力とプルアップ抵抗を有する出力バッファがプルアップを行う場合に、電源電位に基づく電位を出力するＰＭＯＳトランジスタを完全に遮断することができず、正常な抵抗値を得ることが出来ない場合があった。

【0006】

そこで、本発明は、出力端子に接続される外部配線の電位に拘わらず、外部からの電流の流入による電力消費を抑制することが可能な出力バッファ及び半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0007】

本発明に係る出力バッファは、イネーブル又はディスエイブルを表すイネーブル制御信号が前記イネーブルを表す場合には入力信号のレベルに対応した電位を出力ラインに印加する一方、前記イネーブル制御信号が前記ディスエイブルを表す場合には前記出力ラインをハイインピーダンス状態に設定する出力バッファであって、前記入力信号を受ける入力信号ノード及び出力駆動ノード間を電気的に接続する第１のスイッチ素子と、前記出力ラインの電位が所定値以下である場合には前記入力信号ノード及び前記出力駆動ノード間を電気的に接続する一方、前記出力ラインの電位が前記所定値よりも高い場合には接続を遮断する第２のスイッチ素子と、を含む第１のトレラント回路と、電源電位に基づき前記出力駆動ノードの電位に対応したレベルを有する出力信号を生成して前記出力ラインに供給する出力素子と、内蔵プルアップの実行又は停止を表す内蔵プルアップ制御信号を受け、前記内蔵プルアップ制御信号が前記実行を表す場合には前記電源電位で前記出力ラインをプルアップする一方、前記内蔵プルアップ制御信号が前記停止を表す場合には前記プルアップを停止する内蔵プルアップ回路と、前記内蔵プルアップ制御信号が前記実行を表す場合に前記電源電位を前記出力駆動ノードに印加する第１の電位補償回路と、を含む。

【0008】

また、本発明に係る半導体装置は、イネーブル又はディスエイブルを表すイネーブル制御信号が前記イネーブルを表す場合には入力信号のレベルに対応した電位を出力ラインに印加する一方、前記イネーブル制御信号が前記ディスエイブルを表す場合には前記出力ラインをハイインピーダンス状態に設定する出力バッファが形成されている半導体装置であって、前記出力バッファは、前記入力信号を受ける入力信号ノード及び出力駆動ノード間を電気的に接続する第１のスイッチ素子と、前記出力ラインの電位が所定値以下である場合には前記入力信号ノード及び前記出力駆動ノード間を電気的に接続する一方、前記出力ラインの電位が前記所定値よりも高い場合には接続を遮断する第２のスイッチ素子と、を含む第１のトレラント回路と、電源電位に基づき前記出力駆動ノードの電位に対応したレベルを有する出力信号を生成して前記出力ラインに供給する出力素子と、内蔵プルアップの実行又は停止を表す内蔵プルアップ制御信号を受け、前記内蔵プルアップ制御信号が前記実行を表す場合には前記電源電位で前記出力ラインをプルアップする一方、前記内蔵プルアップ制御信号が前記停止を表す場合には前記プルアップを停止する内蔵プルアップ回路と、前記内蔵プルアップ制御信号が前記実行を表す場合に前記電源電位を前記出力駆動ノードに印加する第１の電位補償回路と、を含む。

【発明の効果】

【0009】

本発明では、以下のようなトレラント回路を含む出力バッファに、自身の出力ラインを任意にプルアップすることができる内蔵プルアップ回路を設けたので、出力端子に接続される外部配線の電位に拘わらずに、外部からの電流の流入による電力消費を抑制するが可能となる。例えば、この出力バッファを双方向バッファの出力部として用いる場合には、当該内蔵プルアップ回路によって自身の出力ラインを電源電位にプルアップすれば、双方向バッファの入力部のインバータに流れる貫通電流を抑えることが可能となる。

【0010】

ここで、トレラント回路は、入力信号を受ける入力信号ノード及び出力駆動ノード間を電気的に接続する第１のスイッチ素子と、出力ラインの電位が所定値以下である場合には入力信号ノード及び出力駆動ノード間を電気的に接続する一方、出力ラインの電位が所定値よりも高い場合には接続を遮断する第２のスイッチ素子と、を含む。よって、このトレラント回路によれば、自身が用いる電源電位よりも高い電位が出力端子に印加された場合には、第１及び第２のスイッチ素子のうちの第２のスイッチ素子がオフ状態になるので、入力信号の供給元に逆流する電流量が減り、その電流に伴う電力消費量を抑えることが可能となる。しかしながら、内蔵プルアップ回路によって自身の出力ラインをプルアップ
すると、上記したように第２のスイッチ素子がオフ状態となり、第１のスイッチ素子だけでは出力駆動ノードの電位を電源電位に到らせることが困難となる。この際、当該出力駆動ノードの電位によってオフ状態に維持されていなければならない出力トランジスタがオン状態となり、微量な電流が出力ラインに送出される虞が生じる。すると、内蔵プルアップ時のインピーダンスが所望値に対して変動してしまうという不具合が生じる。

【0011】

そこで、本発明では、内蔵プルアップを実行する場合には電源電位を出力駆動ノードに印加することにより、かかる不具合を解消している。

【図面の簡単な説明】

【0012】

【図1】本発明に係る出力バッファ１００の一例を示す回路図である。

【図2】出力バッファ１００の状態を表す図である。

【図3】出力バッファ１００の出力端子をプルアップする場合の接続形態の一例を示す図である。

【発明を実施するための形態】

【実施例1】

【0013】

図１は、本発明に係る出力バッファ１００の一例を示す回路図である。スリーステートバッファとしての出力バッファ１００は、半導体ＩＣ（Integrated Circuit）チップに形成されている。出力バッファ１００は、当該半導体ＩＣチップに形成されている内部回路（図示せず）で生成された論理レベル０又は１を表す２値の信号を入力信号ＩＮとして受ける。また、出力バッファ１００は、イネーブル状態又はディスエイブル状態を表す２値のイネーブル制御信号ＥＢを受ける。更に、出力バッファ１００は、内蔵プルアップの実行又は停止を表す２値（論理レベル０又は１）の内蔵プルアップ制御信号ＰＯＮを受ける。出力バッファ１００は、当該内蔵プルアップ制御信号ＰＯＮが内蔵プルアップの実行を表す論理レベル０である場合には出力ラインＬＬをプルアップするという、内臓プルアップ機能を有する。

【0014】

図１に示すように、出力バッファ１００は、ｐチャネルＭＯＳ(Metal Oxide Semiconductor）型の出力トランジスタＰ１、ｎチャネルＭＯＳ型の出力トランジスタＮ１、インバータＩＶ、ナンドゲートＮＡ及びオアゲートＯＧを含む主回路と、トレラント回路ＴＯＬと、内蔵プルアップ回路ＰＬＰとを含む。

【0015】

インバータＩＶは、論理レベル０又は１を表すイネーブル制御信号ＥＢの論理レベルを反転させた反転イネーブル制御信号をノアゲートＮＲに供給する。ノアゲートＮＲは、この反転イネーブル制御信号が論理レベル１である場合には論理レベル０の負側出力駆動信号Ｇｎを出力トランジスタＮ１のゲートに供給する。一方、この反転イネーブル制御信号が論理レベル０である場合には、ノアゲートＮＲは、入力信号ＩＮの論理レベルを反転させた信号を負側出力駆動信号Ｇｎとして出力トランジスタＮ１のゲートに供給する。出力トランジスタＮ１のソースには接地電位ＧＮＤが印加されており、そのドレインは、トレラント回路ＴＯＬのｎチャネルＭＯＳ型のトランジスタＮ２を介して出力ラインＬＬに接続されている。

【0016】

ナンドゲートＮＡは、イネーブル制御信号ＥＢが論理レベル１である場合には、入力信号ＩＮの論理レベルを反転させた反転入力信号を入力信号ノードＬ１に供給する。一方、
イネーブル制御信号ＥＢが論理レベル０である場合には、ナンドゲートＮＡは、論理レベル１固定の反転入力信号を入力信号ノードＬ１を介してトレラント回路ＴＯＬに供給する。なお、トレラント回路ＴＯＬは、入力信号ノードＬ１で受けた反転入力信号を正側出力駆動信号Ｇｐとし、これを出力駆動ノードＰＧを介して出力トランジスタＰ１のゲートに供給する。

【0017】

上記した構成により、主回路（Ｐ１、Ｎ１、ＮＡ、ＩＶ、ＮＲ）は、図２に示すように、論理レベル１のイネーブル信号ＥＢを受けている間は、入力信号ＩＮの論理レベルに対応した電位を有する出力信号ＯＵＴを出力ラインＬＬを介して出力する。すなわち、論理レベル１の入力信号ＩＮを受けた場合には、トレラント回路ＴＯＬを介して論理レベル０の正側出力駆動信号Ｇｐが出力トランジスタＰ１のゲートに供給される。これにより、出力トランジスタＰ１は、オン状態となり、電源電位ＶＤＤを有する論理レベル１の出力信号ＯＵＴを出力ラインＬＬに送出する。一方、論理レベル０の入力信号ＩＮを受けた場合には、主回路のノアゲートＮＲが論理レベル１の負側出力駆動信号Ｇｎを、出力トランジスタＮ１のゲートに供給する。よって、出力トランジスタＮ１がオン状態となり、接地電位ＧＮＤを有する論理レベル０の出力信号ＯＵＴが出力ラインＬＬを介して出力される。

【0018】

尚、論理レベル０のイネーブル信号ＥＢを受けている間は、主回路（Ｐ１、Ｎ１、ＮＡ、ＩＶ、ＮＲ）は、図２に示すように出力ラインＬＬをハイインピーダンス状態に設定する。つまり、論理レベル０のイネーブル信号ＥＢに応じて正側出力駆動信号Ｇｐが論理レベル１、負側出力駆動信号Ｇｎが論理レベル０となるので、出力トランジスタＰ１及び出力トランジスタＮ１は共にオフ状態となる。これにより、出力ラインＬＬがハイインピーダンス状態に設定される。

【0019】

トレラント回路ＴＯＬは、ｐチャネルＭＯＳ型のトランジスタＰ２〜Ｐ４及びＰ９と、ｎチャネルＭＯＳ型のトランジスタＮ２及びＮ３と、を含む。トランジスタＮ２のゲートには電源電位ＶＤＤが印加されており、そのソースは、出力トランジスタＮ１のドレインに接続されている。

【0020】

トランジスタＰ２のゲートには電源電位ＶＤＤが印加されており、そのドレインは出力ラインＬＬに接続されている。トランジスタＰ２のソースは、出力駆動ノードＰＧに接続されている。

【0021】

トランジスタＰ３及びＮ３のソースは共に入力信号ノードＬ１に接続されており、それぞれのドレインは共に出力駆動ノードＰＧに接続されている。ただし、トランジスタＰ３のゲートは出力ラインＬＬに接続されており、トランジスタＮ３のゲートには電源電位ＶＤＤが印加されている。つまり、トランジスタＮ３はオン状態に固定されており、入力信号ノードＬ１と出力駆動ノードＰＧとを常に電気的に接続する。トランジスタＰ３は、出力ラインＬＬの電位が所定値よりも高い場合にはオフ状態となる一方、出力ラインＬＬの電位が所定値以下である場合にはオン状態となって入力信号ノードＬ１及び出力駆動ノードＰＧ間を電気的に接続する。トランジスタＮ３及びＰ３は、入力信号ノードＬ１で受けた反転入力信号を正側出力駆動信号Ｇｐとして、出力駆動ノードＰＧを介して出力トランジスタＰ１のゲートに供給するＣＭＯＳ（complementary metal oxide semiconductor）スイッチとして機能する。

【0022】

トランジスタＰ４のゲートは出力ラインＬＬに接続されており、そのドレインには電源電位ＶＤＤが印加されている。トランジスタＰ９のドレインは出力駆動ノードＰＧに接続されており、そのソースには電源電位ＶＤＤが印加されている。トランジスタＰ９のゲートは、内蔵プルアップ回路ＰＬＰの内蔵プルアップ駆動ノードＰＵＧに接続されている。

【0023】

内蔵プルアップ回路ＰＬＰは、ｐチャネルＭＯＳ型のトランジスタＰ５〜Ｐ８、及びｎチャネルＭＯＳ型のトランジスタＮ４を含む。

【0024】

トランジスタＮ４及びＰ７のソースは共に、内蔵プルアップ制御信号ＰＯＮの供給を受けるノードＬ２に接続されており、それぞれのドレインは共に内蔵プルアップ駆動ノードＰＵＧに接続されている。ただし、トランジスタＰ７のゲートは出力ラインＬＬに接続されており、トランジスタＮ４のゲートには電源電位ＶＤＤが印加されている。つまり、トランジスタＮ４はオン状態に固定されており、ノードＬ２と内蔵プルアップ駆動ノードＰＵＧとを常に電気的に接続する。トランジスタＰ７は、出力ラインＬＬの電位が所定値よりも高い場合にはオフ状態となる一方、出力ラインＬＬの電位が所定値以下である場合にはオン状態となってノードＬ２及び内蔵プルアップ駆動ノードＰＵＧ間を電気的に接続する。トランジスタＮ４及びＰ７は、内蔵プルアップ制御信号ＰＯＮを、内蔵プルアップ駆動ノードＰＵＧを介してトランジスタＰ５のゲートに供給するＣＭＯＳスイッチとして機能する。

【0025】

プルアップスイッチとしてのトランジスタＰ５のソースには電源電位ＶＤＤが印加されており、ドレインは出力ラインＬＬに接続されている。トランジスタＰ５は、内蔵プルアップ制御信号ＰＯＮが内蔵プルアップの実行を表す論理レベル０である場合にオン状態となり、電源電位ＶＤＤを出力ラインＬＬに印加する。つまり、トランジスタＰ５は出力ラインＬＬを電源電位ＶＤＤにプルアップするのである。一方、内蔵プルアップ制御信号ＰＯＮが内蔵プルアップの停止を表す論理レベル１である場合には、トランジスタＰ５はオフ状態となり、電源電位ＶＤＤの出力ラインＬＬへの供給を停止する。つまり、トランジスタＰ５は出力ラインＬＬへの電源電位ＶＤＤの接続を遮断するのである。尚、トランジスタＰ５のオン抵抗は、上記した出力トランジスタＰ１のオン抵抗よりも高抵抗である。

【0026】

トランジスタＰ６のゲートには電源電位ＶＤＤが印加されており、そのドレインは出力ラインＬＬに接続されている。トランジスタＰ６のソースは、内蔵プルアップ駆動ノードＰＵＧに接続されている。

【0027】

トランジスタＰ８のドレインは内蔵プルアップ駆動ノードＰＵＧに接続されており、そのソースには電源電位ＶＤＤが印加されている。トランジスタＰ８のゲートは、トレラント回路ＴＯＬの出力駆動ノードＰＧに接続されている。

【0028】

尚、図１に示すように、トレラント回路ＴＯＬ及び内蔵プルアップ回路ＰＬＰに含まれるｐチャネルＭＯＳ型のトランジスタＰ２〜Ｐ９各々のバックゲートは、ｐチャネルＭＯＳ型の出力トランジスタＰ１のバックゲートに接続されている。

【0029】

以下に、トレラント回路ＴＯＬの動作について、図３に示すように、出力バッファ１００の出力端が抵抗Ｒを介して、電源電位ＶＤＤよりも高電位であるプルアップ電位ＶＰにプルアップされている場合を例にとって説明する。

【0030】

このような出力バッファ１００の外部でのプルアップにより、プルアップ電位ＶＰが、出力ラインＬＬを介して出力トランジスタＰ１、トランジスタＰ２及びトランジスタＮ２各々のドレインと、トランジスタＰ３及びＰ４各々のゲートとに印加される。

【0031】

ここで、出力トランジスタＮ１は、接地電位ＧＮＤが供給される接地ライン及び出力ラインＬＬ間において、トランジスタＮ２とカスコード接続されている。これにより、プルアップ電位ＶＰは、トランジスタＮ２及び出力トランジスタＮ１によって分圧される。つまり、トランジスタＮ２は自身のドレインにプルアップ電位ＶＰが印加されるものの、自身のゲートには電源電位ＶＤＤが印加されているので、トランジスタＮ２のソースの電位は、電源電位ＶＤＤから自身の閾値電圧Ｖｔｈを差し引いた電位となる。よって、この電位が出力トランジスタＮ１のドレインに印加されることになる。これにより、トランジスタＮ２及び出力トランジスタＮ１各々のソース・ドレイン間電圧は、プルアップ電位ＶＰ及び接地電位ＧＮＤ間電圧に比べて低くなる。従って、出力バッファ１００の出力端が電源電位ＶＤＤよりも高いプルアップ電位ＶＰにプルアップされていても、トランジスタＮ２及び出力トランジスタＮ１の素子破壊が防止される。

【0032】

また、トランジスタＰ４は、プルアップ電位ＶＰが出力ラインＬＬに印加されていない場合にはオン状態となり、電源電位ＶＤＤを全てのｐチャネル型のＭＯＳトランジスタ（Ｐ１〜Ｐ９）に供給している。しかしながら、プルアップ電位ＶＰが出力ラインＬＬに印加されると、トランジスタＰ４はオフ状態となり、プルアップ電位ＶＰに基づく電流が、出力トランジスタＰ１及びトランジスタＰ２のドレインを介して夫々のバックゲートに流入する。その結果、ｐチャネルＭＯＳ型の各トランジスタ（Ｐ１〜Ｐ４、Ｐ９）の基板電位（ｎウェル電位）がプルアップ電位ＶＰに設定される。よって、トランジスタＰ３及びＰ４のゲートに電源電位ＶＤＤよりも高いプルアップ電位ＶＰが印加されても、この際、夫々のバックゲートもプルアップ電位ＶＰに設定されるので、これらトランジスタＰ３及びＰ４の動作の信頼性を確保することが可能となる。

【0033】

また、プルアップ電位ＶＰが出力ラインＬＬを介してトランジスタＰ２のドレインに供給されると、当該トランジスタＰ２がオン状態となり、出力ラインＬＬ及び出力駆動ノードＰＧ間が電気的に接続される。これにより、出力駆動ノードＰＧは、出力ラインＬＬ及びトランジスタＰ２を介してプルアップ電位ＶＰに設定される。よって、出力トランジスタＰ１のゲート及びバックゲートは共にプルアップ電位ＶＰに設定されるので、出力トランジスタＰ１は確実にオフ状態となる。従って、出力トランジスタＰ１のドレインに、自身のソースに印加されている電源電位ＶＤＤよりも高電位のプルアップ電位ＶＰが印加されても、出力ラインＬＬから出力トランジスタＰ１を経由した電源電位ＶＤＤへの電流の流入が抑制される。

【0034】

従って、トレラント回路ＴＯＬによれば、出力端子側から出力バッファ１００の出力トランジスタＰ１及びナンドゲートＮＡに流入する電流が抑制され、且つ出力トランジスタＮ１の素子破壊が防止される。

【0035】

次に、図１に示す内蔵プルアップ回路ＰＬＰの動作について説明する。

【0036】

内蔵プルアップ回路ＰＬＰのトランジスタＰ５は、ＣＭＯＳスイッチ（Ｐ７、Ｎ４）を介して、論理レベル０の内蔵プルアップ制御信号ＰＯＮが供給された場合にオン状態となり、出力ラインＬＬを電源電位ＶＤＤにプルアップする。一方、当該ＣＭＯＳスイッチ（Ｐ７、Ｎ４）を介して論理レベル１の内蔵プルアップ制御信号ＰＯＮが供給された場合には、トランジスタＰ５はオフ状態となり、出力ラインＬＬの電源電位ＶＤＤへの接続を遮断する。

【0037】

すなわち、出力バッファ１００内に内蔵プルアップ回路ＰＬＰを設けることにより、
出力バッファ１００の出力ラインＬＬを、内蔵プルアップ制御信号ＰＯＮに応じて適宜、電源電位ＶＤＤにプルアップ（以下、内蔵プルアップとも称する）することが可能となる。

【0038】

よって、出力バッファ１００を例えば双方向バッファの出力部として用いる場合には、自身の出力ラインＬＬを適宜、内部で電源電位ＶＤＤにプルアップすることにより、双方向バッファの入力部のインバータに流れる貫通電流を抑えることが可能となる。

【0039】

尚、内蔵プルアップ回路ＰＬＰにも、出力バッファ１００の外部でプルアップされたプルアップ電位に伴いトランジスタＰ５及び内蔵プルアップ制御信号ＰＯＮの供給元（図示せぬ）に流入してしまう電流を抑制する為に、トランジスタＰ２と同様な動作を為すトランジスタＰ６及びＣＭＯＳスイッチ（Ｎ４、Ｐ７）が設けられている。

【0040】

すなわち、電源電位ＶＤＤよりも高いプルアップ電位が出力ラインＬＬを介してトランジスタＰ６のドレインに供給されると、当該トランジスタＰ６がオン状態となり、出力ラインＬＬ及び内蔵プルアップ駆動ノードＰＵＧ間が電気的に接続される。これにより、内蔵プルアップ駆動ノードＰＵＧは、出力ラインＬＬ及びトランジスタＰ６を介してプルアップ電位に設定される。よって、内蔵プルアップ用のトランジスタＰ５のゲート及びバックゲートは共にプルアップ電位に設定されるので、トランジスタＰ５はオフ状態となる。従って、当該トランジスタＰ５のドレインに、自身のソースに印加されている電源電位ＶＤＤよりも高いプルアップ電位が印加されても、出力ラインＬＬからトランジスタＰ５を経由した電源電位ＶＤＤへの電流の流入が抑制される。

【0041】

また、上述したように内蔵プルアップ駆動ノードＰＵＧはプルアップ電位に設定されるが、出力ラインＬＬもプルアップ電位に設定されていることからトランジスタＰ７はオフ状態になっている。よって、内蔵プルアップ駆動ノードＰＵＧの電位はトランジスタＰ７及びＮ４のうちのＮ４だけを介して、内蔵プルアップ制御信号ＰＯＮの供給元の出力端に印加される。この際、トランジスタＮ４のドレインにはプルアップ電位が印加されるものの、当該トランジスタＮ４のソースの電位は、電源電位ＶＤＤから自身の閾値電圧Ｖｔｈを差し引いた電位となる。よって、トランジスタＮ４のソースの電位（ＶＤＤ−Ｖｔｈ）が内蔵プルアップ制御信号ＰＯＮの供給元の出力端に印加されることになる。つまり、内蔵プルアップ駆動ノードＰＵＧはトランジスタＰ６を介してプルアップ電位に設定されているものの、この際、内蔵プルアップ制御信号ＰＯＮの供給元の出力端は、プルアップ電位よりも低い電位（ＶＤＤ−Ｖｔｈ）に設定される。これにより、内蔵プルアップ制御信号ＰＯＮの供給元の内部への電流の流入が抑制される。

【0042】

ところで、図１に示す構成によると、出力ラインＬＬが電源電位ＶＤＤに設定されていると、トランジスＰ３及びＰ７が共にオフ状態になる。

【0043】

よって、内蔵プルアップ回路ＰＬＰでは、ＣＭＯＳスイッチ（Ｎ４、Ｐ７）のうちの片側のトランジスタＮ４だけで、内蔵プルアップ制御信号ＰＯＮを内蔵プルアップ駆動ノードＰＵＧを介してトランジスタＰ５のゲートに供給することになる。従って、内蔵プルアップの停止を表す論理レベル１の内蔵プルアップ制御信号ＰＯＮを内蔵プルアップ回路ＰＬＰが受けても、内蔵プルアップ駆動ノードＰＵＧの電位を論理レベル１に対応した電位に到らせることが出来ない場合がある。よって、トランジスタＰ５を完全にオフ状態に維持することができなくなり、トランジスタＰ５から出力ラインＬＬに電流が送出される虞が生じる。

【0044】

同様に、出力ラインＬＬが電源電位ＶＤＤに設定されていると、トレラント回路ＴＯＬでは、ＣＭＯＳスイッチ（Ｎ３、Ｐ３）のうちの片側のトランジスタＮ３だけで、正側出力駆動信号Ｇｐを出力駆動ノードＰＧを介して出力トランジスタＰ１のゲートに供給することになる。従って、出力をハイインピーダンスに設定することを表すイネーブル信号ＥＢを受けても、出力駆動ノードＰＧの電位を論理レベル１に対応した電位に到らせることが出来ない場合がある。よって、出力トランジスタＰ１をオフ状態に維持することができなくなり、当該出力トランジスタＰ１から出力ラインＬＬに電流が送出される虞が生じる。

【0045】

例えば、出力バッファ１００の外部でプルアップは行わず、内蔵プルアップ回路ＰＬＰによって出力ラインＬＬをプルアップする場合には、論理レベル０のイネーブル信号ＥＢ及び論理レベル０の内蔵プルアップ制御信号ＰＯＮを出力バッファ１００に供給することになる。これにより、トレラント回路ＴＯＬのトランジスＰ３及び内蔵プルアップ回路ＰＬＰのＰ７が共にオフ状態となる。また、内蔵プルアップ回路ＰＬＰのトランジスタＰ５がオン状態となり、電源ラインＬＬが電源電位ＶＤＤにプルアップされる。よって、トランジスタＰ３がオフ状態となり、トレラント回路ＴＯＬのＣＭＯＳスイッチ（Ｐ３、Ｎ３）の駆動能力がその分だけ低下する。従って、出力駆動ノードＰＧの電位を、出力トランジスタＰ１を確実にオフ状態に設定し得る電位（ＶＤＤ）まで増加することができなくなる虞が生じる。出力駆動ノードＰＧを電源電位ＶＤＤに維持できないと、出力トランジスタＰ１から出力ラインＬＬに電流が送出されてしまい、内蔵プルアップ状態にある際の出力バッファ１００のインピーダンスが所望のインピーダンスとは異なるものになってしまう。

【0046】

そこで、かかる不具合を解消する為に出力バッファ１００には、電位補償回路として、出力駆動ノードＰＧをプルアップするトランジスタＰ９、及び内蔵プルアップ駆動ノードＰＵＧをプルアップするトランジスタＰ８が設けられている。トランジスタＰ８は、出力駆動ノードＰＧが論理レベル１に対応した高電位の状態にある間はオフ状態となる一方、出力駆動ノードＰＧが論理レベル０に対応した低電位の状態にある間はオン状態となって内蔵プルアップ駆動ノードＰＵＧに電源電位ＶＤＤを印加する。トランジスタＰ９は、内蔵プルアップ駆動ノードＰＵＧが論理レベル１に対応した高電位の状態にある間はオフ状態となる一方、内蔵プルアップ駆動ノードＰＵＧが論理レベル０に対応した低電位の状態にある間はオン状態となり、出力駆動ノードＰＧに電源電位ＶＤＤを印加する。

【0047】

ここで、内蔵プルアップの状態にする為に、論理レベル０の内蔵プルアップ制御信号ＰＯＮを出力バッファ１００に供給すると、トランジスタＰ５が電源電位ＶＤＤで出力ラインＬＬを内蔵プルアップする。更に、当該論理レベル０の内蔵プルアップ制御信号ＰＯＮに応じてトランジスタＰ９がオン状態となり、電源電位ＶＤＤで出力駆動ノードＰＧがプルアップされる。これにより、ＣＭＯＳスイッチ（Ｎ３、Ｐ３）の駆動能力の低下に拘わらず、出力駆動ノードＰＧが電源電位ＶＤＤに設定されるので、出力トランジスタＰ１を確実にオフ状態に維持しておくことが可能となる。

【0048】

よって、出力バッファ１００が内蔵プルアップの状態に設定されたが故にＣＭＯＳスイッチ（Ｎ３、Ｐ３）の駆動能力が低下しても、内蔵プルアップ状態にある際の出力バッファ１００のインピーダンスを所望のインピーダンスにすることが可能となる。

【0049】

更に、図１に構成では、出力トランジスタＰ１がオン状態となって論理レベル１に対応した出力信号ＯＵＴを出力している間、つまり出力駆動ノードＰＧが論理レベル０に対応した低電位の状態にある間は、電位補償回路としてのトランジスタＰ８がオン状態となって内蔵プルアップ駆動ノードＰＵＧが電源電位ＶＤＤにプルアップされる。これにより、ＣＭＯＳスイッチ（Ｎ４、Ｐ７）の駆動能力の低下に拘わらず、出力トランジスタＰ１がオン状態になっている間は、内蔵プルアップ駆動ノードＰＵＧが電源電位ＶＤＤに設定されるので、内蔵プルアップ用のトランジスタＰ５を確実にオフ状態に維持しておくことができる。よって、トランジスタＰ５に流れる無効な電流の消費を抑えることが可能となる。

【0050】

尚、上記実施例では、図１に示すようなトレラント回路ＴＯＬ及び内蔵プルアップ回路ＰＬＰを含む出力バッファ１００としてその構成を説明したが、この出力バッファ１００を双方向バッファの出力部として用いるようにしても良い。この際、入力部のインバータの前段に図１に示すようなトレラント回路ＴＯＬを設けるようにしても良い。

【0051】

また、トレラント回路として、トランジスタＰ２〜Ｐ４、Ｐ６、Ｐ７、Ｎ３及びＮ４を含むものを採用しているが、ＣＭＯＳスイッチを構成するトランジスタＰ３、Ｎ３だけであっても良い。

【0052】

要するに、イネーブル制御信号（ＥＢ）がイネーブルを表す場合には入力信号（ＩＮ）のレベルに対応した電位を出力ライン（ＬＬ）に印加する一方、イネーブル制御信号がディスエイブルを表す場合には出力ラインをハイインピーダンス状態に設定する出力バッファ１００として、以下のトレラント回路、出力素子、内蔵プルアップ回路及び電位補償回路を備えたものであれば良いのである。トレラント回路（ＴＯＬ）は、入力信号を受ける入力信号ノード（Ｌ１）及び出力駆動ノード（ＰＧ）間を電気的に接続する第１のスイッチ素子（Ｎ３）と、出力ラインの電位が所定値以下である場合には入力信号ノード及び出力駆動ノード間を電気的に接続する一方、出力ラインの電位が所定値よりも高い場合には接続を遮断する第２のスイッチ素子（Ｐ３）と、を含む。出力素子（Ｐ１）は、電源電位（ＶＤＤ）に基づき出力駆動ノードの電位に対応したレベルを有する出力信号（ＯＵＴ）を生成して出力ラインに供給する。内蔵プルアップ回路（ＰＬＰ）は、内蔵プルアップの実行又は停止を表す内蔵プルアップ制御信号（ＰＯＮ）を受け、内蔵プルアップ制御信号が実行を表す場合（例えば論理レベル０）には電源電位で出力ラインをプルアップする一方、内蔵プルアップ制御信号が停止を表す場合（例えば論理レベル１）には出力ラインの電源電位への接続を遮断する。電位補償回路は、内蔵プルアップ制御信号が実行を表す場合に電源電位を出力駆動ノードに印加する。

【符号の説明】

【0053】

１００ 出力バッファ
ＮＡ ナンドゲート
Ｐ１、Ｎ１ 出力トランジスタ
Ｐ２〜Ｐ９、Ｎ１〜Ｎ３ トランジスタ

【図1】

【図2】

【図3】