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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6877522
(24)【登録日】2021年4月30日
(45)【発行日】2021年5月26日
(54)【発明の名称】半導体素子の製造方法及びプラズマ処理装置
(51)【国際特許分類】
H01L 21/3065 20060101AFI20210517BHJP
H01L 21/336 20060101ALI20210517BHJP
H01L 29/78 20060101ALI20210517BHJP
H01L 21/8238 20060101ALI20210517BHJP
H01L 27/092 20060101ALI20210517BHJP
【ＦＩ】
H01L21/302 105A
H01L21/302 101D
H01L29/78 301X
H01L29/78 301B
H01L27/092 C
【請求項の数】19
【全頁数】31
(21)【出願番号】特願2019-229014(P2019-229014)
(22)【出願日】2019年12月19日
(65)【公開番号】特開2020-170835(P2020-170835A)
(43)【公開日】2020年10月15日
【審査請求日】2019年12月20日
(31)【優先権主張番号】16/371,502
(32)【優先日】2019年4月1日
(33)【優先権主張国】US
(73)【特許権者】
【識別番号】501387839
【氏名又は名称】株式会社日立ハイテク
(74)【代理人】
【識別番号】110000350
【氏名又は名称】ポレール特許業務法人
(72)【発明者】
【氏名】三浦 真
(72)【発明者】
【氏名】石井 洋平
(72)【発明者】
【氏名】酒井 哲
(72)【発明者】
【氏名】前田 賢治
【審査官】
鈴木 智之
(56)【参考文献】
【文献】
特開２０１３−２２５６０４（ＪＰ，Ａ）
【文献】
特開２０１５−０７６４５９（ＪＰ，Ａ）
【文献】
特開平１０−２５６１５８（ＪＰ，Ａ）
【文献】
特開２００４−１０３５７８（ＪＰ，Ａ）
【文献】
特開２０１４−０１１２４５（ＪＰ，Ａ）
【文献】
特開２０１７−１０３２９８（ＪＰ，Ａ）
【文献】
特開平０５−０１３３４７（ＪＰ，Ａ）
【文献】
特開２０１３−２５１４７１（ＪＰ，Ａ）
【文献】
特開２０１４−１７９６０４（ＪＰ，Ａ）
【文献】
特開２０１６−０７６６６８（ＪＰ，Ａ）
【文献】
特開２０１８−１７０３８０（ＪＰ，Ａ）
【文献】
特開２０１８−１７０４０７（ＪＰ，Ａ）
【文献】
特表２０１９−５０７５０５（ＪＰ，Ａ）
(58)【調査した分野】（Int.Cl.，ＤＢ名）
Ｈ０１Ｌ ２１／３０６５
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２１／８２３８
Ｈ０１Ｌ ２７／０９２
Ｈ０１Ｌ ２９／７８
(57)【特許請求の範囲】
【請求項1】
少なくともシリコン層と前記シリコン層上に形成されたシリコンゲルマニウム層とを有する半導体基板に第１の条件のプラズマ処理を施すことにより、フィン型ＦＥＴのフィン構造を形成して前記シリコンゲルマニウム層を露出させる第１の工程と、
前記半導体基板に第２の条件のプラズマ処理を施すことにより、露出した前記シリコンゲルマニウム層の表面にシリコンを偏析させる第２の工程とを有し、
前記第１の条件は、前記シリコンゲルマニウム層および前記シリコン層を異方性エッチングする条件であり、
前記第２の条件は、水素プラズマ処理を施す条件であり、
前記第１の工程および前記第２の工程は、同一のプラズマ処理装置の処理室内にて連続して行われることを特徴とする半導体素子の製造方法。
前記半導体基板に第２の条件のプラズマ処理を施すことにより、露出した前記シリコンゲルマニウム層の表面にシリコンを偏析させる第２の工程とを有し、
前記第１の条件は、前記シリコンゲルマニウム層および前記シリコン層を異方性エッチングする条件であり、
前記第２の条件は、水素プラズマ処理を施す条件であり、
前記第１の工程および前記第２の工程は、同一のプラズマ処理装置の処理室内にて連続して行われることを特徴とする半導体素子の製造方法。
【請求項2】
請求項１に記載の半導体素子の製造方法において、
前記第２の工程は、前記フィン構造を形成するためのマスクとして使用したハードマスクを前記フィン構造上に残したまま、前記半導体基板に前記水素プラズマ処理を施すことを特徴とする半導体素子の製造方法。
前記第２の工程は、前記フィン構造を形成するためのマスクとして使用したハードマスクを前記フィン構造上に残したまま、前記半導体基板に前記水素プラズマ処理を施すことを特徴とする半導体素子の製造方法。
【請求項3】
少なくともシリコン層と前記シリコン層上に形成されたシリコンゲルマニウム層とを有する半導体基板に第１の条件のプラズマ処理を施すことにより、フィン型ＦＥＴのフィン構造を覆うように堆積された第１の絶縁膜をエッチバックして素子分離領域を形成するとともに、前記シリコンゲルマニウム層を露出させる第１の工程と、
前記半導体基板に第２の条件のプラズマ処理を施すことにより、露出した前記シリコンゲルマニウム層の表面にシリコンを偏析させる第２の工程とを有し、
前記第１の条件は、前記シリコンゲルマニウム層および前記シリコン層に対して選択的に前記第１の絶縁膜をエッチングする条件であり、
前記第２の条件は、水素プラズマ処理を施す条件であり、
前記第１の工程および前記第２の工程は、同一のプラズマ処理装置の処理室内にて連続して行われることを特徴とする半導体素子の製造方法。
前記半導体基板に第２の条件のプラズマ処理を施すことにより、露出した前記シリコンゲルマニウム層の表面にシリコンを偏析させる第２の工程とを有し、
前記第１の条件は、前記シリコンゲルマニウム層および前記シリコン層に対して選択的に前記第１の絶縁膜をエッチングする条件であり、
前記第２の条件は、水素プラズマ処理を施す条件であり、
前記第１の工程および前記第２の工程は、同一のプラズマ処理装置の処理室内にて連続して行われることを特徴とする半導体素子の製造方法。
【請求項4】
少なくともシリコン層と前記シリコン層上に形成されたシリコンゲルマニウム層とを有する半導体基板に第１の条件のプラズマ処理を施すことにより、フィン型ＦＥＴのフィン構造上に形成された第２の絶縁膜および前記第２の絶縁膜上に形成された非晶質シリコン層または多結晶シリコン層をエッチングして前記シリコンゲルマニウム層を露出させる第１の工程と、
前記半導体基板に第２の条件のプラズマ処理を施すことにより、露出した前記シリコンゲルマニウム層の表面にシリコンを偏析させる第２の工程とを有し、
前記第１の条件は、前記シリコンゲルマニウム層および前記シリコン層に対して選択的に前記第２の絶縁膜および前記非晶質シリコン層または前記多結晶シリコン層をエッチングする条件であり、
前記第２の条件は、水素プラズマ処理を施す条件であり、
前記第１の工程および前記第２の工程は、同一のプラズマ処理装置の処理室内にて連続して行われることを特徴とする半導体素子の製造方法。
前記半導体基板に第２の条件のプラズマ処理を施すことにより、露出した前記シリコンゲルマニウム層の表面にシリコンを偏析させる第２の工程とを有し、
前記第１の条件は、前記シリコンゲルマニウム層および前記シリコン層に対して選択的に前記第２の絶縁膜および前記非晶質シリコン層または前記多結晶シリコン層をエッチングする条件であり、
前記第２の条件は、水素プラズマ処理を施す条件であり、
前記第１の工程および前記第２の工程は、同一のプラズマ処理装置の処理室内にて連続して行われることを特徴とする半導体素子の製造方法。
【請求項5】
請求項４に記載の半導体素子の製造方法において、
前記第２の絶縁膜は、ダミーゲート絶縁膜であり、
前記非晶質シリコン層または前記多結晶シリコン層は、ダミーゲート層であることを特徴とする半導体素子の製造方法。
前記第２の絶縁膜は、ダミーゲート絶縁膜であり、
前記非晶質シリコン層または前記多結晶シリコン層は、ダミーゲート層であることを特徴とする半導体素子の製造方法。
【請求項6】
少なくともシリコン層と前記シリコン層上に形成されたシリコンゲルマニウム層とを有する半導体基板に第１の条件のプラズマ処理を施すことにより前記シリコンゲルマニウム層を露出させる第１の工程と、
前記半導体基板に第２の条件のプラズマ処理を施すことにより、露出した前記シリコンゲルマニウム層の表面にシリコンを偏析させる第２の工程とを有し、
前記第１の条件は、前記シリコンゲルマニウム層または前記シリコンゲルマニウム層に隣接する層をエッチングする条件であり、
前記第２の条件は、水素プラズマ処理を施す条件であり、フィン型ＦＥＴの製造工程において複数回行われ、
前記第１の工程および前記第２の工程は、同一のプラズマ処理装置の処理室内にて連続して行われることを特徴とする半導体素子の製造方法。
前記半導体基板に第２の条件のプラズマ処理を施すことにより、露出した前記シリコンゲルマニウム層の表面にシリコンを偏析させる第２の工程とを有し、
前記第１の条件は、前記シリコンゲルマニウム層または前記シリコンゲルマニウム層に隣接する層をエッチングする条件であり、
前記第２の条件は、水素プラズマ処理を施す条件であり、フィン型ＦＥＴの製造工程において複数回行われ、
前記第１の工程および前記第２の工程は、同一のプラズマ処理装置の処理室内にて連続して行われることを特徴とする半導体素子の製造方法。
【請求項7】
少なくともシリコン層と前記シリコン層上に形成されたシリコンゲルマニウム層とを有する半導体基板に第１の条件のプラズマ処理を施すことにより、前記シリコン層と前記シリコンゲルマニウム層との積層膜に形成されたフィン構造から前記シリコン層をエッチングして前記シリコンゲルマニウム層を露出させる第１の工程と、
前記半導体基板に第２の条件のプラズマ処理を施すことにより、露出した前記シリコンゲルマニウム層の表面にシリコンを偏析させる第２の工程とを有し、
前記第１の条件は、前記シリコンゲルマニウム層に対して選択的に前記シリコン層をエッチングする条件であり、
前記第２の条件は、水素プラズマ処理を施す条件であり、
前記第１の工程および前記第２の工程は、同一のプラズマ処理装置の処理室内にて連続して行われ、半導体素子としてチャネルの全周がゲートに覆われたゲートオールアラウンド型ＦＥＴを製造することを特徴とする半導体素子の製造方法。
前記半導体基板に第２の条件のプラズマ処理を施すことにより、露出した前記シリコンゲルマニウム層の表面にシリコンを偏析させる第２の工程とを有し、
前記第１の条件は、前記シリコンゲルマニウム層に対して選択的に前記シリコン層をエッチングする条件であり、
前記第２の条件は、水素プラズマ処理を施す条件であり、
前記第１の工程および前記第２の工程は、同一のプラズマ処理装置の処理室内にて連続して行われ、半導体素子としてチャネルの全周がゲートに覆われたゲートオールアラウンド型ＦＥＴを製造することを特徴とする半導体素子の製造方法。
【請求項8】
請求項１ないし請求項７のいずれか一項に記載の半導体素子の製造方法において、
前記第１の工程および前記第２の工程は、室温にて行われることを特徴とする半導体素子の製造方法。
前記第１の工程および前記第２の工程は、室温にて行われることを特徴とする半導体素子の製造方法。
【請求項9】
請求項１ないし請求項７のいずれか一項に記載の半導体素子の製造方法において、
前記第２の条件は、前記第１の条件の高周波バイアスよりも低い高周波バイアスを印加する、または高周波バイアスを印加しない条件であることを特徴とする半導体素子の製造方法。
前記第２の条件は、前記第１の条件の高周波バイアスよりも低い高周波バイアスを印加する、または高周波バイアスを印加しない条件であることを特徴とする半導体素子の製造方法。
【請求項10】
請求項１ないし請求項７のいずれか一項に記載の半導体素子の製造方法において、
前記第２の条件は、前記半導体基板に前記水素プラズマ処理を施す処理時間を２０秒以内とすることを特徴とする半導体素子の製造方法。
前記第２の条件は、前記半導体基板に前記水素プラズマ処理を施す処理時間を２０秒以内とすることを特徴とする半導体素子の製造方法。
【請求項11】
請求項９に記載の半導体素子の製造方法において、
前記第２の工程により形成されるシリコン偏析層の厚さは、１ｎｍ未満であることを特徴とする半導体素子の製造方法。
前記第２の工程により形成されるシリコン偏析層の厚さは、１ｎｍ未満であることを特徴とする半導体素子の製造方法。
【請求項12】
少なくともシリコン層と前記シリコン層上に形成されたシリコンゲルマニウム層とを有する半導体基板に対するプラズマ処理が行われるプラズマ処理装置であって、
前記半導体基板に第１の条件のプラズマ処理を施すことにより、フィン型ＦＥＴのフィン構造を形成して前記シリコンゲルマニウム層を露出させる第１の工程と、前記半導体基板に第２の条件のプラズマ処理を施すことにより、露出した前記シリコンゲルマニウム層の表面にシリコンを偏析させる第２の工程とを連続して行う制御部を備え、
前記第１の条件は、前記シリコンゲルマニウム層および前記シリコン層を異方性エッチングする条件であり、
前記第２の条件は、水素プラズマ処理を施す条件であることを特徴とするプラズマ処理装置。
前記半導体基板に第１の条件のプラズマ処理を施すことにより、フィン型ＦＥＴのフィン構造を形成して前記シリコンゲルマニウム層を露出させる第１の工程と、前記半導体基板に第２の条件のプラズマ処理を施すことにより、露出した前記シリコンゲルマニウム層の表面にシリコンを偏析させる第２の工程とを連続して行う制御部を備え、
前記第１の条件は、前記シリコンゲルマニウム層および前記シリコン層を異方性エッチングする条件であり、
前記第２の条件は、水素プラズマ処理を施す条件であることを特徴とするプラズマ処理装置。
【請求項13】
少なくともシリコン層と前記シリコン層上に形成されたシリコンゲルマニウム層とを有する半導体基板に対するプラズマ処理が行われるプラズマ処理装置であって、
前記半導体基板に第１の条件のプラズマ処理を施すことにより、フィン型ＦＥＴのフィン構造を覆うように堆積された第１の絶縁膜をエッチバックして素子分離領域を形成するとともに、前記シリコンゲルマニウム層を露出させる第１の工程と、前記半導体基板に第２の条件のプラズマ処理を施すことにより、露出した前記シリコンゲルマニウム層の表面にシリコンを偏析させる第２の工程とを連続して行う制御部を備え、
前記第１の条件は、前記シリコンゲルマニウム層および前記シリコン層に対して選択的に前記第１の絶縁膜をエッチングする条件であり、
前記第２の条件は、水素プラズマ処理を施す条件であることを特徴とするプラズマ処理装置。
前記半導体基板に第１の条件のプラズマ処理を施すことにより、フィン型ＦＥＴのフィン構造を覆うように堆積された第１の絶縁膜をエッチバックして素子分離領域を形成するとともに、前記シリコンゲルマニウム層を露出させる第１の工程と、前記半導体基板に第２の条件のプラズマ処理を施すことにより、露出した前記シリコンゲルマニウム層の表面にシリコンを偏析させる第２の工程とを連続して行う制御部を備え、
前記第１の条件は、前記シリコンゲルマニウム層および前記シリコン層に対して選択的に前記第１の絶縁膜をエッチングする条件であり、
前記第２の条件は、水素プラズマ処理を施す条件であることを特徴とするプラズマ処理装置。
【請求項14】
少なくともシリコン層と前記シリコン層上に形成されたシリコンゲルマニウム層とを有する半導体基板に対するプラズマ処理が行われるプラズマ処理装置であって、
前記半導体基板に第１の条件のプラズマ処理を施すことにより、フィン型ＦＥＴのフィン構造上に形成された第２の絶縁膜および前記第２の絶縁膜上に形成された非晶質シリコン層または多結晶シリコン層をエッチングして前記シリコンゲルマニウム層を露出させる第１の工程と、前記半導体基板に第２の条件のプラズマ処理を施すことにより、露出した前記シリコンゲルマニウム層の表面にシリコンを偏析させる第２の工程とを連続して行う制御部を備え、
前記第１の条件は、前記シリコンゲルマニウム層および前記シリコン層に対して選択的に前記第２の絶縁膜および前記非晶質シリコン層または前記多結晶シリコン層をエッチングする条件であり、
前記第２の条件は、水素プラズマ処理を施す条件であることを特徴とするプラズマ処理装置。
前記半導体基板に第１の条件のプラズマ処理を施すことにより、フィン型ＦＥＴのフィン構造上に形成された第２の絶縁膜および前記第２の絶縁膜上に形成された非晶質シリコン層または多結晶シリコン層をエッチングして前記シリコンゲルマニウム層を露出させる第１の工程と、前記半導体基板に第２の条件のプラズマ処理を施すことにより、露出した前記シリコンゲルマニウム層の表面にシリコンを偏析させる第２の工程とを連続して行う制御部を備え、
前記第１の条件は、前記シリコンゲルマニウム層および前記シリコン層に対して選択的に前記第２の絶縁膜および前記非晶質シリコン層または前記多結晶シリコン層をエッチングする条件であり、
前記第２の条件は、水素プラズマ処理を施す条件であることを特徴とするプラズマ処理装置。
【請求項15】
少なくともシリコン層と前記シリコン層上に形成されたシリコンゲルマニウム層とを有する半導体基板に対するプラズマ処理が行われるプラズマ処理装置であって、
前記半導体基板に第１の条件のプラズマ処理を施すことにより前記シリコンゲルマニウム層を露出させる第１の工程と、前記半導体基板に第２の条件のプラズマ処理を施すことにより、露出した前記シリコンゲルマニウム層の表面にシリコンを偏析させる第２の工程とを連続して行う制御部を備え、
前記第１の条件は、前記シリコンゲルマニウム層または前記シリコンゲルマニウム層に隣接する層をエッチングする条件であり、
前記第２の条件は、水素プラズマ処理を施す条件であり、フィン型ＦＥＴの製造工程において複数回行われることを特徴とするプラズマ処理装置。
前記半導体基板に第１の条件のプラズマ処理を施すことにより前記シリコンゲルマニウム層を露出させる第１の工程と、前記半導体基板に第２の条件のプラズマ処理を施すことにより、露出した前記シリコンゲルマニウム層の表面にシリコンを偏析させる第２の工程とを連続して行う制御部を備え、
前記第１の条件は、前記シリコンゲルマニウム層または前記シリコンゲルマニウム層に隣接する層をエッチングする条件であり、
前記第２の条件は、水素プラズマ処理を施す条件であり、フィン型ＦＥＴの製造工程において複数回行われることを特徴とするプラズマ処理装置。
【請求項16】
少なくともシリコン層と前記シリコン層上に形成されたシリコンゲルマニウム層とを有する半導体基板に対するプラズマ処理が行われ、チャネルの全周がゲートに覆われたゲートオールアラウンド型ＦＥＴが半導体素子として製造されるプラズマ処理装置であって、
前記半導体基板に第１の条件のプラズマ処理を施すことにより、前記シリコン層と前記シリコンゲルマニウム層との積層膜に形成されたフィン構造から前記シリコン層をエッチングして前記シリコンゲルマニウム層を露出させる第１の工程と、前記半導体基板に第２の条件のプラズマ処理を施すことにより、露出した前記シリコンゲルマニウム層の表面にシリコンを偏析させる第２の工程とを連続して行う制御部を備え、
前記第１の条件は、前記シリコンゲルマニウム層に対して選択的に前記シリコン層をエッチングする条件であり、
前記第２の条件は、水素プラズマ処理を施す条件であることを特徴とするプラズマ処理装置。
前記半導体基板に第１の条件のプラズマ処理を施すことにより、前記シリコン層と前記シリコンゲルマニウム層との積層膜に形成されたフィン構造から前記シリコン層をエッチングして前記シリコンゲルマニウム層を露出させる第１の工程と、前記半導体基板に第２の条件のプラズマ処理を施すことにより、露出した前記シリコンゲルマニウム層の表面にシリコンを偏析させる第２の工程とを連続して行う制御部を備え、
前記第１の条件は、前記シリコンゲルマニウム層に対して選択的に前記シリコン層をエッチングする条件であり、
前記第２の条件は、水素プラズマ処理を施す条件であることを特徴とするプラズマ処理装置。
【請求項17】
請求項１２ないし請求項１６のいずれか一項に記載のプラズマ処理装置において、
前記制御部は、前記第１の工程および前記第２の工程を室温にて行うことを特徴とするプラズマ処理装置。
前記制御部は、前記第１の工程および前記第２の工程を室温にて行うことを特徴とするプラズマ処理装置。
【請求項18】
請求項１２ないし請求項１６のいずれか一項に記載のプラズマ処理装置において、
前記制御部は、前記第１の工程の高周波バイアスより低い高周波バイアスを前記第２の工程の期間に印加する、または高周波バイアスを前記第２の工程の期間に印加しないように高周波バイアス電源を制御することを特徴とするプラズマ処理装置。
前記制御部は、前記第１の工程の高周波バイアスより低い高周波バイアスを前記第２の工程の期間に印加する、または高周波バイアスを前記第２の工程の期間に印加しないように高周波バイアス電源を制御することを特徴とするプラズマ処理装置。
【請求項19】
請求項１２ないし請求項１６のいずれか一項に記載のプラズマ処理装置において、
前記制御部は、前記半導体基板に前記水素プラズマ処理を施す処理を２０秒以内の時間の間、行うことを特徴とするプラズマ処理装置。
前記制御部は、前記半導体基板に前記水素プラズマ処理を施す処理を２０秒以内の時間の間、行うことを特徴とするプラズマ処理装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体素子の製造方法及びプラズマ処理装置に関する。
【背景技術】
【0002】
集積回路チップの機能・性能を絶え間なく向上させるには、トランジスタの微細化が欠かせない。トランジスタの微細化を実現するため、加工寸法を小さくするのみならず、微細化したトランジスタの性能向上をはかるための素子の構造、材料に関する様々な検討がなされている。例えば金属酸化膜半導体電界効果トランジスタ（MOSFET：Metal Oxide Semiconductor Field Effect Transistor）におけるソース／ドレイン領域への歪の導入、高誘電体ゲート絶縁膜及びメタル金属の導入、プレーナー（Planar）型からフィン（Fin）型のような新構造の導入などが挙げられる。
【0003】
フィン型FETは、３次元構造を有するフィン型チャネルの周囲をゲートで覆うことでゲートの制御性を向上させ、トランジスタの微細化に伴うゲート長の縮小に起因する短チャネル効果（すなわち、リーク電流の増大）を抑制できる。更に、微細化が進むと、チャネルはワイヤ状またはシート状の積層体とされ、その周囲がゲートで覆われたゲートオールアラウンド型FET（ＧＡＡ：Gate All Around）となることが予想されている。このようなチャネル構造の変化にはチャネル材料の変化も伴うと考えられている。トランジスタの電源電圧（ドレイン電圧）のスケーリングに伴いオン電流／オフ電流比が減少したり、微細化に伴うコンタクト抵抗などの寄生抵抗の増大に伴いオン電流が減少したりするため、低電界領域でのオン電流の増大が課題となるためである。例えば、シリコン（Si）に比べてキャリア移動度の高いインジウムガリウム砒素（InGaAs）等のIII−V化合物やゲルマニウム（Ge）等のIV族半導体材料の導入が有望視されている。特に、シリコンゲルマニウム（SiGe）は、正孔の移動度がSiより高いという特性に加え、Siに格子整合し易いことからSiGeチャネル内部への歪の導入が可能であり、更なる移動度の向上が期待できる。このため、フィン型FETまたはＧＡＡ型FETのp型チャネルの材料として、SiGeを導入することが期待されている。
【0004】
しかしながら、SiGeチャネルはゲート絶縁膜との界面の特性が悪いという課題を有している。SiGe表面のGe原子の結合手（ダングリングボンド）は水素原子によって終端されづらいため、SiGe表面に多くのダングリングボンドが存在し、キャリアのトラップ中心になる。トラップはリーク電流の原因になるとともに、キャリア散乱を誘発してキャリア移動度の低下要因になる。このため、SiGeチャネルとゲート絶縁膜との界面特性を向上させるための手法が提案されている。
【0005】
特許文献１や非特許文献１は、SiGeチャネル上にSi保護膜をエピタキシャル成長法により製膜することを開示する（第１の従来技術）。特許文献２や非特許文献２は、SiGeチャネル上にシリコン薄膜を形成するため、SiGe上にシリコン酸化膜を形成した後、熱処理を行うことでSiGe／シリコン酸化膜界面におけるSi組成を増大させることにより、実質的なシリコン薄膜とすることを開示する（第２の従来技術）。非特許文献３には、Si上に堆積したGe表面に原子状水素を照射することでGeとHとの結合を形成させ、その後、200℃〜350℃程度の熱処理を加えることで、表面においてエネルギー的に不安定なGe−H結合においてSiとGeとの置換が生じ、より安定なSi−H結合の割合が増大するという実験結果が示されている（第３の従来技術）。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】米国特許出願公開第２０１６／０１９０２８６号明細書
【特許文献2】米国特許出願公開第２０１８／００２６１００号明細書
【非特許文献】
【0007】
【非特許文献1】G. Tsutsui et al., “Leakage aware Si/SiGe CMOS FinFET for low power applications”, Proceedings of VLSI Symposium 2018, 2018年, pp. 87〜88
【非特許文献2】P. Hashemi et al., “High Performance and Reliable Strained SiGe PMOS FinFETs Enabled by Advanced Gate Stack Engineering”, Proceedings of IEDM 2017, 2017年, pp. 824〜827
【非特許文献3】E. Rudkevich et al., “Hydrogen Induced Si Surface Segregation on Ge-Covered Si(001)”, Physical Review Letters vol. 81, 1998年, pp. 3467〜3470
【発明の概要】
【発明が解決しようとする課題】
【0008】
第１の従来技術では、エピタキシャル成長法の前にSiGeチャネル表面を水素雰囲気中でクリーニングする必要が生じる。このプロセスは、エピタキシャル成長を行うチャンバと同一のチャンバで行われ、約750℃〜850℃の熱処理を施すことにより、チャネル表面のダングリングボンドに結合した不純物を水素とともに取り去ることを目的とする。SiGeの融点は約960℃であるため、SiGeチャネルに高い熱負荷を加えると、Geの拡散や歪緩和が起こり易く、SiGeチャネルのGe組成低下や歪緩和によるキャリア移動度の低下を誘発し易い課題がある。また、エピタキシャル成長の成長速度は結晶の面方位に大きく影響を受ける。FinFET構造の場合、チャネル側壁が成長速度の遅い（110）面、チャネル上部が成長速度の速い（100）面となるため、均一な膜厚のSi保護膜の形成が困難である。さらに、SiGeチャネルとSi保護膜との間に生じる歪エネルギーのため、Si保護膜成長の初期段階では原子層１層ずつの（layer by layer）成長は困難であり、Si保護膜の成長は島状に始まると考えられる。このため、SiGeチャネル表面を完全にSi保護膜で覆うには保護膜はある程度の膜厚が必要となる。このためSi保護膜がチャネルとして働いてしまう可能性があり、この場合、キャリア移動度が大幅に劣化する。
【0009】
第２の従来技術では、まずSiGeチャネル表面を熱酸化またはプラズマ酸化により酸化する。これにより形成される酸化膜には、シリコン酸化膜（SiO2）とゲルマニウム酸化膜（GeO2）とが混在している。この酸化膜に600℃〜750℃の熱処理を施して、GeO2を揮発させることで、酸化膜の組成をほぼSiO2とすることができる。この熱処理の過程において、SiGeチャネルと酸化膜との界面においてSi原子と酸素原子とが結合した状態が大半を占めるようにSi原子とGe原子との置換が起きることにより、SiGeチャネルと酸化膜との界面には薄いSi層が形成される。このように、第２の従来技術では、第１の従来技術に比べてより薄いSi保護膜形成が可能であり、また、その保護膜は面方位による膜厚依存性も少ないと考えられる。しかしながら、第１の従来技術と同様、熱処理によりGe組成低下や歪緩和によるキャリア移動度の低下を誘発しやすいという課題が残っている。
【0010】
発明者らは、第３の従来技術である非特許文献３の知見（Si偏析現象）を利用することで、高温の熱処理を伴うことなく、SiGeチャネルとゲート絶縁膜との間にSi保護膜を形成する可能性について検討した。この場合、エッチング装置においてSiGeチャネルを構成するFin構造をウェハに形成した後、原子状水素を照射するため、ウェハをエッチング装置から取り出して水素処理を行うアニール装置またはＣＶＤ（化学的気相成長：Chemical Vapor Deposition）装置に投入する必要がある。このため、アニール装置またはＣＶＤ装置において水素終端処理を行う前に、チャネル表面のダングリングボンドに不純物等が結合していない状態を実現する必要があり、例えば、フッ化水素（HF）水溶液や塩化水素（HCl）水溶液等によりウェハ表面のウェット洗浄が必要になる。しかしながらSiGe表面のGe原子が持つダングリングボンドはウェット洗浄による水素終端がしづらく、洗浄後に大気中の不純物等がダングリングボンドに結合してしまう可能性が残る。また、Geは大気中で酸化され易く、かつゲルマニウム酸化膜は水溶性であるため、Ge−O結合しているGe原子がウェット洗浄溶液に融解してしまうおそれもある。Geの融解が生じると、SiGeチャネル幅の変動やチャネルの表面ラフネスを増大させるおそれがある。このように第１〜第３の従来技術は、SiGeチャネル表面にSi保護膜を形成するために、いずれも高い熱負荷あるいはウェット洗浄によるSiGeチャネルへのダメージを伴うものであった。
【0011】
これに対し、発明者らはSiGeブランケット試料に低温水素プラズマ処理を施したところ、Si偏析現象が誘発され、SiGe表面の組成をSiリッチな表面状態に改質できるという知見を得た。実験結果からは、（１）Si偏析現象は試料の表面近傍で発生すること、
（２）イオンエネルギーが大きくなるほど、試料表面近傍のSi／Ge比は低下すること、
（３）イオンエネルギーが大きくなるほど、多結晶Si、SiGeのエッチングレートは低下すること、
が見出された。
【0012】
本発明では、SiGeチャネルを有するフィン型FETやＧＡＡ型FET等の３次元構造デバイスの製造工程において、ダメージを与えることなくSiGe層を保護するSi偏析層を形成することを可能にするプロセスを確立し、またそれを可能にするプラズマ処理装置を提供することにある。
【課題を解決するための手段】
【0013】
本発明の一態様である半導体素子の製造方法は、少なくともシリコン層とシリコン層上に形成されたシリコンゲルマニウム層とを有する半導体基板に第１の条件によるプラズマ処理を施してシリコンゲルマニウム層を露出させる第１の工程と、半導体基板に第２の条件によるプラズマ処理を施して、露出したシリコンゲルマニウム層の表面にシリコンを偏析させる第２の工程とを有し、第１の条件は、シリコンゲルマニウム層またはシリコンゲルマニウム層に隣接する層をエッチング可能な条件であり、第２の条件は、水素プラズマ処理を施す条件であり、第１の工程及び第２の工程は、同一のプラズマ処理装置の処理室内にて連続して行われる。
【0014】
また、本発明の他の一態様であるプラズマ処理装置は、少なくともシリコン層とシリコン層上に形成されたシリコンゲルマニウム層とを有する半導体基板に対するプラズマ処理を行うプラズマ処理装置であって、半導体基板を真空環境に保持する処理室と、処理室内に配置され、半導体基板が載置される試料台と、処理室にプラズマ処理用の原料ガスを供給するガス供給機構と、プラズマ処理のためのプラズマを生成するための高周波電源と、制御部とを有し、制御部は、半導体基板に第１の条件によるプラズマ処理を施してシリコンゲルマニウム層を露出させる第１の工程と半導体基板に第２の条件によるプラズマ処理を施して、露出したシリコンゲルマニウム層の表面にシリコンを偏析させる第２の工程とを連続して行い、ガス供給機構は、制御部の指示に基づき、第１の工程において処理室にシリコンゲルマニウム層またはシリコンゲルマニウム層に隣接する層をエッチングする原料ガスを処理室に供給し、第２の工程において処理室に水素ガスを供給する。
【発明の効果】
【0015】
SiGeチャネルを有する半導体素子の製造工程において、SiGeチャネルにダメージを与えることなく、SiGeチャネルを保護するSi偏析層を形成することが可能になる。
【0016】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【図面の簡単な説明】
【0017】
【図1】実施例１のSiGeチャネルを有する半導体素子のチャネル形成方法を示す図である。
【図2】実施例１におけるプラズマ処理装置の処理条件を示す図である。
【図3】極薄膜Si偏析層の形成過程を示す概念図である。
【図4】マイクロ波ＥＣＲプラズマを用いたプラズマ処理装置の構成図である。
【図5A】実施例１のSiGeチャネルを有する半導体素子の製造工程を示す鳥瞰図である。
【図5B】実施例１のSiGeチャネルを有する半導体素子の製造工程を示す鳥瞰図である。
【図5C】実施例１のSiGeチャネルを有する半導体素子の製造工程を示す鳥瞰図である。
【図5D】実施例１のSiGeチャネルを有する半導体素子の製造工程を示す鳥瞰図である。
【図5E】実施例１のSiGeチャネルを有する半導体素子の製造工程を示す鳥瞰図である。
【図5F】実施例１のSiGeチャネルを有する半導体素子の製造工程を示す鳥瞰図である。
【図5G】実施例１のSiGeチャネルを有する半導体素子の製造工程を示す鳥瞰図である。
【図5H】実施例１のSiGeチャネルを有する半導体素子の製造工程を示す鳥瞰図である。
【図6】実施例１のSiGeチャネルを有する半導体素子の断面図である。
【図7】Si偏析層がトランジスタ特性に与える効果を説明するための図である。
【図8】実施例２のSiGeチャネルを有する半導体素子のチャネル形成方法を示す図である。
【図9】実施例２におけるプラズマ処理装置の処理条件を示す図である。
【図10】実施例２のSiGeチャネルを有する半導体素子の断面図である。
【図11】実施例３のSiGeチャネルを有する半導体素子のチャネル形成方法を示す図である。
【図12】実施例３におけるプラズマ処理装置の処理条件を示す図である。
【図13A】実施例４のSiGeチャネルを有する半導体素子の製造工程を示す鳥瞰図である。
【図13B】実施例４のSiGeチャネルを有する半導体素子の製造工程を示す鳥瞰図である。
【図13C】実施例４のSiGeチャネルを有する半導体素子の製造工程を示す鳥瞰図である。
【図13D】実施例４のSiGeチャネルを有する半導体素子の製造工程を示す鳥瞰図である。
【図13E】実施例４のSiGeチャネルを有する半導体素子の製造工程を示す鳥瞰図である。
【図13F】実施例４のSiGeチャネルを有する半導体素子の製造工程を示す鳥瞰図である。
【図13G】実施例４のSiGeチャネルを有する半導体素子の製造工程を示す鳥瞰図である。
【図13H】実施例４のSiGeチャネルを有する半導体素子の製造工程を示す鳥瞰図である。
【図13I】実施例４のSiGeチャネルを有する半導体素子の製造工程を示す鳥瞰図である。
【図13J】実施例４のSiGeチャネルを有する半導体素子の製造工程を示す鳥瞰図である。
【図15A】実施例４のn型MOSFETの製造工程を示す断面図である。
【図15B】実施例４のn型MOSFETの製造工程を示す断面図である。
【図15C】実施例４のn型MOSFETの製造工程を示す断面図である。
【図16A】実施例４のp型MOSFETの製造工程を示す断面図である。
【図16B】実施例４のp型MOSFETの製造工程を示す断面図である。
【図16C】実施例４のp型MOSFETの製造工程を示す断面図である。
【図16D】実施例４のp型MOSFETの製造工程を示す断面図である。
【図16E】実施例４のp型MOSFETの製造工程を示す断面図である。
【図17】実施例４のSiGeチャネルを有する半導体素子の断面図である。
【図18】実施例４におけるプラズマ処理装置の処理条件を示す図である。
【発明を実施するための形態】
【0018】
以下、図面に基づいて本発明の実施の形態を説明する。なお、本発明は以下に記述する実施例に限定されるものではなく、その技術思想の範囲において種々の変形が可能である。実施例を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、本実施例として開示する内容に対して材料や製造工程の組合せを変える等、多くの変更が可能であることはいうまでもない。また、図面は必ずしも正確に縮尺を合せているわけではなく、論理が明確になるように重要な部分を強調して模式的に描画してある。
【実施例1】
【0019】
図１に、実施例１のシリコンゲルマニウム（SiGe）チャネルを有する半導体素子のチャネル形成方法を示す。図１（ａ）にチャネル形成工程前のシリコン（Si）基板を示す。Si基板（単結晶Si層）1の一部に溝が形成され、溝内には単結晶SiGe層2が埋め込まれている。SiGe層2の膜厚は30ｎｍ〜100ｎｍが望ましく、SiGe層2内のゲルマニウム（Ge）の組成は20％〜25％であると良い。高い移動度を実現するため、SiGe層2はSi基板1に格子整合するように成膜されており、SiGe内部にはSiGeとSiとの格子定数の違いに起因する歪エネルギーが含有されている。これにより、緩和したSiGe層に比べて高い移動度が実現される。SiGe層2は、例えばパターニングにより溝が形成されたSi基板1上に化学気相成長法（ＣＶＤ：Chemical Vapor Deposition）等を用いてSiGe膜を成長させた後、化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）で表面を平坦化して形成しても良いし、溝形成のエッチング時に用いる絶縁膜マスクに対してＣＶＤ等を用いて選択エピタキシャル成長を行うことで、溝内にのみSiGe膜を形成しても良い。
【0020】
Si基板1及びSiGe層2の上部にはパターニングされたハードマスク3が形成されている。ハードマスク3は周期的なパターンを有しており、パターン周期は20ｎｍ〜50ｎｍピッチであることが望ましい。ハードマスク3の形成には、例えばフッ化アルゴンガス（ArF）を光源とするレーザを用いる場合、パターン周期が40ｎｍ以上80ｎｍ以下であれば自己整合ダブルパターニング（ＳＡＤＰ：Self-Aligned Double Patterning）を、パターン周期が20ｎｍ以上40ｎｍ以下であれば自己整合４倍パターニング（ＳＡＱＰ：Self-Aligned Quadruple Patterning）を用いることができる。また、波長13.5ｎｍの極端紫外線（ＥＵＶ：Extreme Ultraviolet）露光を行う場合には、パターン周期が40ｎｍまでは単一露光（Single Patterning）を、パターン周期が20ｎｍ以上40ｎｍ以下であればＳＡＤＰを用いることができる。ハードマスク3はシリコン酸化膜（SiO2）やシリコン窒化膜（Si3N4）、またはそれに準じるシリコン酸窒化膜（SiON）やシリコンカーボン酸化膜（SiCO）等の絶縁膜である。若しくは、非晶質のシリコンカーボン（SiC）等のワイドバンドギャップ材料やその他複数の絶縁膜からなる積層膜であっても良い。
【0021】
図１（ａ）の構造が形成された基板をプラズマ処理装置に導入し、ハードマスク3をマスクとしてSiGe層2とSi基板1の一部をエッチングする。エッチングは基板表面に対して垂直性を保った異方性エッチングの条件にて行われる。これにより、図１（ｂ）のfin構造が形成される。
【0022】
続いて、基板を同一装置の同一処理室（チャンバ）内に保ったまま、水素（H2）ガスを用いて水素プラズマ処理を施し、図１（ｃ）に示すようにSiGeチャネル表面に極薄膜Si偏析層4を形成する。後述するように、エッチングにより除去された材料がSiGeチャネル表面に再付着した状態においても極薄膜Si偏析層4を形成することができるため、図１（ｂ）のエッチング工程と図１（ｃ）のSi偏析層形成工程との間に洗浄工程が不要であり、洗浄工程によるSiGe層へのダメージを回避できる。また、図１（ｂ）〜（ｃ）の連続工程の処理温度はほぼ室温であるため、Ge拡散によるSiGeチャネルの組成変化や歪緩和による移動度低下を抑制可能である。
【0023】
この連続工程におけるプラズマ処理装置の処理条件を図２に示す。ハードマスク3をマスクとするSiGe層2及びSi基板1のエッチングは、塩素（Cl2）や臭化水素（HBr）等のハロゲンガスを含むガスを原料とすると良い。このようなエッチングガスを用いると、SiO2やSi3N4等のマスク材料に対して良好な選択性を保った状態で、SiGe層2及びSi基板1のエッチングが可能になる。また、基板表面に対して垂直性を保ってエッチングするため、基板には高周波バイアスを印加する。プラズマ内のイオンが基板に引き寄せられることで、垂直性を保ってエッチングされる。一方、Si偏析層4を形成するためのプラズマ処理には、主に水素ガスを用いる。このとき、fin側壁の上部から下部まで均一にプラズマを照射するため、基板に印加する高周波バイアスはエッチングを行う場合に比べて低下させる、あるいは高周波バイアスを印加しない条件とする。これはイオンエネルギーが小さい程、試料表面近傍のSi／Ge比を高くできるという知見に合致する。しかしながら、イオンエネルギーが小さくすることは、同時にSi層やSiGe層のエッチングレートが高める作用も伴う。このため、水素プラズマ処理は、SiGe層2及びSi基板1に形成されているfinを極力エッチングしない条件とする。例えば、水素プラズマ処理時間を短くする。このように、エッチング工程及び偏析工程のそれぞれの条件に適合するように、エッチングチャンバ内の圧力、基板に印加する高周波バイアス、ガス流量、処理時間といった処理条件を制御する。
【0024】
図３に、SiGe finに極薄膜Si偏析層4が形成される過程を示す概念図を示す。SiGe finの側壁への水素プラズマ処理効果を示すため、SiGe finの側壁に相当する（110）面をSiGe層2の表面として表現している。また、SiGe finの側壁にはfin形状にエッチングしたときに生じる再付着物90が堆積している。図３に示すように、SiGe層表面に水素プラズマが照射されると、水素プラズマは再付着物層90を透過してSiGe層2に作用し、SiGe層表面のSi原子及びGe原子それぞれが持つダングリングボンドが水素原子によって終端される。これにより、SiGe層表面はシリコン−水素（Si−H）結合とゲルマニウム−水素（Ge−H）結合とが混在する状態となる。Si−H結合の持つエネルギーは、Ge−H結合に比べてエネルギー的に安定であるため、SiGe結晶内部にてSi原子とGe原子とが置換し、SiGe層表面にSi原子が偏析する。非特許文献３ではSi原子とGe原子の置換に必要なエネルギーを与えるためにある程度の熱処理が必要となっているのに対し、本実施例では水素プラズマ処理による反応であるため、ダングリングボンドを終端する水素は高いエネルギーを有する分子種（ラジカル）の状態でSiGe層表面と反応する。ラジカルの有するエネルギーがSiGe層表面に伝播することにより、SiGe表面近傍にてSi原子とGe原子との置換が生じていると考えられる。特に、この水素プラズマ処理によるSi偏析層4の形成が、表面がクリーンなSiGeブランケット試料に限られず、再付着物層が存在しているような加工途中の試料に対しても可能であることにより、本実施例の連続工程が可能となっている。また、プラズマ処理装置のチャンバ内温度を室温（27℃近傍、最高でも100℃以下）としておくことで、水素原子の脱離現象は発生しない。
【0025】
水素プラズマ反応はSiGe層表面で生じる反応であるため、Si偏析反応は１秒未満の極短時間で完了し、その後は水素照射を行ってもSiGe層の深さ方向に反応が継続していくことはない。水素ラジカルのSiGe層への侵入長に依存して、形成される極薄膜Si偏析層の厚さが変動することもない。むしろ、水素プラズマ処理の過剰な処理時間や、SiGe結晶内への水素ラジカルの過剰な侵入長は、水素ラジカルによりSiGeチャネルにダメージを与えるおそれがあるため、SiGeチャネルに過度のダメージを与えないように処理時間や基板バイアス等のプラズマ処理条件の調整を行う必要がある。水素プラズマ処理時間の例としては、数秒〜20秒以下の範囲に調整すると良い。これまでの検討結果では、Si偏析現象によって形成されるSi偏析層の厚さは1ｎｍ未満であり、Si偏析現象を引き起こすために必要な水素の侵入長は数ｎｍであることが分かっている。
【0026】
以上説明したSi偏析効果は、ある程度幅の広い水素プラズマ条件にて発現する現象であり、プラズマ処理装置としては、誘導結合プラズマ（ＩＣＰ：Inductively Coupled Plasma）を用いたエッチング装置、容量結合プラズマ（ＣＣＰ：Capacitively Coupled Plasma）を用いたエッチング装置、マイクロ波電子サイクロトロン共鳴（ＥＣＲ：Electron Cyclotron Resonance）プラズマを用いたエッチング装置のいずれでも使用できる。ここでは、マイクロ波ＥＣＲプラズマを用いたプラズマ処理装置の例を説明する。以下の実施例においてもこれらのプラズマ処理装置を用いて半導体装置を製造できる。
【0027】
図４に、マイクロ波ＥＣＲプラズマを用いたプラズマ処理装置の構成を示す。プラズマ処理装置は、処理室（チャンバ）401を有し、処理室401は真空排気口402を介して真空排気装置（図示せず）に接続されており、プラズマ処理中には処理室401内は0.1Ｐａ〜10Ｐａ程度の真空に保たれる。また、処理室401の上部には、シャワープレート403及び窓部404が配置されている。シャワープレート403は、複数の孔を有し、材質は例えば石英である。ガス供給機構はガス源405、ガス供給装置406、ガス導入口407を有し、プラズマ処理用の原料ガスを供給する。ガス源405は少なくともfin構造のエッチングに必要なガス種（例えば、ハロゲンガスを主とする単一あるいは複数のガス種）とSi偏析を引き起こすために必要な水素ガスとを有する。ガス供給装置406はガスの供給／遮断を制御する制御バルブとガス流量を制御するマスフローコントローラとを有する。また、ガス導入口407は、シャワープレート403と窓部404との間に設けられており、プラズマエッチングまたは水素プラズマ処理用のガスをシャワープレート403の孔を通じて処理室401内に導入する。窓部404は、処理室上方からの電磁波を透過させるとともに、処理室上方を気密に封止する役割を持つ。窓部404の材質には誘電体、例えば石英を用いる。
【0028】
処理室401の上部には電磁波を伝播する導波管409が接続されており、導波管409の端部には高周波電源であるプラズマ生成用高周波電源408が接続されている。プラズマ生成用高周波電源408はプラズマ生成用の電磁波を発生するための電源であり、例えば電磁波としては周波数2.45ＧＨｚのマイクロ波を用いる。プラズマ生成用高周波電源408から発生されたマイクロ波は導波管409を伝播し、処理室401内に入射する。導波管409が垂直方向に延在する垂直導波管とマイクロ波の方向を90度曲げるコーナーを兼ねた導波管変換器とを有することにより、マイクロ波は処理室401に垂直に入射される。マイクロ波は窓部404、シャワープレート403を経由して処理室401内を垂直に伝播する。処理室401の外周に配置された磁場発生コイル410は、処理室401に磁場を形成する。プラズマ生成用高周波電源408から発振されたマイクロ波は、磁場発生コイル410により形成された磁場との相互作用により、処理室401内に高密度プラズマを生成する。
【0029】
処理室401の下方には、窓部404に対向して試料台412が配置されている。試料台412の材質には、アルミニウムやチタンを用いる。試料台412は、試料である半導体基板411を上面に載置して保持する。ここで、導波管409、処理室401、試料台412及び半導体基板411の中心軸は一致している。また、試料台412内部には半導体基板411を静電吸着するための電極が設けられており、直流電圧を印加することにより半導体基板411が試料台412に静電吸着される。さらに試料台412には、高周波バイアス電源413から高周波電圧が印加される。印加する高周波バイアスの周波数は例えば、400ｋＨｚとすると良い。
【0030】
プラズマ処理装置の各機構は制御部420により制御される（図４では各機構との接続は省略している）。制御部420は、プラズマ処理装置が実行する処理条件に応じて、各機構に所定の動作の実行を指示することにより、各機構が制御される。例えば、プラズマ生成用高周波電源408を制御し、プラズマ発生のための電磁波のＯＮ−ＯＦＦを制御する。また、ガス供給機構を制御し、処理室401に導入するガスの種類、流量等を調整する。また、高周波バイアス電源413を制御し、試料台412上の半導体基板411に印加される高周波電圧の強度を制御する。
【0031】
マイクロ波ＥＣＲプラズマ処理装置は、ＩＣＰプラズマ処理装置やＣＣＰプラズマ処理装置と比べてプラズマ処理時の圧力が低いという特徴を有する。圧力の低い領域でのプラズマ処理を行うことにより、一連のプラズマ処理工程においてSiGe層表面への不純物の堆積やプラズマ処理によるSiGe層表面へのダメージを抑制する効果も得ることが可能となる。
【0032】
以下、図１（ｃ）のfin構造を有するMOSFET（フィン型FET）を製造する工程について説明する。図５Ａは、図１（ｃ）のfin構造がSi基板1上に形成された状態を示す鳥瞰図である。ここでは、p型MOSFETとn型MOSFETを有する相補型MOSFET（ＣＭＯＳ：Complementary MOSFET）の例を示している。p型MOSFETはSiGeのfin構造をチャネルとし、n型MOSFETはSiのfin構造をチャネルとする。また、この例ではp型MOSFET及びn型MOSFETはいずれもトランジスタ１つあたり２本のfinを有する例を示しているが、finの数には限定されない。また、fin構造の最小間隔は、前述の通り20ｎｍ〜50ｎｍの範囲とし、finの幅は5ｎｍ〜20ｎｍの範囲内で調整する。チャネルとして働くfin領域の高さ（SiGe層2の膜厚に相当する）は前述したように30ｎｍ〜100ｎｍの範囲内で規定される一方、図５Ａに示されるように、finの高さは約100ｎｍ〜200ｎｍであり、チャネルとして働くfin領域の下部にはトランジスタのリーク電流を抑制するためのウェル（WELL）領域が形成される。n型MOSFETではp型にドープされたウェル領域が、p型MOSFETではn型にドープされたウェル領域が形成される。これらのウェル領域は、例えばイオン注入によって形成することができる。
【0033】
例えば、図１（ａ）の構造を形成するよりも前に、まずSi基板1に対して、n型のドーピングには燐（P）または砒素（As）のイオン注入、p型のドーピングにはボロン（B）またはフッ化ボロン（BF2）のイオン注入を行う。イオン注入後に不純物の活性化のための熱処理を行い、ドーピングを行わないチャネル部分をエピタキシャル成長により30ｎｍ〜100ｎｍの厚みで形成する。この後、図１において説明したように埋め込みSiGe層2を形成し、fin構造を形成する。なお、ウェルドーピングは、固相成長やプラズマドーピングを用いて行うこともでき、固相成長を行う場合は、fin構造形成後にウェル領域の形成が可能である。
【0034】
次に、素子分離領域を形成するためSTI（Shallow Trench Isolation）絶縁膜を堆積し、STI絶縁膜のエッチバックを行うことで図５Ｂの構造を得る。STI絶縁膜5はＣＶＤ等を用いて成膜する。STI絶縁膜5の材料はSiO2またはそれに準じるSiONやSiCO等でも良い。最初に堆積するSTI絶縁膜5の厚さはfin全体の高さとfin上部のハードマスク3の合計高さ以上とする。その後、ハードマスク3の上部をストッパとするＣＭＰを施し、平坦化した後にドライエッチングにてエッチバックを行ってチャネルとして働くfin領域を露出させることにより、図５Ｂの構造を得る。エッチバックの深さは、MOSFETのチャネルしたfin領域に応じた30ｎｍ〜100ｎｍとなるように調整されるが、エッチバック後のSTI絶縁膜5の上面がSiGeチャネル2の底面と同一か、やや低い位置となるように調整すると良い。STI絶縁膜5の上面よりも低い位置に電流の流れやすいSiGe層が残存すると、MOSFETのリーク電流を増大させる原因となるためである。
【0035】
STI絶縁膜5の材料にSiO2を用いた場合、エッチバックには四フッ化メタン（CF4）やトリフルオロメタン（CHF3）をエッチングガスに用いると良い。また、STI絶縁膜5の材料をSiO2とする場合、STI絶縁膜5のエッチバックをfin上部のハードマスク3に対して選択的に行う必要があるため、ハードマスク3の材料をSiO2以外の材料、例えばSi3N4等とすることが望ましい。また、前述のようにfin構造形成後にウェル領域を形成する場合には、STI絶縁膜5を最初に堆積させる際、ウェル領域を形成する範囲にそれぞれの不純物がドーピングされた絶縁膜を堆積し、エッチバック後に熱処理を施すことによりチャネルとして働くfin領域の下部に不純物を拡散させて（固相成長）、ウェルドーピングを行うことができる。
【0036】
なお、STI絶縁膜5のエッチバック後に再度水素プラズマ処理を行い、SiGe層表面にSi偏析層を形成してもよい。これはSTI絶縁膜5のエッチバックの工程において極薄膜Si偏析層4がダメージを受けるおそれがあり、ダメージを受けた極薄膜Si偏析層4を回復させるためである。Si偏析反応はSiGe層表面での反応であるため、繰り返し行っても均一な厚みの極薄膜Si偏析層4を形成できる。
【0037】
次に、ダミーゲート絶縁膜6とダミーゲート7、及びハードマスク8をＣＶＤ等により堆積し、ハードマスク8にパターニングを行ってエッチング加工した後に、パターンニングしたハードマスク8をマスクとしてダミーゲート7のエッチングを行うことにより、図５Ｃの構造を得る。ダミーゲート絶縁膜6はSiO2またはそれに準じる絶縁膜とすると良く、膜厚は1ｎｍ〜3ｎｍの範囲とすることが望ましい。なお、ダミーゲート絶縁膜6を熱酸化法やプラズマ酸化法を用いてSi fin及びSiGe finを酸化して形成しても良い。ダミーゲート7は非晶質（アモルファス）Siまたは多結晶（poly）Siで形成すると良い。ハードマスク8はSi3N4またはSiO2またはそれに準じるSiON等の絶縁膜とする。ハードマスク8のパターニングは、ゲートのピッチに応じてＳＡＤＰや単一露光等の手法を使い分けることにより行う。例えば、ゲートピッチを40ｎｍ〜70ｎｍ、ダミーゲート7の幅を15ｎｍ〜30ｎｍの範囲に設定し、ハードマスク8をパターニングする。ハードマスク8のエッチングは、例えばハードマスク8の材料にSi3N4を用いた場合にはCF4と酸素の混合ガスにCl2等を添加することで下地のダミーゲート7との選択比を高く保つことができる。続くダミーゲート7のエッチングには、Cl2またはHBr等のハロゲン系のガスを用いることで下地のダミーゲート絶縁膜6をストッパとする選択エッチングが可能となる。なお、実施例１では、fin上部のハードマスク3を残したままダミーゲート7の堆積及び加工を行っている。この構造には、ダミーゲート7のエッチング時にハードマスク3がfinチャネルの保護膜となり、チャネルへのエッチングダメージが軽減されるという利点がある。
【0038】
ダミーゲート7の加工後、ゲート側壁絶縁膜9をＣＶＤ等にて堆積し、ゲート側壁絶縁膜9に対して異方性エッチングを施すことで図５Ｄに示す構造を得る。ゲート側壁絶縁膜9は、低比誘電率膜であるSiON膜やSiONに炭素が含まれたSiOCN膜、またはカーボン含有シリコン酸化膜（SiCO）を用いると良い。ゲート側壁絶縁膜9にSiCO膜を用いた場合、ゲート側壁絶縁膜9の異方性エッチングは、例えばCF4と八フッ化シクロブタン（C4F8）に窒素（N2）ガスを添加した混合ガスをエッチングガスとすると良い。ゲート側壁絶縁膜9の水平方向の膜厚は5ｎｍ〜15ｎｍの範囲で調整する。
【0039】
次いで、n型MOSFET領域を覆うようにハードマスク10の堆積とパターニングを行い、ハードマスク10をマスクとするエッチングにて、p型MOSFETのソース／ドレイン領域におけるダミーゲート絶縁膜6、fin上ハードマスク3及びSiGe層2をエッチング除去し、図５Ｅの構造を得る。ここで、ダミーゲート絶縁膜6、fin上ハードマスク3及びSiGe層2のエッチングは基板表面に対して垂直性を保った異方性エッチングとし、エッチング対象である材料のみをエッチングする選択エッチングの条件で行うこととする。ハードマスク10の材料にはSiO2またはそれに準じる絶縁膜を用いる。
【0040】
p型MOSFETのソース／ドレイン領域におけるこれらの膜が除去されることにより、ゲート側壁絶縁膜9の側壁にはSiGe層（チャネル）2の側壁が露出し、STI絶縁膜5表面上にはfin構造を形成しているSi層またはSiGe層がストライプ状に露出する。STI絶縁膜5表面上に露出されるfin表面がSi層であるか、SiGe層であるかはエッチング深さに依存し、このエッチング深さはトランジスタ性能に応じて調整できる。例えば、STI絶縁膜5表面を基準として露出されるfin表面の高さを±20ｎｍ程度まで調整してもよい。finに対するエッチング深さが深い場合はトランジスタのオン電流が増大する一方、短チャネル効果が増大する。これに対するfinに対するエッチング深さが浅い場合は短チャネル効果が抑制される一方、オン電流が低下する。
【0041】
次いで、finごとに、STI絶縁膜5表面上に露出したfin表面とゲート側壁絶縁膜9の側壁に露出したSiGe層2とを覆うように、p型SiGeソース／ドレイン11を周囲の絶縁膜に対して選択的にエピタキシャル成長させて図５Ｆに示す構造を得る。エピタキシャル成長はＣＶＤ装置にて行うと良く、例えば原料ガスには水素希釈したモノシラン（SiH4）、ジシラン（Si2H6）、ゲルマン（GeH4）、ドーピングガスには水素希釈したジボラン（B2H6）を用いる。また、成長は水素ガス雰囲気下で行い、選択性を向上させるため、必要に応じて塩化水素ガス（HCl）を添加する。
【0042】
次いで図５Ｅ〜Ｆで説明した、p型MOSFET領域でのソース／ドレイン領域における積層体のエッチング及びエピタキシャル成長によるソース／ドレイン形成を、n型MOSFET領域に対しても行う。この場合も、同様にp型MOSFET領域をハードマスクで覆い、n型MOSFETのソース／ドレイン領域におけるハードマスク3及びSi finをエッチング除去し、n型Siソース／ドレインを周囲の絶縁膜に対して選択的にエピタキシャル成長させる。エピタキシャル成長はＣＶＤ装置にて行うと良く、例えば原料ガスには水素希釈したSiH4かSi2H6を用い、ドーピングガスには水素希釈したホスフィン（PH3）またはアルシン（AsH3）を用いる。また、成長は水素ガス雰囲気下で行い、選択性を向上させるため、必要に応じてHClを添加する。
【0043】
次いで、ソース／ドレイン領域を埋めるように層間絶縁膜12を堆積し、ＣＭＰにて表面を平坦化した後にダミーゲート7上のハードマスク8、ダミーゲート7及びダミーゲート絶縁膜6を順にエッチング除去して図５Ｇの構造を得る。ここで、ダミーゲート7上のハードマスク8、ダミーゲート7、ダミーゲート絶縁膜6それぞれのエッチング条件は、これまでに述べてきたそれぞれの材料に応じた選択エッチング条件にて行う。ダミーゲート7及びダミーゲート絶縁膜6のエッチング時にはfin上のハードマスク3がfinチャネルの保護膜として働く。
【0044】
次いで、図５Ｇの構造上にゲート絶縁膜13、n型仕事関数調整用金属（ＷＦＭ：Work function metal）14またはp型ＷＦＭ15を堆積し、更にゲート金属16を堆積した後、ＣＭＰにより表面を平坦化して図５Ｈに示す構造を得る。n型ＷＦＭ14及びp型ＷＦＭ15はそれぞれ、n型MOSFET領域及びp型MOSFET領域に別々に形成される。このＷＦＭの分離は例えば、以下のように行うことができる。まずn型ＷＦＭ14を成膜した後にマスクパターニングを施してp型MOSFET領域のn型ＷＦＭ14を除去する。この後、p型ＷＦＭ15を全面に成膜した後にマスクパターンを施し、n型MOSFET領域のp型ＷＦＭ15を除去する。ＷＦＭのエッチング時にも、fin上に形成されたハードマスク3がfinチャネルの保護膜として働く。
【0045】
ゲート絶縁膜13は、ゲートによるトランジスタ動作制御性を高める目的で、酸化ハフニウム（HfO2）や酸化アルミニウム（Al2O3）等の高誘電体材料やこれら高誘電体材料の積層膜であると良い。また、高誘電体材料にジルコニウム（Zr）やランタン（La）、またはイットリウム（Y）等の金属材料を添加してもゲート絶縁膜の特性改善に有効である。さらに、ゲート絶縁膜13の形成前に熱酸化またはプラズマ酸化によってfinチャネルのSi表面に薄い酸化膜（SiO2）を形成しても良い。高誘電体材料とSiチャネルまたはSi偏析層付きSiGeチャネルとの界面に極薄（約1ｎｍ以下）のSiO2膜を介在させることによって界面特性の一層の向上が可能となる。
【0046】
図５Ｈの構造上に金属配線を形成し、ゲート及びソース／ドレインと接続することにより、CMOSトランジスタを有するロジック集積回路が形成できる。
【0047】
図５Ｈの構造におけるfinに垂直な断面を図６に示す。ここでは、単純化してn型MOSFETとp型MOSFETのそれぞれにつき、fin１本のみを図示している。SiGeチャネル2とゲート絶縁膜13とはSi偏析層4により隔てられており、リーク電流の発生及びキャリアトラップを誘発するSiGe／ゲート絶縁膜界面の形成を抑制している。
【0048】
Si偏析層4がトランジスタ特性に与える効果を図７に示す。図７は、SiGeチャネルを有するfinFETにおけるチャネルとゲートとの界面近傍の積層膜と、それに対応するバンド構造及びチャネル中のSi，Ge組成を示したものである。図７におけるバンド構造図は、p型MOSFETがオンの状態、すなわちp型ＷＦＭ15にマイナスの電圧が印加された状態を示しており、これに伴ってゲート絶縁膜13近傍のSiGeチャネル2及びSi偏析層4にはバンドの曲がりが生じている。図に示されるように、このバンドの曲がりにより、キャリアである正孔70がSiGeチャネル2とSi偏析層4との界面近傍に蓄積する。ここで、Si偏析層4は、SiGeチャネル2よりもバンドギャップが広く、価電子帯においてSiGeチャネル2との間に20ｍｅＶ程度のバンド不連続（オフセット）を有する。このバンドオフセットがSiGeチャネル2とゲート絶縁膜13との界面から正孔70を離す役割を果たしている。これにより、チャネル／ゲート絶縁膜界面のトランジスタ特性への影響を一層抑制することができる。また、本実施例ではSi偏析層4の厚さを約1ｎｍ未満に制御することができるため、Si偏析層4はその薄さからバリア膜としての役割のみを有し、Si偏析層4中に正孔が進入してSi偏析層4そのものがチャネルとして作用することは避けられる。加えて、Si偏析現象はSiGe層におけるSi原子とGe原子との置換により形成されるため、SiGeチャネル2とSi偏析層4との界面近傍では、置換現象の影響でGe組成が局所的に増大することが予想される。SiGeチャネル2の正孔70が蓄積された領域において、チャネル内部のGe組成よりも高いGe組成となっていることにより、移動度の一層の向上が期待できる。
【0049】
このように、fin構造を有するチャネルの加工とSiGeチャネル表面への極薄膜Si偏析層の形成を同一装置における連続プロセスにて行うことにより、SiGeチャネルにダメージを与えることなく、良好なチャネル／ゲート絶縁膜界面を形成することができる。これにより、チャネル／ゲート絶縁膜界面状態に起因するオフ電流の増大やオン電流の劣化をともに抑制し、高いオン電流と低いオフ電流をともに実現可能な半導体素子を作製することが可能となる。
【実施例2】
【0050】
以下、実施例２のシリコンゲルマニウム（SiGe）チャネルを有する半導体素子、その製造方法について説明するが、実施例１との相違点を中心に説明し、重複する説明については省略する。図８に、実施例２の半導体素子のチャネル形成方法を示す。実施例１の工程とはSi偏析層の形成タイミングが異なる。図８（ａ）は、図１（ｂ）のfin構造を形成した後に、SiGeチャネルに対してSi偏析層を形成させることなく、STI絶縁膜を堆積し、その後ＣＭＰにて平坦化して得られる構造の断面図である。Si基板501のn型MOSFET領域にはSi finが形成され、p型MOSFET領域にはSi finの上部領域がSi層からSiGe層502に置き換わったfin（SiGe fin）が形成されている。このfin構造とfin構造をエッチング加工するときのマスクとなるハードマスク503とがSTI絶縁膜504により覆われている。図８（ａ）の構造を起点としてハードマスク503をエッチングし、連続してSTI絶縁膜504を異方性エッチングによりエッチバックして素子分離領域を形成し、図８（ｂ）の構造を得る。ここでは、エッチング後のSTI絶縁膜504の表面がSiGeチャネル502の底面よりも数ｎｍ程度低くした例を示しているが、同じ高さであってもよい。このエッチング工程に連続して、エッチングを行ったプラズマ装置の同一チャンバ内にて水素プラズマ処理を行い、Si偏析現象を誘発させて、SiGeチャネル502の表面に極薄膜Si偏析層505を形成して図８（ｃ）の構造を得る。
【0051】
実施例２では、fin上部のハードマスク503が除去されることにより、トランジスタ完成時にはfin型チャネルの側壁から上部までがゲートにより覆われる。これにより、実施例１の構造よりも強いゲートの制御性を可能とする。
【0052】
この連続工程におけるプラズマ処理装置の処理条件を図９に示す。ハードマスク503のエッチングは、その材料に応じて、STI絶縁膜504、Si fin表面及びSiGe fin表面に対して高い選択性を保ってエッチングすることが可能なガスを選択する。例えば、ハードマスク503の材料にSi3N4を用いた場合にはCF4等のフロロカーボンガス系と酸素の混合ガスにCl2等を添加することで他の材料に対するエッチング選択比を高く保つことができる。続くSTI絶縁膜504のエッチングにおいては、例えばSTI絶縁膜504の材料にSiO2を用いた場合はCF4またはCHF3等のフロロカーボン系ガスを用いると、Si fin及びSiGe finに対して高い選択比を保ったエッチングが可能となる。ハードマスク503及びSTI絶縁膜504のエッチングは異方性エッチングをベースとするエッチングであり、ある程度の高周波バイアスを基板に印加する条件とする。一方、STI絶縁膜504のエッチバック後のH2プラズマ処理は、実施例１と同様、基板に印加する高周波バイアスはエッチングを行う場合に比べて低下させる、あるいは高周波バイアスを印加しない条件とする。
【0053】
なお、図８においてはSiGeチャネル502に対して極薄膜Si偏析層505を形成させることなくSTI絶縁膜504を堆積した例を示したが、実施例１と同様にSiGeチャネル502に対して極薄膜Si偏析層505を形成させて図１（ｃ）の構造を形成した後に、図８（ａ）に示したようなSTI絶縁膜504を堆積させてもよい。この場合は、STI絶縁膜504を異方性エッチングによりエッチバックした後に、再度SiGeチャネルに極薄膜Si偏析層505を形成する。実施例２ではハードマスク503を除去するため、SiGe finの上部においてSiGe層502が露出するためである。このため、少なくとも２回の極薄膜Si偏析層形成工程が必要になる。
【0054】
実施例２の半導体素子におけるfinに垂直な断面を図１０に示す。fin構造の上に、ゲート絶縁膜506、n型ＷＦＭ507またはp型ＷＦＭ508、ゲート金属509が堆積されている。n型ＷＦＭ507はn型MOSFET領域に、p型ＷＦＭ508はp型MOSFET領域にそれぞれ形成されている。図１０に示すMOSFETは、図８（ｃ）に示した構造に対して、実施例１として説明した図５Ｃ〜Ｈに示したプロセスを実施することにより得ることができる。
【0055】
実施例２においては、SiGe fin 502が露出した後に水素プラズマ処理を施すことで、SiGe fin 502の側壁及び上部ともに均一な厚さの極薄膜Si偏析層505で覆われている。本実施例におけるSi偏析効果は表面近傍のみで生じる現象であるため、Si偏析層505の厚さはプラズマ処理時間に依らず、ほぼ一定となる。同じ理由で、fin構造に対するSTI絶縁膜504の堆積の前後２回、Si偏析層を形成させた場合も同様に、SiGe fin 502の側壁及び上部ともに均一な厚さの極薄膜Si偏析層505を形成できる。
【0056】
上述のように、図１０に示すMOSFETはfin型チャネルの側壁及び上部ともにゲートで覆われているため、実施例１のMOSFETに比べてゲート制御性に優れたMOSFET特性を得ることができる。
【実施例3】
【0057】
以下、実施例３のシリコンゲルマニウム（SiGe）チャネルを有する半導体素子、その製造方法について説明するが、実施例１または実施例２との相違点を中心に説明し、重複する説明については省略する。図１１に、実施例３の半導体素子のチャネル形成方法を示す。実施例１、２の工程とはSi偏析層の形成タイミングが異なる。図１１（ａ）は実施例２の図８（Ｂ）の構造（Si基板601上にSi finとSiGe層602を有するSiGe finとが形成されている）に対して実施例１の図５Ｃを用いて説明したダミーゲート絶縁膜604、ダミーゲート605、ハードマスク606を堆積した状態を示している。
【0058】
実施例１の図５Ｃ〜Ｆに相当する工程後、図５Ｇに相当する工程を実行する。図１１（ａ）の構造をプラズマ処理装置に導入し、ハードマスク606及びダミーゲート605をエッチング除去し、図１１（ｂ）の構造を得る。連続して、同一装置の同一チャンバ内にてダミーゲート絶縁膜604をエッチング除去し、図１１（ｃ）の構造を得る。連続して、同一装置の同一チャンバ内にて水素プラズマ処理を行い、Si偏析現象を誘発することによりSiGeチャネル602表面に極薄膜Si偏析層607を形成し、図１１（ｄ）の構造を得る。実施例３では、MOSFETにおけるゲート絶縁膜形成（実施例１の図５Ｈ相当の工程）の直前にSi偏析層607をSiGeチャネル602上に形成することで、トランジスタ製造プロセスがSiGeチャネル上のSi偏析層に与えるダメージを実施例１、２に比べて軽減することが可能となる。ただし、上述したように、実施例１、２においても、水素プラズマ処理を繰り返すことで、Si偏析層を回復させることが可能である。
【0059】
図１１の連続工程におけるプラズマ処理装置の処理条件を図１２に示す。ダミーゲート上ハードマスク606のエッチングは、ハードマスク材料及び周辺材料に応じて、エッチングガスを選択する。すなわち、ハードマスク606の材料にSi3N4を用いた場合はCF4等のフロロカーボン系ガスと酸素との混合ガスにCl2等を添加することで他の材料に対するエッチング選択比を高く保ったエッチングが可能となる。ダミーゲート605のエッチングには、Cl2またはHBr等のハロゲン系のガスを用いることで下地のダミーゲート絶縁膜604をストッパとする非晶質Siまたは多結晶Siの選択エッチングが可能となる。続いて行うダミーゲート絶縁膜604エッチングには、CF4またはCHF3等のフロロカーボン系ガスを用いる。ハードマスク606、ダミーゲート605及びダミーゲート絶縁膜604の連続エッチングは一定程度の垂直性が求められるため、必要な高周波バイアスを基板に印加する。一方、水素プラズマ処理は、極薄膜Si偏析層607を均一に形成することを目的とするため、実施例１、２と同様、基板に印加する高周波バイアスはエッチングを行う場合に比べて低下させる、あるいは高周波バイアスを印加しない条件とする。
【0060】
実施例３のMOSFET構造は実施例２とほぼ同等であり、ゲート部分におけるfinに垂直な断面は図１０と同じである。
【実施例4】
【0061】
実施例４のシリコンゲルマニウム（SiGe）チャネルを有する半導体素子は、チャネルの周囲が全てゲートで覆われたゲートオールアラウンド構造を有する（ＧＡＡ型FET）。以下の説明においても、実施例１〜３との相違点を中心に説明し、重複する説明については省略する。図１３Ａには、Si基板701、Si基板701上に形成された単結晶Siまたは歪が緩和された単結晶SiGeであるエピタキシャル成長層702及び交互に積層された複数の単結晶Si層703と複数の単結晶SiGe層704からなる積層膜をfin状に加工し、STI絶縁膜705を形成した構造を示す。
【0062】
図１３Ａの構造において、Si層または歪緩和SiGe層702、Si層703とSiGe層704を交互に積層した積層膜は、Si基板701上に連続してＣＶＤ等によるエピタキシャル成長により形成する。fin構造の加工工程及びSTI絶縁膜705の形成工程は、他の実施例と同等である。エピタキシャル成長層702をSi層とする場合は、Si層703は歪を含有しておらず、SiGe層704のみ圧縮性の歪を含有する。この場合、SiGe層704のGe組成は20％〜25％の範囲で調整することが望ましい。一方、エピタキシャル成長層702に歪緩和SiGe層とする場合は、Si層703には引っ張り歪が加わる。SiGe層704には圧縮性の歪が掛かっていることが望ましいため、SiGe層704は歪緩和SiGe層702に比べて高いGe組成を有することが望ましい。例えば、歪緩和SiGe層702のGe組成を20％〜25％の範囲で調整し、歪を含有するSiGe層704のGe組成を約30％〜60％の範囲で調整すると良い。引っ張り歪が加わると、n型MOSFETにおける電子の移動度が向上し、圧縮歪が加わるとp型MOSFETにおける正孔の移動度が向上する。従って、エピタキシャル成長層702を歪緩和SiGe層とした場合には、Si層とした場合に比べてn型MOSFETの特性向上が期待できる。
【0063】
なお、エピタキシャル成長層702を歪緩和SiGe層とする場合には、エピタキシャル成長の際のSiGe層の膜厚を歪が緩和する臨界膜厚以上にする必要があるため、歪緩和により発生する欠陥の影響を抑制する必要がある。例えばエピタキシャル成長中にGe組成を徐々に増加させたり、バッファ層を低温にて成膜したりすると良い。一方、歪SiGe層704の膜厚及びエピタキシャル成長層702に歪緩和SiGe層を用いた場合の歪Si層703の膜厚は歪が緩和する臨界膜厚以下とする。また、Si層703とSiGe層704の膜厚はトランジスタ特性を鑑みた設計も重要となり、例えば、ゲート長が15ｎｍ〜30ｎｍの場合は、Si層703とSiGe層704の膜厚を5ｎｍ〜20ｎｍ程度に設計すると良い。
【0064】
図１３Ａに示す構造に、実施例１の図５Ｂ〜Ｆに相当するプロセスを施し、図１３Ｂの構造を得る。図１４に、図１３Ｂの構造を上方から見た平面図を示す。Si層703とSiGe層704の積層膜に形成されたfin構造上にダミーゲート絶縁膜706、ダミーゲート707、ハードマスク708が形成され、ダミーゲート707側壁にはダミーゲート側壁絶縁膜709が形成されている。また、n型MOSFETのソース／ドレイン領域にはエピタキシャル成長したn型Siのソース／ドレイン713が形成され、p型MOSFETのソース／ドレイン領域にはエピタキシャル成長したp型SiGeのソース／ドレイン710が形成されている。
【0065】
この後、全面に層間絶縁膜711を堆積した後ＣＭＰによる平坦化を行い、パターニングしたレジスト712によりp型MOSFET領域を覆うことで図１３Ｃに示す構造を得る。図１３Ｃの構造につき、図１４のａ−ａ’を結ぶ線におけるn型MOSFETのゲートに垂直な断面を図１５Ａに示す。図１５Ａにおいて、ゲートに垂直な断面におけるSi層703とSiGe層704との積層膜の側壁は、n型Siソース／ドレイン713によって覆われている。
【0066】
次に、レジスト712をマスクとするエッチングを施し、ダミーゲート上ハードマスク708、ダミーゲート707、及びダミーゲート絶縁膜706を順次エッチング除去し、図１３Ｄの構造を得る。このエッチングにより、n型MOSFETのゲート形成領域においてSi層703とSiGe層704との積層膜のfin構造が露出する。図１３Ｄの構造につき、図１４のａ−ａ’を結ぶ線におけるn型MOSFETのゲートに垂直な断面を図１５Ｂに示す。
【0067】
図１３Ｄ及び図１５Ｂに示すn型MOSFET領域におけるfin構造から、SiGe層704をSi層703及びその他の層に対して選択的にエッチング除去して、図１３Ｅ及び図１５Ｃの構造を得る。SiGe層704の選択エッチングは、例えば酢酸（CH3COOH）と過酸化水素水（H2O2）及びフッ化水素酸（HF）等酸性の混合液を用いたウェットエッチングによって行っても良いし、一フッ化塩素（ClF）、一臭化ヨウ素（IBr）、三フッ化塩素（ClF3）、三フッ化臭素（BrF3）等のハロゲン化物を用いたドライエッチングによって行っても良い。このエッチングにより、Si層703が細線（nanowire）状またはシート（nanosheet）状のチャネルに加工される。
【0068】
次いで、レジスト712を除去後、レジスト714にてn型MOSFET領域を覆い、図１３Ｆの構造を得る。ここで、レジスト714は、スピン・オン・カーボン膜／スピン・オン・グラス膜／有機レジストからなる三層レジストであっても良い。ここで、スピン・オン・カーボン膜は主に炭素からなる有機膜で、スピン・オン・グラス膜はSi、酸素を含む有機膜である。通常、三層レジストを用いた加工では、レジストを用いてスピン・オン・グラス膜をエッチングし、スピン・オン・グラス膜をマスクとしてスピン・オン・カーボン膜をエッチングした後、レジスト及びスピン・オン・グラス膜を除去してスピン・オン・カーボン膜をマスクとして用いる場合が多く、この場合、レジスト714はスピン・オン・カーボン膜から主に構成されることになる。図１３Ｆの構造につき、図１４のｂ−ｂ’を結ぶ線におけるp型MOSFETのゲートに垂直な断面を図１６Ａに示す。図１６Ａにおいて、ゲートに垂直な断面におけるSi層703とSiGe層704との積層膜の側壁は、p型SiGeソース／ドレイン710によって覆われている。
【0069】
次に、レジスト714をマスクとするエッチングを施し、ダミーゲート上ハードマスク708、ダミーゲート707、及びダミーゲート絶縁膜706を順次エッチング除去し、図１３Ｇの構造を得る。このエッチングにより、p型MOSFETのゲート形成領域においてSi層703とSiGe層704との積層膜のfin構造が露出する。図１３Ｇの構造につき、図１４のｂ−ｂ’を結ぶ線におけるp型MOSFETのゲートに垂直な断面を図１６Ｂに示す。
【0070】
図１３Ｇ及び図１６Ｂに示すp型MOSFET領域におけるfin構造から、Si層703をSiGe層704及びその他の層に対して選択的にエッチング除去して、図１３Ｈ及び図１６Ｃの構造を得る。このエッチングはダミーゲート707等のエッチング除去に連続して、同一のチャンバ内において行われる。このエッチングにより、SiGe層704は細線（nanowire）状またはシート（nanosheet）状のチャネルに加工される。この状態において、SiGe層704の表面及びゲート側壁絶縁膜709内のp型SiGeソース／ドレイン710が露出している。
【0071】
Si層703の選択エッチング後、同一チャンバ内にて連続してH2プラズマ処理を行ってSi偏析現象を誘発し、露出したSiGe層704及びp型SiGeソース／ドレイン710の表面に極薄膜Si偏析層715を形成して、図１３Ｉ及び図１６Ｄの構造を得る。
【0072】
図１３Ｇに示すダミーゲート除去工程から図１３Ｉに示す水素プラズマ処理によるSi偏析工程までを同一チャンバ内にて一貫処理で行うことにより、工程数の削減とチャネル−ゲート間の界面特性の向上を同時に実現可能なプロセスとなる。この一貫プロセスにおけるプラズマ処理装置の処理条件を図１８に示す。
【0073】
ダミーゲート上ハードマスク708のエッチングは、ハードマスク材料及び周辺材料に応じて、エッチングガスを選択する。即ち、ハードマスク708の材料にSi3N4を用いた場合はCF4等のフロロカーボン系ガスと酸素の混合ガスにCl2等を添加することで他の材料に対するエッチング選択比を高く保ったエッチングが可能となる。ダミーゲート707のエッチング時にはCl2またはHBr等のハロゲン系のガスを用いることで、下地のダミーゲート絶縁膜706をストッパとする非晶質Siまたは多結晶Siの選択エッチングが可能となる。続いて行うダミーゲート絶縁膜706エッチング時には、CF4またはCHF3等のフロロカーボン系ガスを用いる。ハードマスク708、ダミーゲート707及びダミーゲート絶縁膜706の連続エッチングは、一定程度の垂直性が求められるため、必要な高周波バイアスを基板に印加する。続いて、Si層703の選択エッチングを行う際には、等方性のエッチングが求められるため、基板に印加する高周波バイアスはダミーゲート707等のエッチングを行う場合に比べて低下させる、あるいは高周波バイアスを印加しない条件とする。選択エッチングに用いるプラズマの原料ガスは、H2に加え、例えば六フッ化硫黄（SF6）またはフロロカーボン系ガスを用いると良い。続くSi偏析を誘発するH2プラズマ処理は、主にH2ガスを用い、Si層703選択エッチング時と同様、基板に印加する高周波バイアスはダミーゲート707等のエッチングを行う場合に比べて低下させる、あるいは高周波バイアスを印加しない条件とする。
【0074】
図１３Ｉ及び図１６Ｄの構造にゲート絶縁膜716、n型ＷＦＭ717またはp型ＷＦＭ718を堆積し、更にゲート金属719を堆積した後、ＣＭＰにより表面を平坦化して図１３Ｊ及び図１６Ｅの構造を得る。n型ＷＦＭ717及びp型ＷＦＭ718はそれぞれ、n型MOSFET領域及びp型MOSFET領域に別々に形成される。ゲート積層膜の形成方法は実施例１で示した方法と同等とする。
【0075】
実施例４のMOSFET構造につき、図１４のｃ−ｃ’を結ぶ線における断面を図１７に示す。Siナノワイヤ（またはナノシート）チャネル703及びSiGeナノワイヤ（またはナノシート）チャネル704の周囲がゲートで覆われたゲートオールアラウンド構造を有しており、finFET構造を有するMOSFETに比べて、よりゲート制御性に優れたトランジスタの作製が可能となる。また、ゲートオールアラウンド型MOSFETにおいて、SiGeチャネル704の表面は極薄膜Si偏析層715で保護されており、チャネル／ゲート絶縁膜界面状態に起因するトランジスタオフ電流の増大やオン電流の劣化をともに抑制し、高いオン電流と低いオフ電流を共に実現可能な半導体素子を作製することが可能となる。
【符号の説明】
【0076】
1, 501, 601, 701…シリコン基板（単結晶シリコン層）、2, 502, 602…単結晶歪シリコンゲルマニウム層、3, 503…ハードマスク、4, 505, 607, 715…シリコン偏析層、5, 504, 603, 705…素子分離（STI）絶縁膜、6, 604, 706…ダミーゲート絶縁膜、7, 605, 707…ダミーゲート、8, 606, 708…ハードマスク、9, 709…ゲート側壁絶縁膜、10…ハードマスク、11, 710…ｐ型シリコンゲルマニウムソース／ドレイン、12, 711…層間絶縁膜、13, 506, 716…ゲート絶縁膜、14, 507, 717…ｎ型仕事関数調整用金属、15, 508, 718…ｐ型仕事関数調整用金属、16, 509, 719…ゲート金属、70…正孔、90…再付着物層、702…歪緩和単結晶シリコンゲルマニウム層または歪緩和単結晶シリコン層、703…単結晶歪シリコンまたは単結晶シリコン層、704…単結晶歪シリコンゲルマニウム層、712…レジスト、713…ｎ型シリコンソース／ドレイン、714…レジスト、401…処理室（チャンバ）、402…真空排気口、403…シャワープレート、404…窓部、405…ガス源、406…ガス供給装置、407…ガス導入口、408…プラズマ生成用高周波電源、409…導波管、410…磁場発生コイル、411…半導体基板、412…試料台、413…高周波バイアス電源、420…制御部。