特許 6879862 演算増幅器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6879862

(24)【登録日】2021年5月7日

(45)【発行日】2021年6月2日

(54)【発明の名称】演算増幅器

(51)【国際特許分類】

   H03F 3/45 20060101AFI20210524BHJP

   H03F 3/68 20060101ALI20210524BHJP

   H03F 1/42 20060101ALI20210524BHJP

【ＦＩ】

   H03F3/45 210

   H03F3/68 220

   H03F1/42

【請求項の数】6

【全頁数】9

(21)【出願番号】特願2017-154877(P2017-154877)

(22)【出願日】2017年8月10日

(65)【公開番号】特開2019-33460(P2019-33460A)

(43)【公開日】2019年2月28日

【審査請求日】2020年6月4日

(73)【特許権者】

【識別番号】000191238

【氏名又は名称】新日本無線株式会社

(74)【代理人】

【識別番号】110002147

【氏名又は名称】特許業務法人酒井国際特許事務所

(72)【発明者】

【氏名】境 要典

【審査官】 小林 正明

(56)【参考文献】

【文献】 特開２００８−０９２１０６（ＪＰ，Ａ）

【文献】 特開平０９−２６０９７３（ＪＰ，Ａ）

【文献】 特開平０６−２６０８５５（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００３／０２２２７１６（ＵＳ，Ａ１）

【文献】 国際公開第２００２／０６７４１４（ＷＯ，Ａ１）

【文献】 特開２００４−０４０１５７（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｆ １／００−３／６８

(57)【特許請求の範囲】

【請求項1】

反転入力端子に第１ローパスフィルタを介してベースが接続された第１トランジスタ、非反転入力端子に第２ローパスフィルタを介してベースが接続された第２トランジスタ、及び前記第１トランジスタと前記第２トランジスタのエミッタに共通接続された電流源を有する第１差動回路と、
前記反転入力端子にベースが接続された第１１トランジスタ、前記非反転入力端子にベースが接続された第１２トランジスタ、及び前記第１１トランジスタのエミッタと前記第１２トランジスタのエミッタの間に接続されたキャパシタを有する第２差動回路と、
前記第１トランジスタのコレクタ電流を前記第１１トランジスタのエミッタにミラーする第１カレントミラー回路と、
前記第２トランジスタのコレクタ電流を前記第１２トランジスタのエミッタにミラーする第２カレントミラー回路と、
前記第１１トランジスタのコレクタと前記第１２トランジスタのコレクタに接続された負荷回路と、
を備え、前記第１１トランジスタのコレクタと前記第１２トランジスタのコレクタの少なくとも一方が出力端子に接続されたことを特徴とする演算増幅器。

【請求項2】

請求項１に記載の演算増幅器において、
前記第１ローパスフィルタ及び前記第２ローパスフィルタのカットオフ周波数は、前記第２差動回路のハイパスフィルタのカットオフ周波数と同じか又はより高いことを特徴とする演算増幅器。

【請求項3】

請求項１又は２に記載の演算増幅器において、
前記第１及び第２トランジスタ並びに前記第１１及び第１２トランジスタをそれぞれジャンクションＦＥＴに置き換えたことを特徴とする演算増幅器。

【請求項4】

請求項１又は２に記載の演算増幅器において、
前記負荷回路を第１３トランジスタと第１４トランジスタからなる能動負荷回路で構成したことを特徴とする演算増幅器。

【請求項5】

請求項１又は２に記載の演算増幅器において、
前記負荷回路を前記第１１トランジスタのコレクタに接続された第１負荷抵抗と前記第１２トランジスタのコレクタに接続された第２負荷抵抗で構成したことを特徴とする演算増幅器。

【請求項6】

請求項１、２又は４に記載の演算増幅器において、
全トランジスタをＭＯＳＦＥＴに置き換えたことを特徴とする演算増幅器。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は高周波ノイズ対策を施した演算増幅器に関する。

【背景技術】

【0002】

演算増幅器に、その動作する周波数帯域を大きく超える高周波信号が入力すると、直流の入力オフセット電圧が変動してしまう問題がある。この影響を低減させる手法として、図６に示すようなＰＮＰのトランジスタＱ１，Ｑ２のエミッタを電流源Ｉ１に差動接続した演算増幅器の反転入力端子１と非反転入力端子２にローパスフィルタ７Ａ，８Ａを挿入し、演算増幅器に入る高周波ノイズを減衰させる手法が提案されている（特許文献１の図４）。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開平９−２６０９７３号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかし、挿入するローパスフィルタ７Ａ，８Ａのカットオフ周波数は、演算増幅器の動作する周波数帯域に対して十分に高い周波数に設定しなければ、演算増幅器の周波数特性に影響を与え、図７に示す「従来対策回路の周波数特性」のように、演算増幅器の動作周波数帯域とカットオフ周波数の関係によっては、演算増幅器の安定性の指標となる位相余裕、利得余裕を著しく低下させ発振に至ることもある。

【0005】

また、演算増幅器の安定性を確保するために設定できるカットオフ周波数を十分に低くできない場合は、ローパスフィルタ７Ａ，８Ａを挿入したにも関わらず高周波ノイズを十分に減衰させることができず、対策の効果が不十分となることもある。挿入するローパスフィルタ７Ａ，８Ａのカットオフ周波数が低ければ低い程、高周波ノイズの減衰効果は高くなるが、その一方で演算増幅器の安定性への悪影響が大きくなり、トレードオフの関係にある。上記のように、演算増幅器の高周波ノイズ耐性向上のためにローパスフィルタ７Ａ，８Ａを挿入するだけの方法では、演算増幅器の安定性を低下させる問題点があった。

【0006】

本発明の目的は、高周波ノイズ耐性向上のためのローパスフィルタを挿入しつつも、安定性の低下を改善した演算増幅器を提供することである。

【課題を解決するための手段】

【0007】

上記目的を達成するために、請求項１にかかる発明は、反転入力端子に第１ローパスフィルタを介してベースが接続された第１トランジスタ、非反転入力端子に第２ローパスフィルタを介してベースが接続された第２トランジスタ、及び前記第１トランジスタと前記第２トランジスタのエミッタに共通接続された電流源を有する第１差動回路と、前記反転入力端子にベースが接続された第１１トランジスタ、前記非反転入力端子にベースが接続された第１２トランジスタ、及び前記第１１トランジスタのエミッタと前記第１２トランジスタのエミッタの間に接続されたキャパシタを有する第２差動回路と、前記第１トランジスタのコレクタ電流を前記第１１トランジスタのエミッタにミラーする第１カレントミラー回路と、前記第２トランジスタのコレクタ電流を前記第１２トランジスタのエミッタにミラーする第２カレントミラー回路と、前記第１１トランジスタのコレクタと前記第１２トランジスタのコレクタに接続された負荷回路と、を備え、前記第１１トランジスタのコレクタと前記第１２トランジスタのコレクタの少なくとも一方が出力端子に接続されたことを特徴とする。
請求項２にかかる発明は、請求項１に記載の演算増幅器において、前記第１ローパスフィルタ及び前記第２ローパスフィルタのカットオフ周波数は、前記第２差動回路のハイパスフィルタのカットオフ周波数と同じか又はより高いことを特徴とする。
請求項３にかかる発明は、請求項１又は２に記載の演算増幅器において、前記第１及び第２トランジスタ並びに前記第１１及び第１２トランジスタをそれぞれジャンクションＦＥＴに置き換えたことを特徴とする。
請求項４にかかる発明は、請求項１又は２に記載の演算増幅器において、前記負荷回路を第１３トランジスタと第１４トランジスタからなる能動負荷回路で構成したことを特徴とする。
請求項５にかかる発明は、請求項１又は２に記載の演算増幅器において、前記負荷回路を前記第１１トランジスタのコレクタに接続された第１負荷抵抗と前記第１２トランジスタのコレクタに接続された第２負荷抵抗で構成したことを特徴とする。
請求項６にかかる発明は、請求項１、２又は４に記載の演算増幅器において、全トランジスタをＭＯＳＦＥＴに置き換えたことを特徴とする。

【発明の効果】

【0008】

本発明によれば、第１差動回路の入力側に高周波ノイズを十分に減衰できるような低いカットオフ周波数を持つ第１、第２ローパスフィルタを挿入しつつ、演算増幅器の安定性への影響を改善することができ、トレードオフの関係にあった演算増幅器の高周波ノイズ耐性と安定性の両立が可能となる利点がある。

【図面の簡単な説明】

【0009】

【図1】本発明の第１実施例の演算増幅器の回路図である。

【図2】本発明の第２実施例の演算増幅器の回路図である。

【図3】本発明の第３実施例の演算増幅器の回路図である。

【図4】本発明の第４実施例の演算増幅器の回路図である。

【図5】本発明の第５実施例の演算増幅器の回路図である。

【図6】従来の演算増幅器の入力端子部分の回路図である。

【図7】演算増幅器の利得と位相の周波数特性図である。

【発明を実施するための形態】

【0010】

＜第１実施例＞
図１に本発明の第１実施例の演算増幅器の回路を示す。１は反転入力端子、２は非反転入力端子、３は出力端子、４は高電位の電源端子、５は低電位の電源端子、６は接地である。７は第１ローパスフィルタであり、抵抗Ｒ１（抵抗値＝Ｒ）とキャパシタＣ１（容量値＝Ｃ）で構成され、一端が反転入力端子１に接続されている。８は第２ローパスフィルタであり、抵抗Ｒ２（抵抗値＝Ｒ）とキャパシタＣ２（容量値＝Ｃ）で構成され、一端が非反転入力端子２に接続されている。

【0011】

９は第１差動回路であり、第１ローパスフィルタ７の他端（抵抗Ｒ１とキャパシタＣ１の共通接続点）がベースに接続されたＰＮＰトランジスタＱ１と、第２ローパスフィルタ８の他端（抵抗Ｒ２とキャパシタＣ２の共通接続点）がベースに接続されたＰＮＰトランジスタＱ２と、それらトランジスタＱ１，Ｑ２のエミッタに共通接続された電流源Ｉ１により構成されている。そのトランジスタＱ１のコレクタにはカレントミラー接続のＮＰＮトランジスタＱ３，Ｑ４が接続されている。また、トランジスタＱ２のコレクタにはカレントミラー接続のＮＰＮトランジスタＱ５，Ｑ６が接続されている。そして、トランジスタＱ４にはカレントミラー接続のＰＮＰトランジスタＱ７，Ｑ８が接続されている。また、トランジスタＱ６にはカレントミラー接続のＰＮＰトランジスタＱ９，Ｑ１０が接続されている。トランジスタＱ３，Ｑ４、Ｑ７，Ｑ８は請求項記載の第１カレントミラー回路を実現し、トランジスタＱ５，Ｑ６，Ｑ９，Ｑ１０は第２カレントミラー回路を実現している。

【0012】

１０は第２差動回路であり、ＰＮＰトランジスタＱ１１，Ｑ１２と、そのトランジスタＱ１１，Ｑ１２のエミッタにコレクタがそれぞれ接続されたトランジスタＱ８，Ｑ１０と、トランジスタＱ１１，Ｑ１２のエミッタ間に接続されたキャパシタＣ３で構成されている。この第２差動回路のトランジスタＱ１１，Ｑ１２のコレクタには、カレントミラー接続されたＮＰＮトランジスタＱ１３，Ｑ１４で構成された能動型の負荷回路１１が接続され、トランジスタＱ１４のコレクタに出力端子３が接続されている。

【0013】

次に本実施例の演算増幅器の動作について説明する。第１差動回路９は、トランジスタＱ１，Ｑ２のベースがローパスフィルタ７，８を経由して反転入力端子１、非反転入力端子２に接続されているので、それらローパスフィルタ７，８のカットオフ周波数ｆｃ１よりも低い周波数の信号で動作する。この周波数ｆｃ１は、

で表される。このとき、そのトランジスタＱ１のコレクタ電流は、トランジスタＱ３，Ｑ４，Ｑ７，Ｑ８を経由してトランジスタＱ１１のエミッタにミラーされる。また、トランジスタＱ２のコレクタ電流は、トランジスタＱ５，Ｑ６，Ｑ９，Ｑ１０を経由してトランジスタＱ１２のエミッタにミラーされる。

【0014】

第２差動回路１０は、キャパシタＣ３によってハイパスフィルタが構成されていて、本来ハイパスフィルタのカットオフ周波数ｆｃ２よりも低い周波数の信号では差動動作できない。しかし、第１差動回路９の差動動作による電流がミラーされてトランジスタＱ１１，Ｑ１２のエミッタに流れているので、その第２差動回路１０のトランジスタＱ１１，Ｑ１２は、疑似的にトランジスタＱ１，Ｑ２のようなエミッタ結合の第１差動回路９と同じ動作を行う。このため、ミラーされた電流がトランジスタＱ１１，Ｑ１２のコレクタから負荷回路１１のトランジスタＱ１３，Ｑ１４に流れて、出力端子３に、反転入力端子１と非反転入力端子２に入力する信号の差分を増幅した信号が出力する。

【0015】

一方、入力信号の周波数がローパスフィルタ７，８のカットオフ周波数ｆｃ１を超えてくると、それらローパスフィルタ７，８によりＡＣ信号は減衰され、トランジスタＱ１，Ｑ２のベースにはＡＣ信号が入力されなくなる。このとき、トランジスタＱ１，Ｑ２のベースはそれぞれ直流の同相入力電圧でバイアスされることになり、トランジスタＱ１，Ｑ２のコレクタには、ベース電流を無視すると、定電流源Ｉ１の電流の半分ずつが定電流としてそれぞれに流れ、第２差動回路１０のトランジスタＱ１１，Ｑ１２のエミッタにミラーされることになる。第２差動回路１０はハイパスフィルタとして動作し、カットオフ周波数ｆｃ２以上の周波数で差動動作する。その周波数ｆｃ２は、

で表される。ｇｍはトランジスタＱ１１，Ｑ１２の相互コンダクタンスである。カットオフ周波数ｆｃ１，ｆｃ２は、

に設定されている。このため、ローパスフィルタ７，８によって第１差動回路９が差動動作できなくなる周波数以上の帯域では、第２差動回路１０が第１差動回路９に代わって差動動作することになる。

【0016】

ローパスフィルタ７，８のカットオフ周波数ｆｃ１を超えた高周波ノイズが入力されたときには、前述したように第１差動回路９のトランジスタＱ１，Ｑ２は、第２差動回路１０のトランジスタＱ１１，Ｑ１２へ定電流をミラーし、第２差動回路１０が差動動作することになるが、トランジスタＱ１１，Ｑ１２のエミッタ同士はキャパシタＣ３を介して接続されており、直流的には接続されていない。このため、高周波ノイズによる直流の入力オフセット電圧変動の要因とはならない。直流の入力オフセット電圧はトランジスタＱ１，Ｑ２からなる差動対で決まることになるが、トランジスタＱ１，Ｑ２のベースに入る高周波ノイズはローパスフィルタ７，８により減衰されているため、その高周波ノイズの影響を低減できる。

【0017】

また、従来技術ではローパスフィルタ７，８のカットオフ周波数ｆｃ１は演算増幅器の安定性が著しく低下しないように、演算増幅器の動作する周波数帯域より十分に高い周波数へ設定しなければならなかった。ローパスフィルタ７，８を挿入しつつ、安定性を確保するために、演算増幅器の動作周波数帯域の指標である利得周波数帯域幅積ＧＢＷとローパスフィルタ７，８のカットオフ周波数ｆｃ１との関係は、

となるようｆｃ１を設定し、安定性を確保していた。

【0018】

例えば、利得周波数帯域幅積ＧＢＷが１０ＭＨｚの演算増幅器に対してローパスフィルタ７，８を挿入しつつ安定性を確保するためにはカットオフ周波数ｆｃ１は１００ＭＨｚ以上に設定することが必要なケースが多くあり、この場合１００ＭＨｚの高周波ノイズは十分に減衰することができず、ローパスフィルタ７，８を挿入したにもかかわらず、高周波ノイズの影響を大きく受けてしまい、想定以上の入力オフセット電圧の変動を引き起こしてしまう。

【0019】

また、例えば、演算増幅器に高周波ノイズを十分に減衰させるために、カットオフ周波数ｆｃ１を演算増幅器のＧＢＷに近い値に設定した場合、高周波ノイズは十分に減衰できても、安定性が著しく低下し最悪発振に至ることもある。

【0020】

これらに対し本発明では、入力側にローパスフィルタ７，８を介した第１差動回路９とハイパスフィルタ動作を行う第２差動回路１０によって、動作する周波数特性を補完することができるため、演算増幅器の周波数帯域ＧＢＷとローパスフィルタ７，８のカットオフ周波数ｆｃ１の関係を前述のようにｆｃ１＞＞ＧＢＷとして安定性を確保する必要がなく、第２差動回路１０のカットオフ周波数ｆｃ２を適宜設定することにより、ローパスフィルタ７，８のカットオフ周波数ｆｃ１は演算増幅器の動作周波数帯域と同じとすることもでき、更には演算増幅器の動作周波数帯域より低い値を選択することも可能である。

【0021】

図７にＧＢＷ＝４ＭＨｚの演算増幅器に本発明の回路構成を使用したときの「本実施例の周波数特性」を示す。ここでは、ローパスフィルタ７，８のカットオフ周波数ｆｃ１を８ＭＨｚ、第２差動回路１０のカットオフ周波数ｆｃ２を４００ｋＨｚに設定している。比較のため、何も対策を施さない「未対策回路の周波数特性」、ローパスフィルタを挿入した「従来対策回路の周波数特性」も併せて示す。「本実施例の周波数特性」はローパスフィルタを挿入しているが、「未対策回路の周波数特性」のように位相余裕、利得余裕の減少による安定性低下が改善されており、良好な結果となっていることがわかる。

【0022】

＜第２実施例＞
図２に本発明の第２実施例の演算増幅器の回路を示す。ここでは、図１における負荷回路１１を負荷抵抗ＲＬ１，ＲＬ２を用いた回路で構成し、反転出力端子３ａと非反転出力端子３ｂに差動出力信号を取り出している。

【0023】

＜第３実施例＞
図３に本発明の第３実施例の演算増幅器の回路を示す。ここでは、図１における第１差動回路９をジャンクションＦＥＴのＰ型トランジスタＪ１，Ｊ２で構成し、第２差動回路１０をジャンクションＦＥＴのＰ型トランジスタＪ１１，Ｊ１２で構成している。ジャンクションＦＥＴで構成した差動回路は、バイポーラトランジスタで構成した差動回路に比べて入力バイアス電流を小さくできる利点がある。例えば、バイポーラトランジスタの場合の入力電流が数ｎＡ〜数μＡ程度であるのに比べて、ジャンクションＦＥＴの場合の入力電流は数ｐＡ〜数十ｐＡ程度に抑えることができる。

【0024】

＜第４実施例＞
図４に本発明の第４実施例の演算増幅器の回路を示す。ここでは、図１におけるＰＮＰトランジスタＱ１，Ｑ２，Ｑ７〜Ｑ１２をＮＰＮトランジスタＱ１Ａ，Ｑ２Ａ，Ｑ７Ａ〜Ｑ１２Ａに置き換えるとともに、ＮＰＮトランジスタＱ３〜Ｑ６，Ｑ１３，Ｑ１４をＰＮＰトランジスタＱ３Ａ〜Ｑ６Ａ，Ｑ１３Ａ，Ｑ１４Ａに置き換えて演算増幅器を構成したものであり、図１の演算増幅器と同様に動作する。

【0025】

＜第５実施例＞
図５に本発明の第５実施例の演算増幅器の回路を示す。ここでは、図１におけるるＰＮＰトランジスタＱ１，Ｑ２，Ｑ７〜Ｑ１２をＰＭＯＳトランジスタＭ１，Ｍ２，Ｍ７〜Ｍ１２に置き換えるとともに、ＮＰＮトランジスタＱ３〜Ｑ６，Ｑ１３，Ｑ１４をＮＭＯＳトランジスタＭ３〜Ｍ６，Ｍ１３，Ｍ１４に置き換えて演算増幅器を構成したものであり、図１の演算増幅器と同様に動作する。

【0026】

＜その他の実施例＞
なお、図３、図４、図５の実施例において、負荷回路１１を負荷抵抗ＲＬ１，ＲＬ２で構成してもよい。また、図４、図５の実施例において、第１差動回路９、第２差動回路１０の差動対トランジスタをジャンクションＦＥＴに置き換えてもよい。さらに、図５の実施例において、ＮＭＯＳトランジスタをＰＭＯＳトランジスタに、ＰＭＯＳトランジスタをＮＭＯＳトランジスタに置き換えてもよい。

【符号の説明】

【0027】

１：反転入力端子、２：非反転入力端子、３，３ａ，３ｂ：出力端子、４：高電位の電源端子、５：低電位の電源端子、６：接地、７：第１ローパスフィルタ、８：第２ローパスフィルタ、９：第１差動回路、１０：第２差動回路、１１：負荷回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】