特許 6890802 半導体積層膜の製造方法、および半導体積層膜

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6890802

(24)【登録日】2021年5月28日

(45)【発行日】2021年6月18日

(54)【発明の名称】半導体積層膜の製造方法、および半導体積層膜

(51)【国際特許分類】

   H01L 21/203 20060101AFI20210607BHJP

   H01L 21/338 20060101ALI20210607BHJP

   H01L 29/778 20060101ALI20210607BHJP

   H01L 29/812 20060101ALI20210607BHJP

   H01L 29/861 20060101ALI20210607BHJP

   H01L 29/868 20060101ALI20210607BHJP

   H01L 21/329 20060101ALI20210607BHJP

   H01L 29/88 20060101ALI20210607BHJP

   H01L 29/66 20060101ALI20210607BHJP

   H01L 29/06 20060101ALI20210607BHJP

   H01L 21/331 20060101ALI20210607BHJP

   H01L 29/737 20060101ALI20210607BHJP

   C23C 14/06 20060101ALI20210607BHJP

   C23C 14/34 20060101ALI20210607BHJP

【ＦＩ】

   H01L21/203 S

   H01L29/80 H

   H01L29/91 F

   H01L29/88 Z

   H01L29/66 T

   H01L29/06 601W

   H01L29/72 H

   C23C14/06 E

   C23C14/34 R

【請求項の数】15

【全頁数】23

(21)【出願番号】特願2018-527637(P2018-527637)

(86)(22)【出願日】2017年7月12日

(86)【国際出願番号】JP2017025436

(87)【国際公開番号】WO2018012546

(87)【国際公開日】20180118

【審査請求日】2020年6月12日

(31)【優先権主張番号】特願2016-140117(P2016-140117)

(32)【優先日】2016年7月15日

(33)【優先権主張国】JP

(73)【特許権者】

【識別番号】504132881

【氏名又は名称】国立大学法人東京農工大学

(73)【特許権者】

【識別番号】301022471

【氏名又は名称】国立研究開発法人情報通信研究機構

(74)【代理人】

【識別番号】100090398

【弁理士】

【氏名又は名称】大渕 美千栄

(74)【代理人】

【識別番号】100090387

【弁理士】

【氏名又は名称】布施 行夫

(72)【発明者】

【氏名】須田 良幸

(72)【発明者】

【氏名】塚本 貴広

(72)【発明者】

【氏名】本橋 叡

(72)【発明者】

【氏名】出蔵 恭平

(72)【発明者】

【氏名】大久保 克己

(72)【発明者】

【氏名】八木 拓馬

(72)【発明者】

【氏名】笠松 章史

(72)【発明者】

【氏名】広瀬 信光

(72)【発明者】

【氏名】松井 敏明

【審査官】 長谷川 直也

(56)【参考文献】

【文献】 特開２０１５−１５３７７５（ＪＰ，Ａ）

【文献】 SPILA,T, et al.，Effect of steady-state hydrogen coverage on the evolution of crosshatch morphology during Si1-xGex/Si(001) growth from hydride precursors，J. Appl. Phys.，米国，２００３年 ２月１５日，Vol.93 No.4，pp.1918-1925

【文献】 SUTTER,P, et al.，Magnetron sputter epitaxy of SimGen/Si(001) strained-layer superlattices，Applied Physics Letters，米国，１９９４年１０月２４日，Vol.65, No.17，pp.2220-2222

【文献】 KUMMER, M, et al.，STM study of step graded Si1-xGex/Si(001) buffers，Thin Solid Films，１９９８年，Vol. 336，pp. 100-103

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／２０３−２１／２０５、２１／３１、

２１／３２９−２１／３３１、２１／３３７−２１／３３８、

２１／３６３−２１／３６５、２１／４６９、２１／８６、

２７／０９５、２９／００−２９／３８、

２９／６６−２９／７３７、２９／７７８、

２９／８０−２９／８１２、２９／８６−２９／９６、

Ｃ２３Ｃ １４／００−１４／５８、

Ｃ３０Ｂ １／００−３５／００

(57)【特許請求の範囲】

【請求項1】

シリコン基板上に、スパッタ法によって、シリコンおよびゲルマニウムを含む半導体層を形成する工程を含み、
前記スパッタ法において、
前記半導体層の成膜温度は、５００℃未満であり、かつ、前記半導体層の成膜圧力は、１ｍＴｏｒｒ以上１１ｍＴｏｒｒ以下であり、
または、
前記半導体層の成膜温度は、６００℃未満であり、かつ、前記半導体層の成膜圧力は、２ｍＴｏｒｒ以上５ｍＴｏｒｒ未満であり、
スパッタガスにおける水素ガスの体積比は、０．０００１％以下であり、
前記半導体層の厚さをｔ（ｎｍ）とし、前記半導体層におけるシリコンの原子数とゲルマニウムの原子数との和に対するゲルマニウムの原子数の比をｘとすると、
ｔ≦０．８８１×ｘ^{−４．７９}
の関係を満たす、半導体積層膜の製造方法。

【請求項2】

請求項１において、
前記半導体層の成膜温度は、３５０℃以上５５０℃以下である、半導体積層膜の製造方法。

【請求項3】

請求項２において、
前記半導体層は、導電性を付与する不純物を含む半導体層である。半導体積層膜の製造方法。

【請求項4】

請求項１ないし３のいずれか１項において、
前記半導体層の成膜圧力は、２ｍＴｏｒｒ以上４ｍＴｏｒｒ以下である、半導体積層膜
の製造方法。

【請求項5】

請求項１ないし４のいずれか１項において、
前記半導体層は、前記シリコン基板に格子整合する、半導体積層膜の製造方法。

【請求項6】

請求項１ないし５のいずれか１項において、
前記半導体層の表面粗さＲｍｓは、１ｎｍ以下である、半導体積層膜の製造方法。

【請求項7】

請求項１ないし６のいずれか１項において、
前記半導体層は、シリコンおよびゲルマニウムからなる、半導体積層膜の製造方法。

【請求項8】

シリコン基板と、
前記シリコン基板上に設けられ、シリコンおよびゲルマニウムを含む半導体層と、
を含み、
前記半導体層の表面粗さＲｍｓは、１ｎｍ以下であり、
前記半導体層の厚さをｔ（ｎｍ）とし、前記半導体層におけるシリコンの原子数とゲルマニウムの原子数との和に対するゲルマニウムの原子数の比をｘとすると、
ｔ≦０．８８１×ｘ^{−４．７９}
の関係を満たし、
前記半導体層は、シリコンおよびゲルマニウムを含む混晶の半導体層であり、
前記半導体層におけるシリコンの原子数とゲルマニウムの原子数との和に対するゲルマニウムの原子数の比は、０．３３より大きい、半導体積層膜。

【請求項9】

請求項８において、
前記半導体層は、前記シリコン基板に格子整合し、
前記半導体層の厚さをｔ（ｎｍ）とし、前記半導体層におけるシリコンの原子数とゲルマニウムの原子数との和に対するゲルマニウムの原子数の比をｘとすると、
ｔ＜０．８８１×ｘ^{−４．７９}
の関係を満たす、半導体積層膜。

【請求項10】

請求項８または９において、
前記半導体層の表面粗さＲｍｓは、０．５ｎｍ以下である、半導体積層膜。

【請求項11】

請求項８ないし１０のいずれか１項において、
前記半導体層は、シリコンおよびゲルマニウムからなる、半導体積層膜。

【請求項12】

シリコン基板上に、スパッタ法によって、シリコンおよびゲルマニウムを含む半導体層を形成する工程を含み、
前記スパッタ法において、
前記半導体層の成膜温度は、５００℃未満であり、かつ、前記半導体層の成膜圧力は、１ｍＴｏｒｒ以上１１ｍＴｏｒｒ以下であり、
または、
前記半導体層の成膜温度は、６００℃未満であり、かつ、前記半導体層の成膜圧力は、２ｍＴｏｒｒ以上５ｍＴｏｒｒ未満であり、
スパッタガスにおける水素ガスの体積比は、０．１％未満であり、
前記半導体層の厚さをｔ（ｎｍ）とし、前記半導体層におけるシリコンの原子数とゲルマニウムの原子数との和に対するゲルマニウムの原子数の比をｘとすると、
ｔ≦０．８８１×ｘ^{−４．７９}
の関係を満たし、
前記半導体層は、シリコンおよびゲルマニウムを含む混晶の半導体層である、半導体積
層膜の製造方法。

【請求項13】

請求項９において、
前記半導体層の厚さは、１２５ｎｍ以上である、半導体積層膜。

【請求項14】

請求項８，９，１０，１１，１３のいずれか１項において、
前記半導体層におけるシリコンの原子数とゲルマニウムの原子数との和に対するゲルマニウムの原子数の比は、０．３５５以上である、半導体積層膜。

【請求項15】

シリコン基板と、
前記シリコン基板上に設けられ、シリコンおよびゲルマニウムを含む半導体層と、
を含み、
前記半導体層の表面粗さＲｍｓは、１ｎｍ以下であり、
前記半導体層は、前記シリコン基板に格子整合し、
前記半導体層の厚さをｔ（ｎｍ）とし、前記半導体層におけるシリコンの原子数とゲルマニウムの原子数との和に対するゲルマニウムの原子数の比をｘとすると、
ｔ＜０．８８１×ｘ^{−４．７９}
の関係を満たし、
前記半導体層の厚さは、１３５ｎｍ以上である、半導体積層膜。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体積層膜の製造方法、および半導体積層膜に関する。

【背景技術】

【0002】

次世代のＳｉ系超高速デバイスとして、通信用の高電子移動度トランジスタ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ：ＨＥＭＴ）、ドープチャネル電界効果トランジスタ（Ｄｏｐｅｄ−Ｃｈａｎｎｅｌ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＤＣＦＥＴ）、共鳴トンネルダイオード（Ｒｅｓｏｎａｎｔ Ｔｕｎｎｅｌ Ｄｉｏｄｅ：ＲＴＤ）、ヘテロバイポーラトランジスタ（Ｈｅｔｅｒｏ−Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：ＨＢＴ）、歪チャネル金属−酸化物−半導体電界効果トランジスタ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）などがある．これらのデバイスにおいて、特に、正孔キャリア型のＨＥＭＴ（ｐ−ＨＥＭＴまたはＨＨＭＴ）、正孔キャリア型のＤＣＦＥＴ（ｐ−ＤＣＦＥＴ）、正孔トンネル型のＲＴＤ（ｐ−ＲＴＤ）およびヘテロバイポーラトランジスタ（ＨＢＴ）、正孔キャリア型の歪ＳｉＧｅチャネルを有するＭＯＳＦＥＴ（歪ＳｉＧｅチャネルｐ−ＭＯＳＦＥＴ）およびチャネル埋め込み型のＭＯＳＦＥＴ（埋め込みチャネルｐ−ＭＯＳＦＥＴ）は、シリコン（Ｓｉ）基板と、Ｓｉにほぼ整合した圧縮歪を有するシリコンゲルマニウム（ＳｉＧｅ）層と、のヘテロ構造を用いている。

【0003】

圧縮歪を有するＳｉＧｅは、圧縮歪ＳｉＧｅを歪の無いＳｉで挟む（Ｓｉ／圧縮歪ＳｉＧｅ／Ｓｉ）ことで、バンド幅が変化して価電子帯に正孔に対するポテンシャルの井戸を形成して高速化のための構造を実現したり、圧縮歪ＳｉＧｅ層をチャネルとして用いることにより通過する正孔の移動度（速度）を向上させたりすることができるため、デバイスの高速化を実現することができる。特に、ＳｉＧｅ層中のＧｅ組成（原子数）比を高くしてＳｉＧｅ層の圧縮歪を大きくすることで、ポテンシャルの井戸が深くなり、また、移動度が大きくなって、より高速なデバイスを実現することが可能となる。

【0004】

例えば非特許文献１（Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ，Ｖｏｌ．９５，Ｎｏ．１２，１５ Ｊｕｎｅ ２００４，ｐ．７６８１−７６８９）には、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、Ｓｉ基板上にＳｉＧｅ層を形成することが記載されている。また、例えば特許文献１（特開２００８−２１６７４号公報）には、スパッタガスとして水素を含有する混合ガスを用いて、スパッタ法により、Ｓｉ基板上にＳｉＧｅ層を形成することが記載されている。

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかしながら、非特許文献１に記載の技術および特許文献１に記載の技術では、半導体デバイスの特性を大きく向上させる（例えば高いキャリア移動度を実現し、半導体デバイスを高速化させる）ことが期待できる高いＧｅ組成（原子数）比でかつ高い圧縮歪を有するＳｉＧｅ層を形成する過程において、半導体積層膜の形成制御技術の面で、困難な課題に直面していた。

【0006】

発明者らは、半導体デバイスの特性を十分に向上させることができる高圧縮歪ＳｉＧｅ層を形成するために、スパッタ法に着目し、多くの成膜条件を鋭意検討し、特に、ＳｉＧｅ層成膜時の基板温度（成膜温度）、ＳｉＧｅ層成膜時のスパッタガス中の水素濃度、およびＳｉＧｅ層成膜時のスパッタガスの圧力（成膜圧力）が重要であることを見出した。

【0007】

本発明のいくつかの態様に係る目的の１つは、シリコンおよびゲルマニウムを含む半導体層であって、ゲルマニウム組成比が高くても半導体層をシリコン基板により格子整合した形で成長させることができ、特性の良好な半導体デバイスを形成することができる半導体積層膜の製造方法を提供することにある。また、本発明のいくつかの態様に係る目的の１つは、シリコンおよびゲルマニウムを含む半導体層であって、ゲルマニウム組成比が高くても、シリコン基板により格子整合した半導体層を含み、特性の良好な半導体デバイスを形成することができる半導体積層膜を提供することにある。

【課題を解決するための手段】

【0008】

本発明に係る半導体積層膜の製造方法は、
シリコン基板上に、スパッタ法によって、シリコンおよびゲルマニウムを含む半導体層を形成する工程を含み、
前記スパッタ法において、
前記半導体層の成膜温度は、５００℃未満であり、かつ、前記半導体層の成膜圧力は、１ｍＴｏｒｒ以上１１ｍＴｏｒｒ以下であり、
または、
前記半導体層の成膜温度は、６００℃未満であり、かつ、前記半導体層の成膜圧力は、２ｍＴｏｒｒ以上５ｍＴｏｒｒ未満であり、
スパッタガスにおける水素ガスの体積比は、０．１％未満であり、
前記半導体層の厚さをｔ（ｎｍ）とし、前記半導体層におけるシリコンの原子数とゲルマニウムの原子数との和に対するゲルマニウムの原子数の比をｘとすると、
ｔ≦０．８８１×ｘ^{−４．７９}
の関係を満たす。

【0009】

このような半導体積層膜の製造方法では、例えばスパッタガスにおける水素ガスの体積比が０．１％以上の成膜条件で形成された半導体層に比べて、より高い圧縮歪を（すなわち、より小さな格子不整合率ｆを）有する半導体層を形成することができる（詳細は後述）。したがって、このような半導体積層膜の製造方法では、ゲルマニウム組成比が高くても半導体層をシリコン基板により格子整合した形で成長させることができ、従来技術では不可能であった高性能な半導体デバイスの製造や、デバイス特性の大幅な高性能化につながる半導体積層膜を製造することができる。

【0010】

本発明に係る半導体積層膜の製造方法において、
前記スパッタガスにおける前記水素ガスの体積比は、０．０００１％以下であってもよい。

【0011】

本発明に係る半導体積層膜の製造方法において、
前記半導体層の厚さをｔ（ｎｍ）とし、前記半導体層におけるシリコンの原子数とゲルマニウムの原子数との和に対するゲルマニウムの原子数の比をｘとすると、
ｔ≦０．８８１×ｘ^{−４．７９}
の関係を満たしてもよい。

【0012】

本発明に係る半導体積層膜の製造方法において、
前記半導体層の成膜温度は、３５０℃以上５５０℃以下であってもよい。

【0013】

本発明に係る半導体積層膜の製造方法において、
前記半導体層は、導電性を付与する不純物を含む半導体層であってもよい。

【0014】

本発明に係る半導体積層膜の製造方法において、
前記半導体層の成膜圧力は、２ｍＴｏｒｒ以上４ｍＴｏｒｒ以下であってもよい。

【0015】

本発明に係る半導体積層膜の製造方法において、
前記半導体層は、前記シリコン基板に格子整合してもよい。

【0016】

本発明に係る半導体積層膜の製造方法において、
前記半導体層の表面粗さＲｍｓは、１ｎｍ以下であってもよい。

【0017】

本発明に係る半導体積層膜の製造方法において、
前記半導体層は、シリコンおよびゲルマニウムからなってもよい。

【0018】

本発明に係る半導体積層膜は、
シリコン基板と、
前記シリコン基板上に設けられ、シリコンおよびゲルマニウムを含む半導体層と、
を含み、
前記半導体層の表面粗さＲｍｓは、１ｎｍ以下であり、
前記半導体層の厚さをｔ（ｎｍ）とし、前記半導体層におけるシリコンの原子数とゲルマニウムの原子数との和に対するゲルマニウムの原子数の比をｘとすると、
ｔ≦０．８８１×ｘ^{−４．７９}
の関係を満たす。

【0019】

このような半導体積層膜では、ゲルマニウム組成比ｘが高くても、半導体層２０は、より高い圧縮歪を（すなわち、より小さな格子不整合率ｆを）有することができる（詳細は後述参照）。したがって、このような半導体積層膜では、ゲルマニウム組成比が高くても、半導体層は、シリコン基板により格子整合し、優れた特性の半導体デバイスを形成することができる。

【0020】

本発明に係る半導体積層膜において、
前記半導体層は、前記シリコン基板に格子整合し、
前記半導体層の厚さをｔ（ｎｍ）とし、前記半導体層におけるシリコンの原子数とゲルマニウムの原子数との和に対するゲルマニウムの原子数の比をｘとすると、
ｔ＜０．８８１×ｘ^{−４．７９}
の関係を満たしていてもよい。

【0021】

本発明に係る半導体積層膜において、
前記半導体層の表面粗さＲｍｓは、０．５ｎｍ以下であってもよい。

【0022】

本発明に係る半導体積層膜において、
前記半導体層は、シリコンおよびゲルマニウムからなってもよい。

【図面の簡単な説明】

【0023】

【図1】図１は、本実施形態に係る半導体積層膜を模式的に示す断面図である。

【図2】図２は、ＳｉＧｅ層がシリコン基板に対して格子整合している場合の状態を説明するための図である。

【図3】図３は、ＳｉＧｅ層がシリコン基板に対して格子整合している場合の状態を説明するための図である。

【図4】図４は、ＳｉＧｅ層がシリコン基板に対して格子整合していない場合の状態を説明するための図である。

【図5】図５は、本実施形態に係る半導体積層膜の製造方法を説明するためのフローチャートである。

【図6】図６は、スパッタガス中の水素の割合と、成膜温度と、格子不整合率と、の関係を示す表である。

【図7】図７は、スパッタガス中の水素の割合と、成膜温度と、格子不整合率と、の関係を示すグラフである。

【図8】図８は、成膜圧力と、成膜温度と、格子不整合率と、の関係を示す表である。

【図9】図９は、成膜圧力と、成膜温度と、格子不整合率と、の関係を示すグラフである。

【図10】図１０は、Ｇｅ組成比と、厚さと、格子不整合率と、の関係を示す表である。

【図11】図１１は、スパッタ法で作製した場合の、Ｇｅ組成比と、厚さと、格子不整合率と、の関係を示すグラフである。

【図12】図１２は、ＣＶＤ法で作製した場合の、Ｇｅ組成比と、厚さと、格子不整合率と、の関係を示すグラフである。

【図13】図１３は、Ｇｅ組成比と、格子整合が得られる最大厚さと、の関係を示すグラフである。

【図14】図１４は、Ｇｅ組成比と、厚さと、表面粗さと、の関係を示す表である。

【図15】図１５は、スパッタ法で作製した場合の、Ｇｅ組成比と、厚さと、表面粗さと、の関係を示すグラフである。

【図16】図１６は、ＣＶＤ法で作製した場合の、Ｇｅ組成比と、厚さと、表面粗さと、の関係を示すグラフである。

【図17】図１７は、本実施形態に係る第１半導体デバイスを模式的に示す断面図である。

【図18】図１８は、本実施形態に係る第２半導体デバイスを模式的に示す断面図である。

【図19】図１９は、本実施形態に係る第３半導体デバイスを模式的に示す断面図である。

【図20】図２０は、本実施形態に係る第４半導体デバイスを模式的に示す断面図である。

【発明を実施するための形態】

【0024】

以下、本発明の好適な実施形態について、図面を用いて詳細に説明する。なお、以下に説明する実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また、以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。

【0025】

１． 半導体積層膜
まず、本実施形態に係る半導体積層膜について、図面を参照しながら説明する。図１は、本実施形態に係る半導体積層膜１００を模式的に示す断面図である。

【0026】

半導体積層膜１００は、図１に示すように、シリコン（Ｓｉ）基板１０と、半導体層２０と、を含む。

【0027】

シリコン基板１０の材質は、シリコンである。シリコン基板１０は、単結晶基板であってもよい。シリコン基板１０は、絶縁体にシリコン単結晶薄膜が形成されたＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板やＳＯＱ（Ｓｉｌｉｃｏｎ ｏｎ Ｑｕａｒｔｚ）基板であってもよい。シリコン基板１０は、例えば、（１００）基板であってもよい。シリコン基板１０は、シリコン単結晶基板と、該シリコン単結晶基板上に設けられたシリコン層と、から構成されていてもよい。

【0028】

半導体層２０は、シリコン基板１０上に設けられている。半導体層２０は、シリコン（Ｓｉ）およびゲルマニウム（Ｇｅ）を含む。半導体層２０は、導電性を付与する不純物を含む半導体層であってもよい。半導体層２０は、シリコン基板１０にほぼ格子整合し、高い圧縮歪を有している。好ましくは、半導体層２０は、シリコン基板１０に格子整合（完全に格子整合）している。半導体層２０は、シリコンおよびゲルマニウムからなるＳｉ_１−ｘＧｅ_ｘ層（ただし０＜ｘ＜１）であってもよい。ここで、図２および図３は、ＳｉＧｅ層がＳｉ基板に対して格子整合している場合の状態を説明するための図である。なお、図２および図３において、白丸はＳｉ原子を示し、黒丸Ｇｅ原子を示している。

【0029】

Ｓｉ_１−ｘＧｅ_ｘ層の格子定数は、一般的に、Ｓｉ基板の格子定数よりも大きい。Ｓｉの格子定数は０．５４３ｎｍであり、Ｇｅの格子定数は０．５６５ｎｍであるため、Ｓｉ_１−ｘＧｅ_ｘ層の格子定数は、０．５４３ｎｍより大きく０．５６５ｎｍより小さい。半導体積層膜１００では、図３に示すように、半導体層２０（図示の例ではＳｉＧｅ層）は、平面方向（積層方向と直交する方向）に圧縮し、かつ積層方向に引っ張られて、シリコン基板１０（図示の例ではＳｉ基板）に格子整合する。そのため、半導体層２０は、平面方向において圧縮歪を有している。このように、半導体層２０が圧縮歪を有し、シリコン基板１０の格子に整合することを、「半導体層２０はシリコン基板１０に格子整合している」という。

【0030】

例えば図４に示すように、ＳｉＧｅ層がＳｉ基板と格子整合しない場合は、ＳｉＧｅ層は緩和した界面領域２を有している。これにより、半導体積層膜の表面において、不整合欠陥により発生した貫通転位が表出する場合がある。これに対し、半導体積層膜１００では、半導体層２０は、シリコン基板１０にほぼ格子整合しているため、貫通転位の発生を十分に低減することができる。したがって、半導体積層膜１００を半導体デバイスに用いた場合に、欠陥に起因した動作不良の発生が十分に抑制されて、半導体デバイスの信頼性を向上させることができる。

【0031】

半導体層２０のシリコン基板１０に対して完全に格子整合していない場合の格子不整合率ｆは、例えば、０．３％以下であり、好ましくは０．１％以下である。上述のように、半導体層２０は、シリコン基板１０に格子整合（完全に格子整合）していることが好ましく、この場合、格子不整合率ｆは、０％である。格子不整合率ｆが０％の場合、半導体層２０の平面方向における格子間隔は、シリコン基板１０の平面方向における格子間隔と完全に同じとなり、半導体層２０は、シリコン基板１０に格子整合している。格子不整合率ｆ（％）は、Ｓｉの格子定数をａ_Ｓｉとし、ＳｉＧｅの格子定数をａ_ＳｉＧｅとすると、下記式（１）により求めることができる。なお、ａ_Ｓｉおよびａ_ＳｉＧｅは、例えば、結晶方位（４０４）におけるＸ線回折により逆格子マップを測定し求めることができる。ＳｉＧｅ層のＧｅの原子数比を高くしても、ＳｉＧｅ層がシリコン基板にほぼ格子整合し、格子不整合率ｆが０％に近くなれば、高い圧縮歪ＳｉＧｅ層が得られ、正孔に対するポテンシャルの井戸や移動度が大きくなり、デバイスの特性が大きく向上することになる。

【0032】

ｆ＝（ａ_ＳｉＧｅ−ａ_Ｓｉ）／ａ_Ｓｉ×１００ ・・・ （１）
半導体層２０の厚さをｔ（ｎｍ）とし、半導体層２０におけるＳｉの原子数とＧｅの原子数との和に対するＧｅの原子数の比をｘ（以下、「Ｇｅ組成比ｘ」ともいう）とすると、半導体積層膜１００は、下記式（２）の関係を満たす。好ましくは、半導体積層膜１００は、下記式（３）の関係を満たす。

【0033】

ｔ≦０．８８１×ｘ^{−４．７９} ・・・ （２）
ｔ＜０．８８１×ｘ^{−４．７９} ・・・ （３）
半導体層２０の厚さｔは、例えば、断面ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）像の観察により測定することができる。Ｇｅ組成比ｘは、例えば、二次イオン質量分析法（ＳＩＭＳ; Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）やＸＲＤ（Ｘ−ｒａｙ ｄｉｆｆｒａｃｔｉｏｎ）スペクトルの分析により測定することができる。半導体層２０は、式（２）を満たすことにより、格子不整合率ｆをほぼ０％にすることができ、式（３）を満たすことにより、格子不整合率ｆを０％にすることができる（詳細は後述）。格子不整合率ｆが０％となる場合は、格子整合しており、完全圧縮とも呼ばれる。

【0034】

具体的には、半導体層２０の厚さｔが２８０ｎｍ以下の場合、Ｇｅ組成比ｘは０．３０以下である。厚さｔが１２５ｎｍ以下の場合、Ｇｅ組成比ｘは０．３５５以下である。厚さｔが５０ｎｍ以下の場合、Ｇｅ組成比ｘは０．４３以下である。半導体層２０の厚さｔは、例えば、１ｎｍ以上１μｍ以下であり、好ましくは、５ｎｍ以上５００ｎｍ以下である。なお、半導体層２０の厚さｔとは、半導体層２０の積層方向の大きさのうちの最大値のことである。

【0035】

半導体層２０の表面粗さＲｍｓ（Ｒｏｏｔ Ｍｅａｎ Ｓｑｕａｒｅ）値は、１ｎｍ以下であり、好ましくは０．５ｎｍ以下である。ＳｉＧｅの格子定数は、０．５４３ｎｍ以上であるため、Ｒｍｓが０．５ｎｍであれば、半導体層２０は、ＳｉＧｅの格子定数よりも小さい表面粗さを有することができる。表面粗さＲｍｓは、二乗平均粗さであり、ＡＦＭ（Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）により測定することができる。

【0036】

半導体層２０は、添加物として炭素（Ｃ）および錫（Ｓｎ）の少なくとも一方を含んでいてもよい。添加物として添加されるＣおよびＳｎの濃度は、半導体層２０において全原子数の２０％以下である。ＣやＳｎを半導体層２０に添加することにより、半導体層２０の格子定数を調製することができる。Ｃの格子定数は０．３５６ｎｍとＳｉＧｅの格子定数よりも小さいため、Ｃを添加することにより半導体層２０の格子定数を小さくすることができる。この場合、半導体層２０は、ＳｉとＧｅとＣとからなるＳｉ_{１−ｘ−ｙ}Ｇｅ_ｘＣ_ｙ（０＜ｙ＜ｘ）層であってもよい。一方、Ｓｎの格子定数は０．６４６ｎｍとＳｉＧｅの格子定数よりも大きいため、Ｓｎを添加することにより半導体層２０の格子定数を大きくすることができる。この場合、半導体層２０は、ＳｉとＧｅとＳｎとからなるＳｉ_{１−ｘ−ｙ}Ｇｅ_ｘＳｎ_ｙ（０＜ｙ＜ｘ）層であってもよい。

【0037】

半導体積層膜１００は、例えば、以下の特徴を有する。

【0038】

半導体積層膜１００では、上記式（２）を満たす。半導体積層膜１００では、例えばＣＶＤ法により成膜された半導体層に比べて、膜厚に対してＧｅ組成比ｘが高くても、半導体層２０は、より高い圧縮歪を（すなわち、より小さな格子不整合率ｆを）有することができる（詳細は後述参照）。したがって、半導体積層膜１００では、Ｇｅ組成比が高くても、半導体層２０は、シリコン基板１０により格子整合し、特性の良好な半導体デバイスを形成することができる。具体的には、半導体積層膜１００を半導体デバイスに用いた場合に、価電子帯に正孔に対する深いポテンシャルの井戸を形成したり、ＳｉＧｅ層をチャネルとして用いることにより通過する正孔の移動度（速度）を向上させたりすることができるため、デバイスの高速化を実現することができる。

【0039】

さらに、半導体積層膜１００では、半導体層２０の表面粗さＲｍｓは、１ｎｍ以下である。このように、半導体積層膜１００では、半導体層２０の表面粗さＲｍｓを小さくすることができ、半導体積層膜１００を半導体デバイスに用いた場合に、高密度な素子を形成することができる。

【0040】

以上のように、半導体積層膜１００は、特性の良好な半導体デバイスを形成することができる半導体層２０を含むことができる。

【0041】

半導体積層膜１００では、半導体層２０の表面粗さＲｍｓは、０．５ｎｍ以下であってもよい。そのため、半導体積層膜１００では、半導体層２０の表面粗さＲｍｓを、ＳｉＧｅの格子定数よりも小さくすることができ、さらに高密度に素子を形成することができる。

【0042】

半導体積層膜１００では、上記式（３）を満たしてもよい。この場合、格子不整合率ｆは０％となることができ、半導体層２０は、シリコン基板１０に格子整合する。

【0043】

２． 半導体積層膜の製造方法
次に、本実施形態に係る半導体積層膜１００の製造方法について、図面を参照しながら説明する。図５は、本実施形態に係る半導体積層膜１００の製造方法を説明するためのフローチャートである。

【0044】

まず、図１に示すように、シリコン基板１０を準備する（ステップＳ１）。

【0045】

次に、シリコン基板１０上に、スパッタ法によって、半導体層２０を形成する（ステップＳ２）。スパッタ法は、スパッタ装置のチャンバー内にスパッタガスを導入し、ターゲットに電圧を印加してグロー放電を発生させ、スパッタガス原子をイオン化し、高速でターゲットの表面にガスイオンを衝突させて、ターゲットを構成する成膜材料の粒子をたたきだし、基板の表面に堆積させて薄膜を形成することができる。スパッタ装置としては、例えば、真空反応容器（チャンバー）と試料導入容器（チャンバー）とが真空遮閉器を介して連結されている装置を用いる。

【0046】

半導体層２０を形成するためのスパッタ法において、半導体層２０の成膜温度は、６００℃未満であり、好ましくは３５０℃以上５５０℃以下であり、より好ましくは３５０℃以上４５０℃以下である。成膜温度が３５０℃より低くなると、半導体層２０にリンや砒素やアンチモンやボロンやガリウムなどのドーパント（不純物）を注入する場合、ドーパントの活性化率が顕著に低くなる場合がある。また、成膜温度を３５０℃以上とすることにより、成膜後の加熱なしで、不純物を活性化させることができ、導電性を付与する不純物を含む半導体層２０を形成することができる。成膜温度が６００℃以上になると、格子不整合率ｆが大きくなる場合がある。半導体層２０の成膜温度とは、例えば、シリコン基板１０上に半導体層２０を成膜する際の、シリコン基板１０の基板温度である。

【0047】

半導体層２０を形成するためのスパッタ法において、例えば、不純物が混在したスパッタターゲットを用いることにより、不純物を含む半導体層２０を形成してもよい。または、スパッタ法によって成膜した後にイオン注入を行うことにより、不純物を含む半導体層２０を形成してもよい。または、スパッタ法によって成膜した後に、不純物を含むガスを用いた熱拡散を行うことにより、不純物を含む半導体層２０を形成してもよい。

【0048】

なお、半導体層２０は、複数回、スパッタ法を行うことによって形成されてもよい。すなわち、半導体層２０は、複数の層からなる積層構造を有していてもよい。この場合、上記不純物は、積層構造をなすいずれか１層に含まれていてもよいし、積層構造をなす全層に含まれていてもよい。また、式（２）および式（３）のｔ（ｎｍ）は積層膜の総厚で、ｘは平均値（ｘを厚み方向に全層厚の範囲で積分し、ｔで割った値でｘ＝（∫ｘｄｔ）／ｔで与えられる）に対して成立する。

【0049】

なお、半導体層２０をシリコン基板１０上に成膜する前に、シリコン基板１０を例えば１０００℃以上１１００℃以下に加熱して、清浄化してもよい。これにより、シリコン基板１０に含まれている不純物を除去することができる。

【0050】

半導体層２０を形成するためのスパッタにおいて、半導体層２０の成膜圧力は、１ｍＴｏｒｒ以上１１ｍＴｏｒｒ以下であり、好ましくは２ｍＴｏｒｒ以上１０ｍＴｏｒｒ以下であり、より好ましくは２ｍＴｏｒｒ以上５ｍＴｏｒｒ以下であり、さらにより好ましくは２ｍＴｏｒｒ以上４ｍＴｏｒｒ以下である。半導体層２０の成膜圧力が１ｍＴｏｒｒより小さくなると、放電が開始しないなど不安定になる場合がある。半導体層２０の成膜圧力が１１ｍＴｏｒｒより大きくなると、格子不整合率ｆが大きくなる場合がある。半導体層２０の成膜圧力とは、例えば、シリコン基板１０上に半導体層２０を成膜する際のシリコン基板１０が載置されたチャンバー（スパッタ装置内のチャンバー）内の圧力である。

【0051】

半導体層２０を形成するためのスパッタは、下記第１条件および第２条件のいずれか一方の条件で行われる。

【0052】

第１条件：成膜温度は５００℃未満であり、かつ、成膜圧力は１ｍＴｏｒｒ以上１１ｍＴｏｒｒ以下である。

【0053】

第２条件：成膜温度は６００℃未満であり、かつ、成膜圧力は２ｍＴｏｒｒ以上５ｍＴｏｒｒ未満である。

【0054】

半導体層２０を形成するためのスパッタにおいて、スパッタガスにおける水素ガスの体積比は、０．１％以下であり、好ましくは０．０００１％以下であり、より好ましくは０％である。スパッタガスにおける水素ガスの体積比は、０．１％より大きいと、格子不整合率ｆが大きくなる場合や、そもそも結晶化しない場合がある。具体的には、スパッタガスとしては、アルゴン（Ａｒ）などの不活性ガスと水素ガスとの混合ガスを用いてもよいし、アルゴンガスを用いてもよい。ただし、通常購入可能なアルゴンガスの純度は、９９．９９９９％程度であり、０．０００１％以下の水素が混入している。他の不活性ガスの純度も同様である。

【0055】

半導体層２０を形成するためのスパッタにおいて、スパッタガスの流量は、例えば、供給するスパッタガスの温度が０℃で大気圧の場合、０．１ｃｃ／分以上１００００ｃｃ／分以下である。スパッタガスの流量を上記範囲にすることにより、より確実に、圧縮歪を有する半導体層２０を形成することができる。

【0056】

半導体層２０を形成するためのスパッタにおいて、スパッタ装置の高周波電力は、ターゲットの単位面積当たり、例えば、０．１Ｗ／ｃｍ^２以上２０Ｗ／ｃｍ^２以下である。直流電力を印加する場合は、例えば、０．１Ｗ／ｃｍ^２以上１０Ｗ／ｃｍ^２以下である。高周波電力ならびに直流電力を上記範囲にすることにより、半導体層２０の成膜速度ならびに組成比ｘを調整することができ、より確実に、圧縮歪を有する半導体層２０を形成することができる。

【0057】

以上の工程により、半導体積層膜１００を製造することができる。

【0058】

半導体積層膜１００の製造方法では、スパッタガスにおける水素ガスの体積比は、０．１％未満であり、半導体層２０を形成するためのスパッタは、上記第１条件および第２条件のいずれか一方の条件で行われる。さらに、半導体積層膜１００の製造方法では、上記式（２）を満たす。そのため、半導体積層膜１００の製造方法では、例えばスパッタガスにおける水素ガスの体積比が０．１％以上の成膜条件で形成された半導体層に比べて、より高い圧縮歪を（すなわち、より小さな格子不整合率ｆを）有することができる半導体層２０を形成することができる（詳細は後述）。したがって、半導体積層膜１００の製造方法では、Ｇｅ組成比が高くても半導体層２０をシリコン基板１０により格子整合した形で成長させることができ、特性の良好な半導体デバイスを形成することができる半導体積層膜１００を製造することができる。

【0059】

半導体積層膜１００の製造方法では、スパッタガスにおける水素ガスの体積比は、０．０００１％以下であってもよい。そのため、半導体積層膜１００の製造方法では、格子不整合率ｆが０％となる半導体層２０を形成することができる（詳細は後述）。

【0060】

３． 実験例
以下に実験例を示し、本発明をより具体的に説明する。なお、本発明は、以下の実験例によって何ら限定されるものではない。

【0061】

３．１． 試料の作製
真空反応容器（チャンバー）と試料導入容器（チャンバー）とが真空遮閉器を介して連結されている装置を用いてスパッタを行い、Ｓｉ基板上にＳｉＧｅ層を形成した。真空反応容器は、Ｓｉ用マグネトロンスパッタガンと、Ｇｅ用マグネトロンスパッタガンと、を具備している。

【0062】

具体的には、まず、真空反応容器を真空排気した。より具体的には、真空遮閉器を閉じて真空反応容器を１×１０^−９Ｔｏｒｒ以下まで排気した。そして、真空遮閉器を閉じたまま試料導入容器にＳｉ基板を載置した。次に、試料導入容器を試料導入容器に連結されているターボ分子ポンプおよびロータリーポンプで排気して、１×１０^−７Ｔｏｒｒ以下の真空にした。

【0063】

次に、試料導入容器の真空度を保ったまま、真空遮閉器を開いて真空反応容器の所定の位置にＳｉ基板を載置した。次に、真空遮閉器を閉じ、真空反応容器を１×１０^−９Ｔｏｒｒ以下の超高真空領域の圧力になるように排気した。１×１０^−９Ｔｏｒｒ以下の圧力となっている真空反応容器内で、所定の位置に設置したＳｉ基板を、ヒーターで８００℃以上に加熱し、清浄化した。

【0064】

次に、スパッタガスを真空反応容器に導入し、スパッタガスの流量を調整し、真空反応容器内のスパッタガス圧力を所定の値に設定した。

【0065】

次に、ヒーターによってＳｉ基板の温度を所定の値に調整した。次に、スパッタターゲットをシャッターで覆い、Ｓｉスパッタガンに高周波電源からの高周波電力を、Ｇｅターゲットには直流電力を印加して、スパッタを開始した。この段階では、スパッタターゲットから飛散したＳｉおよびＧｅは、シャッターの裏面に付着し、Ｓｉ基板の表面には到達しない。

【0066】

次に、スパッタを行っている状態でシャッターを開いて、Ｓｉ基板の表面からスパッタターゲットが見えるようにした。スパッタされたＳｉおよびＧｅ原子は、Ｓｉ基板に到達して成膜が開始する。ＳｉおよびＧｅのスパッタレートならびにＳｉとＧｅとの原子数（組成比）ｘは、予め高周波電力と直流電力とで調整した。このようにしてＳｉ基板上にＳｉＧｅ層を成膜した。

【0067】

ＳｉＧｅ層を成膜した後、スパッタガンへの電力供給を停止し、スパッタガスの導入を停止し、ヒーターによる加熱を停止した。ＳｉＧｅ層が形成されたＳｉ基板を、真空反応容器への導入のときの逆手順で、試料導入容器側に取り出した。すなわち、真空反応容器の圧力を１×１０^−７Ｔｏｒｒ以下に保持し、Ｓｉ基板を試料導入容器へ移送し、真空遮閉器を閉じた。真空遮閉器を閉じた後、真空反応容器をこれに接続された真空ポンプを用いて１×１０^−９Ｔｏｒｒ以下まで排気し、この真空度を維持した。

【0068】

以上により、Ｓｉ基板上にＳｉＧｅ層が形成された半導体積層膜を作製した。

【0069】

３．２． スパッタガス中の水素の割合と、成膜温度と、格子不整合率と、の関係
上記「３．１．」に示した方法により、Ｓｉ基板上にＳｉＧｅ（Ｓｉ_０．７Ｇｅ_０．３）層を形成した。ＳｉＧｅ層の厚さを３０ｎｍとした。ＳｉＧｅ層の成膜圧力を３ｍＴｏｒｒとした。スパッタガスとしては、純度９９．９９９９％のＡｒガス（水素ガスなどが０．０００１％以下含まれる）、Ａｒガス９９．９％と水素ガス０．１％との混合ガス、およびＡｒガス９５％と水素ガス５％との混合ガス（％は何れも体積比）の３種類のガスを用い、成膜温度を、３７０℃、４００℃、４５０℃、５００℃、５６０℃としてＳｉＧｅ層を成膜した。

【0070】

上記のようにして作製したＳｉＧｅ層の格子不整合率（ＳｉＧｅ層のＳｉ基板に対する格子不整合率）ｆを求めた。格子不整合率ｆは、結晶方位（４０４）もしくは（２２４）におけるＸ線回折による逆格子マップによりＳｉおよびＳｉＧｅの格子定数を求め、上記式（１）より求めた。図６は、スパッタガス中の水素の割合（体積比）と、成膜温度と、格子不整合率と、の関係を示す表である。図７は、図６に示す表の値をプロットしたグラフである。

【0071】

なお、図６では、ＳｉＧｅ層の状態も示しており、「結晶」とはＸ線回折によってピークが確認されたもの、「非晶質」とはＸ線回折によってピークが確認されなかったものである。図７では、「結晶」と「非晶質」との境界を破線で示しており、破線よりも高温側が「結晶」であり、破線よりも低温側が「非晶質」である。

【0072】

図６および図７に示すように、水素ガスの混合割合が小さいほど、格子不整合率ｆは小さくなった。水素ガスの割合を５％にすると格子不整合率ｆは、０．３％を超えるが、水素ガスの割合を０．１％とすると、格子不整合率ｆは、０．３％未満となった。水素ガスの割合を０．１％とした場合では、温度が５００℃を越え６００℃に近づくにつれて格子不整合率ｆは急速に低下し、格子整合条件に近づく結果が得られた。これは、温度が高いと、水素がＳｉＧｅ層から脱離し、格子整合しやすくなったためであると考えられる。さらに、水素ガスの割合を０．０００１％以下とすると、格子不整合率ｆは、０％となった。

【0073】

３．３． 成膜圧力と、成膜温度と、格子不整合率と、の関係
上記「３．１．」に示した方法により、Ｓｉ基板上にＳｉＧｅ（Ｓｉ_０．７７Ｇｅ_０．２３）層を形成した。ＳｉＧｅ層の厚さを２７３ｎｍとした。スパッタガスとしては、純度９９．９９９９％のＡｒガス（Ａｒガス９９．９９９９％と水素ガスなどが０．０００１％以下含まれる）を用いた。成膜圧力を１．２ｍＴｏｒｒ、２ｍＴｏｒｒ、３．５ｍＴｏｒｒ、５ｍＴｏｒｒ、７ｍＴｏｒｒ、１０ｍＴｏｒｒとした。成膜温度を４００℃、４５０℃、５００℃、６００℃とした。この実験では、３５０℃未満の成膜温度では、不純物の活性化率が低くなる問題があり、６００℃を超える成膜温度領域では、積層膜の平坦化特性面での劣化が見られることで、一般応用を考えた場合の成膜温度として、この成膜温度範囲において条件設定を行った。

【0074】

上記のようにして作製したＳｉＧｅ層の格子不整合率ｆを求めた。図８は、成膜圧力と、成膜温度と、格子不整合率ｆと、の関係を示す表である。図９は、図８に示す表の値をプロットしたグラフである。

【0075】

図８および図９に示すように、成膜温度を５００℃未満とし、成膜圧力を１ｍＴｏｒｒ以上１１ｍＴｏｒｒ以下とすると、格子不整合率ｆは、ほぼ０％となった（上述の第１条件）。また、成膜温度を６００℃未満とし、成膜圧力を２ｍＴｏｒｒ以上５ｍＴｏｒｒ以下とすると、格子不整合率ｆは、ほぼ０％となった（上述の第２条件）。さらに、成膜温度を４００℃以上５００℃以下とし、成膜圧力を２ｍＴｏｒｒ以上４ｍＴｏｒｒ以下とすることにより、格子不整合率ｆは、０％となった。

【0076】

以上、図６〜図９により、成膜温度を５００℃未満とし、成膜圧力を１ｍＴｏｒｒ以上１１ｍＴｏｒｒ以下とし、スパッタガスの水素ガスの体積比を０．１％未満とすることにより、例えばスパッタガスの水素ガスの体積比が０．１％以上の場合に比べて、より大きな圧縮歪を有するＳｉＧｅ層を形成できることがわかった。また、成膜温度を６００℃未満とし、成膜圧力を２ｍＴｏｒｒ以上５ｍＴｏｒｒ未満とし、スパッタガスの水素ガスの体積比を０．１％未満とすることにより、例えばスパッタガスの水素ガスの体積比が０．１％より大きい場合に比べて、より大きな圧縮歪を有するＳｉＧｅ層を形成できることがわかった。

【0077】

３．４． Ｇｅ組成比と、厚さと、格子不整合率と、の関係
上記「３．１．」に示した方法により、Ｓｉ基板上にＳｉ_１−ｘＧｅ_ｘ層を形成した。スパッタガスとしては、純度９９．９９９９％のＡｒガス（Ａｒガス９９．９９９９％と水素ガスなどが０．０００１％以下含まれる）を用いた。成膜温度を４００℃、成膜圧力を３．５ｍＴｏｒｒとし、Ｓｉ_１−ｘＧｅ_ｘ層の厚さｔが、５０ｎｍ、１２５ｎｍ、２８０ｎｍのときに、それぞれ格子整合成長するＳｉ_１−ｘＧｅ_ｘ層のＧｅ組成比ｘを求めた。

【0078】

上記のようにして作製したＳｉ_１−ｘＧｅ_ｘ層の格子不整合率ｆを求めた。図１０は、Ｇｅ組成比と、厚さと、格子不整合率ｆと、の関係を示す表である。図１１は、図１０に示す表の値をプロットしたグラフである。

【0079】

なお、図１０では、比較例として、ＣＶＤ法で、Ｓｉ基板上に成膜したＳｉ_１−ｘＧｅ_ｘ層（７４ｎｍ）の結果も示している。また、図１２は、図１０に示す表のＣＶＤ法の場合の値をプロットしたグラフである。

【0080】

図１０および図１１に示すように、Ｇｅ組成比ｘが小さいほど、格子不整合率ｆは小さくなった。さらに、厚さｔ（ｎｍ）が小さいほど、Ｇｅ組成比ｘを大きくしても格子不整合率ｆを小さくすることができた。図１０および図１１から十分に格子不整合率ｆをほぼ０とすることができるＧｅ組成比ｘの境界は、ｔ＝５０ｎｍ、１２５ｎｍ、２８０ｎｍのそれぞれに対して、Ｇｅ組成比ｘ＝０．４３、０．３５５、０．３であると考えられる。この３点（５０、０．４３）、（１２５、０．３５５）、（２８０、０．３）を図１３のようにプロットすると、該３点を通る直線の式を下記式（４）のように得ることができた。図１３の縦軸は、格子整合が得られる最大の厚さｔ（ｎｍ）である。

【0081】

ｔ＝０．８８１×ｘ^{−４．７９} ・・・ （４）
したがって、ｔ＜０．８８１×ｘ^{−４．７９}を満たせば、格子不整合率ｆを０％にすることができることがわかった。式（４）の相関係数Ｒはほぼ１であった。

【0082】

また、図１１および図１２に示すように、上記「３．１．」に示した方法でＳｉ_１−ｘＧｅ_ｘ層を成膜すると、ＣＶＤ法でＳｉ_１−ｘＧｅ_ｘ層を成膜した場合に比べて、Ｇｅ組成比ｘを大きくしても格子不整合率ｆを小さくできることがわかった。

【0083】

３．５． Ｇｅ組成比と、厚さと、表面粗さと、の関係
上記「３．４．」に示した方法で作製したＳｉ_１−ｘＧｅ_ｘ層の表面粗さＲｍｓ（Ｒｏｏｔ Ｍｅａｎ Ｓｑｕａｒｅ）をＡＦＭにより測定した。図１４は、Ｇｅ組成比と、厚さと、表面粗さと、の関係を示す表である。図１５は、図１４に示す表のスパッタ法の場合の値をプロットしたグラフである。図１６は、図１４に示す表のＣＶＤ法の場合の値をプロットしたグラフである。

【0084】

図１４および図１５に示すように、Ｇｅ組成比ｘが大きいほど、表面粗さＲｍｓは大きくなった。さらに、厚さｔが大きいほど、表面粗さＲｍｓは大きくなった。

【0085】

また、図１５および図１６に示すように、上記「３．１．」に示した方法でＳｉ_１−ｘＧｅ_ｘ層を成膜すると、ＣＶＤ法でＳｉ_１−ｘＧｅ_ｘ層を成膜した場合に比べて、Ｇｅ組成比ｘを大きくしても表面粗さＲｍｓを小さくできることがわかった。

【0086】

４． 半導体積層膜を含む半導体デバイス
次に、本発明に係る半導体積層膜を含む半導体デバイスについて説明する。以下では、本発明に係る半導体積層膜として、上述した半導体積層膜１００を含む半導体デバイスについて説明する。

【0087】

４．１． 第１半導体デバイス
図１７は、本実施形態に係る第１半導体デバイス２１０を模式的に示す断面図である。第１半導体デバイス２１０は、正孔キャリア型のＨＥＭＴ（ｐ−ＨＥＭＴまたはＨＨＭＴ（Ｈｉｇｈ Ｈｏｌｅ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ））である。第１半導体デバイス２１０は、図１７に示すように、シリコン基板１０と、半導体層２０と、Ｓｉスペーサー層２１１と、Ｓｉ供給層２１２と、Ｓｉスペーサー層２１３と、Ｓｉキャップ層２１４と、ゲート電極２１５と、ソース電極２１６と、ドレイン電極２１７と、を含む。

【0088】

シリコン基板１０は、ｎ型の（１００）Ｓｉ基板１０ａと、Ｓｉ基板１０ａ上に設けられたｉ型のＳｉ層１０ｂと、を有している。Ｓｉ基板１０ａは、単結晶基板であってもよい。シリコン基板１０は、絶縁体にシリコン単結晶薄膜が形成されたＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板やＳＯＱ（Ｓｉｌｉｃｏｎ ｏｎ Ｑｕａｒｔｚ）基板であってもよい。Ｓｉ層１０ｂの厚さは、例えば、４０ｎｍ程度である。

【0089】

半導体層２０は、シリコン基板１０上に設けられている。半導体層２０は、ｉ型である。半導体層２０の厚さは、例えば、１０ｎｍ程度である。半導体層２０は、正孔をキャリアとするチャネル層である。

【0090】

Ｓｉスペーサー層２１１は、半導体層２０上に設けられている。Ｓｉスペーサー層２１１は、ｉ型である。Ｓｉスペーサー層２１１の厚さは、例えば、１ｎｍ以上１０ｎｍ以下である。

【0091】

Ｓｉ供給層２１２は、Ｓｉスペーサー層２１１上に設けられている。Ｓｉ供給層２１２は、ｐ型である。Ｓｉ供給層２１２の厚さは、例えば、１ｎｍ以上１０ｎｍ以下である。Ｓｉ供給層２１２は、半導体層２０にキャリア（正孔）を供給する。

【0092】

Ｓｉスペーサー層２１３は、Ｓｉ供給層２１２上に設けられている。Ｓｉスペーサー層２１３は、ｉ型である。Ｓｉスペーサー層２１３の厚さは、例えば、１ｎｍ以上１０ｎｍ以下である。Ｓｉスペーサー層２１３上には、ゲート電極２１５が設けられている。

【0093】

Ｓｉキャップ層２１４は、Ｓｉスペーサー層２１３上に設けられている。Ｓｉキャップ層２１４は、ｐ型である。Ｓｉキャップ層２１４の厚さは、例えば、５ｎｍ以上５０ｎｍ以下である。Ｓｉキャップ層２１４上には、ソース電極２１６およびドレイン電極２１７が設けられている。さらに、Ｓｉキャップ層２１４上には、保護層２１８として、ＳｉＯ_２層、ＳｉＮ層、または絶縁レジスト層などが設けられている。なお、保護層２１８は、設けられていなくてもよい。

【0094】

第１半導体デバイス２１０は、半導体層２０を含む。半導体層２０は、上述のように、膜厚に対して十分にＧｅ組成比ｘを大きくしても、格子不整合率ｆを小さくして高い圧縮歪を有することができる。ここで、正孔キャリア型のＨＥＭＴでは、Ｇｅ組成比ｘが大きいほど、圧縮歪を大きく（高く）でき、キャリア移動度を向上させることができる。したがって、第１半導体デバイス２１０は、キャリア移動度を向上させることができ、Ｇｅ組成比ｘを上げかつ圧縮歪を大きくすることで高速化を図ることができる。また、半導体層２０にドーパント原子を含まず、正孔キャリアは不純物散乱を受けず、キャリア移動度が低下しない。半導体層２０に電気伝導度を与える正孔キャリアは，Ｓｉ供給層２１２から供給される。

【0095】

４．２． 第２半導体デバイス
図１８は、本実施形態に係る第２半導体デバイス２２０を模式的に示す断面図である。第２半導体デバイス２２０は、正孔キャリア型のＤＣＦＥＴ（ｐ−ＤＣＦＥＴ（Ｄｏｐｅｄ Ｃｈａｎｎｅｌ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ））である。第２半導体デバイス２２０は、図１８に示すように、シリコン基板１０と、半導体層２０と、Ｓｉキャップ層２２１と、ゲート電極２２２と、ソース電極２２３と、ドレイン電極２２４と、を含む。

【0096】

シリコン基板１０は、ｎ型の（１００）Ｓｉ基板１０ａと、Ｓｉ基板１０ａ上に設けられたｉ型のＳｉ層１０ｂと、を有している。Ｓｉ基板１０ａは、単結晶基板であってもよい。シリコン基板１０は、絶縁体にシリコン単結晶薄膜が形成されたＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板やＳＯＱ（Ｓｉｌｉｃｏｎ ｏｎ Ｑｕａｒｔｚ）基板であってもよい。Ｓｉ層１０ｂの厚さは、例えば、１０ｎｍ以上１００ｎｍ以下である。

【0097】

半導体層２０は、シリコン基板１０上に設けられている。半導体層２０は、ｐ型である。半導体層２０の厚さは、例えば、１０ｎｍ以上１００ｎｍ以下である。半導体層２０は、正孔をキャリアとするチャネル層である。半導体層２０上には、ソース電極２２３およびドレイン電極２２４が設けられている。

【0098】

Ｓｉキャップ層２２１は、半導体層２０上に設けられている。Ｓｉキャップ層２２１は、ｉ型である。Ｓｉキャップ層２２１の厚さは、例えば、１０ｎｍ以上１００ｎｍ以下である。Ｓｉキャップ層２１４上には、ゲート電極２２２が設けられている。

【0099】

第２半導体デバイス２２０は、半導体層２０を含む。半導体層２０は、上述のように、膜厚に対して十分にＧｅ組成比ｘを大きくしても、格子不整合率ｆを小さくして高い圧縮歪を有することができる。ここで、正孔キャリア型のＤＣＦＥＴでは、Ｇｅ組成比ｘが大きいほど、圧縮歪が大きくなり正孔の移動度が向上する。したがって、第２半導体デバイス２２０は、Ｇｅ組成比ｘを上げかつ圧縮歪を大きくすることで、より高速化を図ることができる。

【0100】

４．３． 第３半導体デバイス
図１９は、本実施形態に係る第３半導体デバイス２３０を模式的に示す断面図である。第３半導体デバイス２３０は、正孔トンネル型のＲＴＤ（ｐ−ＲＴＤ（Ｒｅｓｏｎａｎｔ Ｔｕｎｎｅｌｉｎｇ Ｄｉｏｄｅ））である。第３半導体デバイス２３０は、シリコン基板１０と、半導体層２０と、Ｓｉ層２３１と、Ｓｉ層２３２と、例えばＡｌからなる電極層２３３と、例えばＡｌからなる電極層２３４と、を含む。第３半導体デバイス２３０は、４つのＳｉＧｅ半導体層２０ａ，２０ｂ，２０ｃ，２０ｄを有している。

【0101】

シリコン基板１０は、ｐ型の（１００）Ｓｉ基板１０ａと、Ｓｉ基板１０ａ上に設けられたｐ型のＳｉ層１０ｂと、を有している。Ｓｉ基板１０ａは、単結晶基板であってもよい。シリコン基板１０は、絶縁体にシリコン単結晶薄膜が形成されたＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板やＳＯＱ（Ｓｉｌｉｃｏｎ ｏｎ Ｑｕａｒｔｚ）基板であってもよい。Ｓｉ層１０ｂの厚さは、例えば、１０ｎｍ以上１００ｎｍ以下である。Ｓｉ基板１０ａ上には、電極層２３３が設けられている。電極層２３３は、第３半導体デバイス２３０の一方の電極である。

【0102】

半導体層２０ａは、シリコン基板１０上に設けられている。ＳｉＧｅ半導体層２０ａ，２０ｂ，２０ｃ，２０ｄは、この順で積層され、半導体層２０ａ，２０ｂ，２０ｃ，２０ｄの間にＳｉ層２３１が設けられている。半導体層２０ａ，２０ｂ，２０ｃ，２０ｄは、ｉ型ＳｉＧｅである。半導体層２０ａ，２０ｄの厚さは、例えば、１０ｎｍ以上１００ｎｍ以下である。半導体層２０ｂ，２０ｃの厚さは、例えば、１ｎｍ以上６ｎｍ以下である。Ｓｉ層２３１は、ｉ型である。Ｓｉ層２３１の厚さは、例えば、１ｎｍ以上３ｎｍ以下である。半導体層２０ｂ，２０ｃは、量子井戸層であり、Ｓｉ層２３１は、障壁層である。

【0103】

Ｓｉ層２３２は、半導体層２０ｄ上に設けられている。Ｓｉ層２３２は、ｐ型である。Ｓｉ層２３２は、例えば、１０ｎｍ以上１００ｎｍ以下である。Ｓｉ層２３２上には、例えばＡｌからなる電極層２３４が設けられている。電極層２３４は、第３半導体デバイス２３０の他方の電極である。

【0104】

第３半導体デバイス２３０は、半導体層２０を含む。半導体層２０は、上述のように、膜厚に対して十分にＧｅ組成比ｘを大きくしても、高い圧縮歪を有することができる。ここで、正孔トンネル型のＲＴＤでは、Ｇｅ組成比ｘが大きく圧縮歪が高いほど、深い井戸型ポテンシャルを形成しやすく大きな共鳴電流が得られ、動作速度が向上する。したがって、第３半導体デバイス２３０は、Ｇｅ組成比ｘを上げかつ圧縮歪を大きくすることで、より高速化を図ることができる。

【0105】

４．４． 第４半導体デバイス
図２０は、本実施形態に係る第４半導体デバイス２４０を模式的に示す断面図である。第４半導体デバイス２４０は、ｎｐｎ型のヘテロバイポーラトランジスタ（ＨＢＴ）である。第４半導体デバイス２４０は、図２０に示すように、シリコン基板１０と、半導体層２０と、Ｓｉ層２４１と、コレクタ電極２４２と、ベース電極２４３と、エミッタ電極２４４と、を含む。

【0106】

シリコン基板１０は、ｎ型の（１００）Ｓｉ基板である。シリコン基板１０は、コレクタ領域である。シリコン基板１０の上にｎ型Ｓｉ層を設けてもよい。シリコン基板１０上には、コレクタ電極２４２が設けられている。シリコン基板１０は、単結晶基板であってもよい。シリコン基板１０は、絶縁体にｎ型のシリコン単結晶薄膜が形成されたＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板やＳＯＱ（Ｓｉｌｉｃｏｎ ｏｎ Ｑｕａｒｔｚ）基板であってもよい。あるいは、ＳＯＩ基板やＳＯＱ基板上にｎ型Ｓｉ層を設けてもよい。

【0107】

半導体層２０は、シリコン基板１０上に設けられている。半導体層２０は、ベース領域である。半導体層２０のＧｅ組成比ｘは、基板面と垂直な方向に変化していてもよい。半導体層２０は、ｐ型である。半導体層２０の厚さは、例えば、３０ｎｍ以上２００ｎｍ以下である。半導体層２０上には、ベース電極２４３が設けられている。

【0108】

Ｓｉ層２４１は、半導体層２０上に設けられている。Ｓｉ層２４１は、ｎ型である。Ｓｉ層２４１は、エミッタ領域である。Ｓｉ層２４１の厚さは、例えば、２０ｎｍ以上１００ｎｍ以下である。Ｓｉ層２４１上には、エミッタ電極２４４が設けられている。

【0109】

第４半導体デバイス２４０は、半導体層２０を含む。半導体層２０は、上述のように、Ｇｅ組成比ｘを大きくしても、シリコン基板１０もしくはシリコン基板上に設けられたｎ型シリコン層に対して格子整合またはほぼ格子整合できる。ｎｐｎ型のＨＢＴでは、Ｇｅ組成比ｘが大きいほど、エミッタ領域とベース領域との界面の価電子帯に正孔に対してより大きなポテンシャル障壁が形成され、電流増幅率を向上させることができる。したがって、第４半導体デバイス２４０は、Ｇｅ組成比ｘを大きくしかつ圧縮歪を大きくすることで電流増幅率を向上させることができ、より高速化を図ることができる。

【0110】

なお、半導体積層膜１００は、上記の半導体デバイスに限定されず、例えば、正孔キャリア型の歪ＳｉＧｅチャネルを有するＭＯＳＦＥＴ（歪ＳｉＧｅチャネルｐ−ＭＯＳＦＥＴ）およびＳｉＧｅチャネル埋め込み型のＭＯＳＦＥＴ（埋め込みチャネルｐ−ＭＯＳＦＥＴ）等に用いることができる。例えば、埋め込みチャネルｐ−ＭＯＳＦＥＴの場合、第２半導体デバイス２２０におけるＳｉキャップ層２２１をi型Ｓｉスペーサー層とＳｉＯ_２等の絶縁層を積層した２層に置き換えることで実現できる。この場合、i型Ｓｉスペーサー層を２層の内の下層側に配置する。

【0111】

上記のような本発明に係る半導体層の形成技術によれば、格子不整合率が小さくほぼ格子整合した、または格子整合したＧｅ組成比の高いＳｉＧｅ層を含む半導体積層膜を製造することが可能である。この本発明による半導体積層膜技術を用いた半導体デバイスは、ミリ波帯電子デバイス部品の高性能化と低コスト化への利用が期待されている。ミリ波無線通信やレーダ、さらには物体画像検出や非侵襲・非破壊検査など、今後高周波エレクトロニクス、計測センシング技術の基盤となる電子デバイス技術として、センサネットワーク、ＡＩ（Ａｒｔｉｆｉｃｉａｌ Ｉｎｔｅｌｌｉｇｅｎｃｅ）、ＩｏＴ（Ｉｎｔｅｒｎｅｔ ｏｆ Ｔｈｉｎｇｓ）等の関連産業技術領域での展開に大きく寄与すると期待される。本発明に係る半導体積層膜は、ｎ型のチャネルに比べ、動作速度の性能が劣るｐ型のチャネルのトランジスタの性能向上に特に有効であり、コンプリメンタリ構成の高周波増幅器実現による顕著な低消費電力化も可能となる。

【0112】

本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。

【符号の説明】

【0113】

２…界面領域、１０…シリコン基板、１０ａ…Ｓｉ基板、１０ｂ…Ｓｉ層、２０，２０ａ，２０ｂ，２０ｃ，２０ｄ…半導体層、１００…半導体積層膜、２１０…第１半導体デバイス、２１１…Ｓｉスペーサー層、２１２…Ｓｉキャリア供給層、２１３…Ｓｉスペーサー層、２１４…Ｓｉキャップ層、２１５…ゲート電極、２１６…ソース電極、２１７…ドレイン電極、２１８…保護層、２２０…第２半導体デバイス、２２１…Ｓｉキャップ層、２２２…ゲート電極、２２３…ソース電極、２２４…ドレイン電極、２３０…第３半導体デバイス、２３１，２３２…Ｓｉ層、２３３，２３４…電極層、２４０…第４半導体デバイス、２４１…Ｓｉ層、２４２…コレクタ電極、２４３…ベース電極、２４４…エミッタ電極

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】