特許 6896547 バンドギャップリファレンス回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6896547

(24)【登録日】2021年6月11日

(45)【発行日】2021年6月30日

(54)【発明の名称】バンドギャップリファレンス回路

(51)【国際特許分類】

   G05F 3/16 20060101AFI20210621BHJP

【ＦＩ】

   G05F3/16

【請求項の数】2

【全頁数】10

(21)【出願番号】特願2017-145285(P2017-145285)

(22)【出願日】2017年7月27日

(65)【公開番号】特開2019-28592(P2019-28592A)

(43)【公開日】2019年2月21日

【審査請求日】2020年6月10日

(73)【特許権者】

【識別番号】000191238

【氏名又は名称】新日本無線株式会社

(74)【代理人】

【識別番号】100099818

【弁理士】

【氏名又は名称】安孫子 勉

(72)【発明者】

【氏名】示野 洋一

【審査官】 栗栖 正和

(56)【参考文献】

【文献】 特開２００５−１８２１１３（ＪＰ，Ａ）

【文献】 特開２０１１−１９８０９３（ＪＰ，Ａ）

【文献】 国際公開第２０１１／０１６１５３（ＷＯ，Ａ１）

【文献】 米国特許第０５８５２３６０（ＵＳ，Ａ）

【文献】 米国特許出願公開第２０１６／０１２４４４５（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０５Ｆ ３／１６

(57)【特許請求の範囲】

【請求項1】

順方向にバイアスされた第１及び第２のＰＮ接合素子と、
２系統の差動入力段を有し単相出力を可能に構成されてなる差動差動増幅器と、
ボルテージフォロアに構成された演算増幅器と、
直列接続された複数の抵抗器を有してなる抵抗回路と、
複数のスイッチを有してなるスイッチアレイと、
前記スイッチアレイへ出力して、前記複数のスイッチのオン・オフを定めるスイッチ選択コードが読み出し可能に記憶された選択コード記憶素子とを有するバンドギャップリファレンス回路であって、
前記差動差動増幅器の前記２系統の差動入力段の一方の差動入力段には、前記第１及び第２のＰＮ接合素子のそれぞれの順方向電圧の電圧差が入力され、
前記２系統の差動入力段の他方の差動入力段の非反転入力端子には、前記第１のＰＮ接合素子又は前記第２のＰＮ接合素子のいずれか一方の順方向電圧が、前記ボルテージフォロアをなす演算増幅器を介して入力され、
前記差動差動増幅器の出力端子と前記演算増幅器の出力端子との間には、前記抵抗回路を構成する複数の抵抗器が直列接続されて設けられ、
前記スイッチアレイは、前記スイッチのオン・オフによって、前記抵抗回路を構成する複数の抵抗器を、前記差動差動増幅器の出力端子と前記他方の差動入力段の反転入力端子との間に、フィードバック抵抗器として接続される抵抗器と、前記差動差動増幅器の前記他方の差動入力段の反転入力端子と前記演算増幅器の出力端子との間に終端抵抗器として接続される抵抗器と、に分割可能に設けられ、
前記スイッチアレイは、前記選択コード記憶素子からスイッチ選択コードが入力されると、前記スイッチ選択コードに対応した一つのスイッチをオンとするよう構成されてなり、
前記第１及び第２のＰＮ接合素子の順方向バイアス電圧を変動させることなくバンドギャップ電圧の調整を可能としてなることを特徴とするバンドギャップリファレンス回路。

【請求項2】

第３のＰＮ接合素子と、可変電流源と、制御コード記憶素子とを有し、
前記可変電流源は、前記制御コード記憶素子から出力される制御コードに応じた電流を出力可能に構成され、
前記制御コード記憶素子は、前記可変電流源に入力されて、前記可変電流源の出力電流を定める制御コードが読み出し可能に記憶されてなり、
前記第３のＰＮ接合素子には前記可変電流源からの電流が供給され、
前記２系統の差動入力段の他方の差動入力段の非反転入力端子には、前記第１のＰＮ接合素子又は前記第２のＰＮ接合素子のいずれか一方の順方向電圧に代えて、前記第３のＰＮ接合素子の順方向電圧が、前記ボルテージフォロアをなす演算増幅器を介して入力され、
前記第１及び第２のＰＮ接合素子のそれぞれの順方向電圧の電圧差の調整と独立して前記第３のＰＮ接合素子の順方向電圧を調整可能としてなることを特徴とする請求項１記載のバンドギャップリファレンス回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、バンドギャップリファレンス回路に係り、特に、バンドギャップ電圧の調整精度の向上、回路の安定性向上等を図ったものに関する。

【背景技術】

【0002】

バンドギャップリファレンス回路は、電子回路等において安定した基準電圧が所望される場合に用いられるもので、出力特性の改善等を施した種々の回路が提案、実用化されていることは良く知られている通りである（例えば、特許文献１等参照）。

【0003】

図５には、従来のバンドギャップリファレンス回路の回路構成例が示されており、以下、同図を参照しつつ、従来回路について説明する。
この従来回路は、第１及び第２のダイオードＱ１，Ｑ２と、抵抗スイッチ回路５１と、演算増幅器５２とに大別されて構成されたものとなっている。

【0004】

第１及び第２のダイオードＱ１，Ｑ２は、アノード面積比Ｑ１：Ｑ２＝１：Ｎに設定されている。
抵抗スイッチ回路５１は、複数のスイッチ５１−１〜５１−ｎ（ｎは正の整数）の切り換えによって、所望する抵抗Ｒ１、Ｒ２の設定を行うための回路であり、抵抗Ｒ１、Ｒ２は、以下に説明するようにバンドギャップ電圧の設定要素である。
演算増幅器５２は、第１のダイオードＱ１のアノードの電圧と、抵抗スイッチ回路５１を介した第２のダイオードＱ２のアノードの電圧との差分を増幅出力する。

【0005】

このバンドギャップリファレンス回路により得られるバンドギャップ電圧ＶBGRは、下記する式１により表される。

【0006】

ＶBGR＝ＶBE1＋（Ｒ２／Ｒ１）×ΔＶBE＝ＶBE1＋（Ｒ２／Ｒ１）×ＶT×ｌｎ（Ｎ）・・・式１

【0007】

ここで、ＶBE1は第１のダイオードＱ１の順方向電圧、ΔＶBEは第１のダイオードＱ１の順方向電圧と第２のダイオードＱ２の順方向電圧との順方向電圧差、Ｒ１，Ｒ２は、抵抗スイッチ回路５１により設定されたそれぞれの抵抗値、ＶTは熱電圧、Ｎは、第１のダイオードＱ１に対する第２のダイオードＱ２のアノード面積比である。

【0008】

式１から、抵抗スイッチ回路５１のスイッチ切り換えにより、Ｒ２とＲ１の比率を適宜調整することで、温度依存が少ないバンドギャップ電圧ＶBGRが得られることが理解できる。

【先行技術文献】

【特許文献】

【0009】

【特許文献1】特開２００５−２１６０１４号公報

【発明の概要】

【発明が解決しようとする課題】

【0010】

しかしながら、ＰＮ接合の第２のダイオードＱ２に流れる電流は、（ＶＴ／Ｒ１）×ｌｎ（Ｎ）であるため、Ｒ２とＲ１の比率を変えると同時に、第２のダイオードＱ２に流れる電流も変動してしまうという欠点がある。
また、抵抗Ｒ３の抵抗値が固定の場合、第１のダイオードＱ１の電流も変動してしまう。

【0011】

このため、従来回路においては、バンドギャップ電圧ＶBGRを所望の値に調節しようとすると、順方向電圧差ΔＶBEと第１のダイオードＱ１の順方向電圧ＶBE1が同時に変動するため調節の難易度が高く、熟練を要するという問題があった。

【0012】

本発明は、上記実状に鑑みてなされたもので、所望のバンドギャップ電圧ＶBGRを、熟練を要することなく、高精度に調整可能なバンドギャップリファレンス回路を提供するものである。

【課題を解決するための手段】

【0013】

上記本発明の目的を達成するため、本発明に係るバンドギャップリファレンス回路は、
順方向にバイアスされた第１及び第２のＰＮ接合素子と、
２系統の差動入力段を有し単相出力を可能に構成されてなる差動差動増幅器と、
ボルテージフォロアに構成された演算増幅器と、
直列接続された複数の抵抗器を有してなる抵抗回路と、
複数のスイッチを有してなるスイッチアレイと、
前記スイッチアレイへ出力して、前記複数のスイッチのオン・オフを定めるスイッチ選択コードが読み出し可能に記憶された選択コード記憶素子とを有するバンドギャップリファレンス回路であって、
前記差動差動増幅器の前記２系統の差動入力段の一方の差動入力段には、前記第１及び第２のＰＮ接合素子のそれぞれの順方向電圧の電圧差が入力され、
前記２系統の差動入力段の他方の差動入力段の非反転入力端子には、前記第１のＰＮ接合素子又は前記第２のＰＮ接合素子のいずれか一方の順方向電圧が、前記ボルテージフォロアをなす演算増幅器を介して入力され、
前記差動差動増幅器の出力端子と前記演算増幅器の出力端子との間には、前記抵抗回路を構成する複数の抵抗器が直列接続されて設けられ、
前記スイッチアレイは、前記スイッチのオン・オフによって、前記抵抗回路を構成する複数の抵抗器を、前記差動差動増幅器の出力端子と前記他方の差動入力段の反転入力端子との間に、フィードバック抵抗器として接続される抵抗器と、前記差動差動増幅器の前記他方の差動入力段の反転入力端子と前記演算増幅器の出力端子との間に終端抵抗器として接続される抵抗器と、に分割可能に設けられ、
前記スイッチアレイは、前記選択コード記憶素子からスイッチ選択コードが入力されると、前記スイッチ選択コードに対応した一つのスイッチをオンとするよう構成されてなり、
前記第１及び第２のＰＮ接合素子の順方向バイアス電圧を変動させることなくバンドギャップ電圧の調整を可能としてなるものである。

【発明の効果】

【0014】

本発明によれば、差動差動増幅器を用いることで、スイッチのオン抵抗の影響を受けることなく、２つのＰＮ接合素子の順方向電圧の差である電圧差ΔＶBEの利得調整を熟練を要することなく高精度に行うことが可能となる。また、ＰＮ接合素子の順方向電圧をボルテージフォロア回路を介して用いるようにしたので、フィードバック抵抗器や終端抵抗器に流れる電流がＰＮ接合素子の順方向電圧と分離されるため、従来と異なり、その順方向電圧の発生経路における電流変化を招くことなく、高精度に電圧差ΔＶBEの調整を可能とするという効果を奏するものである。
さらに、ＰＮ接合素子の順方向電圧をボルテージフォロア回路を介して用いる構成に代えて、ＰＮ接合素子を可変電流源によりバイアスし、その際の順方向電圧をボルテージフォロア回路を介して用いる構成とすることで、順方向電圧のみを独立して調整できるため、さらなる高精度の調整が可能となる。

【図面の簡単な説明】

【0015】

【図1】本発明の実施の形態におけるバンドギャップリファレンス回路の第１の回路構成例を示す回路図である。

【図2】本発明の実施の形態におけるバンドギャップリファレンス回路の第２の回路構成例を示す回路図である。

【図3】本発明の実施の形態におけるバンドギャップリファレンス回路に用いられる差動差動増幅器の構成例を示す構成図である。

【図4】差動差動増幅器を用いてレベルシフト非反転増幅器を構成した場合の回路構成例を示す回路図である。

【図5】従来のバンドギャップリファレンス回路の回路構成例を示す回路図である。

【発明を実施するための形態】

【0016】

以下、本発明の実施の形態について、図１乃至図４を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態におけるバンドギャップリファレンス回路の第１の回路構成例について、図１を参照しつつ説明する。
第１の回路構成例におけるバンドギャップリファレンス回路は、第１及び第２のＰＮ接合素子（図１においては、それぞれ「Ｑ１」、「Ｑ２」と表記）１，２と、差動差動増幅器３と、演算増幅器４と、第１及び第２の定電流源１１，１２と、抵抗回路２１と、利得調整用スイッチアレイ２２と、スイッチ選択コード記憶素子２３とを主たる構成要素として構成されたものとなっている。

【0017】

第１及び第２のＰＮ接合素子１，２は、具体的にはダイオードが用いられるが、ＰＮＰ型トランジスタのベースとコレクタを接続し、いわゆるダイオード接続状態としたものを用いても良い。
以下の説明においては、第１及び第２のＰＮ接合素子１，２はダイオードであるとする。
この回路構成例において、第１及び第２のＰＮ接合素子１，２のアノード面積比は１：Ｎに設定されたものとなっている。

【0018】

第１のＰＮ接合素子１のアノードには第１の定電流源１１が、第２のＰＮ接合素子２のアノードには、第２の定電流源１２が、それぞれ接続される一方、各カソードは、いずれもグランドに接続されている。
また、第１のＰＮ接合素子１のアノードは、差動差動増幅器３の第１の差動入力段の非反転入力端子に、第２のＰＮ接合素子２のアノードは、差動差動増幅器３の第１の差動入力段の反転入力端子に、それぞれ接続されている。

【0019】

演算増幅器４は、非反転入力端子が第２のＰＮ接合素子２のアノードに接続される一方、反転入力端子と出力端子が相互に接続され、ボルテージフォロア回路として動作すると共に、演算増幅器４の出力端子は、差動差動増幅器３の第２の差動入力段の非反転入力端子に接続されている。

【0020】

抵抗回路２１は、直列接続された複数の抵抗器２１ａにより構成されており、差動差動増幅器３の出力端子と演算増幅器４の出力端子との間に、直列接続されて設けられている。
抵抗回路２１の抵抗器の数は、特定の値に限定される必要はなく、所望する抵抗値の設定精度や所望する抵抗値の可変範囲等に応じて適宜選定されるべきものである。

【0021】

利得調整用スイッチアレイ２２は、複数のスイッチ２２ａを有しており、詳細は後述するように、いずれか一つのスイッチ２２ａをオンとすることで、所望の終端抵抗値Ｒ１とフィードバック抵抗値Ｒ２を設定可能に構成されている。
利得調整用スイッチアレイ２２を構成する複数のスイッチ２２ａは、抵抗回路２１において隣接する抵抗器相互の接続点と、差動差動増幅器３の第２の差動入力段の反転入力端子との間に設けられている。

【0022】

この複数のスイッチ２２ａは、スイッチ選択コード記憶素子２３から出力されたスイッチ選択コードに応じて、いずれか一つが選択されてオンとされ、他のスイッチ２２ａは全てオフとされるようになっている。

【0023】

複数のスイッチ２２ａの一つがオンとされた場合、抵抗回路２１の複数の抵抗器２１ａの内、差動差動増幅器３の出力端子と、オンとされたスイッチ２２ａを介して接続される差動差動増幅器３の第２の差動入力段の反転入力端子との間に位置する直列接続された複数の抵抗器２１ａは、差動差動増幅器３のフィードバック抵抗器Ｒ２となる。

【0024】

一方、オンとされたスイッチ２２ａと演算増幅器４の出力端子との間に位置する直列接続された複数の抵抗器２１ａは、差動差動増幅器３の終端抵抗器Ｒ１となる。
このように、利得調整用スイッチアレイ２２は、スイッチ２２ａのオンによって、抵抗回路２１の複数の抵抗器２１ａを、フィードバック抵抗器Ｒ２と終端抵抗器Ｒ１に分割可能に構成されている。
なお、説明の便宜上、上述のフィードバック抵抗器をＲ２で表すと共に、その抵抗値であるフィードバック抵抗値もＲ２で表すものとする。また、同様に、上述の終端抵抗器をＲ１で表すと共に、その抵抗値である終端抵抗値もＲ１で表すものとする。

【0025】

複数のスイッチ２２ａのいずれがオンとなっても、差動差動増幅器３の出力端子と演算増幅器４の出力端子との間の直列接続状態の抵抗器２１ａの数は変わることはない。このことは、フィードバック抵抗器の抵抗値Ｒ２と終端抵抗器の抵抗値Ｒ１の和は、常に一定であることを意味する。
そして、オンとされるスイッチ２２ａの位置によって、終端抵抗値Ｒ１とフィードバック抵抗値Ｒ２が選定されるものとなっている。

【0026】

上述の複数のスイッチ２２ａのオン・オフの組み合わせは、複数パターン存在する。
そのため、スイッチ選択コード記憶素子２３には、上述のスイッチ２２ａの複数のオン・オフの組み合わせの中の所望の一つを選択するために利得調整用スイッチアレイ２２へ入力すべき予め定められたコード（スイッチ選択コード）と、そのスイッチ選択コードを出力するために、スイッチ選択コード記憶素子２３へ入力すべき予め定められた入力コードとが予め記憶されている。
すなわち、スイッチ選択コード記憶素子２３は、所望するスイッチ選択コードに対応する入力コードの入力により、所望のスイッチ選択コードが読み出し可能に構成されている。

【0027】

ここで、差動差動増幅器３について、図３及び図４を参照しつつ説明する。
図３は、差動差動増幅器３の等価回路であり、以下、同図を参照しつつ、差動差動増幅器３の構成について説明する。
差動差動増幅器３は、第１及び第２の演算増幅器３１，３２と演算増幅器３３とを主たる構成要素として、２系統の差動入力段を備えて単相出力可能に、次述するように構成されたものである。

【0028】

まず、第１及び第２の演算増幅器３１，３２は、同一特性を有し、共にトランスコンダクタンスがｇｍの演算増幅器である。また、演算増幅器３３は、増幅度ＡZを有するものである。
第１の演算増幅器３１の入力段は、差動差動増幅器３の第１の差動入力段であり、第２の演算増幅器３２の入力段は、差動差動増幅器３の第２の差動入力段である。
演算増幅器３３には、第１の演算増幅器３１の出力と第２の演算増幅器３２の出力の和が入力され、増幅度ＡZで増幅されて出力されるようになっている。

【0029】

かかる構成において、出力電圧ＶOUTは、下記する式２により表される。

【0030】

ＶOUT＝｛ｇｍ（Ｖ１−Ｖ２）＋ｇｍ（Ｖ３−Ｖ４）｝・ＡZ＝ｇｍ・ＡZ（Ｖ１−Ｖ２＋Ｖ３−Ｖ４）・・・式２

【0031】

ここで、ｇｍは第１及び第２の演算増幅器３１，３２のトランスコンダクタンス、ＡZは演算増幅器３３の増幅度、Ｖ１は第１の演算増幅器３１の非反転入力端子の入力電圧、Ｖ２は第１の演算増幅器３１の反転入力端子の入力電圧、Ｖ３は第２の演算増幅器３２の非反転入力端子の入力電圧、Ｖ４は第２の演算増幅器３２の反転入力端子の入力電圧である。

【0032】

仮に、ｇｍ・ＡZを無限大と仮定すると、差動差動増幅器３において、（Ｖ１−Ｖ２＋Ｖ３−Ｖ４）は限り無く零となり、差動差動増幅器３は（Ｖ１−Ｖ２）＝（Ｖ４−Ｖ３）が成立するように動作する。

【0033】

図４には、差動差動増幅器３を用いてレベルシフト非反転増幅器を構成した場合の回路構成例が示されており、以下、この回路構成例について説明する。
このレベルシフト非反転増幅器は、第１の差動入力段に入力電圧Ｖinが印加されるようになっている。また、第２の差動入力段の非反転入力端子には基準電圧ＶOFFSETが印加されると共に、反転入力端子との間には、抵抗器Ｒ１が設けられる一方、出力端子と第２の差動入力段の反転入力端子との間には抵抗器Ｒ２が設けられている。

【0034】

かかる構成において、出力電圧ＶOUTは、下記する式３により表される。

【0035】

ＶOUT＝ＶOFFSET＋（１＋Ｒ２／Ｒ１）×Ｖin・・・式３

【0036】

なお、Ｒ１、Ｒ２は、抵抗器Ｒ１、Ｒ２の抵抗値とする。
次に、このような差動差動増幅器の動作特性を踏まえて図１に示された回路構成例の回路動作を説明する。
先ず、アノード面積の異なる第１及び第２のＰＮ半導体素子１，２には、同一の定電流Ｉ１が供給されることで、それぞれの順方向電圧の電圧差ΔＶBEが生じ、その電圧差ΔＶBEは、差動差動増幅器３の第１の差動入力段に印加される。

【0037】

また、差動差動増幅器３の第２の差動入力段の非反転入力端子には、ボルテージフォロア回路としての機能する演算増幅器４を介して、第２のＰＮ接合素子２の順方向電圧ＶBEが印加されるようになっている。なお、演算増幅器４を介して差動差動増幅器３の第２の差動入力段の非反転入力端子に印加される電圧は、第２のＰＮ接合素子２の順方向電圧ＶBEに代えて、第１のＰＮ接合素子１の順方向電圧ＶBEであっても良い。

【0038】

この差動差動増幅器３の第２の差動入力段の非反転入力端子に印加される電圧は、先に、図４に示された回路例における基準電圧ＶOFFSETに相当するものである。
しかして、差動差動増幅器３の出力電圧としてのバンドギャップ電圧ＶBGRは、下記する式４により表される。

【0039】

ＶBGR＝ＶBE＋（１＋Ｒ２／Ｒ１）×ΔＶBE・・・式４

【0040】

ここで、Ｒ１はスイッチ選択コード記憶素子２３から出力されるスイッチ選択コードに従い、１つのスイッチ２２ａをオンし、他のスイッチ２２ａがオフすることで設定された終端抵抗値、Ｒ２はフィードバック抵抗値である。オンする１つのスイッチ２２ａが変わればＲ１とＲ２の抵抗比変わることになる。
このように、Ｒ１とＲ２の抵抗比を変えることで、ΔＶBEの利得を調節でき、所望のバンドギャップ電圧ＶBGRを得ることができることが式４により理解できる。
先に述べたように、Ｒ１とＲ２の抵抗比を変えてもＲ１＋Ｒ２は一定値であるため、差動差動増幅器３と演算増幅器４の出力負荷は一定値となり、差動差動増幅器３の出力電圧は、ΔＶBEにのみ依存し決定されるものとなっている。

【0041】

この第１の回路構成例においては、利得調整用スイッチアレイ２２が、抵抗回路２１と、差動差動増幅器３の第２の差動入力段の反転入力端子との間に設けられているため、ＣＭＯＳゲート入力で製造された差動差動増幅器３におけるゲート入力電流がほぼ零となり、利得調整用スイッチアレイ２２に流れる電流もほぼ零であり、利得調整用スイッチアレイ２２のオン抵抗がＲ１／Ｒ２の利得比に与える影響はほぼ無くなる。

【0042】

また、第１及び第２のＰＮ接合素子１，２の出力と抵抗回路２１との間には、演算増幅器４によるバッファアンプが挿入されていることで、ＲとＲ２の比を調整の際に、第１及び第２のＰＮ接合素子１，２のバイアス電流、電圧に影響を与えないため順方向電圧ＶBEが変動することがない。
このため、式４において、従来と異なり、ＶBEやΔＶBEの変動を招くことなく（１＋Ｒ２／Ｒ１）を独立に制御できるため、従来に比して、より高精度なバンドギャップ電圧ＶBGRの調節が可能である。

【0043】

次に、第２の回路構成例について、図２を参照しつつ説明する。
なお、図１に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第２の回路構成例は、演算増幅器４の非反転入力端子への電圧印加部分のの回路構成が図１に示された第１の回路構成例と異なるもので、他の回路構成は図１と同一である。

【0044】

以下、具体的に説明すれば、まず、第１及び第２のＰＮ接合素子１，２と同一の構成を有してなる第３のＰＮ接合素子１５が設けられている。
すなわち、第３のＰＮ接合素子１５のカソードは、グランドに接続される一方、アノードは、演算増幅器４の非反転入力端子に接続されると共に、可変電流源１６に接続されている。

【0045】

この可変電流源１６は、外部から入力される制御コードに応じて、所望する電流値の電流Ｉ２を出力可能に構成されてなるものである。
電流制御コード記憶素子２５は、不揮発性の半導体記憶素子を用いるのが好適である。この電流制御コード記憶素子２５には、上述の可変電流源１６の出力電流の大きさＩ２を制御するために可変電流源１６に入力するべき複数の制御コードが、予め記憶されている。

【0046】

この電流制御コード記憶素子２５は、制御コード毎に予め定められた選択コードを入力することで、対応する制御コードを出力することができるよう構成されたものとなっている。

【0047】

可変電流源１６による電流供給により第３のＰＮ接合素子１５に生じた順方向電圧は、先の図１に示された第１の回路構成例における第２のＰＮ接合素子２の順方向電圧に代えて、演算増幅器４を介して差動差動増幅器３の第２の差動入力段の非反転入力端子に印加されるものとなっている。

【0048】

この第２の回路構成例におけるバンドギャップ電圧ＶBGRは、先の第１の回路構成例において説明したように式４により表される点は同様であるが、上述のように第３のＰＮ接合素子１５、可変電流源１６、及び、電流制御コード記憶素子２５を設けたことにより、式４における第２項の（１＋Ｒ２／Ｒ１）とは別個に、第１項のＶBEを独立して所望の値に調整、設定できるため、全体として、第１の回路構成例より更に高精度のバンドギャップ電圧ＶBGRの設定が可能となる。

【産業上の利用可能性】

【0049】

容易な調整作業でバンドギャップ電圧ＶBGRを高精度に設定可能とすることが所望されるバンドギャップリファレンス回路に適用できる。

【符号の説明】

【0050】

１…第１のＰＮ接合素子
２…第２のＰＮ接合素子
３…差動差動増幅器
２１…抵抗回路
２２…利得調整用スイッチアレイ
２３…スイッチ選択コード記憶素子

【図1】

【図2】

【図3】

【図4】

【図5】