特許 6948893 保護回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6948893

(24)【登録日】2021年9月24日

(45)【発行日】2021年10月13日

(54)【発明の名称】保護回路

(51)【国際特許分類】

   H01L 21/822 20060101AFI20210930BHJP

   H01L 27/04 20060101ALI20210930BHJP

   H02H 9/04 20060101ALI20210930BHJP

【ＦＩ】

   H01L27/04 H

   H02H9/04 A

   H02H9/04 B

【請求項の数】6

【全頁数】17

(21)【出願番号】特願2017-181125(P2017-181125)

(22)【出願日】2017年9月21日

(65)【公開番号】特開2019-57617(P2019-57617A)

(43)【公開日】2019年4月11日

【審査請求日】2020年8月11日

(73)【特許権者】

【識別番号】000191238

【氏名又は名称】新日本無線株式会社

(74)【代理人】

【識別番号】100099818

【弁理士】

【氏名又は名称】安孫子 勉

(72)【発明者】

【氏名】横田 猛昭

(72)【発明者】

【氏名】吉田 晴彦

【審査官】 市川 武宜

(56)【参考文献】

【文献】 特開２０１１−０８９８５０（ＪＰ，Ａ）

【文献】 特開２０１４−０９３９０８（ＪＰ，Ａ）

【文献】 特開２００２−３１３９４７（ＪＰ，Ａ）

【文献】 特開平１０−０２３６６２（ＪＰ，Ａ）

【文献】 特開２００８−０１０８１３（ＪＰ，Ａ）

【文献】 特表２００４−５３７８６４（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／８２２

Ｈ０１Ｌ ２７／０４

Ｈ０２Ｈ ９／０４

(57)【特許請求の範囲】

【請求項1】

外部回路と信号の授受を可能に構成された内部回路の破壊を防止する保護回路であって、
上位電源端子と下位電源端子の間に、カソードコモンに接続された第１及び第２のダイオードが設けられ、前記第１及び第２のダイオードのカソードが前記内部回路の上位電源ラインに接続され、前記内部回路の下位電源ラインが前記下位電源端子に接続され、
前記内部回路は前記外部回路との信号の授受を可能とする個別接続端子を少なくとも一つ有し、前記個別接続端子には、個別接続端子用ダイオードのアノードが接続される一方、前記個別接続端子用ダイオードのカソードは、前記第１及び第２のダイオードのカソードに接続されたことを特徴とする保護回路。

【請求項2】

前記個別接続端子用ダイオードのカソードと前記第１及び第２のダイオードのカソードとの間にアンチパラレルダイオードを設けたことを特徴とする請求項１記載の保護回路。

【請求項3】

前記内部回路の上位電源ラインを前記第１及び第２のダイオードのカソードに接続することに代えて、前記上位電源端子と前記内部回路の電源ラインとの間に、アノードを前記上位電源端子に接続し、カソードを前記内部回路の電源ラインに接続する内部回路電源用逆接防止ダイオードを設けたことを特徴とする請求項１記載の保護回路。

【請求項4】

前記内部回路電源用逆接防止ダイオードに代えて、内部回路用逆接防止回路を設け、
前記内部回路用逆接防止回路は、内部回路用第１及び第２のＭＯＳトランジスタと、プルアップ手段と、プルダウン手段とを有し、
前記内部回路用第１及び第２のＭＯＳトランジスタは、各々のソースとバックゲートが相互に接続されて前記プルアップ手段の一端に接続され、
前記内部回路用第１のＭＯＳトランジスタのドレインは、前記上位電源端子に、前記内部回路用第２のＭＯＳトランジスタのドレインは、前記内部回路の電源ラインに、それぞれ接続され、
前記プルアップ手段の他端は、前記内部回路用第１及び第２のＭＯＳトランジスタのゲートに接続されると共に、前記プルダウン手段を介して前記下位電源端子に接続されてなることを特徴とする請求項３記載の保護回路。

【請求項5】

前記内部回路用逆接防止回路の前記プルアップ手段をツェナーダイオードを用いて構成し、前記プルダウン手段を抵抗器を用いて構成し、前記内部回路用第１及び第２のＭＯＳトランジスタは、各々のソースとバックゲートが相互に接続されて前記ツェナーダイオードのカソードに接続され、前記ツェナーダイオードのアノードは、前記内部回路用第１及び第２のＭＯＳトランジスタのゲートに接続されると共に、前記抵抗器を介して前記下位電源端子に接続されてなることを特徴とする請求項４記載の保護回路。

【請求項6】

前記第１及び第２のダイオード、前記個別接続端子用ダイオード、前記アンチパラレルダイオード、前記内部回路電源用逆接防止ダイオードのいずれか一つ又は複数のダイオードを、ゲート、ソース、及び、バックゲートが相互に接続されたＭＯＳ電界効果型トランジスタに置き換えたことを特徴とする請求項１乃至請求項５いずれか記載の保護回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ＥＳＤ保護回路と電源の逆接続による回路破壊を防止する逆接続時破壊防止回路とを備えた保護回路に係り、特に、回路構成の簡素化、破壊防止動作の信頼性向上等を図ったものに関する。

【背景技術】

【0002】

従来、電源ラインに電源が逆接続された時に回路破壊を防止する方策としては、いわゆる逆接防止回路が用いられると共に、一般にダイオードをＥＳＤ保護素子としてＥＳＤ保護を図った回路を用いて、逆接続時における回路の破壊防止とＥＳＤ保護を図ったものなどが良く知られている（例えば、特許文献１等参照）。

【0003】

例えば、図１１には、ダイオードを用いて、主に、ＥＳＤ保護を目的として構成された従来回路の一例が示されている。
この従来回路は、上位電源（ＶＤＤ）と下位電源（ＧＮＤ）の間にダイオードＤ１を接続すると共に、内部回路に接続された各端子ＴＥＲ１〜ＴＥＲ３には、上位電源側と下位電源側の端子間に、それぞれダイオードＤ２〜Ｄ７が逆接続状態で設けられた構成となっている。かかる構成により、静電気を上位電源側、又は、下位電源側へ逃がすことで内部回路が保護できるようになっている。
なお、図１１に示す例では、端子数が３の場合を示しているが、端子の数に応じて上位電源側と下位電源側の端子間に、それぞれダイオードを逆接続状態で設けることができる。

【0004】

図１２には、ＥＳＤ保護に加えて逆接続時における回路破壊防止機能を果たすよう構成された従来回路の一例が示されている。
この従来回路は、上位電源（ＶＤＤ）と下位電源（ＧＮＤ）の間に２個のダイオードＤ１，Ｄ２が、カソードコモンで接続されており、電源ラインに電源が逆接続された場合に内部回路への電流の流入が阻止されるものとなっている。

【0005】

さらに、この従来回路においては、各端子ＴＥＲ１〜ＴＥＲ２と電源間、各端子間、各端子ＴＥＲ１〜ＴＥＲ２と下位電源間に、それぞれ、上述のカソードコモン接続された２個のダイオードＤ１，Ｄ２と同様に、２組のカソードコモン接続されたダイオードＤ３〜Ｄ１０を接続し、各端子ＴＥＲ１〜ＴＥＲ２と上位電源間、各端子間、各端子ＴＥＲ１〜ＴＥＲ２と下位電源間が、本来の接続と逆に接続された場合にも不要な電流が流入しない構成となっている。なお、図１２に示す例では、端子数が２の場合を示しているが、端子の数に応じてダイオードを設けることが可能である。

【0006】

図１２に示された回路において、下位電源に対してプラスの静電気が印加された場合、上位電源−下位電源間では、ダイオードＤ１が順方向となり、ダイオードＤ２がブレークダウンすることで内部回路が保護される。このため、ダイオードＤ２のブレークダウン電圧は内部回路の破壊電圧を下回るように設定される。

【0007】

逆に、下位電源に対してマイナスの静電気が印加された場合、ダイオードＤ２が順方向となり、ダイオードＤ１がブレークダウンすることで内部回路が保護される。この場合、ダイオードＤ１についても、そのブレークダウン電圧は、ダイオードＤ２同様、内部回路の破壊電圧を下回るよう設定される。

【0008】

また、上位電源に対して、プラス・マイナスの静電気が印加された場合にも、順方向電圧ＶＦ＋ブレークダウン電圧ＶＢＤにより内部回路が保護される。
各端子ＴＥＲ１〜ＴＥＲ２についても、それぞれ接続されたダイオードＤ３〜Ｄ１０により、上述と同様な保護動作が確保できるものとなっている。

【0009】

このような回路構成とすることで、内部回路は、電源電圧から逆接防止ダイオードＤ１のフォワード電圧ＶＦ分（約０．７Ｖ）低下した電源電圧で駆動されることとなる。

【0010】

上述のダイオードＤ３〜Ｄ１０は、ＥＳＤ保護素子として機能するため、瞬時に数Ａの電流を流せるだけの電流許容量が確保されたものである必要がある。そのため、各端子毎に、通常、外部回路との接続端子であるＰＡＤ端子（概ね１００μｍ□）に相当するだけの面積が必要となる。

【0011】

一方、内部回路が各端子ＴＥＲ１〜ＴＥＲ２を介して外部から入力する信号によって駆動される場合、内部回路は電源電圧に対して先のＶＦ分低下した信号レベルで、しかも、ダイオードのシリーズ抵抗を介して駆動されることとなる。そのため、各端子ＴＥＲ１〜ＴＥＲ２から内部回路へ入力するオーバーシュート、アンダーシュートといったノイズによって、内部回路が誤動作することも想定される。
さらに、内部回路から出力される信号を、外部回路と接続する場合、信号レベルが合わないという問題も生ずる。

【先行技術文献】

【特許文献】

【0012】

【特許文献1】特開２０１２−２０９３６２号公報

【発明の概要】

【発明が解決しようとする課題】

【0013】

しかしながら、上述の図１２に示された従来回路の場合、各端子×４個のダイオードが必要となり、図１１に示された従来回路と比べると、ダイオード面積Ｓ×２×端子数の面積が必要となり、チップ面積が大きく増加するという欠点がある。また、チップ面積の増大により、却って外部からのノイズに対して不安定となるだけでなく、先に述べたように、外部回路と内部回路との信号レベルが一致しないという問題がある。

【0014】

本発明は、上記実状に鑑みてなされたもので、部品点数の削減、回路の簡素化を図りつつ、信頼性、安定性の高い保護動作が確保可能な保護回路を提供するものである。

【課題を解決するための手段】

【0015】

上記本発明の目的を達成するため、本発明に係る保護回路は、
外部回路と信号の授受を可能に構成された内部回路の破壊を防止する保護回路であって、
上位電源端子と下位電源端子の間に、カソードコモンに接続された第１及び第２のダイオードが設けられ、前記第１及び第２のダイオードのカソードが前記内部回路の上位電源ラインに接続され、前記内部回路の下位電源ラインが前記下位電源端子に接続され、
前記内部回路は前記外部回路との信号の授受を可能とする個別接続端子を少なくとも一つ有し、前記個別接続端子には、個別接続端子用ダイオードのアノードが接続される一方、前記個別接続端子用ダイオードのカソードは、前記第１及び第２のダイオードのカソードに接続されてなるものである。

【発明の効果】

【0016】

本発明によれば、従来回路に比して、必要最小限の保護素子を用いて逆接続時破壊防止とＥＳＤ保護を実現することができ、内部回路の誤動作が確実に防止されると共に、従来回路と異なり、外部回路との信号レベルの不一致を招くことなくインターフェイスが可能となり、利便性の高い保護回路を提供することができるという効果を奏するものである。

【図面の簡単な説明】

【0017】

【図1】本発明の実施の形態における保護回路の第１の回路構成例を示す回路図である。

【図2】本発明の実施の形態における保護回路の第２の回路構成例を示す回路図である。

【図3】本発明の実施の形態における保護回路の第３の回路構成例を示す回路図である。

【図4】本発明の実施の形態における保護回路の第４の回路構成例を示す回路図である。

【図5】本発明の実施の形態における保護回路の第５の回路構成例を示す回路図である。

【図6】本発明の実施の形態における保護回路の第６の回路構成例を示す回路図である。

【図7】本発明の実施の形態における保護回路の第７の回路構成例を示す回路図である。

【図8】本発明の実施の形態における保護回路の第８の回路構成例を示す回路図である。

【図9】本発明の実施の形態における保護回路の第９の回路構成例を示す回路図である。

【図10】本発明の実施の形態における保護回路の第１０の回路構成例を示す回路図である。

【図11】従来回路の構成例を示す回路図である。

【図12】他の従来回路の構成例を示す回路図である。

【図13】図１２に示された従来回路をＭＯＳトランジスタで構成した場合の構成例を示す回路図である。

【図14】ダイオードの逆方向特性の一例を示す特性線図である。

【図15】ＭＯＳ電界効果型トランジスタの逆方向特性の一例を示す特性線図である。

【発明を実施するための形態】

【0018】

以下、本発明の実施の形態について、図１乃至図１０を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、第１の回路構成例について、図１を参照しつつ説明する。
本発明の実施の形態における保護回路は、例えば、内部回路２１０を有し、この内部回路２１０が複数の個別接続端子４１−１〜４１−ｎ（ｎは正の整数、以下同様）を介して図示されない外部回路との信号の授受が可能に構成された電子装置２０１に設けられる。

【0019】

この電子装置２０１には、電源端子（上位電源端子）４５とグランド端子（下位電源端子）４６とが設けられており、電源端子４５には、外部から電源電圧ＶＤＤが印加されるようになっている一方、グランド端子４６は内部回路２１０のグランド側と接続されて外部のグランドラインに接続可能となっている。

【0020】

保護回路１０１は、複数のダイオードを有して構成されている。
この第１の回路構成例においては、個別接続端子の数がｎ個の場合、（ｎ＋２）個のダイオードが必要となる。
すなわち、電源端子４５に対して２個のダイオード１−１，１−２と、ｎ個の個別接続端子４１−１〜４１−ｎに対して、それぞれ１個づつのダイオード１−３〜１−（ｎ＋２）が必要となる。

【0021】

以下、その具体的な接続について説明する。
まず、第１及び第２のダイオード（図１においては、それぞれ「Ｄ１」、「Ｄ２」と表記）１−１，１−２は、各々のカソード同士が接続され、第１のダイオード１−１のアノードが電源端子４５に、第２のダイオード１−２のアノードがグランド端子４６に、それぞれ接続されている。

【0022】

また、第１及び第２のダイオード１−１，１−２のカソードは、内部回路２１０の図示されない電源ライン（上位電源ライン）に接続されている。すなわち、第１及び第２のダイオード１−１，１−２の相互に接続されたカソードは、内部回路２１０への電源電圧の供給ノードとなっている。

【0023】

次に、個別接続端子４１−１〜４１−ｎにおけるダイオード１−３〜１−（ｎ＋２）の接続について説明する。なお、図１においては、第１、第２、及び第ｎの個別接続端子４１−１、４１−２、４１−ｎについて、それぞれ「ＴＥＲ１」、「ＴＥＲ２」、「ＴＥＲｎ」と表記している。
また、説明の便宜上、ダイオード１−３〜１−（ｎ＋２）を、以下、個別接続端子用ダイオード１−３〜１−（ｎ＋２）と称することとする。

【0024】

個別接続端子用ダイオード１−３〜１−（ｎ＋２）は、いずれも、そのカソードは、先の第１及び第２のダイオード１−１，１−２のカソードに接続される一方、各々のアノードは、それぞれ対応する個別接続端子４１−１〜４１−ｎに接続されている。
例えば、第１の個別接続端子用ダイオード１−３のアノードは、第１の個別接続端子４１−１に、第２の個別接続端子用ダイオード１−４のアノードは、第２の個別接続端子４１−２に、それぞれ接続される。

【0025】

次に、上記構成における動作について説明する。
先ず、逆接時の動作について説明する。
逆接時の動作は、基本的に従来と同様である。
すなわち、電源端子４５とグランド端子４６とが本来の接続と逆の接続がされた場合は、カソードコモン接続された第１及び第２のダイオード１−１，１−２により内部回路２１０へ電流が流入するのを阻止可能となっている。

【0026】

また、個別接続端子４１−１〜４１−ｎと電源端子４５とが本来の接続と逆の接続がされた場合は、第１のダイオード１−１と、個別接続端子４１−１〜４１−ｎ毎に、それぞれ設けられた個別接続端子用ダイオード１−３〜１−（ｎ＋２）とが、それぞれカソードコモン接続された構成となるため、第１及び第２のダイオード１−１，１−２同様、内部回路２１０へ電流が流入するのを阻止可能となっている。

【0027】

次に、ＥＳＤ保護動作について説明する。
まず、グランドを基準としてプラスの静電気が電源端子４５側に印加された場合、電源端子４５とグランド端子４６との間においては、第１のダイオード１−１が順方向に導通状態となる一方、第２のダイオード１−２はブレークダウンとなる。

【0028】

これによって、プラスの静電気は内部回路２１０へ何ら影響を及ぼすことは無く、内部回路２１０が保護される。
なお、第２のダイオード１−２は、内部回路２１０の破壊電圧を下回るブレークダウン電圧を有するものであることが必要である。

【0029】

上述の場合とは逆に、グランドを基準としてマイナスの静電気が電源端子４５側に印加された場合、第２のダイオード１−２が順方向に導通状態となる一方、第１のダイオード１−１がブレークダウンとなる。
これによって、マイナスの静電気は内部回路２１０へ何ら影響を及ぼすことは無く、内部回路２１０が保護される。

【0030】

この場合、第１のダイオード１−１についても、先の第２のダイオード１−２の場合と同様に、内部回路２１０の破壊電圧を下回るブレークダウン電圧を有するものであることが必要である。

【0031】

個別接続端子４１−１〜４１−ｎにおける個別接続端子用ダイオード１−３〜１−（ｎ＋２）の動作は、それぞれ第１のダイオード１−１との組み合わせとして見ることで、上述した第１及び第２のダイオード１−１，１−２の動作と基本的に同様となる。

【0032】

すなわち、第１の個別接続端子用ダイオード１−３を例に採れば、第１のダイオード１−１と第１の個別接続端子用ダイオード１−３は、各々カソードコモン接続されており、その接続状態は、第１及び第２のダイオード１−１，１−２と同様である。

【0033】

したがって、電源端子４５と個別接続端子４１−１との間における、ＥＳＤ保護動作については、先に述べた第１及び第２のダイオード１−１，１−２と基本的に同一である。
他の個別接続端子用ダイオード１−４〜１−（ｎ＋２）の動作についても、第１の個別接続端子用ダイオード１−３と同様に捉えることができる。

【0034】

ここで、この第１の回路構成例が、従来回路に比して構成部品が少ないにも関わらず、従来回路と同等の機能を有するものであることを、図１２に示された従来回路と対比しつつ以下に説明する。

【0035】

図１２の回路において、端子ＴＥＲ１に対するダイオードＤ３の機能とダイオードＤ１の機能は、逆接防止という点で等価であり、ダイオードＤ１を残すことで、ダイオードＤ３を省略することが可能である。

【0036】

また、同じく端子ＴＥＲ１において、ダイオードＤ６は、ダイオードＤ２と同一の機能を果たすものである。したがって、ダイオードＤ６は省略することができる。
その結果、残されたダイオードＤ４とＤ５は、いずれも、そのカソードがダイオードＤ１，Ｄ２の中点に接続することができるため、結局、基本的な機能を確保しつつ、いずれか一方を残し（Ｄ５が省略可能）、ＴＥＲ１に対して１つのダイオードを設ける構成とすることが可能となる。
図１に示された第１の回路構成例は、上述のような観点に基づくものである。

【0037】

次に、第２の回路構成例について、図２を参照しつつ説明する。
なお、図１に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第２の回路構成例は、第１の回路構成例においてアンチパラレルダイオードを付加した構成を有するものである。

【0038】

以下、具体的に説明すれば、まず、アンチパラレルダイオード２は、２つの第１及び第２のアンチパラレル用ダイオード（図２においては、それぞれ「Ｄan１」、「Ｄan２」と表記）２−１，２−２を有して、次述するように接続されて構成されている。

【0039】

第１のアンチパラレル用ダイオード２−１のカソードと第２のアンチパラレル用ダイオード２−２のアノードが相互に接続されて、アンチパラレルダイオード２としての一方の接続点として、第１及び第２のダイオード１−１，１−２のカソード同士の接続点に接続されている。

【0040】

また、第１のアンチパラレル用ダイオード２−１のアノードと第２のアンチパラレル用ダイオード２−２のカソードが相互に接続されて、アンチパラレルダイオード２としての他方の接続点として、第１の個別接続端子用ダイオード１−３のカソードに接続されている。

【0041】

次に、かかる構成における回路動作について説明する。
この第２の回路構成例は、特に、個別接続端子４１−１〜４１−ｎと電源端子４５間における逆接続に対する回路動作の安定性確保を図ったものである。
個別接続端子４１−１〜４１−ｎから内部回路２１０の電源ライン（図示せず）、換言すれば、内部回路電源ノードへのノイズ混入による回路誤動作の危険性を抑圧、防止すると共に、個別接続端子４１−１〜４１−ｎが誤って電源端子４５と接続された場合や、電源端子４５と同電位が印加された場合にあっても、内部回路２１０へ対する電流供給は、電源端子４５からの電流供給が優先され、内部回路２１０の安定動作が確保可能となっている。

【0042】

具体的には、例えば、第１の個別接続端子４１−１が電源端子４５と同電位となった場合、アンチパラレルダイオード２があるため、内部回路２１０へ対する第１の個別接続端子４１−１からの電流供給は遮断される一方、正常時と同様に電源端子４５から内部回路２１０へ対する電流供給が確保され、内部回路２１０の安定動作が維持される。

【0043】

これに対して、図１に示された第１の回路構成例において、例えば、上述のように第１の個別接続端子４１−１が電源端子４５と同電位となった場合、第１のダイオード１−１と共に第１の個別接続端子用ダイオード１−３も導通状態となるため、本来、電源端子４５からのみ供給されるべき電流が、第１の個別接続端子４１−１からも供給されることになるという弱点がある。
第２の回路構成例は、アンチパラレルダイオード２を設けることで第１の回路構成例の弱点を克服可能としている。

【0044】

次に、第３の回路構成例について、図３を参照しつつ説明する。
なお、図１、図２に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第３の回路構成例は、図１に示された第１の回路構成例において、保護回路の構成要素として用いられたダイオードに代えてＭＯＳ電界効果型トランジスタ（以下、説明の便宜上「ＭＯＳトランジスタ」と称する）を用いた構成としたものである。

【0045】

最初に、具体的な回路接続について説明する。
まず、この第３の回路構成例において、保護回路１０１は、第１及び第２のＭＯＳトランジスタ（図３においては、それぞれ「ＭＰ１」、「ＭＰ２」と表記）２１−１，２１−２と、個別接続端子用ＭＯＳトランジスタ２１−３〜２１−（ｎ＋２）を有している。なお、図３においては、個別接続端子用ＭＯＳトランジスタ２１−３〜２１−（ｎ＋２）の内、第１乃至第２の個別接続端子用ＭＯＳトランジスタ２１−３〜２１−４が表記例として、それぞれ、「ＭＰ３」、「ＭＰ４」と表記されている。
この第３の回路構成例においては、いずれのＭＯＳトランジスタもＰ型ＭＯＳトランジスタが用いられている。

【0046】

以下、具体的な回路接続について説明すれば、最初に、第１及び第２のＭＯＳトランジスタ２１−１，２１−２は、ソース、ゲート、及び、バックゲート同士が相互に接続されて、内部回路２１０の電源ノードに接続される一方、第１のＭＯＳトランジスタ２１−１のドレインは電源端子４５に、第２のＭＯＳトランジスタ２１−２のドレインは、グランド端子４６に、それぞれ接続されている。

【0047】

個別接続端子用ＭＯＳトランジスタ２１−３〜２１−（ｎ＋２）は、それぞれソース、ゲート、及びバックゲートが相互に接続されて、いずれも第１及び第２のＭＯＳトランジスタ２１−１，２１−２のソース同士の接続点に接続されている。
そして、個別接続端子用ＭＯＳトランジスタ２１−３〜２１−（ｎ＋２）のドレインは、それぞれ対応する個別接続端子４１−１〜４１−ｎに接続されている。

【0048】

この第３の回路構成例は、構成要素としてＭＯＳトランジスタを用いたことで、逆接防止回路としての動作は第１の回路構成例と同様であるが、ＥＳＤ保護動作は、次述するように第１の回路構成例とは異なるものとなっている。

【0049】

まず、ＥＳＤ保護素子としてのダイオードは、電流が増加するに伴い徐々に逆方向電圧が増加する逆特性を有している（図１４参照）。
これに対して、ＭＯＳトランジスタは、ゲート、ソース、及び、バックゲートを相互に接続してＯＦＦ状態として用いた場合、電流増加により、一旦、ブレークダウンするが、さらに電流が増えると、寄生バイポーラトランジスタの影響により電圧が低下し、その後、寄生バイポーラトランジスタがブレークダウンすると電流増加と共に電圧も増加する逆特性を有している（図１５参照）。

【0050】

このことから、ＭＯＳトランジスタを用いた第３の回路構成例の場合、ダイオードを用いた第１の回路構成例と異なり、内部回路２１０に不必要な電圧が加わるリスクを下げることができるものとなっている。
なお、図３に示された回路構成例においてはＰ型ＭＯＳトランジスタが用いられているが、Ｎ型ＭＯＳトランジスタを用いても良いことは勿論であり、Ｐ型ＭＯＳトランジスタを用いた場合と同様の動作、機能を果たすことができる。

【0051】

次に、第４の回路構成例について、図４を参照しつつ説明する。
なお、図１、図２、図３に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第４の回路構成例は、図２に示された第２の回路構成例において、保護回路の構成要素として用いられたダイオードに代えてＭＯＳトランジスタを用いた構成としたものである。

【0052】

この第４の回路構成例において、保護回路１０１は、第１及び第２のＭＯＳトランジスタ２１−１，２１−２、個別接続端子用ＭＯＳトランジスタ２１−３〜２１−（ｎ＋２）、及び、アンチパラレルダイオード２を有して構成されている。
以下、具体的に説明すれば、まず、アンチパラレルダイオード２は、２つの第１及び第２のアンチパラレル用ＭＯＳトランジスタ（図４においては、それぞれ「ＭＰan１」、「ＭＰan２」と表記）２２−１，２２−２を有して、次述するように接続されて構成されている。

【0053】

第１のアンチパラレル用ＭＯＳトランジスタ２２−１のソース、ゲート、及び、バックゲートと第２のアンチパラレル用ＭＯＳトランジスタ２２−２のドレインが相互に接続されて、アンチパラレルダイオードとしての一方の接続点として、第１及び第２のＭＯＳトランジスタ２１−１，２１−２のソース、ゲート、及び、バックゲート同士の相互の接続点に接続されている。

【0054】

また、第１のアンチパラレル用ＭＯＳトランジスタ２２−１のドレインと第２のアンチパラレル用ＭＯＳトランジスタ２２−２のソース、ゲート、及び、バックゲートが相互に接続されて、アンチパラレルダイオード２としての他方の接続点として、第１の個別接続端子用ＭＯＳトランジスタ２１−３のソース、ゲート、及び、バックゲートに接続されている。

【0055】

かかる構成における逆接防止回路としての動作は第２の回路構成例と同様であるので、ここでの再度の詳細な説明は省略する。また、ＥＳＤ保護動作については、ダイオードと異なるＭＯＳトランジスタ特有の逆特性に基づくものであり、先の図３に示された第３の回路構成例で説明した通りであるので、ここでの再度の詳細な説明は省略する。

【0056】

次に、第５の回路構成例について、図５を参照しつつ説明する。
なお、図１乃至図４のいずれかに示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第５の回路構成例は、図１に示された第１の回路構成例において、内部回路電源用逆接防止ダイオードを別途設けた構成を有するものである。

【0057】

以下、具体的に説明すれば、内部回路電源用逆接防止ダイオード（図５においては「Ｄinv」と表記）３は、アノードが電源端子４５に接続される一方、カソードは内部回路２１０の電源ライン（図示せず）に接続されている。
かかる構成においては、個別接続端子４１−１〜４１−ｎを介してのノイズによる干渉から内部回路２１０を完全に分離することが可能となり、より確実で高レベルの安定な回路動作が確保される。
なお、他の逆接防止回路としての動作、及び、ＥＳＤ保護動作については、第１の回路構成例と同一であるので、ここでの再度の詳細な説明は省略する。

【0058】

次に、第６の回路構成例について、図６を参照しつつ説明する。
なお、図１乃至図５のいずれかに示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第６の回路構成例は、図５に示された第５の回路構成例におけるダイオードをＭＯＳトランジスタに置き換えた構成を有するものである。
また、この第６の回路構成例は、図３に示された第３の回路構成例において、内部回路電源用逆接防止ＭＯＳトランジスタ（図６においては「ＭＰinv」と表記）４を別途設けた構成を有するものである。

【0059】

以下、具体的に説明すれば、Ｐ型ＭＯＳトランジスタを用いた内部回路電源用逆接防止ＭＯＳトランジスタ４は、ドレインが電源端子４５に接続される一方、ゲート、ソース、及び、バックゲートは、相互に接続されると共に、内部回路２１０の電源ライン（図示せず）に接続されている。

【0060】

かかる構成における回路動作は、図３に示された第３の回路構成例の回路動作に、内部回路電源用逆接防止ＭＯＳトランジスタ４による内部回路２１０への電源逆接続による破壊防止機能が加えられた点を除けば、第３の回路構成例と基本的に同様であるので、ここでの再度の詳細な説明は省略する。

【0061】

次に、第７の回路構成例について、図７を参照しつつ説明する。
なお、図１乃至図６のいずれかに示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第７の回路構成例は、図５に示された第５の回路構成例における内部回路電源用逆接防止ダイオード３に代えて、内部回路用逆接防止回路１０を別途設けた構成を有するものである。

【0062】

内部回路用逆接防止回路１０は、内部回路用第１及び第２のＭＯＳトランジスタ（図７においては、それぞれ「ＭＰinv１」、「ＭＰinv２」と表記）１１−１，１１−２と、プルアップ手段としてのツェナーダイオード（図７においては「ＺＥ１」と表記）１２ー１と、プルダウン手段としての抵抗器（図７においては「ＲＨ１」と表記）１３−１とを有して構成されている。

【0063】

以下、その具体的な回路接続について説明する。
まず、Ｐ型ＭＯＳトランジスタである内部回路用第１及び第２のＭＯＳトランジスタ１１−１，１１−２は、各々のソース、及び、バックゲートが共にツェナーダイオード１２−１のカソードに接続される一方、各々のゲートは、共にツェナーダイオード１２−１のアノードに接続されている。
ツェナーダイオード１２−１のアノードは、抵抗器１３−１を介してグランド端子４６に接続されている。

【0064】

そして、内部回路用第１のＭＯＳトランジスタ１１−１のドレインは、電源端子４５に、内部回路用第２のＭＯＳトランジスタ１１−２のドレインは、内部回路２１０の電源ライン（図示せず）に、それぞれ接続されている。

【0065】

かかる構成において、電源端子４５と内部回路２１０の電源ライン（図示せず）の入出力間の電位差は、内部回路用第１及び第２のＭＯＳトランジスタ１１−１，１１−２のＯＮ抵抗（導通抵抗）と、ドレイン・ソース間に流れる電流により決定されるため、内部回路２１０の消費電流が少ない場合、電源端子４５に印加された電源電圧ＶＤＤとの電位差が非常に小さな電圧が内部回路２１０へ印加されることとなる。

【0066】

また、電源端子４５から内部回路２１０の接続端である電源ライン（図示せず）に至る経路は、ＰＮＮＰ構造が形成されており、これは、ダイオードのカソード同士を接続した構造に等価であるため、それ自体で逆続防止機能を果たすものとなっている。

【0067】

また、抵抗器１３−１のプルダウンをオン・オフする機能を別途設ければ、内部回路用第１及び第２のＭＯＳトランジスタ１１−１，１１−２により内部回路２１０をオン・オフすることができ、スタンバイ機能を果たすスイッチとしての動作を付加することが可能となる。

【0068】

さらに、プルアップ手段としてのツェナーダイオード１２−１は、内部回路用第１及び第２のＭＯＳトランジスタ１１−１，１１−２のゲート・ソース間の電圧を、電源電圧ＶＤＤよりツェナー電圧分低い電圧に抑える目的で設けられている。このため、内部回路用第１及び第２のＭＯＳトランジスタ１１−１，１１−２のゲート酸化膜厚を、電源電圧ＶＤＤが直接印加される他のＭＯＳトランジスタに比して薄くすることができ、内部回路用第１及び第２のＭＯＳトランジスタ１１−１，１１−２の小型化を可能としている。

【0069】

次に、第８の回路構成例について、図８を参照しつつ説明する。
なお、図１乃至図７のいずれかに示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。

【0070】

この第８の回路構成例は、図７に示された第７の回路構成例における第１及び第２のダイオード１−１，１−２、及び、個別接続端子用ダイオード１−３〜１−（ｎ＋２）を、Ｐ型ＭＯＳトランジスタに置き換えた構成を有するものである。
なお、第１及び第２のダイオード１−１，１−２、及び、個別接続端子用ダイオード１−３〜１−（ｎ＋２）を、Ｐ型ＭＯＳトランジスタに置き換えた部分は、先に図３に示された第３の回路構成例と同様であるので、ここでの再度の詳細な説明は省略する。

【0071】

次に、第９の回路構成例について、図９を参照しつつ説明する。
なお、図１乃至図８のいずれかに示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第９の回路構成例は、図７に示された内部回路用逆接防止回路１０を、個別接続端子４１−１〜４１−ｎに適用した場合の構成例である。

【0072】

図９においては、第１の個別接続端子４１−１に適用した例を示しているが、勿論、他の個別接続端子４１−２〜４１−ｎにも同様に適用できるものである。
以下、具体的な回路接続について説明する。
個別接続端子４１−１に設けられた内部回路用逆接防止回路１０−１は、内部回路用第３及び第４のＭＯＳトランジスタ（図９においては、それぞれ「ＭＰinv３」、「ＭＰinv４」と表記）１１−３，１１−４と、ツェナーダイオード（図９においては「ＺＥ２」と表記）１２−２と、抵抗器（図９においては「ＲＨ２」と表記）１３−２とを有して構成されている。

【0073】

Ｐ型ＭＯＳトランジスタである内部回路用第３及び第４のＭＯＳトランジスタ１１−３，１１−４は、各々のソース、及び、バックゲートが共にツェナーダイオード１２−２のカソードに接続される一方、各々のゲートは、共にツェナーダイオード１２−２のアノードに接続されている。
ツェナーダイオード１２−２のアノードは、抵抗器１３−２を介してグランド端子４６に接続されている。

【0074】

内部回路用第３のＭＯＳトランジスタ１１−３のドレインは、個別接続端子４１−１に、内部回路用第４のＭＯＳトランジスタ１１−４のドレインは、内部回路２１０の入力段に、それぞれ接続されている。
なお、内部回路用逆接防止回路１０−１の動作は、図７に示された第７の回路構成例において説明した内部回路用逆接防止回路１０と基本的に同一であるので、ここでの再度の詳細な説明は省略する。

【0075】

次に、第１０の回路構成例について、図１０を参照しつつ説明する。
なお、図１乃至図９のいずれかに示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第１０の回路構成例は、図７に示された第７の回路構成例において、従来技術に基づく保護強化用第１及び第２のダイオード５−１，５−２を付加した構成を有するものである。

【0076】

まず、保護強化用第１及び第２のダイオード５−１，５−２が必要となる理由について、図７を参照しつつ説明する。
個別接続端子４１−１〜４１−ｎと、ＶＤＤ・ＧＮＤ間に設けられたカソードコモン接続のダイオードが、チップレアウト上離れている場合、その電流経路が長くなり、ＥＳＤ耐量が低下する虞がある。

【0077】

例えば、個別接続端子４１−２において、個別接続端子用ダイオード１−４から第２のダイオード１−２へのチップ上の配線が長く、この配線による抵抗やインダクタ成分により、ＥＳＤ印加時の電流経路の総インピーダンスが大きくなる場合がある。

【0078】

このような場合、グランド端子４６に対して個別接続端子４１−２へ負のＥＳＤが印加されると、グランド端子４６→第２のダイオード１−２→個別接続端子用ダイオード１−４→個別接続端子４１−２の順に電流が流れ込む。しかしながら、上述の配線インピーダンスの影響により、ＥＳＤエネルギーを逃がす為の十分な電流を流せなくなる。

【0079】

上述のような事態を回避するため、この第１０の回路構成例においては、電流経路が長くなる端子部分、すなわち、個別接続端子４１−２とグランド端子４６との間に、カソードコモン接続された保護強化用第１及び第２のダイオード（図１０においては、それぞれ「Ｄad１」、「Ｄad２」と表記）５−１，５−２を設けた構成を採る（図１０参照）。

【0080】

すなわち、保護強化用第１のダイオード５−１のアノードは、個別接続端子４１−２に接続される一方、保護強化用第２のダイオード５−２のアノードはグランド端子４６に接続されている。

【産業上の利用可能性】

【0081】

部品点数の削減、回路の簡素化を図りつつ、信頼性、安定性の高い保護動作が所望される電子回路に適用できる。

【符号の説明】

【0082】

１−１…第１のダイオード
１−２…第２のダイオード
１−３〜１−（ｎ＋２）…個別接続端子用ダイオード
２…アンチパラレルダイオード
３…内部回路電源用逆接防止ダイオード
４…内部回路電源用逆接防止ＭＯＳトランジスタ
１０…内部回路用逆接防止回路
２１−１…第１のＭＯＳトランジスタ
２１−２…第２のＭＯＳトランジスタ
２１−３〜２１−（ｎ＋２）…個別接続端子用ＭＯＳトランジスタ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】