特許 6959093 出力回路及び半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6959093

(24)【登録日】2021年10月11日

(45)【発行日】2021年11月2日

(54)【発明の名称】出力回路及び半導体装置

(51)【国際特許分類】

   G05F 1/56 20060101AFI20211021BHJP

【ＦＩ】

   G05F1/56 320F

【請求項の数】6

【全頁数】11

(21)【出願番号】特願2017-189997(P2017-189997)

(22)【出願日】2017年9月29日

(65)【公開番号】特開2019-67027(P2019-67027A)

(43)【公開日】2019年4月25日

【審査請求日】2020年7月7日

(73)【特許権者】

【識別番号】308033711

【氏名又は名称】ラピスセミコンダクタ株式会社

(74)【代理人】

【識別番号】100079049

【弁理士】

【氏名又は名称】中島 淳

(74)【代理人】

【識別番号】100084995

【弁理士】

【氏名又は名称】加藤 和詳

(74)【代理人】

【識別番号】100099025

【弁理士】

【氏名又は名称】福田 浩志

(72)【発明者】

【氏名】加藤 輝男

【審査官】 麻生 哲朗

(56)【参考文献】

【文献】 特開２０１０−２５０６５０（ＪＰ，Ａ）

【文献】 特開平０３−２４２９４２（ＪＰ，Ａ）

【文献】 米国特許第０６１６０４９０（ＵＳ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０５Ｆ １／５６

(57)【特許請求の範囲】

【請求項1】

出力ノードに生じる出力電圧のレベルに応じた大きさの出力電流を前記出力ノードから出力する出力部と、
前記出力ノードに一端が接続された抵抗素子と、
前記抵抗素子に並列接続されたスイッチと、
前記スイッチのオンオフ状態を制御する制御部と、
を含み、
前記抵抗素子は、トランジスタを含んで構成されている
出力回路。

【請求項2】

出力ノードに生じる出力電圧のレベルに応じた大きさの出力電流を前記出力ノードから出力する出力部と、
前記出力ノードに一端が接続された抵抗素子と、
前記抵抗素子に並列接続されたスイッチと、
前記スイッチのオンオフ状態を制御する制御部と、
を含み、
前記抵抗素子は、第１のトランジスタを含んで構成され、
前記スイッチは、前記第１のトランジスタよりもオン抵抗が小さい第２のトランジスタを含んで構成されている
出力回路。

【請求項3】

前記制御部は、前記出力部の起動時に前記スイッチをオフ状態に制御し、前記出力部の起動後に前記出力電圧のレベルが所定のレベルとなった場合に前記スイッチをオン状態に制御する
請求項１又は請求項２に記載の出力回路。

【請求項4】

前記スイッチは、トランジスタを含んで構成されている
請求項１に記載の出力回路。

【請求項5】

前記出力部は、前記出力電圧または前記出力電圧に応じた電圧が反転入力端子に入力され、基準電圧または前記基準電圧に応じた電圧が非反転入力端子に入力された差動増幅回路を含んで構成されている
請求項１から請求項４のいずれか１項に記載の出力回路。

【請求項6】

請求項１から請求項５のいずれか１項に記載の出力回路が、半導体基板上に形成された半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、出力回路及び半導体装置に関する。

【背景技術】

【0002】

電源投入時に出力回路から出力される突入電流を抑制する技術として、以下の技術が知られている。例えば、特許文献１には、出力電圧を分圧した帰還電圧を第１の入力端子に入力するとともに基準電圧を第２の入力端子に入力して帰還電圧と基準電圧との差分を第１の誤差電圧として出力する第１の誤差増幅器と、基準電圧の電圧源と第１の誤差増幅器の第２の入力端子との間に接続された抵抗およびコンデンサからなるローパスフィルタと、抵抗に発生する電位差を検出して第２の誤差電圧を出力する第２の誤差増幅器と、第１の誤差増幅器から出力される第１の誤差電圧と第２の誤差増幅器から出力される第２の誤差電圧を入力して出力電圧を制御する出力トランジスタと、を備えた電圧レギュレータ回路が記載されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１４−２３５６２１号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

出力ノードから出力される出力電圧が反転入力端子に入力され、基準電圧が非反転入力端子に入力された差動増幅器を含んで構成される出力回路においては、電源投入時における突入電流が問題となる。例えば、出力回路の出力端子に負荷容量が接続される場合、負荷容量が充電されるまでの間、差動増幅器の反転入力端子と非反転入力端子との電位差が大きくなるので、突入電流が過大となりやすい。また、出力回路の出力端子に接続される負荷回路の動作が、電源投入時に一時的に不安定になることによっても突入電流が過大となる場合がある。

【0005】

通常、電源は最大電流値に応じた電流容量のものを用意する必要があることから、突入電流が過大となる場合、大容量の電源が要求される。例えば、定常時における出力電流が１００ｍＡでも、突入電流が例えば１Ａとなる場合、１Ａの電流を出力できる電源が要求される。

【0006】

本発明は、上記の点に鑑みてなされたものであり、出力回路における突入電流を抑制することを目的とする。

【課題を解決するための手段】

【0007】

本発明に係る出力回路は、出力ノードに生じる出力電圧のレベルに応じた大きさの出力電流を前記出力ノードから出力する出力部と、前記出力ノードに一端が接続された抵抗素子と、前記抵抗素子に並列接続されたスイッチと、前記スイッチのオンオフ状態を制御する制御部と、を含む。前記抵抗素子は、トランジスタを含んで構成されている。本発明の他の出力回路において、前記抵抗素子は、第１のトランジスタを含んで構成され、前記スイッチは、前記第１のトランジスタよりもオン抵抗が小さい第２のトランジスタを含んで構成されている。
本発明に係る半導体装置は、上記の出力回路を半導体基板上に形成したものとして構成される。

【発明の効果】

【0008】

本発明によれば、出力回路における突入電流を抑制することが可能となる。

【図面の簡単な説明】

【0009】

【図1】本発明の実施形態に係る出力回路の構成を示す回路図である。

【図2】本発明の実施形態に係る出力回路の電源投入時における各部の電圧波形及び電流波形を示す図である。

【図3】比較例に係る出力回路１の構成を示す回路図である。

【図4】比較例に係る出力回路の電源投入時における各部の電圧波形及び電流波形を示す図である。

【図5】本発明の他の実施形態に係る出力回路の構成を示す回路図である。

【図6】本発明の他の実施形態に係る出力回路の構成を示す回路図である。

【図7】本発明の他の実施形態に係る出力回路の電源投入時における各部の電圧波形及び電流波形を示す図である。

【図8】本発明の他の実施形態に係る出力回路の構成を示す回路図である。

【発明を実施するための形態】

【0010】

以下、本発明の実施形態について図面を参照しつつ説明する。尚、各図面において、実質的に同一又は等価な構成要素又は部分には同一の参照符号を付している。

【0011】

［第１の実施形態］
図１は、本発明の第１の実施形態に係る出力回路１の構成を示す回路図である。なお、図１には、出力回路１を駆動するための電源１０１、出力回路１の出力端子５３に接続される負荷容量１０３及び回路ブロック１０４が、出力回路１とともに示されている。

【0012】

出力回路１は、出力部１０、抵抗素子２０、バイパススイッチ３０及び制御部４０を含んで構成されている。また、出力回路１は、電源入力端子５１、グランド端子５２及び出力端子５３を有する。

【0013】

電源入力端子５１は、電源スイッチ１０２を介して電源１０１の正極に接続されている。電源１０１は、出力回路１を駆動するための電源電圧Ｖ_ＣＣを発生させる。グランド端子５２は、グランドラインに接続されている。

【0014】

出力部１０は、出力ノードｎ１に生じる出力電圧Ｖ_ＯＵＴのレベルに応じた大きさの出力電流Ｉ_ＯＵＴを出力ノードｎ１から出力する回路ブロックであり、差動増幅器１１及び出力トランジスタ１２を含んで構成されている。

【0015】

差動増幅器１１の非反転入力端子は、基準電圧Ｖ_ＲＥＦを出力する基準電圧源１３に接続されている。基準電圧源１３は、例えばバンドギャップ回路を含んで構成されていてもよい。差動増幅器１１の反転入力端子は、出力ノードｎ１に接続されている。差動増幅器１１の出力端は、出力トランジスタ１２のゲートに接続されている。出力トランジスタ１２のドレインは、電源電圧Ｖ_ＣＣが供給される電源ラインに接続され、出力トランジスタ１２のソースは、出力ノードｎ１に接続されている。

【0016】

差動増幅器１１は、反転入力端子に入力される出力電圧Ｖ_ＯＵＴのレベルが、非反転入力端子に入力される基準電圧Ｖ_ＲＥＦのレベルに一致するように、出力トランジスタ１２を駆動する。その結果、出力トランジスタ１２は、出力電圧Ｖ_ＯＵＴと基準電圧Ｖ_ＲＥＦとの差分（誤差入力ともいう）に応じた大きさの出力電流Ｉ_ＯＵＴを出力する。

【0017】

抵抗素子２０は、一端が出力ノードｎ１に接続され、他端が出力端子５３に接続されている。バイパススイッチ３０は、一端が出力ノードｎ１に接続され、他端が出力端子５３に接続されている。すなわち、バイパススイッチ３０は、抵抗素子２０に並列接続されている。バイパススイッチ３０は、例えば、リレーで構成されていてもよいし、トランジスタで構成されていてもよい。

【0018】

制御部４０は、バイパススイッチ３０のオンオフ状態を制御する。すなわち、制御部４０は、出力回路１に電源電圧Ｖ_ＣＣが投入されてから出力電圧Ｖ_ＯＵＴが安定化するまで間、バイパススイッチ３０をオフ状態に制御し、出力電圧Ｖ_ＯＵＴが安定化した後にバイパススイッチ３０をオン状態に制御する。

【0019】

本実施形態において、制御部４０は、発振器４１とカウンタ４２を含んで構成されている。発振器４１は、電源投入後、出力ノードｎ１に生じる出力電圧Ｖ_ＯＵＴのレベルが所定のレベルとなった場合に、リセット状態が解除され、複数のパルスを一定の間隔で連続的に出力する。カウンタ４２は、発振器４１から出力されるパルスの数をカウントする。カウンタ４２は、発振器４１から出力されるパルスのカウント値が所定値に達した場合に、バイパススイッチ３０をオン状態とする制御信号Ｓ_Ｃを出力し、これをバイパススイッチ３０に供給する。バイパススイッチ３０は、制御信号Ｓ_Ｃに応じてオン状態となる。

【0020】

バイパススイッチ３０がオフ状態の場合、出力部１０から出力される出力電流Ｉ_ＯＵＴは、抵抗素子２０を経由して負荷容量１０３及び回路ブロック１０４に供給される。一方、バイパススイッチ３０がオン状態の場合、抵抗素子２０の両端がバイパススイッチによって短絡され、出力部１０から出力される出力電流Ｉ_ＯＵＴの大部分は、バイパススイッチ３０を経由して負荷容量１０３及び回路ブロック１０４に供給される。

【0021】

出力回路１は、出力部１０、抵抗素子２０、バイパススイッチ３０及び制御部４０が、半導体基板上に形成された集積回路の形態で実現されてもよく、また、上記の各構成要素がプリント基板上に搭載された形態で実現されてもよい。

【0022】

以下に、出力回路１の動作について説明する。図２は、出力回路１の動作の一例を示す図であり、電源投入時における各部の電圧波形及び電流波形を示した図である。

【0023】

初期状態において、電源スイッチ１０２及びバイパススイッチ３０は、それぞれオフ状態とされている。電源スイッチ１０２がオン状態とされ、出力回路１に電源電圧Ｖ_ＣＣが投入されると、基準電圧Ｖ_ＲＥＦが立ち上がる。差動増幅器１１は、反転入力端子に入力される出力電圧Ｖ_ＯＵＴのレベルが、非反転入力端子に入力される基準電圧Ｖ_ＲＥＦのレベルに一致するように、出力トランジスタ１２を駆動する。出力回路１の出力端子５３には、負荷容量１０３及び回路ブロック１０４が接続されているため、出力電圧Ｖ_ＯＵＴは、基準電圧Ｖ_ＲＥＦよりも緩やかに立ち上がる。従って、差動増幅器１１における誤差入力（Ｖ_ＲＥＦ−Ｖ_ＯＵＴ）は、電源電圧Ｖ_ＣＣの投入直後に最大となる。出力トランジスタ１２は、誤差入力に応じた大きさの出力電流Ｉ_ＯＵＴを出力するので、電源電圧Ｖ_ＣＣの投入直後において、出力電流Ｉ_ＯＵＴの大きさは最大となり、定常状態における出力電流Ｉ_ＯＵＴの大きさよりも大きくなる。

【0024】

しかしながら、電源電圧Ｖ_ＣＣの投入直後においては、バイパススイッチ３０はオフ状態とされているので、出力電流Ｉ_ＯＵＴは、抵抗素子２０を経由して出力端子５３から出力される。従って、電源電圧Ｖ_ＣＣの投入直後における出力電流Ｉ_ＯＵＴ（突入電流）を抑制することができる。抵抗素子２０の抵抗値をＲ_１とすると、突入電流の電流値をＶ_ＯＵＴ／Ｒ_１以下に抑えることができる。

【0025】

出力電圧Ｖ_ＯＵＴのレベルが上昇するに従って、誤差入力（Ｖ_ＲＥＦ−Ｖ_ＯＵＴ）は小さくなり、これに伴って出力電流Ｉ_ＯＵＴも小さくなる。その後、出力電圧Ｖ_ＯＵＴのレベルが、所定のレベルＶ_１に達すると、制御部４０の発振器４１のリセット状態が解除され、発振器４１は、複数のパルスを一定の間隔で連続的に出力する。カウンタ４２は、発振器４１から出力されるパルスの数のカウント値が所定値に達すると、バイパススイッチ３０をオン状態とする制御信号Ｓ_Ｃを出力し、これをバイパススイッチ３０に供給する。バイパススイッチ３０は、制御信号Ｓ_Ｃに応じてオン状態となる。すなわち、出力電圧Ｖ_ＯＵＴのレベルがＶ_１に達してから遅延時間Ｔ_１が経過した後、バイパススイッチ３０はオン状態に移行する。遅延時間Ｔ_１を設けることで、出力電圧Ｖ_ＯＵＴがほぼ安定した段階でバイパススイッチ３０をオン状態に移行させることができる。

【0026】

バイパススイッチ３０がオン状態となることで、出力電流Ｉ_ＯＵＴの経路は、抵抗素子２０を経由する経路から抵抗値が抵抗素子２０よりも小さいバイパススイッチ３０を経由する経路に切り替わる。出力電流Ｉ_ＯＵＴは、経路の切り替わりに応じて一端増加するものの、その後減少に転じ安定化する。このように、出力電圧Ｖ_ＯＵＴの安定化後においては、出力電流Ｉ_ＯＵＴの経路をより抵抗値の小さいバイパススイッチ３０を経由する経路に切り替えることで、出力回路１の出力インピーダンスを小さくすることができる。これにより、負荷変動に伴う出力端子５３から出力される電圧の変動を抑制し、また損失を小さくすることができる。

【0027】

図３は、比較例に係る出力回路１Ｘの構成を示す回路図である。比較例に係る出力回路１Ｘは、本発明の実施形態に係る出力回路１が備える抵抗素子２０、バイパススイッチ３０及び制御部４０を備えていない。すなわち、比較例に係る出力回路１Ｘにおいて、出力ノードｎ１は、出力端子５３に直接接続されており、出力電流Ｉ_ＯＵＴの経路を切り替える手段を有していない。

【0028】

図４は、比較例に係る出力回路１Ｘの動作の一例を示す図であり、電源投入時における各部の電圧波形及び電流波形を示した図である。比較例に係る出力回路１Ｘによれば、出力電流Ｉ_ＯＵＴが流れる経路上に抵抗素子が設けられていないので、電源電圧Ｖ_ＣＣの投入直後において、出力電流Ｉ_ＯＵＴが過大となり、過電流防止機能が作動する。その後、出力電流Ｉ_ＯＵＴの電流値は、出力電圧Ｖ_ＯＵＴのレベルの上昇に伴って小さくなり、出力電圧Ｖ_ＯＵＴのレベルが安定化すると安定化する。このように、比較例に係る出力回路１Ｘによれば、電源投入直後における突入電流が過大となり、電源投入直後における出力電流Ｉ_ＯＵＴの大きさと、出力電圧Ｖ_ＯＵＴの安定化後における出力電流Ｉ_ＯＵＴの大きさとの差が大きくなる。出力回路１を駆動する電源１０１は、最大電流値に応じた電流容量を有していることが求められることから、比較例に係る出力回路１Ｘによれば、電源１０１として、大容量の電源が要求される。

【0029】

一方、本発明の実施形態に係る出力回路１によれば、電源電圧Ｖ_ＣＣの投入後、出力電圧Ｖ_ＯＵＴが安定化するまでの間、バイパススイッチ３０はオフ状態に制御され、出力電流Ｉ_ＯＵＴは、抵抗素子２０を経由する経路を流れるので、突入電流を抑制することできる。従って、電源１０１の電流容量を小さくすることができる。また、出力電圧Ｖ_ＯＵＴが安定化した後は、バイパススイッチ３０はオン状態に制御され、出力電流Ｉ_ＯＵＴはバイパススイッチ３０を経由する経路を流れるので、出力回路１の出力インピーダンスを小さくすることができ、突入電流を抑制したことに伴う性能低下を回避することができる。

【0030】

［第２の実施形態］
図５は、本発明の第２の実施形態に係る出力回路１Ａの構成を示す回路図である。出力回路１Ａは、バイパススイッチ３０がｎチャネル型のＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）３１によって構成されている点が、上記した第１の実施形態に係る出力回路１と異なる。ＭＯＳＦＥＴ３１のオンオフは、制御部４０から供給される制御信号Ｓ_Ｃによって制御される。例えば、制御信号Ｓ_Ｃの信号レベルをグランドレベルとすることで、ＭＯＳＦＥＴ３１をオフ状態とすることができ、制御信号Ｓ_Ｃの信号レベルをＭＯＳＦＥＴの閾値電圧Ｖｔのレベルよりも高いレベルにすることで、ＭＯＳＦＥＴ３１をオン状態とすることができる。

【0031】

出力回路１Ａによれば、上記した第１の実施形態に係る出力回路１と同様、電源電圧Ｖ_ＣＣの投入後、出力電圧Ｖ_ＯＵＴが安定化するまでの間、ＭＯＳＦＥＴ３１はオフ状態に制御され、出力電流Ｉ_ＯＵＴは抵抗素子２０を経由する経路を流れるので、突入電流を抑制することできる。また、出力電圧Ｖ_ＯＵＴが安定化した後は、ＭＯＳＦＥＴ３１はオン状態に制御され、出力電流Ｉ_ＯＵＴの大部分は、ＭＯＳＦＥＴ３１を経由する経路を流れるので、出力回路１の出力インピーダンスを小さくすることができる。また、バイパススイッチ３０をＭＯＳＦＥＴ３１によって構成することで、出力回路１Ａを半導体基板上に形成することが可能となる。

【0032】

［第３の実施形態］
図６は、本発明の第３の実施形態に係る出力回路１Ｂの構成を示す回路図である。出力回路１Ｂは、バイパススイッチ３０がｎチャネル型のＭＯＳＦＥＴ３１によって構成され、抵抗素子２０がｎチャネル型のＭＯＳＦＥＴ２１によって構成されている点が、上記した第１の実施形態に係る出力回路１と異なる。

【0033】

ＭＯＳＦＥＴ３１のオンオフは、制御部４０から供給される制御信号Ｓ_Ｃ１によって制御され、ＭＯＳＦＥＴ２１のオンオフは、制御部４０から供給される制御信号Ｓ_Ｃ２によって制御される。なお、抵抗素子２０を構成するＭＯＳＦＥＴ２１を常時オン状態とするように構成してもよい。

【0034】

バイパススイッチ３０を構成するＭＯＳＦＥＴ３１のオン抵抗は、抵抗素子２０を構成するＭＯＳＦＥＴ２１のオン抵抗よりも小さいものとされている。ここで、一般的に、ＭＯＳＦＥＴのドレイン電流Ｉｄｓは、下記の（１）式によって表すことができる。（１）式において、Ｌはゲート長、Ｗはチャネル幅、Ｖｄｓはドレイン−ソース間電圧、Ｖｇｓはゲート−ソース間電圧、Ｖｔは閾値電圧である。

【数1】

【0035】

従って、ＭＯＳＦＥＴのオン抵抗Ｒｏｎは、下記の（２）式によって表すことができる。（２）式に示されるように、ＭＯＳＦＥＴのオン抵抗Ｒｏｎは、ＭＯＳＦＥＴのゲート長Ｌ及びチャネル幅Ｗによって調整することが可能である。例えば、ＭＯＳＦＥＴ３１のゲート長ＬをＭＯＳＦＥＴ２１のゲート長Ｌよりも短くし、更にＭＯＳＦＥＴ３１のチャネル幅ＷをＭＯＳＦＥＴ２１のチャネル幅Ｗよりも広くすることで、ＭＯＳＦＥＴ３１のオン抵抗をＭＯＳＦＥＴ２１のオン抵抗よりも小さくすることができる。

【数2】

【0036】

図７は、出力回路１Ｂの動作の一例を示す図であり、電源投入時における各部の電圧波形及び電流波形を示した図である。

【0037】

初期状態において、電源スイッチ１０２、抵抗素子２０を構成するＭＯＳＦＥＴ２１及びバイパススイッチ３０を構成するＭＯＳＦＥＴ３１は、それぞれオフ状態とされている。電源スイッチ１０２がオン状態とされ、出力回路１Ｂに電源電圧Ｖ_ＣＣが供給されると、制御部４０は、抵抗素子２０を構成するＭＯＳＦＥＴ２１をオン状態に制御する。また、出力回路１に電源電圧Ｖ_ＣＣが供給されると、基準電圧Ｖ_ＲＥＦが立ち上がる。出力電圧Ｖ_ＯＵＴは、基準電圧Ｖ_ＲＥＦよりも緩やかに立ち上がる。従って、差動増幅器１１における誤差入力（Ｖ_ＲＥＦ−Ｖ_ＯＵＴ）は、電源電圧Ｖ_ＣＣの投入直後に最大となる。出力トランジスタ１２は、誤差入力に応じた大きさの出力電流Ｉ_ＯＵＴを出力するので、電源電圧Ｖ_ＣＣの投入直後において、出力電流Ｉ_ＯＵＴの大きさは最大となり、定常状態における大きさよりも大きくなる。

【0038】

しかしながら、電源電圧Ｖ_ＣＣの投入直後においては、抵抗素子２０を構成するＭＯＳＦＥＴ２１はオン状態とされ、バイパススイッチ３０を構成するＭＯＳＦＥＴ２１はオフ状態とされているので、出力電流Ｉ_ＯＵＴは、オン抵抗が比較的大きいＭＯＳＦＥＴ２１を経由して出力端子５３から出力される。従って、電源電圧Ｖ_ＣＣの投入直後における出力電流Ｉ_ＯＵＴ（突入電流）を抑制することができる。

【0039】

出力電圧Ｖ_ＯＵＴのレベルが上昇するに従って、誤差入力（Ｖ_ＲＥＦ−Ｖ_ＯＵＴ）は小さくなり、これに伴って出力電流Ｉ_ＯＵＴも小さくなる。その後、出力電圧Ｖ_ＯＵＴのレベルが、所定のレベルＶ_１に達してから遅延時間Ｔ１が経過した後、制御部４０は、バイパススイッチ３０を構成するＭＯＳＦＥＴ３１をオン状態とする制御信号Ｓ_Ｃ１を出力し、これをＭＯＳＦＥＴ３１のゲートに供給する。一方、制御部４０は、抵抗素子２０を構成するＭＯＳＦＥＴ２１のオン状態を継続させる。

【0040】

ＭＯＳＦＥＴ３１がオン状態となることで、出力電流Ｉ_ＯＵＴの経路は、ＭＯＳＦＥＴ２１を経由する経路からオン抵抗がより小さいＭＯＳＦＥＴ３１を経由する経路に切り替わる。出力電流Ｉ_ＯＵＴは、経路の切り替わりに応じて一端増加するものの、その後減少に転じ安定化する。このように、出力電圧Ｖ_ＯＵＴの安定化後においては、出力電流Ｉ_ＯＵＴの経路を、オン抵抗が比較的小さいＭＯＳＦＥＴ３１を経由する経路に切り替えることで、出力回路１の出力インピーダンスを小さくすることができる。これにより、負荷変動に伴う出力端子５３から出力される電圧の変動を抑制し、また損失を小さくすることができる。

【0041】

以上のように、出力回路１Ｂによれば、上記した第１の実施形態に係る出力回路１と同様、電源電圧Ｖ_ＣＣの投入後、出力電圧Ｖ_ＯＵＴが安定化するまでの間、オン抵抗が比較的小さいＭＯＳＦＥＴ３１はオフ状態に制御され、出力電流Ｉ_ＯＵＴはオン抵抗が比較的大きいＭＯＳＦＥＴ２１を経由する経路を流れるので、突入電流を抑制することできる。また、出力電圧Ｖ_ＯＵＴが安定化した後は、オン抵抗が比較的小さいＭＯＳＦＥＴ３１がオン状態に制御され、出力電流Ｉ_ＯＵＴの大部分がＭＯＳＦＥＴ３１を経由する経路を流れるので、出力回路１Ｂの出力インピーダンスを小さくすることができる。

【0042】

［第４の実施形態］
図８、本発明の第４の実施形態に係る出力回路１Ｃの構成を示す回路図である。出力回路１Ｃは、基準電圧ＶＲＥＦを抵抗素子１４及び１５によって分圧した電圧が、差動増幅器１１の非反転入力端子に入力され、出力ノードｎ１に生じる出力電圧Ｖ_ＯＵＴを抵抗素子１６及び１７によって分圧した電圧が差動増幅器１１の反転入力端子に入力されている点が、上記した第１の実施形態に係る出力回路１と異なる。

【0043】

出力回路１Ｃによれば、上記した第１の実施形態に係る出力回路１と同様、電源電圧Ｖ_ＣＣの投入後、出力電圧Ｖ_ＯＵＴが安定化するまでの間、バイパススイッチ３０はオフ状態に制御され、出力電流Ｉ_ＯＵＴは抵抗素子２０を経由する経路を流れるので、突入電流を抑制することできる。また、出力電圧Ｖ_ＯＵＴが安定化した後は、バイパススイッチ３０はオン状態に制御され、出力電流Ｉ_ＯＵＴの大部分は、バイパススイッチ３０を経由する経路を流れるので、出力回路１Ｃの出力インピーダンスを小さくすることができる。また、出力回路１Ｃによれば、抵抗素子１４、１５、１６、１７の抵抗値を調整することによって出力電圧Ｖ_ＯＵＴのレベルを調整することが可能となる。

【符号の説明】

【0044】

１、１Ａ、１Ｂ、１Ｃ 出力回路
１０ 出力部
１１ 差動増幅器
１２ 出力トランジスタ
２０ 抵抗素子
２１ ＭＯＳＦＥＴ
３０ バイパススイッチ
３１ ＭＯＳＦＥＴ
４０ 制御部

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】