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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022100219
(43)【公開日】2022-07-05
(54)【発明の名称】接続待機状態のメモリデバイスの電力制御
(51)【国際特許分類】
G06F 12/00 20060101AFI20220628BHJP
G06F 1/3206 20190101ALI20220628BHJP
G06F 1/3296 20190101ALI20220628BHJP
【ＦＩ】
G06F12/00 550E
G06F1/3206
G06F1/3296
【審査請求】未請求
【請求項の数】21
【出願形態】ＯＬ
【外国語出願】
(21)【出願番号】P 2021155288
(22)【出願日】2021-09-24
(31)【優先権主張番号】17/133,484
(32)【優先日】2020-12-23
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】591003943
【氏名又は名称】インテル・コーポレーション
(74)【代理人】
【識別番号】110000877
【氏名又は名称】龍華国際特許業務法人
(72)【発明者】
【氏名】アイスワリャ エム． パイアス
(72)【発明者】
【氏名】ラジ ジェームス
(72)【発明者】
【氏名】ファニ ケイ． アラパルティ
(72)【発明者】
【氏名】ジョージ バーギス
(72)【発明者】
【氏名】ビル ネイル
(72)【発明者】
【氏名】コニカ ガングリー
【テーマコード（参考）】
5B011
5B160
【Ｆターム（参考）】
5B011DA06
5B011EA02
5B011EB01
5B011FF01
5B011LL02
5B011LL11
5B160MM09
(57)【要約】 （修正有）
【課題】中央処理装置（ＣＰＵ）の平均消費電力を低下させる。
【解決手段】電源からメモリコントローラの基準電源電圧ピンに信号を供給する第１のパワーレールと、電源からメモリコントローラの出力バッファピンおよび中央処理装置（ＣＰＵ）の出力バッファピンに信号を供給する第２のパワーレールとを含み、第２のパワーレールは第１のパワーレールとは別個に設けられ、高電力状態では、電源は基準電源電圧ピン、メモリコントローラの出力バッファピン、およびＣＰＵの出力バッファピンのそれぞれに同じ電圧を供給し、接続待機状態では、電源は第２のパワーレールを用いてメモリコントローラの出力バッファピン及びＣＰＵの出力バッファピンに供給される電圧を低減し、基準電源電圧ピンに供給される電圧を維持する。
【選択図】図３Ａ
【解決手段】電源からメモリコントローラの基準電源電圧ピンに信号を供給する第１のパワーレールと、電源からメモリコントローラの出力バッファピンおよび中央処理装置（ＣＰＵ）の出力バッファピンに信号を供給する第２のパワーレールとを含み、第２のパワーレールは第１のパワーレールとは別個に設けられ、高電力状態では、電源は基準電源電圧ピン、メモリコントローラの出力バッファピン、およびＣＰＵの出力バッファピンのそれぞれに同じ電圧を供給し、接続待機状態では、電源は第２のパワーレールを用いてメモリコントローラの出力バッファピン及びＣＰＵの出力バッファピンに供給される電圧を低減し、基準電源電圧ピンに供給される電圧を維持する。
【選択図】図３Ａ
【特許請求の範囲】
【請求項1】
電源からメモリコントローラの基準電源電圧ピンに信号を供給する第１のパワーレールと、
前記電源から前記メモリコントローラの出力バッファピンおよび中央処理装置（ＣＰＵ）の出力バッファピンに信号を供給する第２のパワーレールと、
を備える装置であって、
前記第２のパワーレールは前記第１のパワーレールとは別個であり、
高電力状態で、前記電源は前記基準電源電圧ピン、前記メモリコントローラの前記出力バッファピン、および前記ＣＰＵの前記出力バッファピンのそれぞれに同じ電圧を供給し、
接続待機状態で、前記電源は前記第２のパワーレールを用いて前記メモリコントローラの前記出力バッファピンおよび前記ＣＰＵの前記出力バッファピンに供給される電圧を低減し、前記基準電源電圧ピンに供給される電圧を維持する
装置。
前記電源から前記メモリコントローラの出力バッファピンおよび中央処理装置（ＣＰＵ）の出力バッファピンに信号を供給する第２のパワーレールと、
を備える装置であって、
前記第２のパワーレールは前記第１のパワーレールとは別個であり、
高電力状態で、前記電源は前記基準電源電圧ピン、前記メモリコントローラの前記出力バッファピン、および前記ＣＰＵの前記出力バッファピンのそれぞれに同じ電圧を供給し、
接続待機状態で、前記電源は前記第２のパワーレールを用いて前記メモリコントローラの前記出力バッファピンおよび前記ＣＰＵの前記出力バッファピンに供給される電圧を低減し、前記基準電源電圧ピンに供給される電圧を維持する
装置。
【請求項2】
前記基準電源電圧ピンはＶＤＤ２ピンを備える、請求項１に記載の装置。
【請求項3】
前記メモリコントローラの前記出力バッファピンがＶＤＤＱピンを備え、前記ＣＰＵの前記出力バッファピンがＶＤＤＱピンを備える、請求項１または２に記載の装置。
【請求項4】
高電力状態への進入は、前記メモリコントローラの前記出力バッファピンおよび前記ＣＰＵの前記出力バッファピンに供給される電圧を増加させ、前記基準電源電圧ピンに供給される電圧を維持するように前記電源に行わせる、請求項１から３のいずれか一項に記載の装置。
【請求項5】
前記ＣＰＵを備え、前記ＣＰＵは、前記接続待機状態への進入または高電力状態への進入を示す、請求項１から４のいずれか一項に記載の装置。
【請求項6】
前記接続待機状態への進入または高電力状態への進入を示すためのプラットフォームコントローラハブを備える、請求項１から５のいずれか一項に記載の装置。
【請求項7】
前記電源が電池に結合された電圧調整器を備える、請求項１から６のいずれか一項に記載の装置。
【請求項8】
メモリデバイスを備え、前記接続待機状態の間に、前記メモリコントローラは、前記メモリデバイスをセルフリフレッシュモードにすることであり、前記メモリデバイスは、完全動作状態より少ない電力を消費する、請求項１から７のいずれか一項に記載の装置。
【請求項9】
メモリデバイスを備え、
前記メモリデバイスは、合同電子デバイス工学協議会（ＪＥＤＥＣ）のダブルデータレート（ＤＤＲ）データバス技術と一致する、請求項１から８のいずれか一項に記載の装置。
前記メモリデバイスは、合同電子デバイス工学協議会（ＪＥＤＥＣ）のダブルデータレート（ＤＤＲ）データバス技術と一致する、請求項１から８のいずれか一項に記載の装置。
【請求項10】
少なくとも一つのメモリデバイスと、
中央処理装置（ＣＰＵ）を有する少なくとも一つのプロセッサと、
電源と、
前記電源から前記少なくとも一つのメモリデバイスのうちのメモリデバイスのメモリコントローラの基準電源電圧ピンに信号を供給する第１のパワーレールと、
前記電源から前記メモリコントローラの出力バッファピンおよび前記ＣＰＵの出力バッファピンに信号を供給する第２のパワーレールと、
を備えるシステムであって、
前記第２のパワーレールは前記第１のパワーレールとは別個であり、
高電力状態で、前記電源は前記基準電源電圧ピン、前記メモリコントローラの前記出力バッファピン、および前記ＣＰＵの前記出力バッファピンのそれぞれに同じ電圧を供給し、
接続待機状態で、前記電源は前記第２のパワーレールを用いて前記メモリコントローラの前記出力バッファピンおよび前記ＣＰＵの前記出力バッファピンに供給される電圧を低減し、前記基準電源電圧ピンに供給される電圧を維持する
システム。
中央処理装置（ＣＰＵ）を有する少なくとも一つのプロセッサと、
電源と、
前記電源から前記少なくとも一つのメモリデバイスのうちのメモリデバイスのメモリコントローラの基準電源電圧ピンに信号を供給する第１のパワーレールと、
前記電源から前記メモリコントローラの出力バッファピンおよび前記ＣＰＵの出力バッファピンに信号を供給する第２のパワーレールと、
を備えるシステムであって、
前記第２のパワーレールは前記第１のパワーレールとは別個であり、
高電力状態で、前記電源は前記基準電源電圧ピン、前記メモリコントローラの前記出力バッファピン、および前記ＣＰＵの前記出力バッファピンのそれぞれに同じ電圧を供給し、
接続待機状態で、前記電源は前記第２のパワーレールを用いて前記メモリコントローラの前記出力バッファピンおよび前記ＣＰＵの前記出力バッファピンに供給される電圧を低減し、前記基準電源電圧ピンに供給される電圧を維持する
システム。
【請求項11】
前記基準電源電圧ピンはＶＤＤ２ピンを備える、請求項１０に記載のシステム。
【請求項12】
前記メモリコントローラの前記出力バッファピンがＶＤＤＱピンを備え、前記ＣＰＵの前記出力バッファピンがＶＤＤＱピンを備える、請求項１０または１１に記載のシステム。
【請求項13】
前記接続待機状態の間に、前記メモリコントローラは、前記メモリデバイスをセルフリフレッシュモードにすることであり、前記メモリデバイスは、完全動作状態より少ない電力を消費する、請求項１０から１２のいずれか一項に記載のシステム。
【請求項14】
高電力状態への進入は、前記メモリコントローラの前記出力バッファピンおよび前記ＣＰＵの前記出力バッファピンに供給される電圧を増加させ、前記基準電源電圧ピンに供給される電圧を維持するように前記電源に行わせる、請求項１０から１３のいずれか一項に記載のシステム。
【請求項15】
前記ＣＰＵは、前記接続待機状態への進入または高電力状態への進入を示す、請求項１０から１４のいずれか一項に記載のシステム。
【請求項16】
前記接続待機状態への進入または高電力状態への進入を示すためのプラットフォームコントローラハブを備える、請求項１０から１５のいずれか一項に記載のシステム。
【請求項17】
前記メモリデバイスは、合同電子デバイス工学協議会（ＪＥＤＥＣ）のダブルデータレート（ＤＤＲ）データバス技術と一致する、請求項１０から１６のいずれか一項に記載のシステム。
【請求項18】
前記少なくとも一つのメモリデバイスは、サーバ、サーバのラック、データセンタ、またはエッジネットワーク要素の一部であり、前記少なくとも一つのメモリデバイスは、別の電圧ピンに提供される電圧レベルを維持しながら、一つの電圧ピンへの電圧の変化によって低電力モードに入る、請求項１０から１７のいずれか一項に記載のシステム。
【請求項19】
メモリデバイスのメモリコントローラの基準電源電圧ピンに第１のパワーレールを使用して電力を供給する段階と、
前記メモリコントローラの出力バッファピンおよびプロセッサの出力バッファピンに第２のパワーレールを使用して電力を供給する段階と、
を備える方法であって、
前記第２のパワーレールは前記第１のパワーレールとは別個であり、
高電力状態で、前記基準電源電圧ピン、前記メモリコントローラの前記出力バッファピン、および前記プロセッサの前記出力バッファピンのそれぞれに同じ電圧が供給され、
接続待機状態で、前記基準電源電圧ピンに供給される電圧レベルを維持したまま、前記第２のパワーレールを用いて前記メモリコントローラの前記出力バッファピンおよび前記プロセッサの前記出力バッファピンに低減された電圧が供給される
方法。
前記メモリコントローラの出力バッファピンおよびプロセッサの出力バッファピンに第２のパワーレールを使用して電力を供給する段階と、
を備える方法であって、
前記第２のパワーレールは前記第１のパワーレールとは別個であり、
高電力状態で、前記基準電源電圧ピン、前記メモリコントローラの前記出力バッファピン、および前記プロセッサの前記出力バッファピンのそれぞれに同じ電圧が供給され、
接続待機状態で、前記基準電源電圧ピンに供給される電圧レベルを維持したまま、前記第２のパワーレールを用いて前記メモリコントローラの前記出力バッファピンおよび前記プロセッサの前記出力バッファピンに低減された電圧が供給される
方法。
【請求項20】
前記基準電源電圧ピンは、ＶＤＤ２ピンを備え、
前記メモリコントローラの前記出力バッファピンは、ＶＤＤＱピンを備え、
前記プロセッサの前記出力バッファピンはＶＤＤＱピンを備える
請求項１９に記載の方法。
前記メモリコントローラの前記出力バッファピンは、ＶＤＤＱピンを備え、
前記プロセッサの前記出力バッファピンはＶＤＤＱピンを備える
請求項１９に記載の方法。
【請求項21】
前記メモリデバイスは、合同電子デバイス工学協議会（ＪＥＤＥＣ）のダブルデータレート（ＤＤＲ）データバス技術と一致する、請求項１９または２０に記載の方法。
【発明の詳細な説明】
【背景技術】
【0001】
マイクロプロセッサおよび中央処理装置（ＣＰＵ）は、トランジスタの高密度化と動作周波数の向上が進んでいる。コンピュータの設計者および製造業者は、それに伴う消費電力やエネルギーの増加に直面している。特に、ラップトップコンピュータ、無線ハンドセット、スマートフォン、スマートウォッチ、タブレットコンピュータなどのモバイルデバイスでは、消費電力の増加により、オーバーヒートしたり、電池寿命が短くなったりすることがある。一般的に電池の容量は限られているため、モバイルデバイスのプロセッサを必要以上に動作させると、望むより早く容量を消耗してしまう可能性がある。
【図面の簡単な説明】
【0002】
【図1】例示的なシステムを示す図である。
【0003】
【図2】例示的なシステムを示す図である。
【0004】
【0005】
【0006】
【図5】例示的なプロセスを示す図である。
【0007】
【図6】システムを示す図である。
【0008】
【図7】例示的な環境を示す図である。
【発明を実施するための形態】
【0009】
現在のハイエンドＣＰＵは、消費電力を管理するために、例えば、ＣステートとＳステートという２つの異なるパワーダウンモードを備えている。アイドル状態とも呼ばれるＣステートでは、ＣＰＵはスリープモードに入り、コンテキストは維持され、システムに対してアーキテクチャ的にアクティブであるように見える。Ｓステートでは、ＣＰＵは電源オフにされ、再起動のためにはブート処理が必要となる。オペレーティングシステムは通常、高度設定と電力インタフェース（ＡＣＰＩ）のような内蔵の電源管理ソフトウェアインタフェースをサポートしている。ＡＣＰＩは１９９６年に最初に発表されたオープンな業界仕様規格であり、活動や需要の低下に基づいてＣＰＵを低消費電力のスリープ状態にする。他の態様において、ＡＣＰＩは、低消費電力のスリープ状態を、プロセッサおよび／またはチップセットがサポート可能なＣステートの進行として定義する。
【0010】
ユーザの活動がない場合、コンピューティングシステムは接続待機（ＣＳ）モードに移行することができる。ＣＳモードでは、ＣＰＵの消費電力を抑えることができる。電圧調整器は、ＣＰＵに提供される電力を削減することができる。ＣＳモードでは、ＣＰＵレジスタをリフレッシュするためにＣＰＵに電力を提供することができるが、ＣＰＵはアイドル状態になることがある。ＣＳ電力状態は、低電力のアイドルモードと短時間の通常電力レベル活動との間で頻回な移行を含む。通常電力レベル活動期間中、システムはアプリケーションを実行し、バックグラウンドアプリケーションのリフレッシュおよびアプリケーションの更新などに関連するデータを含むパケットを送受信することができる。活動期間中は、システムは待機状態になり、表示画面はオフになるが、オペレーティングシステム（ＯＳ）およびアプリケーションは、低消費電力を用いて実行され続ける。この組み合わせにより、平均消費電力が低く、待機モードでの電池寿命が長くなる。
【0011】
ダブルデータレート（ＤＤＲ）データバス技術は、コンピューティングシステムのメインメモリコントローラとコンピューティングシステムのメインメモリ間の通信技術として普及している。例えば、電子デバイス工学協議会（ＪＥＤＥＣ）が発行するＤＤＲデータバス規格（例えば、ＤＤＲ３、ＤＤＲ４、ＤＤＲ５など）は、メモリコントローラ設計者およびメモリチップ供給業者が利用するインタフェース規格として、コンピュータ業界で広く採用されている。例えば、「ＳＤＲＡＭ ＤＤＲｘ」（ｘはバージョン番号で３以上の整数）を参照する。例えば、ＤＤＲ３、ＤＤＲ４、ＤＤＲ５に対応するＪＥＳＤ７９－３、ＪＥＳＤ７９－４、ＪＥＳＤ７９－５を参照する。
【0012】
揮発性メモリデバイスを使用する場合、メモリデバイスはデータを保持するために電力を必要とする。アプリケーションおよびユーザの活動はメモリデバイスに格納されるため、コントローラは電力を供給することでメモリデバイスをセルフリフレッシュモードにする。セルフリフレッシュ動作時には、メモリデバイスの電源ピン（例えば、ＶＤＤ１、ＶＤＤ２、ＶＤＤＣＡピン）に電圧調整器（ＶＲ）から電力が供給され、メモリデバイスはリフレッシュ間隔に従ってメモリコンテンツをリフレッシュすることができる。例えば、ＪＥＤＥＣ Ｓｐｅｃは、ＤＤＲｘデバイスのリフレッシュレートｔＲＥＦＩを７．８μｓ（Ｔ＞８５℃では３．９μｓ）と定義する。しかし、アイドルモードであっても、接続待機モードでは、ＤＤＲｘ互換性メモリデバイスがシステム電力の半分以上を消費することができる。
【0013】
ＣＳ時の許容消費電力は、デバイスに搭載された電池の容量に依存できる。例えば、Ｍｉｃｒｏｓｏｆｔ（登録商標）やＡｎｄｒｏｉｄ（登録商標）オペレーティングシステムの場合、ＣＳ時のモバイルデバイスの消費電力は約５ｍＷである。タブレットまたはデュアルディスプレイデバイスの場合、ＣＳ時の電力消費バジェットは約１６ｍＷである。パーソナルコンピュータ（ＰＣ）またはラップトップでは、ＣＳ時の電力消費バジェットは約８０ｍＷである。
【0014】
システムが完全に稼働している状態（例えば、Ｓ０）では、インスタンスをストレージから揮発性メモリ（例えば、ランダムアクセスメモリ（ＲＡＭ））にコピーして高速にアクセスすることで、アプリケーションを実行できる。ユーザの活動がないとき、デバイスは非常に限られたリソースで低電力状態（ＣＳモード）に移行することができる。アプリケーションの実行中には、メモリコントローラとメモリデバイスに電力を供給し、ユーザコンテンツ（例えば、アプリケーションの実行データおよび未保存のデータ）を保持する。ＣＳモードに入ると、メモリコントローラはメモリデバイスをセルフリフレッシュモードにして消費電力を抑えることができる。図１は、接続待機状態のプラットフォームにおける消費電力の一例を示す図である。いくつかのソリューションでは、メモリコントローラおよびメモリデバイスは、出力段の消耗電源電圧ピン（ＶＤＤＱ）に接続され、ＶＤＤＱ供給レールは、ＣＳモード時にシステム電力の約５５％を消費する。
【0015】
図２は、例示的なシステムを示す図である。電圧調整器（ＶＲ）は，シングルピンＶＤＤＱを用いて、ＤＤＲ４のスモールアウトライン・デュアルインライン・メモリーモジュール（ＳＯＤＩＭＭ）にＶＤＤＱとＶＤＤ２信号を供給することができる。例えば、同じ電源を用いて、ＶＲからの出力ＶＤＤＱを介して、メモリコントローラおよびメモリデバイスのＶＤＤＱとＶＤＤ２ピンに電力を供給することができる。このシステムでは、メモリデバイスのＶＤＤＱとＶＤＤ２に供給される電力レベルを区別することはできない。ＣＳモードでは、ＶＤＤＱまたはＶＤＤ２のいずれかのピンがより低い電圧レベルを受け、他のピンが通常の電圧レベルを受ける場合には，それらのピンは同じ電圧レベルを受ける。そのため、ＣＳモード時の消費電力は削減できない。
【0016】
システム供給業者はデバイスの低消費電力化と電池寿命の延長に取り組んでいるが、ミリワット（ｍＷ）単位で節約することで、電池寿命の延長によるユーザ・エクスペリエンスの向上が期待できる。いくつかの例では、部品表（ＢＯＭ）コストを増加させることで、システムを電池で駆動できる時間を延長することができる。
【0017】
様々な実施形態では、ＣＰＵとメモリデバイスに別々のＶＤＤ２とＶＤＤＱ電力レールを提供する。ピンは、ＣＰＵからの制御信号（例えば、Ｃ１０など）をＶＲに接続し、ＣＳモード時にＶＤＤＱ電圧を下げるトリガとして使用できる。ＣＳモードでは、様々な実施形態において、別の電力レールを使用してＶＤＤＱ電圧を下げる一方で、ＶＤＤ２電圧を同じまま、または独立して変化させることができる。様々な実施形態では、ＣＳモード時にＶＤＤＱ電圧を下げることで約２０ｍＷの省電力を提供し、その結果、電池寿命を向上させることができる。様々な実施形態は、少なくともＤＤＲ４とＤＤＲ５のメモリベースの設計に使用することができ、接続待機状態での追加の電力を節約することができる。様々な実施形態は、少なくともＬＰＤＤＲベースのメモリデバイスに使用することができる。
【0018】
図３Ａはシステムの一例を示す図である。いくつかの例では、ＣＰＵ３０２は、プロセッサコア、グラフィックス処理装置（ＧＰＵ）、フィールドプログラマブルゲートアレー（ＦＰＧＡ）、または特定用途向け集積回路（ＡＳＩＣ）のうちの１または複数を含むことができる。いくつかの例では、コアはＩｎｔｅｌ（登録商標）、ＡＲＭ（登録商標）、ＡＭＤ（登録商標）、Ｑｕａｌｃｏｍｍ（登録商標）、ＩＢＭ（登録商標）、Ｔｅｘａｓ Ｉｎｓｔｒｕｍｅｎｔｓ（登録商標）などから販売または設計されている。ＣＰＵ３０２は、オペレーティングシステム、ドライバ、アプリケーション、および／または仮想化実行環境（ＶＥＥ）（例えば、仮想機械またはコンテナ）を実行することができる。いくつかの例では、オペレーティングシステム（ＯＳ）は、Ｌｉｎｕｘ（登録商標）、Ｗｉｎｄｏｗｓ（登録商標）、ＦｒｅｅＢＳＤ（登録商標）、Ａｎｄｒｏｉｄ（登録商標）、ＭａｃＯＳ（登録商標）、ｉＯＳ（登録商標）、またはその他のオペレーティングシステムであることができる。
【0019】
いくつかの例では、メモリ３２０のメモリチップは、ＤＤＲ４のスモールアウトライン・デュアルインライン・メモリーモジュール(ＳＯＤＩＭＭ)として構成することができる。メモリ３２０は、１または複数のレジスタ、１または複数のキャッシュデバイス（例えば、レベル１キャッシュ（Ｌ１）、レベル２キャッシュ（Ｌ２）、レベル３キャッシュ（Ｌ３）、下位レベルキャッシュ（ＬＬＣ））、揮発性メモリデバイス、不揮発性メモリデバイス、または永続的メモリデバイスのうちの１または複数を含むことができる。例えば、メモリ３２０は、スタティックランダムアクセスメモリ（ＳＲＡＭ）のメモリ技術、または高帯域幅メモリ（ＨＢＭ）、またはダブルデータレート（ＤＤＲ）などと一致するメモリ技術を含むことができる。メモリ３２０は、高速インタフェース（例えば、ＤＤＲ、ＣＸＬ（例えば、Ｃｏｍｐｕｔｅ Ｅｘｐｒｅｓｓ Ｌｉｎｋ仕様改訂版２．０、バージョン０．９（２０２０）、およびその以前のバージョン、改訂版または変化版）、周辺コンポーネント相互接続エクスプレス（ＰＣＩｅ）（例えば、ＰＣＩ Ｅｘｐｒｅｓｓ基本仕様１．０（２００２）、およびその以前のバージョン、改訂版または変化版）を用いて、ＣＰＵ３０２またはＰＣＨ３０４に接続することができる。
【0020】
電圧調整器（ＶＲ）３１０は、電池３１２または他の電源から電力を供給することができる。いくつかの例では、ＶＲ３１０は、ＣＰＵ３０２およびメモリチップのメモリコントローラに、ピンＶＤＤ２（またはＶＤＤ）およびＶＤＤＱに独立して電力を供給することができる。いくつかの例では、ＶＤＤ２（またはＶＤＤ）ピンは、メモリデバイスに基準電圧（および電流）を提供する。いくつかの例では、ＶＤＤＱピンは、システムオンチップ（ＳｏＣ）、ＣＰＵ、またはプロセッサのメモリ入出力バッファに電圧と電流を提供する。いくつかの例では、ＶＤＤＱピンは、メモリの入出力バッファに電圧と電流を提供する。いくつかの例では、ＶＤＤＱピンは、データ出力（Ｑ）ピンまたはデータ入出力（ＤＱ）ピンに適用される負荷を駆動するための電位とエネルギーを提供するために、メモリデバイスの出力トランジスタに電力を供給する。その他の非データ用出力トランジスタも、ピンＶＤＤＱからの供給を指定することができる。ＶＤＤＱ電位は、一次デバイスの電力ピン(ＶＤＤ)の電位と同じでも異なって指定されていてもよい。
【0021】
図示のように、メモリチップは、メモリコントローラとメモリアレイとを含む。いくつかの例では、ピンＶＤＤＱとＶＤＤ２に供給された電力、電圧、および／または電流は、１または複数のメモリチップに供給される。いくつかの例では、ＣＰＵ３０２は、ＣＰＵ３０２が低電力状態に入っていることをＶＲ３１０に通知するために、Ｃ１０信号を供給することができる。いくつかの例では、ＣＰＵ３０２は、待機モードまたは低電力状態に入ることを示すためにＳＬＰ Ｓ０信号を利用することができる。いくつかの例では、プロセッサで実行されるオペレーティングシステム（ＯＳ）（例えば、ＷｉｎｄｏｗｓまたはＬｉｎｕｘ）が、システムがモダンスタンバイになるタイミングを示すことができる。
【0022】
ＣＰＵ３０２が低電力状態に入ることに応答して、ＶＲ３１０は、ＶＤＤＱ電圧を下げて（例えば、１．２Ｖから０．６Ｖに）、ＶＲ３１０がＣＰＵ３０２への電力を低減し、ＶＤＤＱがメモリ３２０に低電圧を供給できるようにすることができる。しかし、ＶＲ３１０は、ピンＶＤＤ２に供給される電圧レベルを維持することができる。ＶＤＤＱ電圧は、信号Ｃｌｏｃｋ、制御（ＣＮＴＬ）、アドレス（Ａｄｄｒ）、およびデータ（ＤＡＴＡ）を介して、メモリ３２０とＣＰＵ３０２との間の物理的リンクを維持するために使用することができる。
【0023】
いくつかの例では、ＣＰＵ３０２は、ＣＰＵ３０２またはそのプラットフォームが低電力状態を終了し、Ｓ０状態または低電力状態より多くの電力を消費する他の状態に戻ることをＶＲ３１０に通知するために、Ｃ１０信号を供給することができる。ＶＲ３１０は、ＶＤＤＱピンに供給される電圧を通常の動作レベルまで上昇させることで対応できる。
【0024】
いくつかの例では、ＶＲ３１０は、第１の接続を用いてＤＤＲ４ ＳＯＤＩＭＭのＶＤＤ２ピンに電圧を供給し、第２の接続を用いてＤＤＲ４ ＳＯＤＩＭＭのＶＤＤＱピンに独立した電圧を供給することができる。Ｓ０状態（完全に動作している状態）では、ＶＲ３１０は、ＣＰＵ３０２および１または複数のメモリコントローラのＶＤＤＱおよびＶＤＤ２電源ピンの両方に同じ電圧を供給することができる。しかし、システムがＣＳモードに移行すると、１または複数のメモリコントローラがそのメモリデバイスをセルフリフレッシュモードにし、ＤＤＲ４メモリデバイスの消費電力は完全動作状態より少なくなる。ＣＳモードへの移行とほぼ同時に、ＣＰＵ３０２は、ＶＲ３１０に供給されるＣ１０制御信号を駆動して、ＶＤＤＱ電圧を０．６Ｖ（または他の値）以下に低減し、メモリコントローラおよびメモリデバイスで消費される追加電力を節約することができる。ＣＳモードでは、理想的な状態またはディスプレイオフの状態（例えば、ユーザの活動がない状態など）でもＣ１０信号が利用できる場合がある。ユーザ割り込みに応答して、ＣＰＵ３０２はＣ１０信号をローまたは無効に駆動することができ、これにより、ＶＲがＶＤＤＱ電圧を１．１Ｖ（または他の値）またはＶＤＤ２電圧レベルに戻して、通常の動作（例えば、Ｓ０）電圧レベルをメモリ３２０に提供する。いくつかの実装では、ＣＳモードで２０ｍＷに近い省電力を提供できる。
【0025】
ＳＬＰ＿Ｓ４＃は、メモリ電圧の電力シーケンシングを維持するための信号を提供することができる。
【0026】
図３Ｂは、システムの一例を示す図である。このシステムでは、プラットフォームコントローラハブ（ＰＣＨ）３０４は、デバイスインタフェース（例えば、ＰＣＩｅ、ディスプレイインタフェース、メディアインタフェース）など、ＣＰＵ３０２によるアクセスまたはＣＰＵ３０２へのアクセスのための入出力（Ｉ／Ｏ）機能を提供することができる。ＰＣＨ３０４は、ＣＰＵのブート／ウェイク、およびプラットフォームのリセットとＳｘ（スリープ状態）のフローを指揮することができる。
【0027】
この例では、ＰＣＨ３０４は、ＳＬＰ＿Ｓ０ｉｘから出力される信号を用いて、ＣＰＵ３０２が低電力モード（例えば、ＣＳモード）に入ること、または低電力モードから抜けることを示し、ＶＲ３１０または電力モードに通知することができる。低電力モードへの進入の指示の受信に応答して、ＶＲ３１０は、ＶＤＤＱ電圧を（例えば、１．２Ｖから０．６Ｖに）下げて、ＶＲ３１０がＣＰＵ３０２への電力を低減し、ＶＤＤＱがメモリ３２０に低電圧を供給するようにすることができる。しかし、ＶＲ３１０は、ＶＤＤ２に供給される電圧レベルを維持することができる。ＶＤＤＱ電圧は、信号Ｃｌｏｃｋ、制御（ＣＮＴＬ）、アドレス（Ａｄｄｒ）、およびデータ（ＤＡＴＡ）を介して、メモリとＣＰＵとの間の物理的リンクを維持するために使用することができる。
【0028】
いくつかの例では、ＰＣＨ３０４は、Ｓ０ＩＸ信号を供給して、ＣＰＵ３０２が低電力状態を終了し、Ｓ０状態または低電力状態より電力を消費する他の状態に戻ることをＶＲ３１０に通知することができる。ＶＲ３１０は、ＶＤＤＱピンに供給される電圧を通常レベルまで上昇させることで対応できる。
【0029】
図４Ａは、ＤＤＲ５ ＳＯＤＩＭＭの一例を示す図である。この例では、メモリ３３０は、ＤＤＲ５一貫性のあるＳＯＤＩＭＭを含む。ＣＰＵ３０２は、低電力モード（ＬＰＭ）の進入または終了をＶＲ３１０に示すことができる。ＬＰＭへの進入および終了に応じたＶＲ３１０の動作は、図３Ａに関して説明したものと同様とすることができる。
【0030】
図４Ｂは、ＤＤＲ５一貫性のあるメモリデバイスの使用例を示す図である。この例では、メモリデバイス３３０は、ＤＤＲ５一貫性のあるＳＯＤＩＭＭである。ＰＣＨ３０４は、Ｓ０ＩＸピンを用いて、ＶＲに低電力モード（ＬＰＭ）への進入または終了を示すことができる。ＬＰＭへの進入および終了に応じたＶＲ３１０の動作は、図３Ｂに関して説明したものと同様とすることができる。
【0031】
図５は、プロセスを示す図である。このプロセスは、コンピューティングプラットフォームによって実行され、メモリデバイスに供給される電力を削減または増加させることができる。メモリデバイスは、ＤＤＲｘ互換性ＤＩＭＭであればいずれのタイプでもよい。５０２では、第１の接続を用いてメモリデバイスのＶＤＤ２ピン（例えば、基準電圧）に電力を供給し、第２の接続を用いてメモリデバイスのＶＤＤＱピンに電圧を供給することができる。接続は、信号の導体になることができる。第１の接続部と第２の接続部は、絶縁体によって分離することができる。いくつかの例では、ＶＤＤＱピンは、データ出力（Ｑ）ピンまたはデータ入出力（ＤＱ）ピンに適用される負荷を駆動するための電位とエネルギーとを提供するために、メモリデバイスの出力トランジスタに電力を供給する。電力は、電池源またはその他のエネルギー源（例えば、コンデンサ、太陽電池、タービン、モーションベースのエネルギー源）から電圧調整器を介して提供される。完全電力状態では、ＣＰＵおよびメモリコントローラの電源ピンＶＤＤＱとＶＤＤ２の両方に完全電圧レベルを供給することができる。
【0032】
５０４では、完全電力から低電力モードへの電力モードの変化が検出されたかどうかの判定を行うことができる。判定は、ＣＰＵ、ＯＳ、またはＰＣＨのいずれかで行うことができる。低電力モードが検出された場合、プロセスは５０６に進むことができる。低電力モードが検出されない場合、このプロセスは５０４を繰り返すことができる。
【0033】
５０６では、制御信号を電圧調整器に送り、ＶＤＤＱピンへの電力を削減することができる。いくつかの例では、ＣＰＵまたはＰＣＨが制御信号を提供して、ＶＤＤＱピンに供給される電圧を下げることができる。５０８では、ＶＤＤ２ピンに供給される電圧レベルを維持しながら、ＶＤＤＱ電圧を低電圧にすることができる。また、ＶＤＤ２に電圧を供給する第１の接続部は、ＶＤＤＱピンに電圧を供給する第２の接続部とは別個に絶縁することができる。第２の接続は、メモリデバイスとＣＰＵのＶＤＤＱピンに電圧を供給することができる。
【0034】
５１０では、低電力モードから高電力モードへの電力モードの変化が検出されたかどうかの判定を行うことができる。例えば、低電力モードをＳ１、高電力モードをＳ０とすることができる。いくつかの例では、Ｓ０は最も高い電力消費モードであり、Ｓ１より多くの電力消費を許容する。判定は、ＣＰＵ、ＯＳ、またはＰＣＨのいずれかで行うことができる。例えば、動作を実行するためのアプリケーションの割り込みに応答して、プロセスは高電力モードに入ることを判定することができる。高電力モードが検出された場合は、５１２に処理を進めることができる。高電力モードが検出されない場合は、５１０のプロセスを繰り返す。
【0035】
５１２では、制御信号を電圧調整器に送り、ＶＤＤＱピンに供給される電力を増加させることができる。いくつかの例では、ＣＰＵまたはＰＣＨが制御信号を提供して、ＶＤＤＱピンに供給される電圧を増加させることができる。５１４では、ＶＤＤ２ピンに供給される電圧レベルを維持しながら、ＶＤＤＱ電圧をより高い電圧（例えば、通常レベル）に駆動することができる。第２の接続は、メモリデバイスとＣＰＵのＶＤＤＱピンに電圧を供給するために使用できる。
【0036】
図６はシステムを示す。システムは、本明細書に記載された実施形態を使用して、低電力モード（例えば、ＣＳ）中にメモリデバイスに供給される電力レベルを管理することができる。システム６００は、処理、工程管理、およびシステム６００に対する命令の実行を提供するプロセッサ６１０を含む。プロセッサ６１０は、任意のタイプのマイクロプロセッサ、中央処理装置（ＣＰＵ）、グラフィックス処理装置（ＧＰＵ）、処理コア、またはシステム６００に対して処理を提供する他の処理ハードウェア、またはプロセッサの組み合わせを含むことができる。プロセッサ６１０は、システム６００の動作全体を制御し、１または複数のプログラム可能な汎用もしくは専用マイクロプロセッサ、デジタル信号プロセッサ（ＤＳＰ）、プログラム可能なコントローラ、特定用途向け集積回路（ＡＳＩＣ）、プログラム可能ロジックデバイス（ＰＬＤ）等、またはそのような複数のデバイスの組み合わせであるか、またはこれらを含み得る。
【0037】
一例では、システム６００は、プロセッサ６１０に結合されたインタフェース６１２を含み、これは、メモリサブシステム６２０またはグラフィックスインタフェースコンポーネント６４０、またはアクセラレータ６４２などの、より高い帯域幅の接続を必要とするシステムコンポーネントのための、より高速のインタフェースまたは高スループットのインタフェースを表すことができる。インタフェース６１２は、スタンドアロンコンポーネントであり得るまたはプロセッサダイ上に統合され得るインタフェース回路を表す。存在する場合、グラフィックスインタフェース６４０は、システム６００のユーザに視覚表示を提供するためのグラフィックコンポーネントにインタフェースする。一例によると、グラフィックスインタフェース６４０は、ユーザに出力を提供する高解像度（ＨＤ）表示を駆動し得る。高解像度は、約１００ＰＰＩ（インチ当たりの画素数）またはそれ以上の画素密度を有するディスプレイを指し得、フルＨＤ（例えば、１０８０Ｐ）、レティナディスプレイ、４Ｋ（超高解像度すなわちＵＨＤ）または他のものなどのフォーマットを含み得る。一例では、ディスプレイはタッチスクリーンディスプレイを含むことができる。一例では、グラフィックスインタフェース６４０は、メモリ６３０に格納されたデータに基づいて、またはプロセッサ６１０によって実行される操作に基づいて、またはその両方によって、表示を生成する。
【0038】
アクセラレータ６４２は、プロセッサ６１０によってアクセスまたは使用することができる、プログラム可能または固定の機能オフロードエンジンであり得る。例えば、アクセラレータ６４２の中のアクセラレータは、圧縮（ＤＣ）機能、公開鍵暗号（ＰＫＥ）、暗号、ハッシュ／認証機能、復号などの暗号サービス、またはその他の機能またはサービスを提供することができる。いくつかの実施形態において、追加または代替として、アクセラレータ６４２の中のアクセラレータが、本明細書に記載されているフィールドセレクトコントローラ機能を提供する。場合によっては、アクセラレータ６４２は、ＣＰＵソケット（例えば、ＣＰＵを含み、ＣＰＵとの電気的インタフェースを提供するマザーボードまたは回路基板へのコネクタ）に統合することができる。例えば、アクセラレータ６４２は、シングルまたはマルチコアプロセッサ、グラフィックス処理装置、論理実行ユニットシングルまたはマルチレベルキャッシュ、プログラムまたはスレッドを独立して実行するために使用可能な機能ユニット、特定用途向け集積回路（ＡＳＩＣ）、ニューラルネットワークプロセッサ（ＮＮＰ）、プログラマブル制御ロジック、およびフィールドプログラマブルゲートアレー（ＦＰＧＡ）などのプログラマブル処理要素などを含むことができる。アクセラレータ６４２は、複数のニューラルネットワーク、ＣＰＵ、プロセッサコア、汎用グラフィックス処理装置、またはグラフィックス処理装置を、人工知能（ＡＩ）または機械学習（ＭＬ）モデルが使用できるように提供することができる。例えば、ＡＩモデルは、強化学習スキーム、Ｑ学習スキーム、深層Ｑ学習、または非同期の優位性アクター・クリティック（Ａ３Ｃ）、コンビナトリアルニューラルネットワーク、リカレントコンビナトリアルニューラルネットワーク、または他のＡＩまたはＭＬモデルのいずれかまたはそれらの組み合わせを使用または含むことができる。複数のニューラルネットワーク、プロセッサコア、またはグラフィックス処理装置をＡＩまたはＭＬモデルで使用できるようにすることができる。
【0039】
メモリサブシステム６２０は、システム６００のメインメモリを表し、プロセッサ６１０により実行されるコード、またはルーチンの実行に使用されるデータ値のためのストレージを提供する。メモリサブシステム６２０は、リードオンリメモリ（ＲＯＭ）、フラッシュメモリ、１または複数のタイプのＤＲＡＭなどのランダムアクセスメモリ（ＲＡＭ）といった１または複数のメモリデバイス６３０、または他のメモリデバイス、もしくは係るデバイスの組み合わせを含み得る。メモリ６３０は、とりわけ、システム６００において命令を実行するためのソフトウェアプラットフォームを提供するオペレーティングシステム（ＯＳ）６３２を格納およびホストする。更に、アプリケーション６３４は、メモリ６３０からＯＳ６３２のソフトウェアプラットフォーム上で実行することができる。アプリケーション６３４は、１または複数の機能の実行を行うための独自の動作ロジックを有するプログラムを表す。プロセス６３６は、ＯＳ６３２、もしくは１または複数のアプリケーション６３４、またはこれらの組み合わせに補助機能を提供するエージェントまたはルーチンを表す。ＯＳ６３２、アプリケーション６３４および処理６３６は、システム６００用の機能を提供するためのソフトウェアロジックを提供する。一例において、メモリサブシステム６２０はメモリコントローラ６２２を含み、メモリコントローラ６２２は、コマンドを生成してメモリ６３０に発行するためのメモリコントローラである。メモリコントローラ６２２は、プロセッサ６１０の物理的部分またはインタフェース６１２の物理的部分であり得ることが解るだろう。例えば、メモリコントローラ６２２は、プロセッサ６１０を備えた回路上に統合された、統合メモリコントローラとすることができる。
【0040】
具体的には示されていないが、システム６００は、例えば、メモリバス、グラフィックバス、インタフェースバスなどの１または複数のバスまたはバスシステムをデバイス間に含み得ることが解るであろう。バスまたは他の信号線は、コンポーネントを互いに通信可能または電気的に結合するか、またはコンポーネントを通信可能かつ電気的の両方で結合することができる。バスは、物理的通信回線、ポイントツーポイント接続、ブリッジ、アダプタ、コントローラ、もしくは他の回路、またはこれらの組み合わせを含むことができる。バスは例えば、システムバス、周辺コンポーネント相互接続（ＰＣＩ）バス、ハイパートランスポートもしくは業界標準アーキテクチャ（ＩＳＡ）バス、小型コンピュータシステムインタフェース（ＳＣＳＩ）バス、ユニバーサルシリアルバス（ＵＳＢ）、または米国電気電子学会（ＩＥＥＥ）規格１３９４バス（ファイヤワイヤ）のうちの１または複数を含み得る。
【0041】
一例において、システム６００は、インタフェース６１２に結合され得るインタフェース６１４を含む。一例において、インタフェース６１４は、スタンドアロンコンポーネントと集積回路とを含み得るインタフェース回路を表す。一例では、複数のユーザインタフェースコンポーネントもしくはペリフェラルコンポーネントまたはその両方がインタフェース６１４に結合する。ネットワークインタフェース６５０は、１または複数のネットワーク経由でリモートデバイス（例えばサーバまたは他のコンピューティングデバイス）と通信する能力をシステム６００に提供する。ネットワークインタフェース６５０は、イーサネット（登録商標）アダプタ、無線相互接続コンポーネント、セルラーネットワーク相互接続コンポーネント、ＵＳＢ（ユニバーサルシリアルバス）、または他の有線もしくは無線規格ベースのインタフェースまたはプロプライエタリインタフェースを含み得る。ネットワークインタフェース６５０は、同じデータセンタまたはラック内にあるデバイス、またはリモートデバイスにデータを送信することができ、メモリに格納されたデータを送信することを含むこともできる。ネットワークインタフェース６５０は、リモートデバイスからデータを受信することができ、受信したデータをメモリに格納することを含むこともできる。様々な実施形態は、ネットワークインタフェース６５０、プロセッサ６１０、およびメモリサブシステム６２０と関連して使用することができる。
【0042】
一例において、システム６００は、１または複数の入出力（Ｉ／Ｏ）インタフェース６６０を含む。Ｉ／Ｏインタフェース６６０は、１または複数のインタフェースコンポーネントを含み得る。当該インタフェースコンポーネントを通じて、ユーザは、システム６００と相互作用する（例えば、音声、英数字、触覚／タッチまたは他のインタフェース）。周辺インタフェース６７０は、具体的には上述されていない任意のハードウェアインタフェースを含むことができる。周辺機器は概して、システム６００に依存して接続するデバイスを指す。従属的接続は、動作がそれらの上で実行され、ユーザがそれらを用いて相互作用するソフトウェアプラットフォーム、またはハードウェアプラットフォーム、またはその両方を、システム６００が提供する接続である。
【0043】
一例において、システム６００は、データを不揮発性方式で格納するためのストレージサブシステム６８０を含む。一例では、特定のシステム実装において、ストレージ６８０の少なくとも特定のコンポーネントは、メモリサブシステム６２０のコンポーネントと重複することができる。ストレージサブシステム６８０は、ストレージデバイス６８４を含み、１または複数の磁気、ソリッドステートもしくは光学ベースのディスク、または組み合わせなどの不揮発性の態様で大量のデータを格納する任意の従来媒体であるか、またはこれらを含み得る。ストレージ６８４は、永続的な状態で、コードまたは複数の命令およびデータ６８６を保持する（例えば、値はシステム６００への電力が遮断されても保持される）。ストレージ６８４は一般的には「メモリ」とみなされ得るが、メモリ６３０は一般に、複数の命令をプロセッサ６１０に提供する実行メモリまたは動作メモリである。ストレージ６８４は不揮発性であるが、メモリ６３０は揮発性メモリ（例えば、システム６００への電力が遮断されると、データの値または状態が不定になる）を含み得る。一例において、ストレージサブシステム６８０は、ストレージ６８４とインタフェースするためのコントローラ６８２を含む。一例では、コントローラ６８２は、インタフェース６１４またはプロセッサ６１０の物理的部分であるか、またはプロセッサ６１０およびインタフェース６１４の両方の回路または論理を含むことができる。
【0044】
揮発性メモリは、電源がデバイスに遮断されるならば、その状態（ひいては、その上に格納されたデータ）が不定であるメモリである。動的揮発性メモリでは、デバイスに格納されるデータをリフレッシュして状態を維持する必要がある。動的な揮発性メモリの一つの例としては、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）、または同期ＤＲＡＭ（ＳＤＲＡＭ）等のなんらかの変形が挙げられる。揮発性メモリの別の例としては、キャッシュまたはスタティックランダムアクセスメモリ（ＳＲＡＭ）などが挙げられる。本明細書に説明されるようなメモリサブシステムは、ＤＤＲ３（２００７年６月２７日にＪＥＤＥＣ（Ｊｏｉｎｔ Ｅｌｅｃｔｒｏｎｉｃ Ｄｅｖｉｃｅ Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｏｕｎｃｉｌ：電子機器技術評議会によって独自に公表されたＤｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ ｖｅｒｓｉｏｎ ３）、ＤＤＲ４（ＤＤＲバージョン４、ＪＥＤＥＣによって２０１２年９月に公表された初期の仕様）、ＤＤＲ４Ｅ（ＤＤＲバージョン４）、ＬＰＤＤＲ３（Ｌｏｗ Ｐｏｗｅｒ ＤＤＲ ｖｅｒｓｉｏｎ３、ＪＥＤＥＣによる２０１３年８月の低電力ＤＤＲバージョン３、ＪＥＳＤ２０９－３Ｂ）、ＬＰＤＤＲ４（２０１４年８月にＪＥＤＥＣによって独自に公表されたＬＰＤＤＲバージョン４（ＪＥＳＤ２０９－４））、ＷＩＯ２（２０１４年８月にＪＥＤＥＣによって独自に公表されたワイド入出力バージョン２（ワイドＩＯ２）、ＪＥＳＤ２２９－２）（２０１４年８月にＪＥＤＥＣによって独自に公表された）、ＨＢＭ（２０１３年１０月にＪＥＤＥＣによって独自に公表されたＨｉｇｈ Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ Ｄｒａｍ（高帯域メモリ）（ＪＥＳＤ３２５））、ＬＰＤＤＲ５（ＪＥＤＥＣによって現在検討中）、ＨＢＭ２（ＨＢＭバージョン２、ＪＥＤＥＣによって現在検討中）、またはその他、またはメモリ技術の組み合わせ、ならびにそのような仕様の派生物もしくは拡張に基づく技術等の複数のメモリ技術と互換性を有し得る。ＪＥＤＥＣ標準は、ｗｗｗ．ｊｅｄｅｃ．ｏｒｇで入手可能である。
【0045】
不揮発性メモリ（ＮＶＭ）デバイスは、電力がデバイスに対し中断されても、その状態が確定的であるメモリである。一つの実施形態において、ＮＶＭデバイスは、ＮＡＮＤ技術、より具体的には、マルチスレッショルドレベルのＮＡＮＤフラッシュメモリ（例えば、シングルレベルセル（「ＳＬＣ」）、マルチレベルセル（「ＭＬＣ」）、トリプルレベルセル（「ＴＬＣ」）、クアッドレベルセル（「ＱＬＣ」）、ペンタレベルセル（「ＰＬＣ」）（例えば、セルあたり５ビット）、またはその他のＮＡＮＤ）などのブロックアドレス可能なメモリデバイスを備えることができる。ＮＶＭデバイスは、バイトアドレス可能な書き込み可能な３次元クロスポイントメモリデバイス、または、シングルまたはマルチレベルの相変化メモリ（ＰＣＭ）またはスイッチ付き相変化メモリ（ＰＣＭＳ）などのその他のバイトアドレス可能な書き込み可能なＮＶＭデバイス（パーシステントメモリとも呼ばれる）、カルコゲナイド相変化材料（例えば、カルコゲナイドガラス）、金属酸化物ベース、酸素空孔ベース、および導電性ブリッジランダムアクセスメモリ（ＣＢ－ＲＡＭ）を含む抵抗性メモリ、ナノワイヤメモリ、強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ、ＦＲＡＭ（登録商標））、メモリスト技術を応用した磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）、スピントランスファートルク（ＳＴＴ）－ＭＲＡＭなどを使用するＮＶＭデバイス、スピントロニクス磁気ジャンクションメモリベースのデバイス、磁気トンネル接合（ＭＴＪ）ベースのデバイス、ＤＷ（Ｄｏｍａｉｎ Ｗａｌｌ）およびＳＯＴ（Ｓｐｉｎ Ｏｒｂｉｔ Ｔｒａｎｓｆｅｒ）ベースのデバイス、サイリスタベースのメモリデバイス、または上記のいずれかを組み合わせたデバイス、または他のメモリを備えることもできる。
【0046】
電源（図示せず）は、システム６００のコンポーネントに電力を供給する。より具体的には、電源は通常、システム６００の１または複数の電源にインタフェースして、システム６００のコンポーネントに電力を供給する。一例では、電源は、壁コンセントに差し込むためのＡＣ－ＤＣ（交流から直流）アダプタを含む。そのようなＡＣ電源は、再生可能エネルギー（例えば、太陽光発電）電源となり得る。一例において、電源は、例えば、外部ＡＣ－ＤＣコンバータなどのＤＣ電源を含む。一例において、電源又は電力供給は、充電野の近接を介して充電する無線充電ハードウェアを含む。一例において、電源は、内部バッテリ、交流電流供給部、動きベースの電力供給部、太陽光電力供給部、又は燃料電池電源を含むことができる。
【0047】
一例では、システム６００は、プロセッサ、メモリ、ストレージ、ネットワークインタフェース、およびその他のコンポーネントの相互接続されたコンピュートスレを使用して実装することができる。ＰＣＩｅ、Ｅｔｈｅｒｎｅｔ（登録商標）、光相互接続（またはそれらの組み合わせ）などの高速相互接続を使用できる。
【0048】
図７は、環境７００が、複数のコンピューティングラック７０２を含み、それぞれが、トップオブラック（ＴｏＲ）スイッチ７０４、ポッドマネージャ７０６、および複数のプールされたシステムドロワーを含むことを示している。環境は、本明細書に記載された実施形態を使用して、低電力モード（例えば、ＣＳ）の間にメモリデバイスに供給される電力レベルを管理することができる。一般的に、プールされたシステムドロワーは、プールされたコンピュートドロワーとプールされたストレージドロワーを含んでよい。また、プールされたシステムドロワーは、プールされたメモリドロワーやプールされた入出力（Ｉ／Ｏ）ドロワーも含んでよい。図示の実施形態では、プールされたシステムドロワーは、Ｉｎｔｅｌ（登録商標）ＸＥＯＮ（登録商標）プールされたコンピュータドロワー７０８、およびＩｎｔｅｌ（登録商標）ＡＴＯＭプールされたコンピュートドロワー７１０、プールされたストレージドロワー７１２、プールされたメモリドロワー７１４、およびプールされたＩ／Ｏドロワー７１６を含む。プールされたシステムドロワーのそれぞれは、イーサネットリンクやＳｉＰｈ（Ｓｉｌｉｃｏｎ Ｐｈｏｔｏｎｉｃｓ）光リンクなどの高速リンク７１８を介して、ＴｏＲスイッチ７０４に接続されている。
【0049】
複数のコンピューティングラック７０２は、ネットワーク７２０への接続によって図示されるように、それらのＴｏＲスイッチ７０４を介して（例えば、ポッドレベルスイッチまたはデータセンタースイッチに）相互接続されてもよい。いくつかの実施形態において、コンピューティングラック７０２のグループは、ポッドマネージャ７０６を介して個別のポッドとして管理される。いくつかの実施形態において、単一のポッドマネージャを使用して、ポッド内の全てのラックを管理する。また、ポッドマネジメントの運用には、分散型のポッドマネージャを使用することもできる。
【0050】
環境７００は、環境の様々な態様を管理するために使用される管理インタフェース７２２をさらに含む。これには、ラック構成を管理することが含まれ、対応するパラメータはラック構成データ７２４として格納される。環境700は、コンピューティングラックに使用できる。
【0051】
本明細書に記載されている実施形態は、データセンタおよび／またはサーバファーム環境で採用されているようなスイッチ、ルータ、ラック、ブレードサーバなど、様々なタイプのコンピューティングおよびネットワーク機器に実装することができる。データセンタおよびサーバファームで使用されるサーバは、ラックベースまたはブレードベースなどのアレイ型のサーバ構成になっている。これらのサーバは、様々なネットワークを介して相互接続通信されている。例えば、サーバのセットをローカルエリアネットワーク（ＬＡＮ）に分割し、ＬＡＮ間の適切なスイッチングおよびルーティング施設を使用して、プライベートなイントラネットを形成する。例えば、クラウドホスティング施設では、通常、多数のサーバを備えた大規模なデータセンタを採用している場合がある。ブレードは、サーバタイプの機能を実行するように構成された独立したコンピューティングプラットフォーム、すなわち「カード上のサーバ」である。ブレードには、従来のサーバと同様に、基板に搭載された集積回路（ＩＣ）やその他のコンポーネントを結合するための内部配線（例えば、バス）を提供するメインプリント回路基板（メインボード）を含むコンポーネントを備える。
【0052】
いくつかの例では、本明細書に記載されているネットワークインタフェースおよびその他の実施形態は、基地局（例えば、３Ｇ、４Ｇ、５Ｇなど）、マクロ基地局（例えば、５Ｇネットワーク）、ピコステーション（例えば、ＩＥＥＥ ８０２．１１互換のアクセスポイント）、ナノステーション（例えば、Ｐｏｉｎｔ－ｔｏ－ＭｕｌｔｉＰｏｉｎｔ（ＰｔＭＰ）アプリケーション用）、オンプレミスデータセンタ、オフプレミスデータセンタ、エッジネットワーク要素、フォグネットワーク要素、および／またはハイブリッドデータセンタ（例えば、仮想化、クラウド、およびソフトウェア定義ネットワーキングを使用して、物理データセンタと分散マルチクラウド環境にまたがってアプリケーションワークロードを提供するデータセンタ）などと関連して使用することができる。
【0053】
様々な例は、ハードウェア要素、ソフトウェア要素、または両方の組み合わせを使用して実装され得る。いくつかの例では、ハードウェア要素は、デバイス、コンポーネント、プロセッサ、マイクロプロセッサ、回路、回路要素（例えば、トランジスタ、抵抗、コンデンサ、インダクタなど）、集積回路、ＡＳＩＣ、ＰＬＤ、ＤＳＰ、ＦＰＧＡ、メモリユニット、ロジックゲート、レジスタ、半導体デバイス、チップ、マイクロチップ、チップセットなどを含み得る。いくつかの例では、ソフトウェア要素は、ソフトウェアコンポーネント、プログラム、アプリケーション、コンピュータプログラム、アプリケーションプログラム、システムプログラム、機械プログラム、オペレーティングシステムソフトウェア、ミドルウェア、ファームウェア、ソフトウェアモジュール、ルーチン、サブルーチン、機能、方法、手順、ソフトウェアインタフェース、ＡＰＩ、命令セット、コンピューティングコード、コンピュータコード、コードセグメント、コンピュータコードセグメント、ワード、値、シンボル、またはそれらの任意の組み合わせを含み得る。ハードウェア要素および／またはソフトウェア要素を使用して例を実装するかどうかを判定する段階は、所望の計算レート、電力レベル、熱耐性、処理サイクルの予算、入力データレート、出力データレート、メモリリソース、データバス速度および所与の実装に所望のその他の設計または性能の制約など、任意の数の要因に応じて異なり得る。なお、本明細書では、ハードウェア、ファームウェア、および／またはソフトウェア要素をまとめて、または個別に「モジュール」または「ロジック」と呼ぶことがある。プロセッサは、ハードウェアステートマシン、デジタル制御ロジック、中央処理装置、または任意のハードウェア、ファームウェア、および／またはソフトウェア要素の１または複数の組み合わせであることができる。
【0054】
いくつかの例は、製造物または少なくとも一つのコンピュータ可読媒体を使用して、またはそれらとして実装されてもよい。コンピュータ可読媒体は、ロジックを格納するための非一時的格納媒体を含み得る。いくつかの例では、非一時的格納媒体は、揮発性メモリまたは不揮発性メモリ、リムーバブルまたは非リムーバブルメモリ、消去可能または非消去可能メモリ、書き込み可能または書き換え可能なメモリなどを含む、電子データを格納できる１または複数のタイプのコンピュータ可読格納媒体含み得る。いくつかの例では、ロジックは、ソフトウェアコンポーネント、プログラム、アプリケーション、コンピュータプログラム、アプリケーションプログラム、システムプログラム、機械プログラム、オペレーティングシステムソフトウェア、ミドルウェア、ファームウェア、ソフトウェアモジュール、ルーチン、サブルーチン、機能、方法、手順、ソフトウェアインタフェース、ＡＰＩ、命令セット、コンピューティングコード、コンピュータコード、コードセグメント、コンピュータコードセグメント、ワード、値、シンボル、またはそれらの任意の組み合わせなどの様々なソフトウェア要素を含み得る。
【0055】
いくつかの例によれば、コンピュータ可読媒体は、命令を格納または維持するための非一時的格納媒体を含み得、機械、コンピューティングデバイス、またはシステムによって実行されると、機械、コンピューティングデバイス、またはシステムに、説明された例に従って方法および／または動作を実行させる。命令は、ソースコード、コンパイル済みコード、解釈済みコード、実行可能コード、静的コード、動的コードなどの任意の適切なタイプのコードを含み得る。命令は、機械、コンピューティングデバイスまたはシステムに特定の機能を実行するように指示するために、事前定義されたコンピュータ言語、方法、または構文に従って実装され得る。命令は、適切な高レベル、低レベル、対象物指向、視覚、コンパイル済みおよび／または解釈済みプログラミング言語を使用して実装され得る。
【0056】
少なくとも一つの例の１または複数の態様は、プロセッサ内の様々なロジックを表す少なくとも一つの機械可読媒体に格納された代表的な命令によって実装され得、これらの命令は、機械、コンピューティングデバイス、またはシステムによって読み取られると、機械、コンピューティングデバイス、またはシステムに、本明細書に記載の技術を実行するためのロジックを作成させる。「ＩＰコア」として知られるそのような表現は、有形の機械可読媒体に格納され、実際にロジックまたはプロセッサを作成する製造機械にロードするために様々な顧客または製造設備に供給されてもよい。
【0057】
「一例」または「一つの例」という表現の出現は、必ずしも全てが同じ例または実施形態を指しているわけではない。本明細書に記載されている任意の態様は、その態様が同じ図または要素に関して記載されているかどうかにかかわらず、本明細書に記載されている他の態様または類似の態様と組み合わせることができる。なお、図に示されているブロック機能の分割、省略、包含は、これらの機能を実装するためのハードウェアコンポーネント、回路、ソフトウェア、および／または要素が、必ずしも実施形態において分割、省略、包含されることを意味するものではない。
【0058】
いくつかの例は、「結合された（ｃｏｕｐｌｅｄ）」および「接続された（ｃｏｎｎｅｃｔｅｄ）」という表現とその派生語を使用して説明できる。これらの用語は、必ずしも互いの同義語として意図されているわけではありない。例えば、「接続された（ｃｏｎｎｅｃｔｅｄ）」および／または「結合された（ｃｏｕｐｌｅｄ）」という用語を使用した説明は、２つ以上の要素が互いに直接物理的または電気的に接触していることを示し得る。ただし、「結合された（ｃｏｕｐｌｅｄ）」という用語は、２つ以上の要素が互いに直接接触していないが、それでも互いに協働または相互作用していることを意味する場合もある。
【0059】
本明細書では、「第１」「第２」などの用語は、順序、量、重要性を示すものではなく、ある要素を他の要素から区別するために使用されている。本明細書では、「一」および「１つの」という用語は、量の制限を示すものではなく、参照される項目の少なくとも一つの存在を示すものである。本明細書で信号に関して使用されている「アサート」という用語は、信号がアクティブであり、信号に論理０または論理１のいずれかの論理レベルを適用することで達成される信号の状態を表す。「次に」または「後」という言葉は、他のイベントまたは出来事の直後や後に続くことを意味する。また、代替的実施形態に従って、他のステップのシーケンスを実行することもできる。さらに、特定のアプリケーションに応じて、追加のステップを追加または削除することができる。変更の任意の組み合わせを使用することができ、本開示の恩恵を受けた当業者であれば、その多くのバリエーション、変更、および代替的実施形態を理解するであろう。
【0060】
「Ｘ、Ｙ、Ｚのうちの少なくとも一つ」などの分離表現は、特に明記しない限り、文脈上、ある項目や用語などがＸ、Ｙ、Ｚのいずれか、またはそれらの組み合わせ（例えば、Ｘ、Ｙ、および／またはＺ）であることを提示するために一般的に使用されているものと理解される。従って、このような分離表現は、特定の実施形態において、Ｘの少なくとも一つ、Ｙの少なくとも一つ、またはＺの少なくとも一つがそれぞれ存在する必要があることを一般的に意図したものではなく、またそのようにすべきでもない。さらに、「Ｘ、Ｙ、Ｚのうち少なくとも一つ」というような接続詞的な表現も、特に明記されていない限り、Ｘ、Ｙ、Ｚ、または「Ｘ、Ｙ、および／またはＺ」を含むそれらの組み合わせを意味すると理解すべきである。
【0061】
本明細書において開示されているデバイス、システム、及び方法の例示的な例を以下に示す。デバイス、システム、及び方法の実施形態は、以下において説明される例の任意の１または複数、及び、任意の組み合わせを含み得る。
【0062】
本明細書に示される流れ図は、様々なプロセス動作のシーケンスの例を提供する。流れ図は、ソフトウェアまたはファームウェアルーチンおよび物理的動作により実行されるべき処理を示してよい。いくつかの実施形態において、流れ図は、ハードウェアおよび／またはソフトウェアの形で実装され得る有限ステートマシン（ＦＳＭ）の状態を示し得る。動作の順序は特定のシーケンスまたは順序で示されているが、別途の記載がない限り、それは変更されてよい。このように、図示される実施形態は、例としてのみ理解されるべきであり、プロセスは異なる順序で実行され得、いくつかの動作は並行して実行され得る。なお、１または複数の動作は、様々な実施形態において省略され得る。従って各実施形態において、全ての動作が必要とされるわけではない。他のプロセスフローも可能である。
【0063】
本明細書に記載される様々なコンポーネントは、記載される操作または機能を実行するための手段とすることができる。本明細書で説明された各コンポーネントは、ソフトウェア、ハードウェア、またはこれらの組み合わせを含む。これらのコンポーネントは、ソフトウェアモジュール、ハードウェアモジュール、専用ハードウェア（例えば、特定用途向けハードウェア、特定用途向け集積回路（ＡＳＩＣ）、デジタル信号プロセッサ（ＤＳＰ）など）、エンベデッドコントローラ、ハードワイヤード回路などとして実装され得る。
【0064】
例１は、電源からメモリコントローラの基準電源電圧ピンに信号を供給する第１のパワーレールと、電源からメモリコントローラの出力バッファピンおよび中央処理装置（ＣＰＵ）の出力バッファピンに信号を供給する第２のパワーレールと、を備える装置を含む。ここで、第２のパワーレールは第１のパワーレールとは別個に設けられ、高電力状態では、前記電源は前記基準電源電圧ピン、前記メモリコントローラの出力バッファピン、および前記ＣＰＵの出力バッファピンのそれぞれに同じ電圧を供給し、接続待機状態では、前記電源は前記第２のパワーレールを用いて前記メモリコントローラの出力バッファピンおよび前記ＣＰＵの出力バッファピンに供給される電圧を低減し、前記基準電源電圧ピンに供給される電圧を維持する。
【0065】
例２は、基準電源電圧ピンがＶＤＤ２ピンを備える任意の例を含む。
【0066】
例３は、メモリコントローラの出力バッファピンがＶＤＤＱピンで構成され、ＣＰＵの出力バッファピンがＶＤＤＱピンで構成されている任意の実施例を含む。
【0067】
例４は、メモリデバイスを含み、接続待機状態の間に、メモリコントローラは、メモリデバイスをセルフリフレッシュモードにすることであり、メモリデバイスは、完全動作状態より少ない電力を消費する任意の例を含む。
【0068】
例５は、メモリデバイスは、合同電子デバイス工学協議会（ＪＥＤＥＣ）のダブルデータレート（ＤＤＲ）データバス技術と一致する任意の例を含む。
【0069】
例６は、高電力状態への進入は、メモリコントローラの出力バッファピンおよびＣＰＵの出力バッファピンに供給される電圧を増加させ、基準電源電圧ピンに供給される電圧を維持するように電源に行わせる任意の例を含む。
【0070】
例７は、ＣＰＵを含み、ＣＰＵは、接続待機状態への進入または高電力状態への進入を示す任意の例を含む。
【0071】
例８は、接続待機状態状態への進入または高電力状態への進入を示すためのプラットフォームコントローラハブを備える任意の例を含む。
【0072】
例９は、電源が電池に結合された電圧調整器を備える任意の例を含む。
【0073】
例１０は、少なくとも一つのメモリデバイス、中央処理装置（ＣＰＵ）を有する少なくとも一つのプロセッサと、電源と、電源から少なくとも一つのメモリデバイスの一つのメモリデバイスのメモリコントローラの基準電源電圧ピンに信号を供給する第１のパワーレールと、電源からメモリコントローラの出力バッファピンおよびＣＰＵの出力バッファピンに信号を供給する第２のパワーレールと、を備えるシステムを備える任意の例を含む。ここで、第２のパワーレールは第１のパワーレールとは別個に設けられ、高電力状態では、前記電源は前記基準電源電圧ピン、前記メモリコントローラの出力バッファピン、および前記ＣＰＵの出力バッファピンのそれぞれに同じ電圧を供給し、接続待機状態では、前記電源は前記第２のパワーレールを用いて前記メモリコントローラの出力バッファピンおよび前記ＣＰＵの出力バッファピンに供給される電圧を低減し、前記基準電源電圧ピンに供給される電圧を維持する。
【0074】
例１１は、基準電源電圧ピンがＶＤＤ２ピンを備える任意の例を含む。
【0075】
例１２は、メモリコントローラの出力バッファピンがＶＤＤＱピンを備え、ＣＰＵの出力バッファピンがＶＤＤＱピンを備える任意の実施例を含む。
【0076】
例１３は、接続待機状態の間に、メモリコントローラは、メモリデバイスをセルフリフレッシュモードにすることであり、メモリデバイスは、完全動作状態より少ない電力を消費する任意の例を含む。
【0077】
例１４は、メモリデバイスは、合同電子デバイス工学協議会（ＪＥＤＥＣ）のダブルデータレート（ＤＤＲ）データバス技術と一致する任意の例を含む。
【0078】
例１５は、高電力状態への進入は、メモリコントローラの出力バッファピンおよびＣＰＵの出力バッファピンに供給される電圧を増加させ、基準電源電圧ピンに供給される電圧を維持するように電源に行わせる任意の例を含む。
【0079】
例１６は、ＣＰＵが、接続待機状態への進入または高電力状態への進入を示す任意の例を含む。
【0080】
例１７は、接続待機状態への進入または高電力状態への進入を示すためのプラットフォームコントローラハブを備える任意の例を含む。
【0081】
例１８は、少なくとも一つのメモリデバイスは、サーバ、サーバのラック、データセンタ、またはエッジネットワーク要素の一部であり、少なくとも一つのメモリデバイスは、別の電圧ピンに提供される電圧レベルを維持しながら、一つの電圧ピンへの電圧の変化によって低電力モードに入ることである任意の例を含む。
【0082】
例１９は、メモリデバイスのメモリコントローラの基準電源電圧ピンに第１のパワーレールを使用して電力を供給する段階と、メモリコントローラの出力バッファピンおよびプロセッサの出力バッファピンに第２のパワーレールを使用して電力を供給する段階と、を備える方法を有する任意の例を含む。ここで、第２のパワーレールは第１のパワーレールとは別個に設けられ、高電力状態では基準電源電圧ピン、メモリコントローラの出力バッファピン、およびプロセッサの出力バッファピンのそれぞれに同じ電圧が供給され、接続待機状態では前記基準電源電圧ピンに供給される電圧レベルを維持したまま、第２のパワーレールを用いてメモリコントローラの出力バッファピンおよびプロセッサの出力バッファピンに低減された電圧が供給される。
【0083】
例２０は、基準電源電圧ピンは、ＶＤＤ２ピンを備え、メモリコントローラの出力バッファピンがＶＤＤＱピンを備え、プロセッサの出力バッファピンがＶＤＤＱピンを備える任意の実施例を備える任意の例を含む。
【0084】
例２１は、メモリデバイスは、合同電子デバイス工学協議会（ＪＥＤＥＣ）のダブルデータレート（ＤＤＲ）データバス技術と一致する任意の例を含む。
［考えられる他の項目］
［項目１］
電源からメモリコントローラの基準電源電圧ピンに信号を供給する第１のパワーレールと、
上記電源から上記メモリコントローラの出力バッファピンおよび中央処理装置（ＣＰＵ）の出力バッファピンに信号を供給する第２のパワーレールと、
を備える装置であって、
上記第２のパワーレールは上記第１のパワーレールとは別個に設けられ、
高電力状態では、上記電源は上記基準電源電圧ピン、上記メモリコントローラの上記出力バッファピン、および上記ＣＰＵの上記出力バッファピンのそれぞれに同じ電圧を供給し、
接続待機状態では、上記電源は上記第２のパワーレールを用いて上記メモリコントローラの上記出力バッファピンおよび上記ＣＰＵの上記出力バッファピンに供給される電圧を低減し、上記基準電源電圧ピンに供給される電圧を維持する
装置。
［項目２］
上記基準電源電圧ピンはＶＤＤ２ピンを備える、項目１に記載の装置。
［項目３］
上記メモリコントローラの上記出力バッファピンがＶＤＤＱピンを備え、上記ＣＰＵの上記出力バッファピンがＶＤＤＱピンを備える、項目１に記載の装置。
［項目４］
メモリデバイスを備え、接続待機状態の間に、上記メモリコントローラは、上記メモリデバイスをセルフリフレッシュモードにすることであり、上記メモリデバイスは、完全動作状態より少ない電力を消費する、項目１に記載の装置。
［項目５］
上記メモリデバイスは、合同電子デバイス工学協議会（ＪＥＤＥＣ）のダブルデータレート（ＤＤＲ）データバス技術と一致する、項目４に記載の装置。
［項目６］
高電力状態への進入は、上記メモリコントローラの上記出力バッファピンおよび上記ＣＰＵの上記出力バッファピンに供給される電圧を増加させ、上記基準電源電圧ピンに供給される電圧を維持するように上記電源に行わせる、項目１に記載の装置。
［項目７］
上記ＣＰＵを備え、上記ＣＰＵは、上記接続待機状態への進入または高電力状態への進入を示す、項目１に記載の装置。
［項目８］
上記接続待機状態状態への進入または高電力状態への進入を示すためのプラットフォームコントローラハブを備える、項目１に記載の装置。
［項目９］
上記電源が電池に結合された電圧調整器を備える、項目１に記載の装置。
［項目１０］
少なくとも一つのメモリデバイスと、
中央処理装置（ＣＰＵ）を有する少なくとも一つのプロセッサと、
電源と、
電源から上記少なくとも一つのメモリデバイスのメモリコントローラの基準電源電圧ピンに信号を供給する第１のパワーレールと、
電源から上記メモリコントローラの出力バッファピンおよび上記ＣＰＵの出力バッファピンに信号を供給する第２のパワーレールと、
を備えるシステムであって、
上記第２のパワーレールは上記第１のパワーレールとは別個に設けられ、
高電力状態では、上記電源は上記基準電源電圧ピン、上記メモリコントローラの上記出力バッファピン、および上記ＣＰＵの上記出力バッファピンのそれぞれに同じ電圧を供給し、
接続待機状態では、上記電源は上記第２のパワーレールを用いて上記メモリコントローラの上記出力バッファピンおよび上記ＣＰＵの上記出力バッファピンに供給される電圧を低減し、上記基準電源電圧ピンに供給される電圧を維持する
システム。
［項目１１］
上記基準電源電圧ピンはＶＤＤ２ピンを備える、項目１０に記載のシステム。
［項目１２］
上記メモリコントローラの上記出力バッファピンがＶＤＤＱピンを備え、上記ＣＰＵの上記出力バッファピンがＶＤＤＱピンを備える、項目１０に記載のシステム。
［項目１３］
接続待機状態の間に、上記メモリコントローラは、上記メモリデバイスをセルフリフレッシュモードにすることであり、上記メモリデバイスは、完全動作状態より少ない電力を消費する、項目１０に記載のシステム。
［項目１４］
上記メモリデバイスは、合同電子デバイス工学協議会（ＪＥＤＥＣ）のダブルデータレート（ＤＤＲ）データバス技術と一致する、項目１０に記載のシステム。
［項目１５］
高電力状態への進入は、上記メモリコントローラの上記出力バッファピンおよび上記ＣＰＵの上記出力バッファピンに供給される電圧を増加させ、上記基準電源電圧ピンに供給される電圧を維持するように上記電源に行わせる、項目１０に記載のシステム。
［項目１６］
上記ＣＰＵは、上記接続待機状態への進入または高電力状態への進入を示す、項目１０に記載のシステム。
［項目１７］
上記接続待機状態状態への進入または高電力状態への進入を示すためのプラットフォームコントローラハブを備える、項目１０に記載のシステム。
［項目１８］
上記少なくとも一つのメモリデバイスは、サーバ、サーバのラック、データセンタ、またはエッジネットワーク要素の一部であり、上記少なくとも一つのメモリデバイスは、別の電圧ピンに提供される電圧レベルを維持しながら、一つの電圧ピンへの電圧の変化によって低電力モードに入る、項目１０に記載のシステム。
［項目１９］
メモリデバイスのメモリコントローラの基準電源電圧ピンに第１のパワーレールを使用して電力を供給する段階と、
上記メモリコントローラの出力バッファピンおよびプロセッサの出力バッファピンに第２のパワーレールを使用して電力を供給する段階と、
を備える方法であって、
上記第２のパワーレールは上記第１のパワーレールとは別個に設けられ、
高電力状態では、上記基準電源電圧ピン、上記メモリコントローラの上記出力バッファピン、および上記プロセッサの上記出力バッファピンのそれぞれに同じ電圧が供給され、
接続待機状態では、上記基準電源電圧ピンに供給される電圧レベルを維持したまま、上記第２のパワーレールを用いて上記メモリコントローラの上記出力バッファピンおよび上記プロセッサの上記出力バッファピンに低減された電圧が供給される
方法。
［項目２０］
上記基準電源電圧ピンは、ＶＤＤ２ピンを備え、
上記メモリコントローラの上記出力バッファピンは、ＶＤＤＱピンを備え、
上記プロセッサの上記出力バッファピンはＶＤＤＱピンを備える
項目１９に記載の方法。
［項目２１］
上記メモリデバイスは、合同電子デバイス工学協議会（ＪＥＤＥＣ）のダブルデータレート（ＤＤＲ）データバス技術と一致する、項目１９に記載の方法。
［考えられる他の項目］
［項目１］
電源からメモリコントローラの基準電源電圧ピンに信号を供給する第１のパワーレールと、
上記電源から上記メモリコントローラの出力バッファピンおよび中央処理装置（ＣＰＵ）の出力バッファピンに信号を供給する第２のパワーレールと、
を備える装置であって、
上記第２のパワーレールは上記第１のパワーレールとは別個に設けられ、
高電力状態では、上記電源は上記基準電源電圧ピン、上記メモリコントローラの上記出力バッファピン、および上記ＣＰＵの上記出力バッファピンのそれぞれに同じ電圧を供給し、
接続待機状態では、上記電源は上記第２のパワーレールを用いて上記メモリコントローラの上記出力バッファピンおよび上記ＣＰＵの上記出力バッファピンに供給される電圧を低減し、上記基準電源電圧ピンに供給される電圧を維持する
装置。
［項目２］
上記基準電源電圧ピンはＶＤＤ２ピンを備える、項目１に記載の装置。
［項目３］
上記メモリコントローラの上記出力バッファピンがＶＤＤＱピンを備え、上記ＣＰＵの上記出力バッファピンがＶＤＤＱピンを備える、項目１に記載の装置。
［項目４］
メモリデバイスを備え、接続待機状態の間に、上記メモリコントローラは、上記メモリデバイスをセルフリフレッシュモードにすることであり、上記メモリデバイスは、完全動作状態より少ない電力を消費する、項目１に記載の装置。
［項目５］
上記メモリデバイスは、合同電子デバイス工学協議会（ＪＥＤＥＣ）のダブルデータレート（ＤＤＲ）データバス技術と一致する、項目４に記載の装置。
［項目６］
高電力状態への進入は、上記メモリコントローラの上記出力バッファピンおよび上記ＣＰＵの上記出力バッファピンに供給される電圧を増加させ、上記基準電源電圧ピンに供給される電圧を維持するように上記電源に行わせる、項目１に記載の装置。
［項目７］
上記ＣＰＵを備え、上記ＣＰＵは、上記接続待機状態への進入または高電力状態への進入を示す、項目１に記載の装置。
［項目８］
上記接続待機状態状態への進入または高電力状態への進入を示すためのプラットフォームコントローラハブを備える、項目１に記載の装置。
［項目９］
上記電源が電池に結合された電圧調整器を備える、項目１に記載の装置。
［項目１０］
少なくとも一つのメモリデバイスと、
中央処理装置（ＣＰＵ）を有する少なくとも一つのプロセッサと、
電源と、
電源から上記少なくとも一つのメモリデバイスのメモリコントローラの基準電源電圧ピンに信号を供給する第１のパワーレールと、
電源から上記メモリコントローラの出力バッファピンおよび上記ＣＰＵの出力バッファピンに信号を供給する第２のパワーレールと、
を備えるシステムであって、
上記第２のパワーレールは上記第１のパワーレールとは別個に設けられ、
高電力状態では、上記電源は上記基準電源電圧ピン、上記メモリコントローラの上記出力バッファピン、および上記ＣＰＵの上記出力バッファピンのそれぞれに同じ電圧を供給し、
接続待機状態では、上記電源は上記第２のパワーレールを用いて上記メモリコントローラの上記出力バッファピンおよび上記ＣＰＵの上記出力バッファピンに供給される電圧を低減し、上記基準電源電圧ピンに供給される電圧を維持する
システム。
［項目１１］
上記基準電源電圧ピンはＶＤＤ２ピンを備える、項目１０に記載のシステム。
［項目１２］
上記メモリコントローラの上記出力バッファピンがＶＤＤＱピンを備え、上記ＣＰＵの上記出力バッファピンがＶＤＤＱピンを備える、項目１０に記載のシステム。
［項目１３］
接続待機状態の間に、上記メモリコントローラは、上記メモリデバイスをセルフリフレッシュモードにすることであり、上記メモリデバイスは、完全動作状態より少ない電力を消費する、項目１０に記載のシステム。
［項目１４］
上記メモリデバイスは、合同電子デバイス工学協議会（ＪＥＤＥＣ）のダブルデータレート（ＤＤＲ）データバス技術と一致する、項目１０に記載のシステム。
［項目１５］
高電力状態への進入は、上記メモリコントローラの上記出力バッファピンおよび上記ＣＰＵの上記出力バッファピンに供給される電圧を増加させ、上記基準電源電圧ピンに供給される電圧を維持するように上記電源に行わせる、項目１０に記載のシステム。
［項目１６］
上記ＣＰＵは、上記接続待機状態への進入または高電力状態への進入を示す、項目１０に記載のシステム。
［項目１７］
上記接続待機状態状態への進入または高電力状態への進入を示すためのプラットフォームコントローラハブを備える、項目１０に記載のシステム。
［項目１８］
上記少なくとも一つのメモリデバイスは、サーバ、サーバのラック、データセンタ、またはエッジネットワーク要素の一部であり、上記少なくとも一つのメモリデバイスは、別の電圧ピンに提供される電圧レベルを維持しながら、一つの電圧ピンへの電圧の変化によって低電力モードに入る、項目１０に記載のシステム。
［項目１９］
メモリデバイスのメモリコントローラの基準電源電圧ピンに第１のパワーレールを使用して電力を供給する段階と、
上記メモリコントローラの出力バッファピンおよびプロセッサの出力バッファピンに第２のパワーレールを使用して電力を供給する段階と、
を備える方法であって、
上記第２のパワーレールは上記第１のパワーレールとは別個に設けられ、
高電力状態では、上記基準電源電圧ピン、上記メモリコントローラの上記出力バッファピン、および上記プロセッサの上記出力バッファピンのそれぞれに同じ電圧が供給され、
接続待機状態では、上記基準電源電圧ピンに供給される電圧レベルを維持したまま、上記第２のパワーレールを用いて上記メモリコントローラの上記出力バッファピンおよび上記プロセッサの上記出力バッファピンに低減された電圧が供給される
方法。
［項目２０］
上記基準電源電圧ピンは、ＶＤＤ２ピンを備え、
上記メモリコントローラの上記出力バッファピンは、ＶＤＤＱピンを備え、
上記プロセッサの上記出力バッファピンはＶＤＤＱピンを備える
項目１９に記載の方法。
［項目２１］
上記メモリデバイスは、合同電子デバイス工学協議会（ＪＥＤＥＣ）のダブルデータレート（ＤＤＲ）データバス技術と一致する、項目１９に記載の方法。
【図1】
【図2】
【図3A】
【図3B】
【図4A】
【図4B】
【図5】
【図6】
【図7】
【外国語明細書】