特開 2022-105888 ＡＤ変換回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022105888

(43)【公開日】2022-07-15

(54)【発明の名称】ＡＤ変換回路

(51)【国際特許分類】

   H03M 3/02 20060101AFI20220708BHJP

【ＦＩ】

H03M3/02

【審査請求】未請求

【請求項の数】5

【出願形態】ＯＬ

(21)【出願番号】P 2021000491

(22)【出願日】2021-01-05

【新規性喪失の例外の表示】特許法第３０条第２項適用申請有り ２０２０年１０月２５日付でＩＥＥＥ ＳＥＮＳＯＲＳ ２０２０にて発表

(71)【出願人】

【識別番号】000004352

【氏名又は名称】日本放送協会

(71)【出願人】

【識別番号】514156563

【氏名又は名称】アイメック・ヴェーゼットウェー

【氏名又は名称原語表記】ＩＭＥＣ ＶＺＷ

(74)【代理人】

【識別番号】100147485

【弁理士】

【氏名又は名称】杉村 憲司

(74)【代理人】

【識別番号】230118913

【弁護士】

【氏名又は名称】杉村 光嗣

(74)【代理人】

【識別番号】100161148

【弁理士】

【氏名又は名称】福尾 誠

(74)【代理人】

【識別番号】100185225

【弁理士】

【氏名又は名称】齋藤 恭一

(72)【発明者】

【氏名】安江 俊夫

(72)【発明者】

【氏名】アナチアラ スパノロ

【テーマコード（参考）】

5J064

【Ｆターム（参考）】

5J064AA01

5J064BA03

5J064BC06

5J064BC10

5J064BC16

(57)【要約】

【課題】消費電力や回路の構成要素をできるだけ増加させずに、積分器の出力信号範囲を小さくすることができる、デルタシグマ型のＡＤ変換回路を提供する。
【解決手段】離散時間インクリメント型のデルタシグマ型ＡＤ変換回路は、入力信号からフィードバック信号を減算する減算器と、前記減算器の出力を積分する積分器と、前記積分器の出力を量子化するＡＤＣ（アナログ・デジタル変換器）と、リセット後の初回積算動作の直後に、前記積分器の出力を量子化した量子化値を保持する保持回路と、前記保持回路の保持する量子化値と、積分動作毎に更新される前記ＡＤＣの出力とを加算する加算回路と、前記加算回路の出力するデジタル信号を前記フィードバック信号に変換して前記減算器の減算側の信号として出力するＤＡＣ（デジタル・アナログ変換器）とを備える。
【選択図】図１

【特許請求の範囲】

【請求項1】

離散時間インクリメント型のデルタシグマ型ＡＤ変換回路であって、
入力信号からフィードバック信号を減算する減算器と、
前記減算器の出力を積分する積分器と、
前記積分器の出力を量子化するＡＤＣ（アナログ・デジタル変換器）と、
リセット後の初回積算動作の直後に、前記積分器の出力を量子化した量子化値を保持する保持回路と、
前記保持回路の保持する量子化値と、積分動作毎に更新される前記ＡＤＣの出力とを加算する加算回路と、
前記加算回路の出力するデジタル信号を前記フィードバック信号に変換して前記減算器の減算側の信号として出力するＤＡＣ（デジタル・アナログ変換器）と
を備えるＡＤ変換回路。

【請求項2】

請求項１に記載のＡＤ変換回路において
前記ＡＤＣが１ビットＡＤＣであり、前記ＤＡＣが１．５ビット（３値）ＤＡＣである、ＡＤ変換回路。

【請求項3】

請求項１又は２に記載のＡＤ変換回路において
前記加算回路の出力の０，１，２に対応して、前記ＤＡＣは、Vcom－Vref，Vcom，Vcom＋Vref（Vcomは基準電圧、Vrefは参照電圧）のフィードバック信号を出力する、ＡＤ変換回路。

【請求項4】

請求項１乃至３のいずれか一項に記載のＡＤ変換回路において
さらに、前記加算回路の出力するデジタル信号から、所定のビット深度のＡＤ変換結果を生成するデジタルフィルタ・デシメータを備える、ＡＤ変換回路。

【請求項5】

請求項４に記載のＡＤ変換回路において
前記デジタルフィルタ・デシメータが、リセット動作以降前記加算回路の出力するデジタル信号を加算していき合計値を出力するカウンタ回路で構成される、ＡＤ変換回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明はＡＤ（アナログ・デジタル）変換回路に関し、特に、デルタシグマ型ＡＤ変換回路に関する。

【背景技術】

【0002】

デルタシグマ型ＡＤ変換回路は、回路規模が小さく低消費電力であり、高精度・高分解能を実現できることから、多くの分野で利用されている。その回路構成は多くの文献に開示されており（例えば、特許文献１）、図２は、その最も基本的な構成を示すブロック図である。図２のデルタシグマ型ＡＤ変換回路は、入力端子にＡＤ変換動作の対象となるアナログ信号（入力信号）が入力される。その回路構成は、減算器１、減算器１の出力を積算する積分器２、１ビットＡＤＣ（アナログ・デジタル変換器）３、１ビットＤＡＣ（デジタル・アナログ変換器）４、及びデジタルフィルタ・デシメータ５から成り立っている。

【0003】

図２のＡＤ変換回路の動作は、次のとおりである。入力信号（アナログ信号：Vin）は入力端子から、減算器１に入力される。減算器１は、入力信号Vinからフィードバック信号を減算する。減算された信号は、積分器２に入力される。積分器２は、入力された信号を、それまでに積算されていた信号に足し合わせて、新たな積算信号Voutとして出力する。出力された信号Voutは、１ビットＡＤＣ３によって１ビットのデジタル値（すなわち、１又は０）に変換される。変換されたデジタル値は、フィードバック信号を生成する１ビットＤＡＣ４及びデジタルフィルタ・デシメータ５に出力される。１ビットＤＡＣ４は、デジタル値を基にアナログ信号（フィードバック信号）を生成し、生成されたアナログ信号は、減算器１の減算側に入力される。また、デジタルフィルタ・デシメータ５に送られたデジタル値は、目的とする入力信号に対して多数繰り返される上記動作を通じて蓄積され、所定の処理によって適切なビット深度のＡＤ変換結果として出力される。

【0004】

後述のとおり、積分器２は、離散的に入力信号をサンプリングして蓄積するスイッチキャパシタ回路によって構成されることが多い。なお、スイッチキャパシタ回路は、入力が積分されて出力に現れるまでに一定の遅延が発生する。

【0005】

このようなデルタシグマ型ＡＤ変換回路は、入力信号Vinを何度もサンプリングして処理を繰り返すオーバーサンプリングを行うことによって量子化誤差を抑圧することができ、かつ１ビットの回路から構成されることにより素子の製造誤差による精度の劣化が小さい。このため、高精度のＡＤ変換に好適であるとして近年多用される傾向にある。また同時に、デルタシグマ型ＡＤ変換回路は、入力信号に含まれるノイズ成分に対してもフィルタ効果を持たせることが可能であることから、入力信号へのノイズ抑圧効果を期待して採用される例も多い。

【0006】

デルタシグマ型ＡＤＣで用いられる減算器１、積分器２、ＤＡＣ４は、スイッチキャパシタ回路によって、それらの機能を実現されることが多い。図３は、スイッチキャパシタ回路によってデルタシグマ型ＡＤＣの一部を構成した例である。動作は以下のように行われる。

【0007】

まず、スイッチφ１がＯＮ（導通状態）に、スイッチφ２がＯＦＦ（絶縁状態）となる。この状態になることにより、容量Ｃ１は、リセット電圧Vresetと入力信号Vinで充電される。この時、容量Ｃ２は切り離された状態となるので、容量Ｃ２に保存された信号は保たれる。次に、スイッチφ２がＯＮ（導通状態）に、スイッチφ１がＯＦＦ（絶縁状態）となる。ただし、フィードバック信号である＋Vref及び－Vref（Vrefは参照電圧）が接続されるスイッチφ２は、前述の１ビットＡＤＣ３の出力が１の場合には＋Vrefが、０の場合には－Vrefが選択されて、導通状態となる。この時、容量Ｃ１は＋Vrefもしくは－Vrefで充電されることとなり、差分の電荷は容量Ｃ２へと移動する。なお、＋Vref及び－Vrefは、実際には、負電圧を回路で取り扱うことを避けるため、所定の基準電圧Vcomに対して±に等間隔に離れた電圧を使うことが多い。すなわち、ＡＤＣ３の出力の０，１に対応して、Vcom－Vref，Vcom＋Vrefのフィードバック信号が用いられる。図３においては、説明を簡略にするため、基準電圧Vcom＝０としている。本明細中のフィードバック信号及び後述の各式における電圧は、明示していない場合も全て基準電圧Vcomからの差分として書かれている。基準電圧Vcomは回路の接地電圧に一致する必要はない。

【0008】

Ｃ１及びＣ２が同一の容量を持ち、かつアンプが入力端子の電圧差を無限大倍に増幅可能でオフセットや雑音の存在しない理想的なアンプであり、寄生容量等の影響を無視できるとすると、Ｃ２を充電する電圧の変化は、接続される参照電圧が＋Vrefの場合にはVin－Vref に、接続される参照電圧が－Vrefの場合にはVin＋Vref となる。すなわち、入力信号からフィードバックされた信号が減算された信号が積分されて、出力信号Voutとして出力されることとなる。

【0009】

Resetと示されたスイッチは、動作開始前に積分器２を初期化するために用いられる。このスイッチが導通状態になることにより、容量Ｃ２は短絡してチャージを放出し、積分器２の出力は、リセット電圧Vresetに一致する。なお、このリセット電圧Vresetは、この後段の１ビットＡＤＣ３の判定基準の電圧となる。ここでは、説明を簡略にするため、リセット電圧Vreset＝０とする。

【0010】

積分器２において加算される信号はVin－VrefもしくはVin＋Vrefであることから、積分値が発散しない条件は、これら加算される信号が正負の値を取り得ることである。したがって、回路が安定して動作する条件は、－Vref≦Vin≦＋Vref となる。なお、Vref及び－Vrefは、前述の通り所定の基準電圧（Vcom）に対して±に等間隔に離れた参照電圧を意味しており、基準電圧は回路の接地電圧と一致する必要はない。また、－Vrefから＋Vrefが、アナログ信号をデジタル化する変換範囲となる。

【0011】

この時、積分器２の出力Voutの取り得る電圧範囲は、－２Vref≦Vout≦＋２Vref（正確には、－２Vref＋Vreset≦Vout≦＋２Vref＋Vreset。ここではVreset＝０としている。）と、入力電圧範囲の２倍になる。積分器２はアンプを含んでいることから、Voutの範囲は、アンプが正常に動作する範囲に収まる必要がある。このため、Voutはより狭い範囲に収まることが望ましい。したがって、Vinの範囲をできるだけ大きく保ちながらVoutの範囲を小さく抑えることが、かねてより求められてきた。

【0012】

この課題を解決する手段として、フィードフォワード法が提案されている（非特許文献１）。図４は、フィードフォワード法の回路構成を示すブロック図である。図４の回路は、図２の基本的な回路構成と比較して、加算回路６が追加されている。フィードフォワード法は、入力信号Vinを積分器２の出力に加算する加算回路６を設けて、その出力を１ビットＡＤＣ３に入力する手法である。

【0013】

図４の回路では、ｎ回目の信号処理を行う際に、積分器２が保持している前回までの出力Vout(n-1)に、入力電圧Vin(n)が加算され、Vout(n-1)＋Vin(n)が１ビットＡＤＣ３に入力される。１ビットＡＤＣ３の判定基準は、リセット電圧Vresetであり、ここではVreset＝０Ｖとする。すなわち、Vout(n-1)＋Vin(n)が判定基準の電圧（０Ｖ）以上のとき、１ビットＡＤＣ３は出力１となり、減算器１から積分器２には、Vin(n)－Vrefが出力される。よって、積分器２の出力Vout(n-1)＋Vin(n)－Vrefは、－Vrefと＋Vrefの間の値となる。同様に、Vout(n-1)＋Vin(n)が判定基準の電圧（０Ｖ）より小さいとき、１ビットＡＤＣ３は出力０となり、減算器１から積分器２には、Vin(n)＋Vrefが出力される。よって、積分器２の出力Vout(n-1)＋Vin(n)＋Vrefは、やはり－Vrefと＋Vrefの間の値となる。したがって、どちらの場合も、積分器２の出力Voutは、－Vrefと＋Vrefの間の値となる。

【0014】

このように、フィードフォワード法を用いることにより、フィードバックの精度が高まり、積分器２の出力範囲は、－Vref≦Vout≦＋Vref となり、フィードフォワード法を用いない場合の半分に出力範囲を抑えることが可能となる。

【先行技術文献】

【特許文献】

【0015】

【特許文献1】特開平４－２２９７２２号公報

【非特許文献】

【0016】

【非特許文献1】J.Silva, et.al. "Wideband low-distortion delta-sigma ADC topology", Electronics Letters, Vol.37 No.12, (2001), (DOI:10.1049/el:20010542)

【発明の概要】

【発明が解決しようとする課題】

【0017】

しかしながら、フィードフォワード法は、出力電圧範囲を抑制できるが、アナログ信号を加算する回路６が必要となる。アナログ信号の加算回路６にはアンプを用いる方式と、スイッチと容量による分圧を用いる方法がある。しかし、アンプを用いる方式では、アンプの消費電力が必要となる点が課題であった。また、スイッチと容量を用いる方法では、容量のために回路面積が大きくなる点、入力信号に対する負荷が増加して信号振幅が減少する点などが課題であった。

【0018】

従って、上記のような問題点に鑑みてなされた本発明の目的は、消費電力及び回路の構成要素をできるだけ増加させずに、積分器の出力信号範囲を小さくすることができる、デルタシグマ型のＡＤ変換回路を提供することにある。

【課題を解決するための手段】

【0019】

上記課題を解決するために本発明に係るＡＤ変換回路は、離散時間インクリメント型のデルタシグマ型ＡＤ変換回路であって、入力信号からフィードバック信号を減算する減算器と、前記減算器の出力を積分する積分器と、前記積分器の出力を量子化するＡＤＣ（アナログ・デジタル変換器）と、リセット後の初回積算動作の直後に、前記積分器の出力を量子化した量子化値を保持する保持回路と、前記保持回路の保持する量子化値と、積分動作毎に更新される前記ＡＤＣの出力とを加算する加算回路と、前記加算回路の出力するデジタル信号を前記フィードバック信号に変換して前記減算器の減算側の信号として出力するＤＡＣ（デジタル・アナログ変換器）とを備えることを特徴とする。

【0020】

また、前記ＡＤ変換回路は、前記ＡＤＣが１ビットＡＤＣであり、前記ＤＡＣが１．５ビット（３値）ＤＡＣであることが望ましい。

【0021】

また、前記ＡＤ変換回路は、前記加算回路の出力の０，１，２に対応して、前記ＤＡＣは、Vcom－Vref，Vcom，Vcom＋Vref（Vcomは基準電圧、Vrefは参照電圧）のフィードバック信号を出力することが望ましい。

【0022】

また、前記ＡＤ変換回路は、さらに、前記加算回路の出力するデジタル信号から、所定のビット深度のＡＤ変換結果を生成するデジタルフィルタ・デシメータを備えることが望ましい。

【0023】

また、前記ＡＤ変換回路は、前記デジタルフィルタ・デシメータが、リセット動作以降前記加算回路の出力するデジタル信号を加算していき合計値を出力するカウンタ回路で構成されることが望ましい。

【発明の効果】

【0024】

本発明におけるＡＤ変換回路によれば、消費電力及び回路の構成要素をできるだけ増加させずに、積分器の出力信号範囲を小さくすることができる。

【図面の簡単な説明】

【0025】

【図1】本発明のＡＤ変換回路の回路構成の一例を示すブロック図である。

【図2】デルタシグマ型ＡＤ変換回路の基本的な構成を示すブロック図である。

【図3】スイッチキャパシタ回路によってデルタシグマ型ＡＤＣの一部を構成した例である。

【図4】フィードフォワード法の回路構成を示すブロック図である。

【発明を実施するための形態】

【0026】

以下、本発明の実施の形態について、図面を用いて説明する。

【0027】

図１は、本発明のＡＤ変換回路の回路構成の一例を示すブロック図である。本発明のＡＤ変換回路は、積分器を１個用いる一次のＡＤ変換回路であり、また、離散的に入力信号をサンプリングして積分処理し、ＡＤ変換処理後に積分器等の回路をリセットする離散時間インクリメント型のデルタシグマ型ＡＤ変換回路である。

【0028】

本実施形態におけるＡＤ変換回路は、減算器１、積分器２、１ビットＡＤＣ３、保持回路７、加算回路（加算器）８、１．５ビットＤＡＣ９、及びデジタルフィルタ・デシメータ５を備えている。

【0029】

本実施形態の回路構成は、図２に示す従来の構成に対して、保持回路７と加算回路８が追加されており、さらに、図２では１ビットＤＡＣ４であった構成要素が、１．５ビットＤＡＣ９へと変更されている。図１のＡＤ変換回路の各構成要素の動作は、次のとおりである。

【0030】

入力端子に接続される減算器１には、ＡＤ変換動作の対象となる入力信号（アナログ信号：Vin）が入力される。減算器１は、入力信号Vinからフィードバック信号Vdacを減算する。後述のとおり、フィードバック信号Vdacは、変換範囲の参照信号（参照電圧）をVrefとして、－Vref，０，＋Vrefのいずれかである。なお、フィードバック信号は、正確には、基準電圧をVcomとして、Vcom－Vref，Vcom，Vcom＋Vrefの３種類であり、ここでは、説明を簡略にするため、基準電圧Vcom＝０としている。減算器１は、減算結果を積分器２に出力する。

【0031】

積分器２は、減算器１の出力をそれまでの積分結果に足し合わせていき、その結果を出力電圧Voutとして、１ビットＡＤＣ３へ出力する。

【0032】

１ビットＡＤＣ３は、積分器２の出力電圧Voutを量子化し、１ビットのデジタル値（１又は０）に変換するＡＤＣである。具体的には、１ビットＡＤＣ３は、積分器２の出力電圧Voutを判定基準であるリセット電圧Vreset（判定基準電圧ということがある）と比較し、出力電圧Voutが判定基準電圧より大きい場合は１、判定基準電圧より小さい場合は０を、１ビットのデジタル出力Doutとして、保持回路７及び加算回路８へ出力する。１ビットＡＤＣ３の判定基準電圧（リセット電圧Vreset）は、入力側の基準電圧Vcomと独立に設定することが可能である。

【0033】

保持回路７は、初回の積分動作後の１ビットＡＤＣ３の出力を保持し、これをDinとして出力する。後述のとおり、Dinは、入力信号Vinを基準電圧と比較した結果であり、１又は０である。保持回路７は、入力信号Vinに対する積分動作を繰り返す間、同じDinを常に出力する。

【0034】

加算回路８は、保持回路７に保持された１ビットの信号Dinと、１ビットＡＤＣ３が出力する１ビットの信号Doutを足し合わせて、０，１，２の何れかの値をとる信号（１．５ビット信号）を生成する。加算回路８は、デジタル信号の加算器であるから、低消費電力の小型のロジック回路で構成することができる。加算回路８の出力Ddac（＝Din＋Dout）は、デジタルフィルタ・デシメータ５と１．５ビットＤＡＣ９へ出力される。

【0035】

１．５ビットＤＡＣ９は、従来、１ビットＤＡＣ４であった構成要素が、フィードバックされる信号Ddacが１．５ビット（３値）に変更されたことに対応して１．５ビット信号に対応するように変更されたＤＡＣである。１．５ビットＤＡＣ９は、Vrefを参照電圧として、入力されるデジタル信号Ddacが０の時には－Vrefを、１の時には基準電圧（０）を、２の時には＋Vrefを、アナログ値（電圧値）としてそれぞれ出力する。なお、前述のとおり、実際に出力される３種類の電圧は、所定の基準電圧Vcomと、基準電圧Vcomに対して±に等間隔に離れた電圧が用いられ、負電圧を扱うのを避けることが多い。すなわち、１．５ビットＤＡＣ９は、Ddacの０，１，２に対応して、Vcom－Vref，Vcom，Vcom＋Vrefのフィードバック信号を出力することができる。ここでは、３個のフィードバック信号が等間隔の電圧であることが重要であり、等間隔の電圧とすることで、ＡＤ変換の精度が向上する。アナログ出力電圧Vdacは、フィードバック信号として、減算器１の減算側に出力される。

【0036】

デジタルフィルタ・デシメータ５は、加算回路８の出力であるデジタル値Ddacを、多数回繰り返される処理動作の間蓄積し、所定の処理（例えば、加算処理）を行って、入力信号Vinに対する所定のビット深度のＡＤ変換結果を出力する。デジタルフィルタ・デシメータ５は、例えば、カウンタ回路で構成することができる。カウンタ回路は、リセット動作以降、加算回路８の出力するデジタル信号を加算していき合計値を出力する。この合計値は、ＡＤ変換回路の出力（入力されたアナログ信号のＡＤ変換結果）とすることができる。

【0037】

本回路の動作は、以下のように説明される。積分器２及びデシメータ５を含むＡＤ変換回路のリセットは、従来と同様に行われ、積分器２の出力はリセット電圧Vreset（Ｖ）に初期化される。初回の積算動作では、フィードバックされるデジタル値Ddacは１となるように回路は設定され、１．５ビットＤＡＣ９の出力は、基準電圧Vcom（ここではVcom＝０Ｖ）となっている。その結果、初回の積算を終えた後の積分器２の出力Voutは、入力信号Vinと同一の信号となり、その信号を受けた１ビットＡＤＣ３は、入力信号Vinの１ビット量子化値を出力する。この状態で保持回路７に保持された信号を更新することにより、入力信号Vinを基準電圧と比較した結果である１ビット信号Dinが、保持回路７に保持される。

【0038】

加算回路８は、１ビット信号Dinと、積分動作毎に更新される積分器の出力Vout(n)を基準電圧と比較した結果である１ビット信号Dout(n)とを加算して、１．５ビット信号Ddacを生成する。ここで、(n)は、ｎ回目の処理を示す。

【0039】

２回目以降の積算処理においては、１．５ビットＤＡＣ９は、Ddacの０，１，２に従って、－Vref，０，＋Vref（一般化すれば、Vcom－Vref，Vcom，Vcom＋Vref）を、フィードバック信号として出力する。減算器１は、入力信号Vinからフィードバック信号を減算し、積分器２において積算処理がなされる。その後、１ビットＡＤＣ３による量子化、加算回路８による加算処理等、ループ状の積算処理が、所定回数繰り返される。また、加算回路８の出力Ddacに基づいて、デジタルフィルタ・デシメータ５から、入力信号Vinに対応するデジタル変換信号が出力される。

【0040】

一連の動作を漸化式で記述すると次のように書くことができる。

【0041】

【数1】

【0042】

ここで、Dinは初回積算後に保持回路７に保存した入力信号Vinの量子化値であり、Dout(n)はｎ回目の積算後の積分器２の出力Voutを１ビットＡＤＣ３で量子化した値である。－Vref・（Din＋Dout(n)－１)は、Ddacの０，１，２に従って、－Vref，０，＋Vrefが、フィードバック信号として出力されることを意味している。

【0043】

１．５ビットＤＡＣ９の出力の最小値、最大値が－Vref及び＋Vrefであることから、本回路が安定して動作する入力信号Vinの範囲は、従来と同様に－Vref≦Vin≦＋Vrefである。また、出力信号Vout(n+1)の式（３）は、変形すると、次式（３'）となる。

【0044】

【数2】

【0045】

Din及びDout(n)はVin及び Vout(n)をそれぞれ判定基準であるリセット電圧Vreset（ここでは、Vreset＝０Ｖとする。）と比較した結果であることから、Vin及びVout(n)が－Vrefから＋Vrefの範囲にあれば、次式（４）、（５）が成り立つ。

【0046】

【数3】

【0047】

上記（３'）式は、（４）式と（５）式を加算したものである。即ちｎ回目の積分動作後の積分回路の出力Vout(n)とVinが－Vrefから＋Vrefの範囲に収まっていれば、Vout(n+1)も－Vrefから＋Vrefの範囲に収まる。Voutの初期値は基準電圧０Ｖであることから、これは全てのｎに対して成立する。したがって、出力信号Voutの範囲は、－Vrefから＋Vrefの範囲に収まる。なお、リセット電圧Vresetが０Ｖではない値をとる場合には、VoutにはVresetのオフセットが常に加わり、出力信号Voutの範囲は、Vreset－VrefからVreset＋Vrefの範囲に収まる。

【0048】

図１に示されるように、本構成では入力信号に接続される要素は従来のデルタシグマ型ＡＤＣと同一であることから、追加された構成要素が入力信号に影響を与えることは無く、１ビットＡＤＣ３の数も１個と差異はない。本発明は、保持回路７及び加算回路８の追加及びＤＡＣ９の１．５ビット化のみにより、積分器２の出力電圧範囲を従来の半分に抑えることを可能としている。

【0049】

さらに、デジタルフィルタ・デシメータ５に渡されるデジタル信号が１．５ビット(３値信号)となることから、デジタルフィルタ・デシメータ回路として入力値を足し合わせるカウンタを用いる場合には、図２の従来の構成ではｍビットの変換に２^m回の積分動作が必要であったが、本発明の回路を用いることにより２^m-1回の積分動作に減らすことができる。したがって、本発明は、ＡＤ変換動作の高速化が可能である。

【0050】

上記の実施の形態では、ＡＤ変換回路の構成と動作について説明したが、本発明はこれに限らず、アナログ信号をデジタル信号に変換する変換方法として構成されてもよい。すなわち、図１のデータの流れに従って、本発明は、リセット後の初回積算動作の直後に、積分出力を量子化した量子化値を保持する工程と、入力信号からフィードバック信号を減算する工程と、減算した値を積分する工程と、積分した値を量子化する工程と、保持した量子化値と積分動作毎に量子化した値とを加算する工程と、加算した量子化値をフィードバック信号に変換する工程とを含み、これを繰り返して入力信号をデジタル信号に変換する方法として構成されても良い。

【0051】

上述の実施形態は代表的な例として説明したが、本発明の趣旨及び範囲内で、多くの変更及び置換ができることは当業者に明らかである。したがって、本発明は、上述の実施形態によって制限するものと解するべきではなく、特許請求の範囲から逸脱することなく、種々の変形又は変更が可能である。例えば、実施形態に記載の各ブロック、各ステップ等に含まれる機能等は論理的に矛盾しないように再配置可能であり、複数の構成ブロック、ステップ等を１つに組み合わせたり、或いは分割したりすることが可能である。

【符号の説明】

【0052】

１ 減算器
２ 積分器
３ １ビットＡＤＣ
４ １ビットＤＡＣ
５ デジタルフィルタ・デシメータ
６ 加算回路
７ 保持回路
８ 加算回路
９ １．５ビットＤＡＣ

【図1】

【図2】

【図3】

【図4】