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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022105889
(43)【公開日】2022-07-15
(54)【発明の名称】ＡＤ変換回路
(51)【国際特許分類】
H03M 3/02 20060101AFI20220708BHJP
【ＦＩ】
H03M3/02
【審査請求】未請求
【請求項の数】5
【出願形態】ＯＬ
(21)【出願番号】P 2021000493
(22)【出願日】2021-01-05
【新規性喪失の例外の表示】特許法第３０条第２項適用申請有り ２０２０年１０月２５日付でＩＥＥＥ ＳＥＮＳＯＲＳ ２０２０にて発表
(71)【出願人】
【識別番号】000004352
【氏名又は名称】日本放送協会
(71)【出願人】
【識別番号】514156563
【氏名又は名称】アイメック・ヴェーゼットウェー
【氏名又は名称原語表記】ＩＭＥＣ ＶＺＷ
(74)【代理人】
【識別番号】100147485
【弁理士】
【氏名又は名称】杉村 憲司
(74)【代理人】
【識別番号】230118913
【弁護士】
【氏名又は名称】杉村 光嗣
(74)【代理人】
【識別番号】100161148
【弁理士】
【氏名又は名称】福尾 誠
(74)【代理人】
【識別番号】100185225
【弁理士】
【氏名又は名称】齋藤 恭一
(72)【発明者】
【氏名】安江 俊夫
(72)【発明者】
【氏名】アナチアラ スパノロ
【テーマコード（参考）】
5J064
【Ｆターム（参考）】
5J064AA04
5J064BA03
5J064BC06
5J064BC08
5J064BC10
(57)【要約】
【課題】消費電力や回路の構成要素をできるだけ増加させずに、積分器の出力信号範囲を小さくすることができる、デルタシグマ型のＡＤ変換回路を提供する。
【解決手段】離散時間インクリメント型のデルタシグマ型ＡＤ変換回路は、入力信号を変換範囲の中でｎビットのデジタル値に変換する粗ＡＤＣ（アナログ・デジタル変換器）と、入力信号からフィードバック信号を減算する減算器と、前記減算器の出力を積分する積分器と、前記積分器の出力を１ビットのデジタル値に変換する１ビットＡＤＣと、前記粗ＡＤＣからのｎビットのデジタル値と前記１ビットＡＤＣからの1ビットのデジタル値を加算する加算回路と、前記加算回路の出力するデジタル信号に基づいて、（２n＋１）個の階調に変換範囲を分割したアナログ値を、前記フィードバック信号として前記減算器の減算側に出力するＤＡＣ（デジタル・アナログ変換器）とを備える。
【選択図】図１
【解決手段】離散時間インクリメント型のデルタシグマ型ＡＤ変換回路は、入力信号を変換範囲の中でｎビットのデジタル値に変換する粗ＡＤＣ（アナログ・デジタル変換器）と、入力信号からフィードバック信号を減算する減算器と、前記減算器の出力を積分する積分器と、前記積分器の出力を１ビットのデジタル値に変換する１ビットＡＤＣと、前記粗ＡＤＣからのｎビットのデジタル値と前記１ビットＡＤＣからの1ビットのデジタル値を加算する加算回路と、前記加算回路の出力するデジタル信号に基づいて、（２n＋１）個の階調に変換範囲を分割したアナログ値を、前記フィードバック信号として前記減算器の減算側に出力するＤＡＣ（デジタル・アナログ変換器）とを備える。
【選択図】図１
【特許請求の範囲】
【請求項1】
離散時間インクリメント型のデルタシグマ型ＡＤ変換回路であって、
入力信号を変換範囲の中でｎビットのデジタル値に変換する粗ＡＤＣ（アナログ・デジタル変換器）と、
入力信号からフィードバック信号を減算する減算器と、
前記減算器の出力を積分する積分器と、
前記積分器の出力を１ビットのデジタル値に変換する１ビットＡＤＣと、
前記粗ＡＤＣからのｎビットのデジタル値と前記１ビットＡＤＣからの1ビットのデジタル値を加算する加算回路と、
前記加算回路の出力するデジタル信号に基づいて、（２n＋１）個の階調に変換範囲を分割したアナログ値を、前記フィードバック信号として前記減算器の減算側に出力するＤＡＣ（デジタル・アナログ変換器）と
を備える、ＡＤ変換回路。
入力信号を変換範囲の中でｎビットのデジタル値に変換する粗ＡＤＣ（アナログ・デジタル変換器）と、
入力信号からフィードバック信号を減算する減算器と、
前記減算器の出力を積分する積分器と、
前記積分器の出力を１ビットのデジタル値に変換する１ビットＡＤＣと、
前記粗ＡＤＣからのｎビットのデジタル値と前記１ビットＡＤＣからの1ビットのデジタル値を加算する加算回路と、
前記加算回路の出力するデジタル信号に基づいて、（２n＋１）個の階調に変換範囲を分割したアナログ値を、前記フィードバック信号として前記減算器の減算側に出力するＤＡＣ（デジタル・アナログ変換器）と
を備える、ＡＤ変換回路。
【請求項2】
離散時間インクリメント型のデルタシグマ型ＡＤ変換回路であって、
入力信号を変換範囲の中でｎビットのデジタル値に変換する粗ＡＤＣ（アナログ・デジタル変換器）と、
入力信号からフィードバック信号を減算する減算器と、
前記減算器の出力を積分する積分器と、
前記積分器の出力を１ビットのデジタル値に変換する１ビットＡＤＣと、
前記粗ＡＤＣからのｎビットのデジタル値に、前記１ビットＡＤＣの出力値をｋ倍（ｋは２以上の自然数）して加算する加算回路と、
前記加算回路の出力するデジタル信号に基づいて、（２n＋ｋ）個の階調に変換範囲を分割したアナログ値を、前記フィードバック信号として前記減算器の減算側に出力するＤＡＣ（デジタル・アナログ変換器）と
を備える、ＡＤ変換回路。
入力信号を変換範囲の中でｎビットのデジタル値に変換する粗ＡＤＣ（アナログ・デジタル変換器）と、
入力信号からフィードバック信号を減算する減算器と、
前記減算器の出力を積分する積分器と、
前記積分器の出力を１ビットのデジタル値に変換する１ビットＡＤＣと、
前記粗ＡＤＣからのｎビットのデジタル値に、前記１ビットＡＤＣの出力値をｋ倍（ｋは２以上の自然数）して加算する加算回路と、
前記加算回路の出力するデジタル信号に基づいて、（２n＋ｋ）個の階調に変換範囲を分割したアナログ値を、前記フィードバック信号として前記減算器の減算側に出力するＤＡＣ（デジタル・アナログ変換器）と
を備える、ＡＤ変換回路。
【請求項3】
請求項２に記載のＡＤ変換回路において、
ｋ＝２とする、ＡＤ変換回路。
ｋ＝２とする、ＡＤ変換回路。
【請求項4】
請求項１乃至３のいずれか一項に記載のＡＤ変換回路において
さらに、前記加算回路の出力するデジタル信号から、所定のビット深度のＡＤ変換結果を生成するデジタルフィルタ・デシメータを備える、ＡＤ変換回路。
さらに、前記加算回路の出力するデジタル信号から、所定のビット深度のＡＤ変換結果を生成するデジタルフィルタ・デシメータを備える、ＡＤ変換回路。
【請求項5】
請求項４に記載のＡＤ変換回路において
前記デジタルフィルタ・デシメータが、リセット動作以降前記加算回路の出力するデジタル信号を加算していき合計値を出力するカウンタ回路で構成される、ＡＤ変換回路。
前記デジタルフィルタ・デシメータが、リセット動作以降前記加算回路の出力するデジタル信号を加算していき合計値を出力するカウンタ回路で構成される、ＡＤ変換回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明はＡＤ（アナログ・デジタル）変換回路に関し、特に、デルタシグマ型ＡＤ変換回路に関する。
【背景技術】
【0002】
デルタシグマ型ＡＤ変換回路は、回路規模が小さく低消費電力であり、高精度・高分解能を実現できることから、多くの分野で利用されている。その回路構成は多くの文献に開示されており（例えば、特許文献１）、図６は、その最も基本的な構成を示すブロック図である。図２のデルタシグマ型ＡＤ変換回路は、入力端子にＡＤ変換動作の対象となるアナログ信号（入力信号）が入力される。その回路構成は、減算器１、減算器１の出力を積算する積分器２、１ビットＡＤＣ（アナログ・デジタル変換器）３、１ビットＤＡＣ（デジタル・アナログ変換器）４、及びデジタルフィルタ・デシメータ５から成り立っている。
【0003】
図６のＡＤ変換回路の動作は、次のとおりである。入力信号（アナログ信号：Vin）は入力端子から、減算器１に入力される。減算器１は、入力信号Vinからフィードバック信号を減算する。減算された信号は、積分器２に入力される。積分器２は、入力された信号を、それまでに積算されていた信号に足し合わせて、新たな積算信号Voutとして出力する。出力された信号Voutは、１ビットＡＤＣ３によって１ビットのデジタル値（すなわち、１又は０）に変換される。変換されたデジタル値は、フィードバック信号を生成する１ビットＤＡＣ４及びデジタルフィルタ・デシメータ５に出力される。１ビットＤＡＣ４は、デジタル値を基にアナログ信号（フィードバック信号）を生成し、生成されたアナログ信号は、減算器１の減算側に入力される。また、デジタルフィルタ・デシメータ５に送られたデジタル値は、目的とする入力信号に対して多数繰り返される上記動作を通じて蓄積され、所定の処理によって適切なビット深度のＡＤ変換結果として出力される。
【0004】
後述のとおり、積分器２は、離散的に入力信号をサンプリングして蓄積するスイッチキャパシタ回路によって構成されることが多い。なお、スイッチキャパシタ回路は、入力が積分されて出力に現れるまでに一定の遅延が発生する。
【0005】
このようなデルタシグマ型ＡＤ変換回路は、入力信号Vinを何度もサンプリングして処理を繰り返すオーバーサンプリングを行うことによって量子化誤差を抑圧することができ、かつ１ビットの回路から構成されることにより素子の製造誤差による精度の劣化が小さい。このため、高精度のＡＤ変換に好適であるとして近年多用される傾向にある。また同時に、デルタシグマ型ＡＤ変換回路は、入力信号に含まれるノイズ成分に対してもフィルタ効果を持たせることが可能であることから、入力信号へのノイズ抑圧効果を期待して採用される例も多い。
【0006】
デルタシグマ型ＡＤＣで用いられる減算器１、積分器２、ＤＡＣ４は、スイッチキャパシタ回路によって、それらの機能を実現されることが多い。図７は、スイッチキャパシタ回路によってデルタシグマ型ＡＤＣの一部を構成した例である。動作は以下のように行われる。
【0007】
まず、スイッチφ１がＯＮ（導通状態）に、スイッチφ２がＯＦＦ（絶縁状態）となる。この状態になることにより、容量Ｃ１は、リセット電圧Vresetと入力信号Vinで充電される。この時、容量Ｃ２は切り離された状態となるので、容量Ｃ２に保存された信号は保たれる。次に、スイッチφ２がＯＮ（導通状態）に、スイッチφ１がＯＦＦ（絶縁状態）となる。ただし、フィードバック信号である＋Vref及び－Vref（Vrefは参照電圧）が接続されるスイッチφ２は、前述の１ビットＡＤＣ３の出力が１の場合には＋Vrefが、０の場合には－Vrefが選択されて、導通状態となる。この時、容量Ｃ１は＋Vrefもしくは－Vrefで充電されることとなり、差分の電荷は容量Ｃ２へと移動する。なお、＋Vref及び－Vrefは、実際には、負電圧を回路で取り扱うことを避けるため、所定の基準電圧Vcomに対して±に等間隔に離れた電圧を使うことが多い。すなわち、ＡＤＣ３の出力の０，１に対応して、Vcom－Vref，Vcom＋Vrefのフィードバック信号が用いられる。後述の実施形態においては、Vcom－VrefをVREFL（下限値）、Vcom＋VrefをVREFH（上限値）と一般化して記述する。図３においては、説明を簡略にするため、基準電圧Vcom＝０としている。ただし、基準電圧Vcomは回路の接地電圧に一致する必要はない。
【0008】
Ｃ１及びＣ２が同一の容量を持ち、かつアンプが入力端子の電圧差を無限大倍に増幅可能でオフセットや雑音の存在しない理想的なアンプであり、寄生容量等の影響を無視できるとすると、Ｃ２を充電する電圧の変化は、接続される参照電圧が＋Vrefの場合にはVin－Vref に、接続される参照電圧が－Vrefの場合にはVin＋Vref となる。すなわち、入力信号からフィードバックされた信号が減算された信号が積分されて、出力信号Voutとして出力されることとなる。
【0009】
Resetと示されたスイッチは、動作開始前に積分器２を初期化するために用いられる。このスイッチが導通状態になることにより、容量Ｃ２は短絡してチャージを放出し、積分器２の出力は、リセット電圧Vresetに一致する。なお、このリセット電圧Vresetは、この後段の１ビットＡＤＣ３の判定基準の電圧となる。ここでは、説明を簡略にするため、リセット電圧Vreset＝０とする。
【0010】
積分器２において加算される信号はVin－VrefもしくはVin＋Vrefであることから、積分値が発散しない条件は、これら加算される信号が正負の値を取り得ることである。したがって、回路が安定して動作する条件は、－Vref≦Vin≦＋Vref となる。なお、Vref及び－Vrefは、前述の通り所定の基準電圧（Vcom）に対して±に等間隔に離れた参照電圧を意味しており、基準電圧は回路の接地電圧と一致する必要はない。また、－Vrefから＋Vrefが、アナログ信号をデジタル化する変換範囲となる。
【0011】
この時、積分器２の出力Voutの取り得る電圧範囲は、－２Vref≦Vout≦＋２Vref（正確には、－２Vref＋Vreset≦Vout≦＋２Vref＋Vreset。ここではVreset＝０としている。）と、入力電圧範囲の２倍になる。積分器２はアンプを含んでいることから、Voutの範囲は、アンプが正常に動作する範囲に収まる必要がある。このため、Voutはより狭い範囲に収まることが望ましい。したがって、Vinの範囲をできるだけ大きく保ちながらVoutの範囲を小さく抑えることが、かねてより求められてきた。
【0012】
この課題を解決する手段として、フィードフォワード法が提案されている（非特許文献１）。図８は、フィードフォワード法の回路構成を示すブロック図である。図８の回路は、図６の基本的な回路構成と比較して、加算回路６が追加されている。フィードフォワード法は、入力信号Vinを積分器２の出力に加算する加算回路６を設けて、その出力を１ビットＡＤＣ３に入力する手法である。
【0013】
図８の回路では、ｎ回目の信号処理を行う際に、積分器２が保持している前回までの出力Vout(n-1)に、入力電圧Vin(n)が加算され、Vout(n-1)＋Vin(n)が１ビットＡＤＣ３に入力される。１ビットＡＤＣ３の判定基準は、リセット電圧Vresetであり、ここではVreset＝０Ｖとする。すなわち、Vout(n-1)＋Vin(n)が判定基準の電圧（０Ｖ）以上のとき、１ビットＡＤＣ３は出力１となり、減算器１から積分器２には、Vin(n)－Vrefが出力される。よって、積分器２の出力Vout(n-1)＋Vin(n)－Vrefは、－Vrefと＋Vrefの間の値となる。同様に、Vout(n-1)＋Vin(n)が判定基準の電圧（０Ｖ）より小さいとき、１ビットＡＤＣ３は出力０となり、減算器１から積分器２には、Vin(n)＋Vrefが出力される。よって、積分器２の出力Vout(n-1)＋Vin(n)＋Vrefは、やはり－Vrefと＋Vrefの間の値となる。したがって、どちらの場合も、積分器２の出力Voutは、－Vrefと＋Vrefの間の値となる。
【0014】
このように、フィードフォワード法を用いることにより、フィードバックの精度が高まり、積分器２の出力範囲は、－Vref≦Vout≦＋Vref となり、フィードフォワード法を用いない場合の半分に出力範囲を抑えることが可能となる。
【先行技術文献】
【特許文献】
【0015】
【特許文献1】特開平４－２２９７２２号公報
【非特許文献】
【0016】
【非特許文献1】J.Silva, et.al. "Wideband low-distortion delta-sigma ADC topology", Electronics Letters, Vol.37 No.12, (2001), (DOI:10.1049/el:20010542)
【発明の概要】
【発明が解決しようとする課題】
【0017】
しかしながら、フィードフォワード法は、出力電圧範囲を抑制できるが、アナログ信号を加算する回路６が必要となる。アナログ信号の加算回路６にはアンプを用いる方式と、スイッチと容量による分圧を用いる方法がある。しかし、アンプを用いる方式では、アンプの消費電力が必要となる点が課題であった。また、スイッチと容量を用いる方法では、容量のために回路面積が大きくなる点、入力信号に対する負荷が増加して信号振幅が減少する点などが課題であった。
【0018】
従って、上記のような問題点に鑑みてなされた本発明の目的は、消費電力及び回路の構成要素をできるだけ増加させずに、積分器の出力信号範囲を小さくすることができる、デルタシグマ型のＡＤ変換回路を提供することにある。
【課題を解決するための手段】
【0019】
上記課題を解決するために本発明に係るＡＤ変換回路は、離散時間インクリメント型のデルタシグマ型ＡＤ変換回路であって、入力信号を変換範囲の中でｎビットのデジタル値に変換する粗ＡＤＣ（アナログ・デジタル変換器）と、入力信号からフィードバック信号を減算する減算器と、前記減算器の出力を積分する積分器と、前記積分器の出力を１ビットのデジタル値に変換する１ビットＡＤＣと、前記粗ＡＤＣからのｎビットのデジタル値と前記１ビットＡＤＣからの1ビットのデジタル値を加算する加算回路と、前記加算回路の出力するデジタル信号に基づいて、（２n＋１）個の階調に変換範囲を分割したアナログ値を、前記フィードバック信号として前記減算器の減算側に出力するＤＡＣ（デジタル・アナログ変換器）とを備えることを特徴とする。
【0020】
上記課題を解決するために本発明に係るＡＤ変換回路は、離散時間インクリメント型のデルタシグマ型ＡＤ変換回路であって、入力信号を変換範囲の中でｎビットのデジタル値に変換する粗ＡＤＣ（アナログ・デジタル変換器）と、入力信号からフィードバック信号を減算する減算器と、前記減算器の出力を積分する積分器と、前記積分器の出力を１ビットのデジタル値に変換する１ビットＡＤＣと、前記粗ＡＤＣからのｎビットのデジタル値に、前記１ビットＡＤＣの出力値をｋ倍（ｋは２以上の自然数）して加算する加算回路と、前記加算回路の出力するデジタル信号に基づいて、（２n＋ｋ）個の階調に変換範囲を分割したアナログ値を、前記フィードバック信号として前記減算器の減算側に出力するＤＡＣ（デジタル・アナログ変換器）とを備えることを特徴とする。
【0021】
また、前記ＡＤ変換回路は、ｋ＝２とすることが望ましい。
【0022】
また、前記ＡＤ変換回路は、さらに、前記加算回路の出力するデジタル信号から、所定のビット深度のＡＤ変換結果を生成するデジタルフィルタ・デシメータを備えることが望ましい。
【0023】
また、前記ＡＤ変換回路は、前記デジタルフィルタ・デシメータが、リセット動作以降前記加算回路の出力するデジタル信号を加算していき合計値を出力するカウンタ回路で構成されることが望ましい。
【発明の効果】
【0024】
本発明におけるＡＤ変換回路によれば、消費電力及び回路の構成要素をできるだけ増加させずに、積分器の出力信号範囲を小さくすることができる。
【図面の簡単な説明】
【0025】
【図1】第１実施形態のＡＤ変換回路の回路構成の一例を示すブロック図である。
【図2】入力信号Vinがｎ＋ｍビットのデジタル信号に変換される過程を説明する図である。
【図3】第２実施形態のＡＤ変換回路の回路構成の一例を示すブロック図である。
【図4】入力信号Vinがｎ＋ｍ－１ビットのデジタル信号に変換される過程を説明する図である。
【図5】第３実施形態のＡＤ変換回路の回路構成の一例を示すブロック図である。
【図6】デルタシグマ型ＡＤ変換回路の基本的な構成を示すブロック図である。
【図7】スイッチキャパシタ回路によってデルタシグマ型ＡＤＣの一部を構成した例である。
【図8】フィードフォワード法の回路構成を示すブロック図である。
【発明を実施するための形態】
【0026】
以下、本発明の実施の形態について、図面を用いて説明する。
【0027】
（第１実施形態）
図１は、第１実施形態のＡＤ変換回路の回路構成の一例を示すブロック図である。本発明のＡＤ変換回路は、積分器を１個用いる一次のＡＤ変換回路であり、また、離散的に入力信号をサンプリングして積分処理し、ＡＤ変換処理後に積分器等の回路をリセットする離散時間インクリメント型のデルタシグマ型ＡＤ変換回路である。
図１は、第１実施形態のＡＤ変換回路の回路構成の一例を示すブロック図である。本発明のＡＤ変換回路は、積分器を１個用いる一次のＡＤ変換回路であり、また、離散的に入力信号をサンプリングして積分処理し、ＡＤ変換処理後に積分器等の回路をリセットする離散時間インクリメント型のデルタシグマ型ＡＤ変換回路である。
【0028】
第１実施形態におけるＡＤ変換回路は、減算器１、積分器２，１ビットＡＤＣ３、粗ＡＤＣ１０、加算回路（加算器）１１、ＤＡＣ１２、及びデジタルフィルタ・デシメータ５を備えている。
【0029】
本実施形態の回路構成は、図６に示す従来の構成に対して、ｎビット（ｎは所定の自然数）の粗ＡＤＣ１０と加算回路１１が追加されており、さらに、図６では１ビットＤＡＣ４であった構成要素が、ｎビット＋１諧調、すなわち（２n＋１）諧調のＤＡＣ１２へと変更されている。図１のＡＤ変換回路の各構成要素の動作は、次のとおりである。
【0030】
入力端子に接続される減算器１には、ＡＤ変換動作の対象となる入力信号（アナログ信号：Vin）が入力される。入力信号の変換範囲（入力信号レンジ）は、上限値をVREFH、下限値をVREFLとした電圧範囲である。減算器１は、入力信号Vinからフィードバック信号Vdacを減算する。後述のとおり、フィードバック信号Vdacは、入力信号の変換範囲と同じく、上限値をVREFH、下限値をVREFLとした電圧範囲をｎビット＋１諧調、すなわち（２n＋１）諧調でアナログ化した電圧である。減算器１は、減算結果を積分器２に出力する。
【0031】
積分器２は、減算器１の出力をそれまでの積分結果に足し合わせていき、その結果を出力電圧Voutとして、１ビットＡＤＣ３へ出力する。
【0032】
１ビットＡＤＣ３は、積分器２の出力電圧Voutを量子化し、１ビットのデジタル値（１又は０）に変換するＡＤＣである。具体的には、１ビットＡＤＣ３は、積分器２の出力電圧Voutを判定基準であるリセット電圧Vreset（判定基準電圧ということがある）と比較し、出力電圧Voutが判定基準電圧より大きい場合は１、判定基準電圧より小さい場合は０を、１ビットのデジタル出力Doutとして、積分動作の度に加算回路１１へ出力する。１ビットＡＤＣ３の判定基準電圧（リセット電圧Vreset）は、入力側の基準電圧Vcomと独立に設定することが可能である。
【0033】
粗ＡＤＣ１０は、入力信号Vinを粗くＡＤ変換する回路である。粗ＡＤＣ１０は、入力信号Vinを、VREFHとVREFLを変換の上限値及び下限値として、直接ｎビット（ｎは所定の自然数）のデジタル値に変換し、加算回路１１に、ｎビットのデジタル信号Dinを出力する。粗ＡＤＣ１０は、デルタシグマＡＤ変換回路とは異なる、例えば、フラッシュＡＤＣ等の変換速度が速いＡＤ変換回路で構成される。
【0034】
加算回路１１は、粗ＡＤＣのｎビットの出力値Dinと1ビットＡＤＣの出力値Doutを加算処理し、加算した結果のデジタル値Ddac（＝Din＋Dout）を出力する。
【0035】
ＤＡＣ１２は、入力されたデジタル値Ddacに基づいて、ｎビット＋１諧調、つまり（２n＋１）諧調のアナログ値（アナログ電圧）Vdacを出力する。すなわち、ＤＡＣ１２は、変換範囲の上限値VREFHと下限値VREFLを均等に分割した（２n＋１）個の電圧の何れかであるVdacを、入力信号Vinに対応するDdacに従って出力する。アナログ出力電圧Vdacは、フィードバック信号として、減算器１の減算側に出力される。なお、この上限値VREFHと下限値VREFLは、前述した基準電圧Vcomに対して±に等間隔に離れたVcom＋VrefとVcom－Vrefに対応しており、フィードバック信号の上限値と下限値であるとともに、アナログ信号の入力信号レンジの上限値と下限値でもある。
【0036】
デジタルフィルタ・デシメータ５は、加算回路８の出力であるデジタル値を、多数回繰り返される処理動作の間蓄積し、所定の処理（例えば、加算処理）を行って、入力信号Vinに対する所定のビット深度のＡＤ変換結果を出力する。デジタルフィルタ・デシメータ５は、例えば、カウンタ回路で構成することができる。カウンタ回路は、リセット動作以降、加算回路８の出力するデジタル信号を加算していき合計値を出力する。この合計値は、ＡＤ変換回路の出力（入力されたアナログ信号のＡＤ変換結果）とすることができる。
【0037】
本実施形態の回路の動作は、以下のように説明される。図２は、入力信号Vinがｎ＋ｍビットのデジタル信号に変換される過程を説明する図である。
【0038】
積分器２及びデシメータ５を含むＡＤ変換回路のリセットは、従来と同様に行われる。入力信号Vinは、減算器１及び粗ＡＤＣ１０に入力される。粗ＡＤＣ１０は、入力信号Vinをｎビットのデジタル値Dinに変換する。ｎビットのデジタル信号Dinは、加算回路１１に入力される。図２では、例えば、ｎ＝３とし、入力信号Vinがデジタル値Din＝５［３ビットであるから、０～７のいずれか］に変換される。すなわち、粗ＡＤＣ１０は、入力信号Vinが、３ビットにおける５と６の間にあることを判定する。
【0039】
一方、減算器１は、入力信号Vinからフィードバック信号Vdacを減算し、減算された信号は積分器２に入力される。積分器２及び１ビットＡＤＣ３は従来と同様の構成である。積分器２は、減算器１の出力をそれまでの積算結果に加える積分処理を行い、その結果を出力電圧Voutとして出力する。積分器２の出力Voutは、１ビットＡＤＣ３で１ビットのデジタル値（０又は１）に変換される。１ビットＡＤＣ３からは、デジタル信号であるDout（１ビット）が、積分動作の度に加算回路１１へ出力される。
【0040】
Din（ｎビット）とDout（１ビット）は、加算回路１１において加算処理される。加算回路１１からＤＡＣ１２及びデジタルフィルタ・デシメータ５に、加算結果のデジタル値Ddac（＝Din＋Dout）が渡される。Doutは０又は１であるから、Ddacは、Din又はDin＋１のどちらかの値となる。したがって、ＤＡＣ１２は入力信号に対する変換範囲の上限値VREFHと下限値VREFLを等分割した２n＋１個の電圧の何れかであるVdacをDdacに従って出力する。
【0041】
図２では、Din＝５であるから、ＤＡＣ１２は、Ddac（＝５＋Dout）に基づいて、上限値VREFHと下限値VREFLを等分割した９個の電圧諧調のうちの６番目のレベル又は７番目のレベルの電圧値をVdacとして出力する（Ddac＝０が下限値VREFLである１番目のレベルに対応し、Ddac＝８が上限値VREFHである９番目のレベルに対応する）。減算器１において、入力信号VinからVdac（ここでは、６番目のレベル又は７番目のレベルの電圧値）が減算されるから、積分器２への入力電圧は、従来の電圧振幅（－Vrefから＋Vref）と比較して、１／８の電圧振幅となる。よって、積分器２の出力電圧の振幅も、従来と比較して１／８の電圧振幅となる。
【0042】
また、減算器１と積分器２と1ビットＡＤＣ３とＤＡＣ１２を備えるループ処理は、ＤＡＣ１２から出力される２つのフィードバック信号の電圧間において、デルタシグマＡＤ変換処理を行う。よって、デジタルフィルタ・デシメータ５は、Dout（１ビット）の出力に基づいて、２m回の処理動作で、ＤＡＣ１２から出力される２つのフィードバック電圧間をｍビットに変換する。図２では、ｎ（＝３）ビットの５と６に対応する２つのレベルの電圧間をｍビットに変換する。したがって、デジタルフィルタ・デシメータ５は、Ddac（＝Din＋Dout）が入力されるから、２m回の積算処理（加算処理）を行うことにより、ｎ＋ｍビットのデジタル信号を生成することができる。
【0043】
本実施形態により、量子化誤差は、従来の１／２nに減少できる。また、積分器２の入力範囲が１／２nになることから、積分器２の出力範囲も、図６に示す従来技術に比較して１／２nに小さくすることが可能となる。また、出力ビット数に関しても、粗ＡＤＣでｎビットの変換を行った結果との量子化誤差に対し、さらに１ビットのデルタシグマ変調を行う形となる。よって、２m回の積分動作後に、１ビットＡＤＣからの出力ｍビットと、粗ＡＤＣからのｎビット信号を組み合わせてｎ＋ｍビットの信号を得ることができる。したがって、本発明は、従来手法と比較してより多ビットの信号を同じ積算回数で出力する事が可能となる。
【0044】
（第２実施形態）
図３は、第２実施形態のＡＤ変換回路の回路構成の一例を示すブロック図である。第２実施形態のＡＤ変換回路も、一次の離散時間インクリメント型のデルタシグマ型ＡＤ変換回路であり、その基本回路構成は第１実施形態と同じである。
図３は、第２実施形態のＡＤ変換回路の回路構成の一例を示すブロック図である。第２実施形態のＡＤ変換回路も、一次の離散時間インクリメント型のデルタシグマ型ＡＤ変換回路であり、その基本回路構成は第１実施形態と同じである。
【0045】
第２実施形態におけるＡＤ変換回路は、減算器１、積分器２，１ビットＡＤＣ３、粗ＡＤＣ１０、加算回路（加算器）１３、ＤＡＣ１４、及びデジタルフィルタ・デシメータ５を備えている。そして、第２実施形態は、加算回路１３が、デジタル値Ddac＝Din＋Dout×２を出力すること、及び、ＤＡＣ１４が、ｎビット＋２諧調、すなわち（２n＋２）諧調のアナログ電圧を出力することが、図１の第１実施形態と異なっている。
【0046】
本実施形態は、第１の実施形態と比較して、積分器２に用いられるアンプの有限ゲイン誤差や、粗ＡＤＣ１０のオフセット誤差に対して、回路の動作をより頑健にするための変更を加えたものである。アンプの有限ゲイン誤差は、アンプのゲインが理想的には無限大であるのに対して実際には有限のゲインであることから発生する誤差であり、積分器２の出力を理想値より基準電圧０に近づける方向に誤差を発生する。この誤差は積分器２で積算動作を行うたびに発生する。従来技術では、入力信号がＤＡＣ１４の出力電圧と等しい値である場合には、積算動作によりVoutの変動が発生しないために、Vinが変動の極めて小さい信号である場合には、積算の度に同一の方向へ誤差が蓄積していき、多数の積算動作を行った後には無視できない誤差が蓄積される。
【0047】
また、粗ＡＤＣ１０若しくはＤＡＣ１４のオフセット誤差に起因して、粗ＡＤＣ１０の判定基準とＤＡＣ１４の出力レベルとの間にオフセット性の差異が発生する場合には、積分器２に入力される信号を所定の範囲（±Vref／２n以内）に収めることができず、デルタシグマ回路の安定性を損なうおそれがある。
【0048】
これらに対応するために、図３の構成においては、ＤＡＣ１４は、ｎビット＋２諧調、つまり（２n＋２）諧調のアナログ値（アナログ電圧）Vdacを出力する。すなわち、ＤＡＣ１４が、変換範囲の上限値VREFHと下限値VREFLを均等に分割した（２n＋２）個の電圧の何れかであるVdacを出力するように、構成されている。また、そのために、ＤＡＣ１４に入力されるデジタル信号Ddacは、加算回路１３において、Ddac＝Din＋Dout×２の式に従って生成される。他の構成である、減算器１、積分器２，１ビットＡＤＣ３、粗ＡＤＣ１０、及びデジタルフィルタ・デシメータ５については、第１実施形態と同じである。
【0049】
本実施形態の回路の動作は、以下のように説明される。図４は、入力信号Vinがｎ＋ｍ－１ビットのデジタル信号に変換される過程を説明する図である。
【0050】
積分器２及びデシメータ５を含むＡＤ変換回路のリセットは、従来と同様に行われる。入力信号Vinは、減算器１及び粗ＡＤＣ１０に入力される。粗ＡＤＣ１０は、入力信号Vinを、VREFHとVREFLを変換の上限値及び下限値として、ｎビットのデジタル値Dinに変換する。ｎビットのデジタル信号Dinは、加算回路１３に入力される。図４では、例えば、ｎ＝３とし、入力信号Vinがデジタル値Din＝５［３ビットであるから、０～７のいずれか］に変換される。
【0051】
一方、減算器１は、入力信号Vinからフィードバック信号Vdacを減算し、減算された信号は積分器２に入力される。積分器２及び１ビットＡＤＣ３は従来と同様の構成である。積分器２は、減算器１の出力をそれまでの積算結果に加える積分処理を行い、その結果を出力電圧Voutとして出力する。積分器２の出力Voutは、１ビットＡＤＣ３で１ビットのデジタル値（０又は１）に変換される。１ビットＡＤＣ３からは、デジタル信号であるDout（１ビット）が、積分動作の度に加算回路１３へ出力される。
【0052】
加算回路１３は、粗ＡＤＣからのｎビットのデジタル値Din（ｎビット）に、１ビットＡＤＣの出力値Dout（１ビット）を２倍した値を加算する。加算回路１３からＤＡＣ１４及びデジタルフィルタ・デシメータ５に、加算結果のデジタル値Ddac（＝Din＋Dout×２）が渡される。Doutは０又は１であるから、Ddacは、Din又はDin＋２のどちらかの値となる。
【0053】
ＤＡＣ１４は、入力信号に対する変換範囲の上限値VREFHと下限値VREFLを等分割した２n＋２個の電圧の何れかであるVdacを、Ddacに従って出力する。図４では、Din＝５であるから、ＤＡＣ１４は、Ddac（＝５＋Dout×２）に基づいて、上限値VREFHと下限値VREFLを等分割した１０個の電圧諧調のうちの６番目のレベル又は８番目のレベルの電圧値をVdacとして出力する（Ddac＝０が下限値VREFLである１番目のレベルに対応し、Ddac＝９が上限値VREFHである１０番目のレベルに対応する）。減算器１において、入力信号VinからVdac（ここでは、１０個の諧調の６番目のレベル又は８番目のレベルの電圧値）が減算されるから、積分器２への入力電圧は、従来の電圧振幅（－Vrefから＋Vref）と比較して、２／９の電圧振幅となる。よって、積分器２の出力電圧の振幅も、従来と比較して２／９の電圧振幅となる。
【0054】
さらに、Vdacは、１０諧調の２目盛りに相当する参照電圧を出力することから、８諧調の１目盛りよりも電圧幅が広く、冗長性を有している。入力信号が８諧調の出力電圧のいずれかと等しい値である場合でも、入力信号Vinが２つの参照電圧（２目盛り分の電圧幅）の間に位置し、Voutが正負の値をとるから、誤差が蓄積することはない。
【0055】
また、デジタルフィルタ・デシメータ５は、Dout（１ビット）の出力に基づいて、２m回の処理動作で、ＤＡＣ１４から出力される２つのフィードバック信号の電圧間をｍビットに変換する。図４では、１０諧調のうちの６番目のレベル又は８番目のレベルの電圧間をｍビットに変換する。本実施形態では、２つの参照電圧（フィードバック信号電圧）は、Vdacの諧調の２目盛り分であるから、第１実施形態と比較して１ビット分が失われている。したがって、デジタルフィルタ・デシメータ５は、粗ＡＤＣからのDin（ｎビット）と、２目盛りをｍビットに変換するDoutが入力されるから、２m回の積算処理（加算処理）を行うことにより、ｎ＋ｍ－１ビットのデジタル信号を生成することができる。
【0056】
第２実施形態は、第１実施形態における効果に加えて、上記の構成をとることにより、Vdacは粗ＡＤＣ１０が判定する入力信号のレンジに対して、上下方向の両側に冗長性を付加した値を出力することとなる。よって、Voutは積算動作の前後で同じ値を取り続ける事が回避され、有限ゲイン誤差の影響は平均化されることによってその影響を抑えることが可能となる。また、オフセット誤差が発生した場合においても、冗長性が存在するために、積分器の安定性が損なわれるおそれが小さくなる。
【0057】
一方で、第２実施形態では、積分器２の出力範囲は従来の１／２n-1 となり、図１に示す第１実施形態の構成の２倍のレンジが必要となる。また、２m回の積分動作後に出力可能なビット数は、ｎ＋ｍ－１ビットとなり、階調に関しても図１の例に比較すると１ビット損なわれる。
【0058】
（第３実施形態）
図５は、第３実施形態のＡＤ変換回路の回路構成の一例を示すブロック図である。第３実施形態は、第２実施形態の冗長性の概念を一般化したものである。第３実施形態のＡＤ変換回路も、一次の離散時間インクリメント型のデルタシグマ型ＡＤ変換回路であり、その基本回路構成は第１及び第２の実施形態と同じである。
図５は、第３実施形態のＡＤ変換回路の回路構成の一例を示すブロック図である。第３実施形態は、第２実施形態の冗長性の概念を一般化したものである。第３実施形態のＡＤ変換回路も、一次の離散時間インクリメント型のデルタシグマ型ＡＤ変換回路であり、その基本回路構成は第１及び第２の実施形態と同じである。
【0059】
第３実施形態におけるＡＤ変換回路は、減算器１、積分器２，１ビットＡＤＣ３、粗ＡＤＣ１０、加算回路（加算器）１５、ＤＡＣ１６、及びデジタルフィルタ・デシメータ５を備えている。そして、第３実施形態は、加算回路１５が、デジタル値Ddac＝Din＋Dout×ｋ（ただしｋは自然数）を出力すること、及び、ＤＡＣ１６が、粗ＡＤＣの階調であるｎビットに、さらにｋ個の階調を付け加えた（ｎビット＋ｋ）諧調、すなわち（２n＋ｋ）階調のアナログ電圧を出力することが、第１及び第２の実施形態と異なっている。
【0060】
本実施形態の回路の動作は、以下のように説明される。なお、第１及び第２の実施形態と同じ内容は、説明を簡略化する。
【0061】
入力信号Vinは、減算器１及び粗ＡＤＣ１０に入力される。粗ＡＤＣ１０は、入力信号Vinをｎビットのデジタル値Dinに変換する。ｎビットのデジタル信号Dinは、加算回路１５に入力される。
【0062】
減算器１は、入力信号Vinからフィードバック信号Vdacを減算し、減算された信号は積分器２に入力される。積分器２は、減算器１の出力をそれまでの積算結果に加える積分処理を行い、その結果を出力電圧Voutとして出力する。積分器２の出力Voutは、１ビットＡＤＣ３で１ビットのデジタル信号Dout（０又は１）に変換される。１ビットのデジタル信号Doutは、積分動作の度に加算回路１５に入力される。
【0063】
加算回路１５は、ｎビットのデジタル値Din（ｎビット）に、１ビットＡＤＣの出力値Dout（１ビット）をｋ倍した値を加算する。加算回路１５からＤＡＣ１６及びデジタルフィルタ・デシメータ５に、加算結果のデジタル値Ddac（＝Din＋Dout×ｋ）が渡される。Doutは０又は１であるから、Ddacは、Din又はDin＋ｋのどちらかの値となる。したがって、ＤＡＣ１６は入力信号に対する変換範囲の上限値VREFHと下限値VREFLを均等に分割した（２n＋ｋ）個の電圧の何れかであるVdacをDdacに従って出力する。
【0064】
また、デジタルフィルタ・デシメータ５は、Dout（１ビット）の出力に基づいて、２m回の処理動作で、ＤＡＣ１６から出力される２つのフィードバック信号の電圧間をｍビットに変換する。本実施形態では、２つの参照電圧（フィードバック信号電圧）は、Vdacの（２n＋ｋ）諧調のｋ目盛り分である。したがって、デジタルフィルタ・デシメータ５は、粗ＡＤＣからのDin（ｎビット）と、ｋ目盛りをｍビットに変換するDoutが入力されるから、ｎ＋ｍ－log2(k)ビットのデジタル信号を生成することができる。
【0065】
一般的には、ｋが大きくなるほど、系が持つことの可能な冗長性の幅が大きくなる代わりに、積分動作あたり出力可能な階調が小さくなる。なお、ＤＡＣ１６の生成する（２n＋ｋ）階調のアナログ出力値Vdacは、入力信号レンジであるVREFLからVREFHを等間隔に分割したものを前提とするが、粗ＡＤＣ１０に対して上下の両側に冗長性を持たせることの可能な範囲で、調整しても良い。
【0066】
上記の実施の形態では、ＡＤ変換回路の構成と動作について説明したが、本発明はこれに限らず、アナログ信号をデジタル信号に変換する変換方法として構成されてもよい。すなわち、図１のデータの流れに従って、本発明は、入力信号を変換範囲の中でｎビットのデジタル値に変換する工程と、入力信号からフィードバック信号を減算する工程と、減算した値を積分する工程と、積分した値を量子化する工程と、ｎビットのデジタル値と積分動作毎に量子化した値とを加算する工程と、加算したデジタル値をｎビットの諧調に変換範囲を分割したフィードバック信号に変換する工程とを含み、これを繰り返して入力信号をデジタル信号に変換する方法として構成されても良い。
【0067】
上述の実施形態は代表的な例として説明したが、本発明の趣旨及び範囲内で、多くの変更及び置換ができることは当業者に明らかである。したがって、本発明は、上述の実施形態によって制限するものと解するべきではなく、特許請求の範囲から逸脱することなく、種々の変形又は変更が可能である。例えば、実施形態に記載の各ブロック、各ステップ等に含まれる機能等は論理的に矛盾しないように再配置可能であり、複数の構成ブロック、ステップ等を１つに組み合わせたり、或いは分割したりすることが可能である。
【符号の説明】
【0068】
１ 減算器
２ 積分器
３ １ビットＡＤＣ
４ １ビットＤＡＣ
５ デジタルフィルタ・デシメータ
６ 加算回路
１０ 粗ＡＤＣ
１１ 加算回路
１２ ＤＡＣ
１３ 加算回路
１４ ＤＡＣ
１５ 加算回路
１６ ＤＡＣ
２ 積分器
３ １ビットＡＤＣ
４ １ビットＤＡＣ
５ デジタルフィルタ・デシメータ
６ 加算回路
１０ 粗ＡＤＣ
１１ 加算回路
１２ ＤＡＣ
１３ 加算回路
１４ ＤＡＣ
１５ 加算回路
１６ ＤＡＣ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】