特開 2022-112719 電圧電流変換回路およびそれを備えたコスタスループ回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022112719

(43)【公開日】2022-08-03

(54)【発明の名称】電圧電流変換回路およびそれを備えたコスタスループ回路

(51)【国際特許分類】

   H03F 3/34 20060101AFI20220727BHJP

   H03L 7/06 20060101ALI20220727BHJP

【ＦＩ】

H03F3/34 210

H03F3/34 230

H03L7/06 210

【審査請求】未請求

【請求項の数】9

【出願形態】ＯＬ

(21)【出願番号】P 2021008625

(22)【出願日】2021-01-22

【国等の委託研究の成果に係る記載事項】（出願人による申告）令和元年度、総務省、電波資源拡大のための研究開発「集積電子デバイスによる大容量映像の非圧縮低電力無線伝送技術の研究開発」委託研究、産業技術力強化法第１７条の適用を受ける特許出願

(71)【出願人】

【識別番号】504136568

【氏名又は名称】国立大学法人広島大学

(74)【代理人】

【識別番号】100163186

【弁理士】

【氏名又は名称】松永 裕吉

(72)【発明者】

【氏名】李 尚曄

(72)【発明者】

【氏名】藤島 実

【テーマコード（参考）】

5J106

5J500

【Ｆターム（参考）】

5J106AA02

5J106AA04

5J106BB01

5J106CC01

5J106CC22

5J106CC38

5J106DD05

5J106DD12

5J106KK05

5J500AA01

5J500AA12

5J500AC13

5J500AC21

5J500AF13

5J500AF15

5J500AF17

5J500AH10

5J500AH17

5J500AH19

5J500AH25

5J500AH29

5J500AK06

5J500AK09

5J500AK20

5J500AK41

5J500AK42

5J500AK55

5J500AM13

5J500AS13

5J500AT01

(57)【要約】

【課題】コスタスループ回路に好適なオフセット変動の少ない電圧電流変換回路を提供する。
【解決手段】電圧電流変換回路３０は、印加された２つの信号Φｉ，Φｑの電圧誤差を電流信号に変換する第１のエラーアンプ３１および第２のエラーアンプ３２と、第１のエラーアンプ３１の出力電流を平滑化した電圧Ｖｓおよび第２のエラーアンプ３２の出力電圧Ｖｄの誤差を増幅する第３のエラーアンプ３３とを備え、第１のエラーアンプ３１のテール電流源３４および第２のエラーアンプ３２のテール電流源３４が第３のエラーアンプ３３の出力電圧Ｖｂにより制御されるように構成されている。
【選択図】図２

【特許請求の範囲】

【請求項1】

印加された２つの信号の電圧誤差を電流信号に変換する第１のエラーアンプおよび第２のエラーアンプと、
前記第１のエラーアンプの出力電流を平滑化した電圧および前記第２のエラーアンプの出力電圧の誤差を増幅する第３のエラーアンプとを備え、
前記第１のエラーアンプのテール電流源および前記第２のエラーアンプのテール電流源が前記第３のエラーアンプの出力電圧により制御されるように構成されている
ことを特徴とする電圧電流変換回路。

【請求項2】

前記第１のエラーアンプおよび前記第２のエラーアンプが、ソースどうしが接続され、ゲートに前記２つの信号がそれぞれ印加される第１のトランジスタおよび第２のトランジスタと、前記第１のトランジスタおよび前記第２のトランジスタの各ドレインに接続された，電流源としての第３のトランジスタおよび第４のトランジスタとを有し、前記第１のトランジスタおよび前記第２のトランジスタの共通ソースに前記テール電流源が接続され、
前記第２のエラーアンプの前記第４のトランジスタがダイオード接続されてセルフバイアスされ、かつ、そのバイアス電圧が前記第１のエラーアンプの前記第３のトランジスタのゲートに接続されており、
前記第１のエラーアンプの前記第４のトランジスタおよび前記第２のエラーアンプの前記第３のトランジスタがいずれもダイオード接続されてセルフバイアスされ、かつ、これらトランジスタのゲートどうしが接続されてバイアス電圧が共通化されている、請求項１に記載の電圧電流変換回路。

【請求項3】

直交変調されたＩＦ信号を直交ＬＯ信号でダウンコンバートしてＩ信号およびＱ信号を復調する直交復調部と、
前記Ｉ信号および前記Ｑ信号が入力され、前記ＩＦ信号および前記直交ＬＯ信号の位相誤差を２つの信号の電圧誤差として出力する位相誤差検出部と、
前記２つの信号の電圧誤差を電流信号に変換する第１の電圧電流変換回路と、
前記第１の電圧電流変換回路の出力電流を平滑化して制御電圧を生成するループフィルタと、
前記制御電圧に応じた周波数で発振して前記直交ＬＯ信号を生成するＬＯ回路とを備え、
前記第１の電圧電流変換回路が請求項１または２に記載の電圧電流変換回路である
ことを特徴とするコスタスループ回路。

【請求項4】

前記直交復調部が、
前記ＩＦ信号および第１のＬＯ信号を混合する第１のミキサと、
前記ＩＦ信号および第２のＬＯ信号を混合する第２のミキサと、
前記第１のミキサの後段に接続された第１のローパスフィルタと、
前記第２のミキサの後段に接続された第２のローパスフィルタとを有する、請求項３に記載のコスタスループ回路。

【請求項5】

前記位相誤差検出部が、
前記Ｉ信号が入力される第１のリミティングアンプと、
前記Ｑ信号が入力される第２のリミティングアンプと、
前記第１のリミティングアンプの出力および前記Ｑ信号を混合する第３のミキサと、
前記第２のリミティングアンプの出力および前記Ｉ信号を混合する第４のミキサとを有し、
前記第３のミキサの出力および前記第４のミキサの出力を前記２つの信号として出力する、請求項３または４に記載のコスタスループ回路。

【請求項6】

前記第１のリミティングアンプの出力および前記第２のリミティングアンプの出力のいずれか一方が入力され、当該入力信号を電流信号に変換する第２の電圧電流変換回路を備え、
前記第２の電圧電流変換回路の出力電流が前記ループフィルタに入力されるように構成されている、請求項５に記載のコスタスループ回路。

【請求項7】

前記第２の電圧電流変換回路が、前記入力信号が入力されるアンプと、前記アンプの後段に接続されたバッファと、前記バッファの後段に接続されたレベルシフタとを有する、請求項６に記載のコスタスループ回路。

【請求項8】

前記第１の電圧電流変換回路および前記第２の電圧電流変換回路が、個別にオン／オフ切り替え可能に構成され、相補的に動作する、請求項６または７に記載のコスタスループ回路。

【請求項9】

前記第２の電圧電流変換回路が先に動作してその後前記第１の電圧電流変換回路が動作する、請求項８に記載のコスタスループ回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、コスタスループ回路に好適な電圧電流変換回路およびそれを備えたコスタスループ回路に関する。

【背景技術】

【0002】

変調された無線信号を受信機側で復調するには基準搬送波が必要となるが、受信信号から基準搬送波を再生する回路技術の一つとしてコスタスループ回路がある。コスタスループ回路は、直交変調されたＩＦ（Intermediate Frequency）信号または比較的周波数の低いＲＦ（Radio Frequency）信号を直交ＬＯ（Local Oscillation）信号でダウンコンバートしてベースバンドのＩ信号およびＱ信号を復調してデジタル信号を復元するとともに、復調したＩ信号およびＱ信号からＩＦ信号および直交ＬＯ信号の位相誤差を検出し、その位相誤差に応じてＶＣＯ（Voltage Controlled Oscillator）を制御することで基準搬送波となる直交ＬＯ信号を生成するというものである。

【0003】

このように、コスタスループ回路は本質的にはＰＬＬ（Phase Locked Loop）であり、ＰＬＬのキャリアトラッキングにより基準搬送波が再生される。コスタスループ回路にさらにＦＬＬ（Frequency Locked Loop）を追加して基準搬送波の周波数ロックおよび位相ロックを可能にした技術が知られている（例えば、非特許文献１を参照）。

【先行技術文献】

【非特許文献】

【0004】

【非特許文献1】S. Huang, Y. Yeh, H. Wang, P. Chen and J. Lee, "W-Band BPSK and QPSK Transceivers With Costas-Loop Carrier Recovery in 65-nm CMOS Technology," in IEEE Journal of Solid-State Circuits, vol. 46, no. 12, pp. 3033-3046, Dec. 2011

【発明の概要】

【発明が解決しようとする課題】

【0005】

コスタスループ回路では位相ロック可能限界範囲が狭いため、ＶＣＯ制御電圧のオフセットが大きいと位相ロックができなくなるおそれがある。特に、オフセットはＩＦ信号および直交ＬＯ信号の位相誤差に応じて変動するため、このオフセット変動をいかに抑制するかが重要となる。

【0006】

また、周波数ロック機能を有するコスタスループ回路は、まずＦＬＬモードで動作してＶＣＯ制御電圧を周波数ロック可能な値に設定し、そのＶＣＯ制御電圧を維持したままＰＬＬモードに切り替わって位相ロックを行うが、ＦＬＬモードからＰＬＬモードへの切り替え時にＶＣＯ制御電圧が乱れると位相ロックに失敗するおそれがある。したがって、ＦＬＬモードからＰＬＬモードへの切り替えをスムースに行う必要がある。

【0007】

上記問題に鑑み、本発明は、コスタスループ回路に好適なオフセット変動の少ない電圧電流変換回路、およびそのような電圧電流変換回路を備えてＦＬＬモードからＰＬＬモードへの切り替えをスムースに行うことができるコスタスループ回路を提供することを目的とする。

【課題を解決するための手段】

【0008】

本発明の一局面に従った電圧電流変換回路は、印加された２つの信号の電圧誤差を電流信号に変換する第１のエラーアンプおよび第２のエラーアンプと、前記第１のエラーアンプの出力電流を平滑化した電圧および前記第２のエラーアンプの出力電圧の誤差を増幅する第３のエラーアンプとを備え、前記第１のエラーアンプのテール電流源および前記第２のエラーアンプのテール電流源が前記第３のエラーアンプの出力電圧により制御されるように構成されている。

【0009】

本発明の一局面に従ったコスタスループ回路は、直交変調されたＩＦ信号を直交ＬＯ信号でダウンコンバートしてＩ信号およびＱ信号を復調する直交復調部と、前記Ｉ信号および前記Ｑ信号が入力され、前記ＩＦ信号および前記直交ＬＯ信号の位相誤差を２つの信号の電圧誤差として出力する位相誤差検出部と、前記２つの信号の電圧誤差を電流信号に変換する上記電圧電流変換回路と、前記第１の電圧電流変換回路の出力電流を平滑化して制御電圧を生成するループフィルタと、前記制御電圧に応じた周波数で発振して前記直交ＬＯ信号を生成するＬＯ回路とを備えたものである。

【発明の効果】

【0010】

本発明によると、電圧電流変換回路の出力電流のオフセット変動を抑制することができる。また、そのような電圧電流変換回路を備えたコスタスループ回路のにおいてＦＬＬモードからＰＬＬモードへのスムースな切り替えを行うことができる。

【図面の簡単な説明】

【0011】

【図1】本発明の一実施形態に係るコスタスループ回路の構成図

【図2】本発明の一実施形態に係る電圧電流変換回路の回路図

【図3】図２の電圧電流変換回路において出力電圧および２入力の一方の電圧を固定して他方の電圧をスイープしたときの出力電流を示すグラフ

【図4】図２の電圧電流変換回路において出力電圧を固定して２入力の両方の電圧をスイープしたときの出力電流を示すグラフ

【図5】図２の電圧電流変換回路において２入力の両方を所定電圧に固定して出力電圧をスイープしたときの出力電流を示すグラフ

【図6】図１のコスタスループ回路に含まれるもう一つの電圧電流変換回路の回路図

【図7】図１のコスタスループ回路の動作例を説明する図

【図8】図１のコスタスループ回路の起動時のＶＣＯ制御電圧の変化例を示すグラフ

【発明を実施するための形態】

【0012】

以下、適宜図面を参照しながら、実施の形態を詳細に説明する。ただし、必要以上に詳細な説明は省略する場合がある。例えば、既によく知られた事項の詳細説明や実質的に同一の構成に対する重複説明を省略する場合がある。これは、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするためである。なお、発明者は、当業者が本発明を十分に理解するために添付図面および以下の説明を提供するのであって、これらによって特許請求の範囲に記載の主題を限定することを意図するものではない。

【0013】

≪コスタスループ回路の構成例≫
図１は、本発明の一実施形態に係るコスタスループ回路の構成図である。本実施形態に係るコスタスループ回路１００は、概して、直交復調部１０と、位相誤差検出部２０と、電圧電流変換回路（以下、Ｖ／Ｉと称する。）３０，４０と、ループフィルタ（以下、ＬＦと称する。）５０と、ＬＯ回路６０とを備えている。

【0014】

直交変調部１０は、直交変調されたＩＦ信号（以下、ＩＦと称する。）を互いに９０度位相がずれた直交ＬＯ信号（以下、ＬＯｉ，ＬＯｑと称する。）でダウンコンバートしてＩ信号およびＱ信号（以下、Ｉ，Ｑと称する。）を復調する回路要素である。一例として、ＩＦ，ＬＯｉ，ＬＯｑは４０ＧＨｚ±２０ＧＨｚのミリ波帯信号、Ｉ，Ｑは５ＧＨｚ以下のベースバンド信号である。なお、これら信号はいずれも差動信号である。

【0015】

より詳細には、直交変調部１０は、ミキサ１１，１２と、これらの後段に接続されたローパスフィルタ（以下、ＬＰＦと称する。）１３，１４とを備えている。ミキサ１１は、ＩＦおよびＬＯｉを混合する。ＬＰＦ１３は、ミキサ１１の出力に含まれる高周波成分をカットして低周波成分を通過させる。ミキサ１２は、ＩＦおよびＬＯｑを混合する。ＬＯｑはＬＯｉを９０度位相シフトさせた信号である。ＬＰＦ１４は、ミキサ１２の出力に含まれる高周波成分をカットして低周波成分を通過させる。ＬＰＦ１３，１４の出力がそれぞれＩ，Ｑとして取り出される。

【0016】

位相誤差検出部２０は、Ｉ，Ｑが入力され、ＩＦおよび直交ＬＯ信号の位相誤差を２つの信号の電圧誤差として出力する回路要素である。より詳細には、位相誤差検出部２０は、レイル・ツー・レイル（Rail-to-Rail）動作をする高利得広帯域のアンプであるリミティングアンプ（以下、ＬＩＭと称する。）２１，２２と、これらの後段に接続されたミキサ２３，２４とを備えている。ＬＩＭ２１は、ＬＰＦ１３の後段に接続されており、ＬＰＦ１３から出力されるＩ信号をほぼ電源電圧いっぱいまでの振幅にする。ミキサ２３は、ＬＩＭ２１の出力およびＱを混合する。ＬＩＭ２２は、ＬＰＦ１４の後段に接続されており、ＬＰＦ１４から出力されるＱ信号をほぼ電源電圧いっぱいまでの振幅にする。ミキサ２４は、ＬＩＭ２２の出力およびＩを混合する。ミキサ２３，２４の出力Φｉ，Φｑが、位相誤差検出部２０から出力される２つの信号に相当する。

【0017】

Ｖ／Ｉ３０は、位相誤差検出部２０から出力される２つの信号Φｉ，Φｑを受け、その電圧誤差を電流信号に変換する回路要素である。Ｖ／Ｉ４０は、ＬＩＭ２２の出力が入力され、当該入力信号を電流信号に変換する回路要素である。Ｖ／Ｉ３０，４０は、個別にオン／オフ切り替え可能に構成されており、一方が動作するとき他方が休止するといったように相補的に動作する。Ｖ／Ｉ３０，４０の回路構成例については後述する。

【0018】

ＬＦ５０は、Ｖ／Ｉ３０，４０の後段に接続されており、Ｖ／Ｉ３０，４０の出力電流を平滑化してＬＯ回路６０の発振周波数および位相を制御するための制御電圧Ｖｔを生成する回路要素である。例えば図２に示したように、ＬＦ５０は、抵抗５１と、キャパシタ５２，５３とで構成することができる。抵抗５１の一端とキャパシタ５２の一端とが互いに接続され、抵抗５１の他端とキャパシタ５３の一端とが互いに接続され、キャパシタ５２，５３の他端が接地されている。

【0019】

ＬＯ回路６０は、ＬＦ５０によって生成される制御電圧Ｖｔに応じた周波数で発振して互いに９０度位相がずれたＬＯｉ，ＬＯｑを生成する回路要素である。具体的には、ＬＯ回路６０は、図略のＶＣＯおよび９０度位相シフタなどから構成される。

【0020】

上記構成のコスタスループ回路１００において、直交変調部１０、位相誤差検出部２０、Ｖ／Ｉ３０、ＬＦ５０、およびＬＯ回路６０からなるループはＰＬＬとして機能し、ミキサ１２、ＬＰＦ１４、ＬＩＭ２２、Ｖ／Ｉ４０、ＬＦ５０、およびＬＯ回路６０からなるループはＦＬＬとして機能する。

【0021】

≪Ｖ／Ｉ３０の回路構成例≫
図２は、本発明の一実施形態に係るＶ／Ｉ３０の回路図である。なお、同図にはＶ／Ｉ３０の後段に接続されるＬＦ５０も合わせて表示している。Ｖ／Ｉ３０は、概して、３つのエラーアンプ３１，３２，３３を備えており、２つの入力信号Φｉ，Φｑの電圧誤差を電流信号Ｉｏｕｔに変換して出力する。これら３つのエラーアンプのうちエラーアンプ３１がＬＦ５０に接続されている。

【0022】

エラーアンプ３１，３２は、ミキサ２３の出力Φｉおよびミキサ２４の出力Φｑが印加され、これら２つの信号の電圧誤差を電流信号に変換する。エラーアンプ３３は、エラーアンプ３１の出力電流ＩｏｕｔをＬＦ５０で平滑化した電圧、具体的には、抵抗５１とキャパシタ５３の接続点における電圧Ｖｓおよびエラーアンプ３２の出力電圧Ｖｄが印加され、これら２つの信号の電圧誤差を電流信号に変換する。

【0023】

エラーアンプ３１，３２，３３はいずれも、ｎチャネルトランジスタＭ１，Ｍ２と、ｐチャネルトランジスタＭ３，Ｍ４とを備えている。エラーアンプ３１，３２のＭ１，Ｍ２のゲートにΦｉ，Φｑがそれぞれ印加される。エラーアンプ３３のＭ１，Ｍ２のゲートにＶｓ，Ｖｄがそれぞれ印加される。

【0024】

Ｍ１とＭ２はソースどうしが接続され、その共通ソースに、ｎチャネルトランジスタで構成されたテール電流源３４が接続されている。エラーアンプ３１，３２のテール電流源３４を構成するｎチャネルトランジスタのゲートにエラーアンプ３３の出力電圧Ｖｂが印加されており、テール電流源３４が供給する電流はＶｂにより制御される。エラーアンプ３３のテール電流源３４を構成するｎチャネルトランジスタのゲートに定バイアス電圧Ｖｂｎが印加されており、テール電流源３４は定電流を供給する。

【0025】

Ｍ３，Ｍ４は電流源であり、Ｍ１，Ｍ２にそれぞれ接続されている。エラーアンプ３１，３２のＭ３，Ｍ４はソースどうしが接続され、その共通ソースに、ｐチャネルトランジスタで構成された電流源３５が接続されている。電流源３５を構成するｐチャネルトランジスタのゲートに定バイアス電圧Ｖｂｐが印加されており、電流源３５は定電流を供給する。

【0026】

エラーアンプ３１のＭ３，Ｍ４およびエラーアンプ３２のＭ３，Ｍ４は相互に接続されている。より詳細には、エラーアンプ３２のＭ４がダイオード接続されてセルフバイアスされ、かつ、そのバイアス電圧Ｖｕがエラーアンプ３１のＭ３のゲートに接続されており、エラーアンプ３１のＭ３はＶｕでバイアスされている。さらに、エラーアンプ３１のＭ４およびエラーアンプ３２のＭ３がいずれもダイオード接続されてセルフバイアスされ、かつ、これらトランジスタのゲートどうしが接続されてバイアス電圧Ｖｄが共通化されている。なお、Ｖｄはエラーアンプ３２の出力電圧ともなっている。

【0027】

エラーアンプ３３のＭ３，Ｍ４はカレントミラー回路を構成しており、Ｍ３およびＭ４は同じ大きさの電流を供給するように動作する。エラーアンプ３３において、Ｍ１のドレインとＭ２のゲートの間にキャパシタ３６が接続され、Ｍ２のゲートとグランドの間に抵抗３７およびキャパシタ３８が直列接続されている。

【0028】

一般的なＶ／Ｉはエラーアンプ一つで構成されるが、本実施形態に係るＶ／Ｉ３０は、上記のように３つのエラーアンプ３１，３２，３３から構成される。エラーアンプが一つの場合、例えば、エラーアンプ３１のみの場合、エラーアンプ３１とＬＦ５０の接続点の電圧Ｖｔの大小によってエラーアンプ３１のＭ１～Ｍ４の特性が変化して出力電流Ｉｏｕｔのオフセット電流も変化してしまう。一方、本実施形態に係るＶ／Ｉ３０では、ＶｓをフィードバックしてＶｓとエラーアンプ３２の出力電圧Ｖｄの誤差に応じてエラーアンプ３１，３２のテール電流源３４の電流量が自動調整されることで、エラーアンプ３１とＬＦ５０の接続点の電圧Ｖｔの大小によってエラーアンプ３１のＭ１～Ｍ４の特性が変化してもその特性変化がテール電流源３４の電流量の変化により補償される。これにより、出力電流Ｉｏｕｔのオフセット電流の変動が抑制されるようになっている。

【0029】

さらに、エラーアンプ３１のＭ１，Ｍ３はＬＦ５０に直接接続されていることから、これらトランジスタには不要な負荷要素を極力接続しないことが望ましい。この点、本実施形態に係るＶ／Ｉ３０では、エラーアンプ３２を設けることで、エラーアンプ３３がエラーアンプ３１のＭ１，Ｍ３に直接接続されないようになっている。

【0030】

≪シミュレーション結果≫
次に、Ｖ／Ｉ３０のシミュレーション結果について説明する。図３は、Ｖ／Ｉ３０において出力電圧および２入力の一方の電圧を固定して他方の電圧をスイープしたときの出力電流を示すグラフである。Ｖ／Ｉ３０の出力電圧を０．６Ｖ、Φｑを０．４Ｖにそれぞれ固定して、Φｉを０Ｖから０．９Ｖまでスイープした。図３のグラフからわかるように、Ｖ／Ｉ３０の出力電流Ｉｏｕｔは、Φｉが０．３５Ｖ辺りから０.４５Ｖ辺りまででΦｉにほぼ比例して減少し、ΦｉがΦｑと同じ０．４Ｖのときにほぼゼロになる。このように、Ｖ／Ｉ３０は、入力電圧がおおよそ０.３５～０.４５Ｖの区間で線形性を確保できている。

【0031】

図４は、Ｖ／Ｉ３０において出力電圧を固定して２入力の両方の電圧をスイープしたときの出力電流を示すグラフである。Ｖ／Ｉ３０の出力電圧を０．６Ｖに固定して、Φｉ，Φｑを０Ｖから０．９Ｖまでスイープした。図４のグラフからわかるように、入力電圧がおおよそ０．３～０．６Ｖの区間で、Ｖ／Ｉ３０の出力電流Ｉｏｕｔはほぼゼロの一定値を保っている。このように、Ｖ／Ｉ３０は、入力電圧がおおよそ０．３～０．６Ｖの区間でオフセット電流の変動を抑制できている。

【0032】

図５は、Ｖ／Ｉ３０において２入力の両方を所定電圧に固定して出力電圧をスイープしたときの出力電流を示すグラフである。Φｉ，Φｑを０．４Ｖに固定して、出力電圧Ｖｏｕｔを０Ｖから０．９Ｖまでスイープした。図５のグラフからわかるように、Ｖ／Ｉ３０の出力電圧Ｖｏｕｔがおおよそ０．２～０．９Ｖの区間で、Ｖ／Ｉ３０の出力電流Ｉｏｕｔはほぼゼロの一定値を保っている。このように、Ｖ／Ｉ３０では、出力電圧Ｖｏｕｔの大小によってオフセット電流が変動しない。

【0033】

≪Ｖ／Ｉ４０の回路構成例≫
図６は、コスタスループ回路１００に含まれるもう一つの電圧電流変換回路であるＶ／Ｉ４０の回路図である。Ｖ／Ｉ４０は、概して、アンプ４１と、バッファ４２と、レベルシフタ４３とを備えており、入力信号ＩＮを電流信号Ｉ_ＦＬＬに変換して出力する。

【0034】

アンプ４１は、ｎチャネルトランジスタ４１１と、ｐチャネルトランジスタ４１２とを備えている。トランジスタ４１１のソースに電流源４４が接続され、ゲートにＩＮが入力される。なお、ＩＮは、コスタスループ回路１００におけるＬＩＭ２２の出力信号である。電流源４４は、ゲートにバイアス電圧Ｖｂｎが印加されたｎチャネルトランジスタで構成される。トランジスタ４１２はダイオード接続されてセルフバイアスされており、トランジスタ４１１に電流を供給する電流源として動作する。

【0035】

バッファ４２は、ｐチャネルトランジスタ４２１と、ｎチャネルトランジスタ４２２とを備えている。トランジスタ４２１のゲートにアンプ４１の出力、すなわち、トランジスタ４１１のドレインが接続されている。トランジスタ４２２はダイオード接続されてセルフバイアスされており、トランジスタ４２１に電流を供給する電流源として動作する。トランジスタ４２２のソースに電流源４４が接続されている。

【0036】

レベルシフタ４３は、ｎチャネルトランジスタ４３１と、ｐチャネルトランジスタ４３２とを備えている。トランジスタ４３１のソースは接地され、ゲートにバッファ４２の出力、すなわち、トランジスタ４２１のドレインが接続されている。トランジスタ４３２は、ゲートにバイアス電圧Ｖｇが印加されており、トランジスタ４２１に電流を供給する電流源として動作する。レベルシフタ４３の出力は抵抗４５を介してコスタスループ回路１００におけるＬＦ５０に接続される。

【0037】

上記構成のＶ／Ｉ４０によると、コスタスループ回路１００におけるＬＩＭ２２の出力信号を、後段のＬＦ５０およびＬＯ回路６０を駆動するのに十分なレベルにシフトしてＬＦ５０に十分な量の電流を供給することができる。

【0038】

≪コスタスループ回路の動作例≫
図７は、コスタスループ回路１００の動作例を説明する図である。なお、図中実線で表示した回路要素は動作していることを表し、破線で示した回路要素は休止しているか、あるいは動作していても使用されないことを表す。

【0039】

まず、図７左側に示したように、コスタスループ回路１００の起動時にはＶ／Ｉ４０が動作し、Ｖ／Ｉ３０が休止し、サイン波のＩＦが入力されてコスタスループ回路１００はＦＬＬモードで動作する。サイン波のＩＦとしてテスト信号を入力するようにしてもよいし、パケット通信の場合にはガードセルのサイン波信号を使用することができる。

【0040】

その後、図７右側に示したように、Ｖ／Ｉ４０が休止し、Ｖ／Ｉ３０が動作してコスタスループ回路１００はＰＬＬモード（通常動作モード）に切り替わる。ＰＬＬモードではコスタスループ回路１００にデータ信号のＩＦが入力される。なお、ＦＬＬモードからＰＬＬモードへの切り替えは、例えば図略のタイマを設けてＦＬＬモード開始からの経過時間をカウントして所定時間後に切り替えるようにしてもよいし、非特許文献１のように周波数ロックを検知したら切り替えるようにしてもよい。

【0041】

≪シミュレーション結果≫
次に、コスタスループ回路１００のシミュレーション結果について説明する。図８は、コスタスループ回路１００の起動時のＶＣＯ制御電圧Ｖｔの変化例を示すグラフである。同グラフは、コスタスループ回路１００が最初の５００ｎｓはＦＬＬモードで動作し、その後ＰＬＬモードに切り替わる場合における４３５ｎｓから５１５ｎｓまでの期間のＶＣＯ制御電圧を抜き出したものである。同グラフにはＶｓも合わせて表示している。なお、ＶＣＯ制御電圧とは、ＬＯ回路６０を構成する図略のＶＣＯの制御電圧のことをいう。

【0042】

コスタスループ回路１００がＦＬＬモードで動作するとき、ＶＣＯ制御電圧がおよそ５００ＭＨｚの周期で２９０～６６０ｍＶの間で振動する。これは、ＬＩＭ２２のゲインが大きいためそれを含むＦＬＬのループゲインが大きくなりループが発振するからである。ただし、ループが発振しても周波数ロックは可能である。この例では、ＬＯ回路６０はおよそ６２０ｍＶで制御されることになる。この６２０ｍＶというのは、振動するＶＣＯ制御電圧の平均値である。コスタスループ回路１００の動作開始から５００ｎｓ経過後にＰＬＬモードに切り替わると、コスタスループ回路１００は発振することなく、ＶＣＯ制御電圧は目標のおよそ６２０ｍＶに収束する。

【0043】

ここで、もしＶ／Ｉ３０が図２に示したような回路構成ではなくエラーアンプ一つで構成される一般的なＶ／Ｉであった場合、ＶＣＯ制御電圧が目標の６２０ｍＶから大きく外れた瞬間にＦＬＬモードからＰＬＬモードへ切り替わると、ＶＣＯ制御電圧が位相ロック可能限界範囲を超えてしまって位相ロックができなくなる。このため、ＦＬＬモードではＩＮの振幅を小さくしてループが発振しないようにするといったＩＮの振幅調整が別途必要となる。

【0044】

一方、本実施形態に係るコスタスループ回路１００では、Ｖ／Ｉ３０は、図８のグラフに示したような安定したＶｓに追従して動作するため、ＶＣＯ制御電圧が目標の６２０ｍＶから大きく外れた瞬間にＦＬＬモードからＰＬＬモードへ切り替わってもその後ＶＣＯ制御電圧は目標電圧（この例ではおよそ６２０ｍＶ）に収束するため位相ロックが可能である。すなわち、本実施形態に係るコスタスループ回路１００は、ＦＬＬモードでループが発振した状態でＰＬＬモードに切り替わっても位相ロックが可能である。したがって、コスタスループ回路１００は、十分に大きい振幅のＩＮを入力して周波数ロック、およびそれに引き続く位相ロックを行うことができ、ＦＬＬモードからＰＬＬモードへのスムースな切り替えが可能である。

【0045】

≪変形例≫
ＦＬＬをＩ信号処理側に設けてもよい。すなわち、Ｖ／Ｉ４０にＩＭ２１の出力を入力するようにしてもよい。

【0046】

また、Ｖ／Ｉ４０の入力側および出力側にそれぞれスイッチを設けて、Ｖ／Ｉ４０が休止するときそれらスイッチをオフにしてＶ／Ｉ４０をコスタスループ回路１００から切り離すようにしてもよい。Ｖ／Ｉ４０がＩ信号側およびＱ信号側のいずれか一方に接続されたままだとコスタスループ回路１００のＩ信号側とＱ信号側がアンバランスになるが、Ｖ／Ｉ４０をコスタスループ回路１００から切り離せるようにすることで、Ｉ信号側とＱ信号側のバランスが取れるようになる。

【0047】

以上のように、本発明における技術の例示として、実施の形態を説明した。そのために、添付図面および詳細な説明を提供した。したがって、添付図面および詳細な説明に記載された構成要素の中には、課題解決のために必須な構成要素だけでなく、上記技術を例示するために、課題解決のためには必須でない構成要素も含まれ得る。そのため、それらの必須ではない構成要素が添付図面や詳細な説明に記載されていることをもって、直ちに、それらの必須ではない構成要素が必須であるとの認定をするべきではない。また、上述の実施の形態は、本発明における技術を例示するためのものであるから、特許請求の範囲またはその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。

【符号の説明】

【0048】

１００ コスタスループ回路
１０ 直交変調部
１１，１２ ミキサ（第１のミキサ、第２のミキサ）
１３，１４ ローパスフィルタ（第１のローパスフィルタ、第２のローパスフィルタ）
２０ 位相誤差検出部
２１，２２ リミティングアンプ（第１のリミティングアンプ、第２のリミティングアンプ）
２３，２４ ミキサ（第３のミキサ、第４のミキサ）
３０，４０ 電圧電流変換回路（第１の電圧電流変換回路、第２の電圧電流変換回路）
３１，３２，３３（第１のエラーアンプ、第２のエラーアンプ、第３のエラーアンプ）
Ｍ１，Ｍ２，Ｍ３，Ｍ４ トランジスタ（第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、第４のトランジスタ）
３４ テール電流源
４１ アンプ
４２ バッファ
４３ レベルシフタ
５０ ループフィルタ
６０ ＬＯ回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】