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特開2022-124290半導体装置、及び半導体装置の製造方法
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  • 特開-半導体装置、及び半導体装置の製造方法 図1
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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022124290
(43)【公開日】2022-08-25
(54)【発明の名称】半導体装置、及び半導体装置の製造方法
(51)【国際特許分類】
   H01L 29/78 20060101AFI20220818BHJP
   H01L 29/12 20060101ALI20220818BHJP
   H01L 21/336 20060101ALI20220818BHJP
   H01L 21/28 20060101ALI20220818BHJP
   H01L 29/41 20060101ALI20220818BHJP
   H01L 29/423 20060101ALI20220818BHJP
【FI】
H01L29/78 652Q
H01L29/78 652T
H01L29/78 653A
H01L29/78 652F
H01L29/78 658G
H01L29/78 658F
H01L21/28 301A
H01L29/44 S
H01L29/58 G
【審査請求】未請求
【請求項の数】6
【出願形態】OL
(21)【出願番号】P 2021021969
(22)【出願日】2021-02-15
(71)【出願人】
【識別番号】308033711
【氏名又は名称】ラピスセミコンダクタ株式会社
(71)【出願人】
【識別番号】000106276
【氏名又は名称】サンケン電気株式会社
(74)【代理人】
【識別番号】110001519
【氏名又は名称】特許業務法人太陽国際特許事務所
(72)【発明者】
【氏名】古田 建一
(72)【発明者】
【氏名】押野 雄一
(72)【発明者】
【氏名】大滝 健嗣
【テーマコード(参考)】
4M104
【Fターム(参考)】
4M104AA01
4M104BB01
4M104BB02
4M104CC05
4M104DD08
4M104DD43
4M104DD63
4M104FF09
4M104FF27
4M104GG09
4M104HH13
4M104HH14
(57)【要約】
【課題】トレンチゲート構造を有する半導体装置を微細化した場合であっても、絶縁破壊が起こりにくいようにする。
【解決手段】半導体装置10は、トレンチ7を有する基板1と、トレンチ7の内部を充填し、かつ、基板1上に形成された厚さが下限値よりも厚く、トレンチ7における短辺の幅Lの1/2未満となる範囲内に含まれるゲート電極層3と、を備える。
【選択図】図1
【特許請求の範囲】
【請求項1】
トレンチ領域を有する基板と、
前記トレンチ領域の内部に充填された第1領域と、前記第1領域の周辺に延在する第2領域と、を有するゲート電極層と、
を備える半導体装置であって、
前記第2領域の厚さは、予め設定した下限値よりも厚く、前記トレンチ領域における短辺の幅の1/2未満となる範囲に含まれる
ことを特徴とする半導体装置。
【請求項2】
前記下限値が、前記第2領域の厚さに影響を及ぼすエッチングの回数によって設定される
請求項1記載の半導体装置。
【請求項3】
前記下限値が0.2μmである
請求項1または請求項2記載の半導体装置。
【請求項4】
基板の表面からトレンチ領域を形成するトレンチ形成工程と、
少なくとも前記トレンチ領域の周辺における厚さが、前記トレンチ領域における短辺の幅の1/2以上の厚さとなるようなポリシリコンで構成されたゲート電極層を形成するゲート電極層形成工程と、
少なくとも前記トレンチ領域の周辺における前記ゲート電極層の厚さが、予め設定した下限値よりも厚く、かつ、前記トレンチ領域における短辺の幅の1/2未満となる範囲内に含まれるように前記ゲート電極層のエッチングを行う第1エッチング工程と、
前記ゲート電極層のうち、ゲート電極の下に位置することになる前記基板の表面上の第1ゲート電極層と前記トレンチ領域内に位置する第2ゲート電極層との電気的な接続を維持した上で、前記基板の表面より上にある前記第1ゲート電極層以外の前記ゲート電極層をエッチングして取り除く第2エッチング工程と、
を含む半導体装置の製造方法。
【請求項5】
前記第1エッチング工程における前記下限値は、前記第1エッチング工程以後に行われる、前記第1ゲート電極層の厚さに影響を及ぼすエッチングの回数によって設定される
請求項4記載の半導体装置の製造方法。
【請求項6】
前記第1エッチング工程における前記下限値を0.2μmに設定する
請求項4または請求項5記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置、及び半導体装置の製造方法、特に、トレンチゲート構造を有する半導体装置、及び半導体装置の製造方法に関する。
【背景技術】
【0002】
特許文献1には、小トレンチ分離抵抗の周囲を囲むトレンチと、当該小トレンチ分離抵抗に隣接する他の小トレンチ分離抵抗の周囲を囲むトレンチとの間にトレンチを形成しない領域を設けることで、層間絶縁膜の厚さを薄くする半導体装置が開示されている。
【0003】
このようにトレンチゲート構造を有する半導体装置では、半導体の用途に応じてトレンチ内部に絶縁物や導電物を充填し、絶縁層や導電層を形成することがある。
【0004】
図5は、トレンチゲート構造を有する従来の半導体装置20の概略例を示す図である。このうち、図5(A)は半導体装置20の断面図を示し、図5(B)は図5(A)に示した半導体装置20を上から眺めた平面図を示している。
【0005】
半導体装置20は例えば、基板1、ゲート酸化膜2、ゲート電極層3、中間絶縁膜4、ゲート電極層3と電気的に接続するコンタクト5Aを有するゲート電極5、ソース電極6、及び図示しないドレイン電極を含み、基板1にはトレンチ7が形成されている。
【0006】
ゲート電極層3は例えばリンをドープしたポリシリコンによって構成される。図5(A)に示すように、トレンチ7の内部にゲート電極層3を形成するためには、基板1の表面からの厚さが、図5(B)に示すトレンチ7における短辺の幅Lの1/2(以降、「基準厚さ」という)以上となるように、ポリシリコンを基板1上に積層する必要がある。これは、ポリシリコンを基板1の表面から基準厚さ未満の厚さしか積層しなかった場合、基板1の表面から基板1の内部に向かって形成された凹型のトレンチ7内の一部にポリシリコンが形成されない箇所が発生してしまうことがある。このような場合、ポリシリコンが形成されなかった場所に意図せず薬液等が入り込み、半導体装置20の品質が劣化することがある。
【0007】
こうした理由により、トレンチゲート構造を有する従来の半導体装置20では、基板1の表面上に位置するゲート電極層3の厚さが基準厚さ以上となっている。
【0008】
一方、基板1の表面上におけるゲート電極層3の厚さを基準厚さ未満にすることができないため、半導体装置20に対する微細化の要求に応えるために、例えば中間絶縁膜4の厚さをできるだけ薄くする手法がとられることがある。
【先行技術文献】
【特許文献】
【0009】
【特許文献1】特開2009-259936号公報
【発明の概要】
【発明が解決しようとする課題】
【0010】
しかしながら、中間絶縁膜4を薄くし過ぎると、例えばソース電極6と基板1の表面上におけるゲート電極層3とが電気的に接続してしまい、絶縁破壊を起こしてしまうことがある。
【0011】
本発明は、上述した課題を解決するために提案されたものであり、トレンチゲート構造を有する半導体装置を微細化した場合であっても、従来よりも絶縁破壊を起こしにくい半導体装置、及び半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【0012】
本発明に係る半導体装置は、トレンチ領域を有する基板と、前記トレンチ領域の内部に充填された第1領域と、前記第1領域の周辺に延在する第2領域と、を有するゲート電極層と、を備える半導体装置であって、前記第2領域の厚さは、予め設定した下限値よりも厚く、前記トレンチ領域における短辺の幅の1/2未満となる範囲に含まれることを特徴とする。
【0013】
一方、本発明に係る半導体装置の製造方法は、基板の表面からトレンチ領域を形成するトレンチ形成工程と、少なくとも前記トレンチ領域の周辺における厚さが、前記トレンチ領域における短辺の幅の1/2以上の厚さとなるようなポリシリコンで構成されたゲート電極層を形成するゲート電極層形成工程と、少なくとも前記トレンチ領域の周辺における前記ゲート電極層の厚さが、予め設定した下限値よりも厚く、かつ、前記トレンチ領域における短辺の幅の1/2未満となる範囲内に含まれるように前記ゲート電極層のエッチングを行う第1エッチング工程と、前記ゲート電極層のうち、ゲート電極の下に位置することになる前記基板の表面上の第1ゲート電極層と前記トレンチ領域内に位置する第2ゲート電極層との電気的な接続を維持した上で、前記基板の表面より上にある前記第1ゲート電極層以外の前記ゲート電極層をエッチングして取り除く第2エッチング工程と、を含む。
【発明の効果】
【0014】
本発明によれば、トレンチゲート構造を有する半導体装置を微細化した場合であっても、従来よりも絶縁破壊を起こしにくい半導体装置、及び半導体装置の製造方法を提供することができる、という効果を有する。
【図面の簡単な説明】
【0015】
図1】トレンチゲート構造を有する半導体装置の概略例を示す図である。
図2】トレンチ形成工程からゲート電極層形成工程における半導体装置の製造状況の一例を示す図である。
図3】第1エッチング工程及び第2エッチング工程における半導体装置の製造状況の一例を示す図である。
図4】中間絶縁膜形成工程及び電極形成工程における半導体装置の製造状況の一例を示す図である。
図5】トレンチゲート構造を有する従来の半導体装置の概略例を示す図である。
【発明を実施するための形態】
【0016】
以下、本実施の形態について図面を参照しながら説明する。なお、同じ構成要素及び同じ処理には全図面を通して同じ符号を付与し、重複する説明を省略する。
【0017】
<半導体装置の構造>
図1は、本実施形態に係るトレンチゲート構造を有する半導体装置10の概略例を示す図である。このうち、図1(A)は半導体装置10の断面図を示し、図1(B)は図1(A)に示した半導体装置10を上から眺めた平面図を示している。
【0018】
半導体装置10は、図5に示した従来の半導体装置20と同じく、基板1、ゲート酸化膜2、ゲート電極層3、中間絶縁膜4、ゲート電極層3と電気的に接続するコンタクト5Aを有するゲート電極5、ソース電極6、及び図示しないドレイン電極を含む。また、基板1は例えばシリコン(Si)基板で構成され、基板1には開口部が矩形状のトレンチ7が形成されている。なお、基板1はシリコン基板に限られるものではなく、炭化珪素(SiC)基板や、サファイア基板の上にシリコンをエピタキシャル成長させたSOS(Silicon-on-Sapphire)基板を用いてもよい。
【0019】
図1に示した半導体装置10が図5に示した従来の半導体装置20と異なる点は、ゲート電極層3のうち、ゲート電極5の下に位置する基板1の表面より上にある領域、すなわち第1ゲート電極層3Aの厚さが、図1(B)に示すトレンチ7における短辺の幅Lの1/2、すなわち基準厚さ未満に形成されている点である。
【0020】
既に説明したように、基板1の表面上に位置するゲート電極層3Aの厚さは、ゲート電極層3のうちトレンチ7内部にポリシリコンが充填されている領域、すなわち第2ゲート電極層3Bを形成するため、基準厚さ以上にする必要がある。
【0021】
したがって、半導体装置10では、基板1の表面上に位置するゲート電極層3の厚さが一旦基準厚さ以上となるように、基板1全体にポリシリコンを積層してゲート電極層3を形成する。その後、基板1全体に形成されたゲート電極層3の厚さが基準厚さの1/2未満となるようにゲート電極層3をエッチングした後、基板1の表面より上にあるゲート電極層3のうち、不要となる部分を取り除き、図1(A)に示したような階段状の断面を有するゲート電極層3を形成する。
【0022】
ゲート電極層3はゲート電極5と接続されるため、基板1の表面より上にあるエッチング前のゲート電極層3のうち、トレンチ7からみてゲート電極5が存在する方向に位置する第1ゲート電極層3Aが基板1の表面上に残ることになる。
【0023】
すなわち、半導体装置10におけるトレンチ7の短辺の幅Lが1μmであれば、第1ゲート電極層3Aの厚さは0.5μm未満となる。実際には、第1ゲート電極層3Aと第2ゲート電極層3Bは一体化しているが、説明の便宜上、図1に示すように、ゲート電極層3を第1ゲート電極層3Aと第2ゲート電極層3Bに分離する仮想の境界線を示して、ゲート電極層3における第1ゲート電極層3Aと第2ゲート電極層3Bの領域を明示することにする。
【0024】
なお、第2ゲート電極層3Bは、ゲート電極層3のうちトレンチ7の内部に充填されたゲート電極層3の第1領域の一例であり、第1ゲート電極層3Aは、ゲート電極層3のうち第2ゲート電極層3Bの周辺に延在するゲート電極層3の第2領域の一例である。「第2ゲート電極層3Bの周辺に延在するゲート電極層3」とは、第2ゲート電極層3Bと電気的に接続された状態でトレンチ7の外部まで延びて存在するゲート電極層3のことをいう。
【0025】
半導体装置10の第1ゲート電極層3Aの上または下に積層される基板1、ゲート酸化膜2、中間絶縁膜4、及びゲート電極5の各々の厚さが従来の半導体装置20に各々の厚さと同じであったとしても、従来の半導体装置20に比べて第1ゲート電極層3Aの厚さが薄くなり、第1ゲート電極層3Aと第2ゲート電極層3B間の段差の大きさが小さくなるため、後述する半導体装置10の製造工程においてゲート電極層3上に形成されるレジストの厚さを薄くすることができる。したがって、レジストパターンの微細化が可能となるため、半導体装置10に形成される素子パターン、例えばコンタクトの寸法の微細化や精度の向上が可能となる。
【0026】
また、半導体装置10全体の厚さを従来の半導体装置20と同じ厚さにする場合、従来の半導体装置20よりも第1ゲート電極層3Aの厚さを薄くできることから、その分だけ第1ゲート電極層3A上にある中間絶縁膜4の厚さを厚くすることができる。したがって、従来の半導体装置20よりも信頼性を向上させることができる。
【0027】
なお、第1ゲート電極層3Aの厚さは薄ければ薄いほどよいが、第1ゲート電極層3Aの厚さは、少なくともこれ以上薄くするとゲート電極層3として機能することができない可能性がある厚さとして予め設定した下限値よりも厚くする必要がある。すなわち、第1ゲート電極層3Aの厚さは、下限値よりも厚く、かつ、基準厚さ未満となる範囲内に含まれる。
【0028】
<半導体装置の製造工程>
次に、図1に示した半導体装置10の製造工程について、図2図4を参照しながら説明する。
【0029】
[工程1:トレンチ形成工程]
まず、基板1に対してドライエッチング等を行うことで、基板1にトレンチ7を形成する(図2(A)参照)。
【0030】
[工程2:ゲート酸化膜形成工程]
酸素を含む雰囲気下で基板1を加熱し、基板1の表面及びトレンチ7の内壁にゲート酸化膜2を形成する(図2(B)参照)。ゲート酸化膜2の形成工程では、例えば基板1がシリコン基板で構成されている場合、基板1を800℃から1000℃に加熱しながらゲート酸化膜2を形成することが好ましい。
【0031】
[工程3:ゲート電極層形成工程]
基板1の表面より上にあるゲート電極層3の厚さが、トレンチ7の短辺の幅Lの1/2、すなわち基準厚さ以上となるように基板1の表面上にポリシリコンを成膜する(図2(C)参照)。これにより、トレンチ7内部にポリシリコンが充填され、ゲート電極層3におけるポリシリコン密度が均一になる。
【0032】
例えば基準厚さが1μmの場合、基板1の表面上に0.5μm以上の厚さ(例えば0.8μm)を有するゲート電極層3を形成する。
【0033】
ゲート電極層3の形成方法としては、例えばCVD(Chemical Vapor Deposition)等が用いられる。
【0034】
[工程4:第1エッチング工程]
基板1の表面より上に形成されたゲート電極層3の厚さが、予め設定した下限値よりも厚く、基準厚さの1/2未満となる範囲内に含まれるようにゲート電極層3のエッチングを行う(図3(A)参照)。
【0035】
例えば基準厚さが1μmの場合、第1エッチング工程により、基板1の表面より上の部分に例えば基準厚さの1/2未満の厚さである厚さ0.4μmのゲート電極層3が形成される。
【0036】
[工程5:第2エッチング工程]
ゲート電極層3のうち、ゲート電極5の下に位置することになる基板1の表面上のゲート電極層3、すなわち、第1ゲート電極層3Aとなるゲート電極層3の位置にレジスト8を塗布する(図3(B)参照)。この場合、エッチング後も第1ゲート電極層3Aとトレンチ7内に位置する第2ゲート電極層3Bとの電気的な接続を維持するため、トレンチ7の開口部すべてを覆わない範囲でレジスト8がトレンチ7の上に突き出るようにレジスト8を塗布する。
【0037】
その後、基板1の表面より上にあるゲート電極層3をエッチングする。レジスト8が塗布された範囲のゲート電極層3、すなわち、第1ゲート電極層3Aはエッチングを行っても取り除かれないため、エッチング後にレジスト8を除去すれば、ゲート電極層3のうち、基板1の表面より上にある第1ゲート電極層3A以外のゲート電極層3が取り除かれ、階段状の断面を有するゲート電極層3が形成される(図3(C)参照)。
【0038】
[工程6:中間絶縁膜形成工程]
ゲート酸化膜2及びゲート電極層3の表面を被覆する中間絶縁膜4を形成する(図4(A)参照)。半導体装置10では、例えば中間絶縁膜4の厚さが最も厚くなる第2ゲート電極層3Bの上に位置する中間絶縁膜4の厚さを1μmにする。
【0039】
[工程7:電極形成工程]
ホトリソグラフィ及びにエッチングを用いて、第1ゲート電極層3Aに到達するコンタクト5Aを中間絶縁膜4に形成する。コンタクト5Aに例えばアルミニウム等を埋め込んでゲート電極5を形成すると共に、同じくアルミニウム等で構成されるソース電極6及び図示しないドレイン電極を半導体装置10に形成する(図4(B)参照)。
【0040】
以上により、図1に示した半導体装置10が製造される。
【0041】
上記で説明したように、ゲート電極層3のうち第1ゲート電極層3Aの厚さは第1エッチング工程によるエッチングで変化するが、これ以外にも、電極形成工程でコンタクト5Aを形成するために行われるエッチングの影響を受ける。
【0042】
エッチングによる形状の加工誤差は±0.1μm存在することが知られている。したがって、電極形成工程において、中間絶縁膜4を貫くコンタクト5Aを形成するためにエッチングを行った場合、このエッチングによって第1ゲート電極層3Aの表面を意図せずに最大0.1μmほど薄くしてしまう可能性がある。
【0043】
また、第1エッチング工程におけるエッチングでも、第1ゲート電極層3の厚さを設計値より0.1μm薄くしてしまう可能性があることを考えれば、第1ゲート電極層3の設計上の厚さは、エッチングの最大加工誤差である0.1μmに第1ゲート電極層3Aの厚さに影響を及ぼすエッチングの回数を乗じた厚さよりも厚くする必要がある。本実施形態における半導体装置10を製造する場合、第1ゲート電極層3Aの厚さに影響を及ぼすエッチングの回数は2回であるため、第1ゲート電極層3Aの厚さをエッチングの最大加工誤差0.1μの2倍である0.2μmよりも厚くすれば、エッチングにより第1ゲート電極層3Aの厚さが0μmになる状況、すなわち、第1ゲート電極層3Aが存在しなくなってしまう状況を回避することができる。
【0044】
したがって、エッチングの最大加工誤差に、第1ゲート電極層3Aの厚さに影響を及ぼす第1エッチング工程以後のエッチングの回数を乗じた厚さが下限値となる。
【0045】
本実施形態では、トレンチ7内部をポリシリコンで充填した上で基板1の表面上にもポリシリコンを積層してゲート電極層3を形成する例を用いて、基板1の表面上に位置するゲート電極層3Aの厚さをトレンチ7における短辺の幅Lの1/2未満にした半導体装置10の製造方法について説明した。当然のことながら、当該製造方法は基板1の表面上の層を構成する物質の特性に関係なく適用することが可能である。例えば基板1の表面上の層が絶縁物で構成されていてもよい。
【0046】
このように、本発明の技術的範囲は上記の実施形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で上記の実施形態に多様な変更または改良を加えることができ、当該変更または改良を加えた形態も本発明の技術的範囲に含まれる。
【符号の説明】
【0047】
1 基板
2 ゲート酸化膜
3 ゲート電極層
3A 第1ゲート電極層
3B 第2ゲート電極層
4 中間絶縁膜
5 ゲート電極
5A コンタクト
6 ソース電極
7 トレンチ
8 レジスト
10 半導体装置
20 従来の半導体装置
図1
図2
図3
図4
図5