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特開2022-142721半導体メモリ装置を制御するコントローラ及びその動作方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022142721
(43)【公開日】2022-09-30
(54)【発明の名称】半導体メモリ装置を制御するコントローラ及びその動作方法
(51)【国際特許分類】
G11C 11/56 20060101AFI20220922BHJP
G11C 16/26 20060101ALI20220922BHJP
G11C 16/04 20060101ALI20220922BHJP
【ＦＩ】
G11C11/56 220
G11C16/26 100
G11C16/04 170
【審査請求】未請求
【請求項の数】23
【出願形態】ＯＬ
(21)【出願番号】P 2021189015
(22)【出願日】2021-11-19
(31)【優先権主張番号】10-2021-0034198
(32)【優先日】2021-03-16
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】310024033
【氏名又は名称】エスケーハイニックス株式会社
【氏名又は名称原語表記】ＳＫ ｈｙｎｉｘ Ｉｎｃ．
【住所又は居所原語表記】２０９１， Ｇｙｅｏｎｇｃｈｕｎｇ－ｄａｅｒｏ，Ｂｕｂａｌ－ｅｕｂ，Ｉｃｈｅｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｋｏｒｅａ
(74)【代理人】
【識別番号】110000796
【氏名又は名称】弁理士法人三枝国際特許事務所
(72)【発明者】
【氏名】イ キ ウン
(72)【発明者】
【氏名】オ チャン ヨン
【テーマコード（参考）】
5B225
【Ｆターム（参考）】
5B225BA01
5B225BA19
5B225CA11
5B225DA03
5B225DA10
5B225DE08
5B225DE20
5B225EA05
5B225EG14
5B225FA01
(57)【要約】
【課題】複数のメモリセルを含む半導体メモリ装置を制御するコントローラの動作方法を提供する。
【解決手段】コントローラの動作方法は、少なくとも１つのリード電圧を含むリード電圧セットを利用して複数のメモリセルのうち選択されたメモリセルに対するリード動作を行うように半導体メモリ装置を制御する段階（Ｓ１１０）と、半導体メモリ装置からリードデータを受信する段階（Ｓ１３０）と、リード電圧セットに含まれた少なくとも１つのリード電圧より小さいしきい値電圧を有するメモリセルの数をリードデータからカウントしてリード電圧セットに含まれた少なくとも１つのリード電圧を変更する段階（Ｓ１９０）と、を含む。
【選択図】図９
【解決手段】コントローラの動作方法は、少なくとも１つのリード電圧を含むリード電圧セットを利用して複数のメモリセルのうち選択されたメモリセルに対するリード動作を行うように半導体メモリ装置を制御する段階（Ｓ１１０）と、半導体メモリ装置からリードデータを受信する段階（Ｓ１３０）と、リード電圧セットに含まれた少なくとも１つのリード電圧より小さいしきい値電圧を有するメモリセルの数をリードデータからカウントしてリード電圧セットに含まれた少なくとも１つのリード電圧を変更する段階（Ｓ１９０）と、を含む。
【選択図】図９
【特許請求の範囲】
【請求項1】
複数のメモリセルを含む半導体メモリ装置を制御するコントローラの動作方法であって、
少なくとも１つのリード電圧を含むリード電圧セットを利用して前記複数のメモリセルのうち選択されたメモリセルに対するリード動作を行うように前記半導体メモリ装置を制御する段階と、
前記半導体メモリ装置からリードデータを受信する段階と、
前記リード電圧セットに含まれた少なくとも１つのリード電圧より小さいしきい値電圧を有するメモリセルの数を前記リードデータからカウントして前記リード電圧セットに含まれた少なくとも１つのリード電圧を変更する段階と、を含むことを特徴とするコントローラの動作方法。
少なくとも１つのリード電圧を含むリード電圧セットを利用して前記複数のメモリセルのうち選択されたメモリセルに対するリード動作を行うように前記半導体メモリ装置を制御する段階と、
前記半導体メモリ装置からリードデータを受信する段階と、
前記リード電圧セットに含まれた少なくとも１つのリード電圧より小さいしきい値電圧を有するメモリセルの数を前記リードデータからカウントして前記リード電圧セットに含まれた少なくとも１つのリード電圧を変更する段階と、を含むことを特徴とするコントローラの動作方法。
【請求項2】
前記受信したリードデータに対するエラー訂正動作を行う段階をさらに含み、
前記リード電圧セットに含まれた少なくとも１つのリード電圧を変更する段階は、前記エラー訂正動作を行った結果、エラー訂正に失敗したという判断に応答して行われることを特徴とする請求項１に記載のコントローラの動作方法。
前記リード電圧セットに含まれた少なくとも１つのリード電圧を変更する段階は、前記エラー訂正動作を行った結果、エラー訂正に失敗したという判断に応答して行われることを特徴とする請求項１に記載のコントローラの動作方法。
【請求項3】
前記リード電圧セットに含まれた少なくとも１つのリード電圧を変更する段階の後に、
前記変更されたリード電圧セットを利用して前記複数のメモリセルのうち選択されたメモリセルに対するリード動作を行うように前記半導体メモリ装置を制御する段階をさらに含むことを特徴とする請求項２に記載のコントローラの動作方法。
前記変更されたリード電圧セットを利用して前記複数のメモリセルのうち選択されたメモリセルに対するリード動作を行うように前記半導体メモリ装置を制御する段階をさらに含むことを特徴とする請求項２に記載のコントローラの動作方法。
【請求項4】
前記リード電圧セットは第１～第Ｎリード電圧（ここで、Ｎは１以上の自然数）を含み、
前記リード電圧セットに含まれた少なくとも１つのリード電圧を変更する段階は、
第１～第Ｎリード電圧のうち第ｉリード電圧（ここで、ｉは１より大きいかまたは同じで、Ｎより小さいかまたは同じ自然数）より小さいしきい値電圧値を有するメモリセルの数をカウントする段階と、
前記第ｉリード電圧より小さいしきい値電圧値を有するメモリセルの数を第ｉ下方臨界値と比較する段階と、
前記第ｉリード電圧より小さいしきい値電圧値を有するメモリセルの数が前記第ｉ下方臨界値より小さいという決定に応答して前記第ｉリード電圧を増加させる段階と、を含むことを特徴とする請求項１に記載のコントローラの動作方法。
前記リード電圧セットに含まれた少なくとも１つのリード電圧を変更する段階は、
第１～第Ｎリード電圧のうち第ｉリード電圧（ここで、ｉは１より大きいかまたは同じで、Ｎより小さいかまたは同じ自然数）より小さいしきい値電圧値を有するメモリセルの数をカウントする段階と、
前記第ｉリード電圧より小さいしきい値電圧値を有するメモリセルの数を第ｉ下方臨界値と比較する段階と、
前記第ｉリード電圧より小さいしきい値電圧値を有するメモリセルの数が前記第ｉ下方臨界値より小さいという決定に応答して前記第ｉリード電圧を増加させる段階と、を含むことを特徴とする請求項１に記載のコントローラの動作方法。
【請求項5】
前記第ｉリード電圧より小さいしきい値電圧値を有するメモリセルの数が前記第ｉ下方臨界値より小さいという決定に応答して前記第ｉリード電圧を増加させる段階では、
予め定められた電圧値だけ前記第ｉリード電圧を増加させることを特徴とする請求項４に記載のコントローラの動作方法。
予め定められた電圧値だけ前記第ｉリード電圧を増加させることを特徴とする請求項４に記載のコントローラの動作方法。
【請求項6】
前記第ｉリード電圧より小さいしきい値電圧値を有するメモリセルの数が前記第ｉ下方臨界値より小さいという決定に応答して前記第ｉリード電圧を増加させる段階では、
前記第ｉ下方臨界値と前記第ｉリード電圧より小さいしきい値電圧値を有するメモリセルの数との差に応じて決定される電圧値だけ前記第ｉリード電圧を増加させることを特徴とする請求項４に記載のコントローラの動作方法。
前記第ｉ下方臨界値と前記第ｉリード電圧より小さいしきい値電圧値を有するメモリセルの数との差に応じて決定される電圧値だけ前記第ｉリード電圧を増加させることを特徴とする請求項４に記載のコントローラの動作方法。
【請求項7】
前記リード電圧セットは第１～第Ｎリード電圧（ここで、Ｎは１以上の自然数）を含み、
前記リード電圧セットに含まれた少なくとも１つのリード電圧を変更する段階は、
第１～第Ｎリード電圧のうち第ｉリード電圧（ここで、ｉは１より大きいかまたは同じで、Ｎより小さいかまたは同じ自然数）より小さいしきい値電圧値を有するメモリセルの数をカウントする段階と、
前記第ｉリード電圧より小さいしきい値電圧値を有するメモリセルの数を第ｉ上方臨界値と比較する段階と、
前記第ｉリード電圧より小さいしきい値電圧値を有するメモリセルの数が前記第ｉ上方臨界値より大きいという決定に応答して前記第ｉリード電圧を減少させる段階と、を含むことを特徴とする請求項１に記載のコントローラの動作方法。
前記リード電圧セットに含まれた少なくとも１つのリード電圧を変更する段階は、
第１～第Ｎリード電圧のうち第ｉリード電圧（ここで、ｉは１より大きいかまたは同じで、Ｎより小さいかまたは同じ自然数）より小さいしきい値電圧値を有するメモリセルの数をカウントする段階と、
前記第ｉリード電圧より小さいしきい値電圧値を有するメモリセルの数を第ｉ上方臨界値と比較する段階と、
前記第ｉリード電圧より小さいしきい値電圧値を有するメモリセルの数が前記第ｉ上方臨界値より大きいという決定に応答して前記第ｉリード電圧を減少させる段階と、を含むことを特徴とする請求項１に記載のコントローラの動作方法。
【請求項8】
前記第ｉリード電圧より小さいしきい値電圧値を有するメモリセルの数が前記第ｉ上方臨界値より大きいという決定に応答して前記第ｉリード電圧を減少させる段階では、
予め定められた電圧値だけ前記第ｉリード電圧を減少させることを特徴とする請求項７に記載のコントローラの動作方法。
予め定められた電圧値だけ前記第ｉリード電圧を減少させることを特徴とする請求項７に記載のコントローラの動作方法。
【請求項9】
前記第ｉリード電圧より小さいしきい値電圧値を有するメモリセルの数が前記第ｉ上方臨界値より大きいという決定に応答して前記第ｉリード電圧を減少させる段階では、
前記第ｉリード電圧より小さいしきい値電圧値を有するメモリセルの数と前記第ｉ下方臨界値との差に応じて決定される電圧値だけ前記第ｉリード電圧を減少させることを特徴とする請求項７に記載のコントローラの動作方法。
前記第ｉリード電圧より小さいしきい値電圧値を有するメモリセルの数と前記第ｉ下方臨界値との差に応じて決定される電圧値だけ前記第ｉリード電圧を減少させることを特徴とする請求項７に記載のコントローラの動作方法。
【請求項10】
複数のメモリセルを含む半導体メモリ装置を制御するコントローラであって、
前記複数のメモリセルのうち選択されたメモリセルに対するリード動作時に使用されるリード電圧セットに含まれる少なくとも１つのリード電圧の大きさを制御するリード電圧制御部と、
前記半導体メモリ装置から受信するリードデータに基づいて、前記選択されたメモリセルのうち少なくとも１つのリード電圧より小さいしきい値電圧を有するメモリセルの数をカウントするメモリセルカウンタと、を含み、
前記リード電圧制御部は前記メモリセルカウンタから受信するカウントの結果に基づいて、前記少なくとも１つのリード電圧を変更することを特徴とするコントローラ。
前記複数のメモリセルのうち選択されたメモリセルに対するリード動作時に使用されるリード電圧セットに含まれる少なくとも１つのリード電圧の大きさを制御するリード電圧制御部と、
前記半導体メモリ装置から受信するリードデータに基づいて、前記選択されたメモリセルのうち少なくとも１つのリード電圧より小さいしきい値電圧を有するメモリセルの数をカウントするメモリセルカウンタと、を含み、
前記リード電圧制御部は前記メモリセルカウンタから受信するカウントの結果に基づいて、前記少なくとも１つのリード電圧を変更することを特徴とするコントローラ。
【請求項11】
前記受信したリードデータに対するエラー訂正動作を行うエラー訂正ブロックをさらに含み、
前記受信したリードデータに対するエラー訂正に失敗したという前記エラー訂正ブロックの判断に応答して、前記メモリセルカウンタは前記選択されたメモリセルのうち少なくとも１つのリード電圧より小さいしきい値電圧を有するメモリセルの数をカウントすることを特徴とする請求項１０に記載のコントローラ。
前記受信したリードデータに対するエラー訂正に失敗したという前記エラー訂正ブロックの判断に応答して、前記メモリセルカウンタは前記選択されたメモリセルのうち少なくとも１つのリード電圧より小さいしきい値電圧を有するメモリセルの数をカウントすることを特徴とする請求項１０に記載のコントローラ。
【請求項12】
前記リード電圧セットは第１～第Ｎリード電圧（ここで、Ｎは１以上の自然数）を含み、
前記メモリセルカウンタは第１～第Ｎリード電圧のうち第ｉリード電圧（ここで、ｉは１より大きいかまたは同じで、Ｎより小さいかまたは同じ自然数）より小さいしきい値電圧値を有するメモリセルの数をカウントすることを特徴とする請求項１０に記載のコントローラ。
前記メモリセルカウンタは第１～第Ｎリード電圧のうち第ｉリード電圧（ここで、ｉは１より大きいかまたは同じで、Ｎより小さいかまたは同じ自然数）より小さいしきい値電圧値を有するメモリセルの数をカウントすることを特徴とする請求項１０に記載のコントローラ。
【請求項13】
前記リード電圧制御部は、
前記第ｉリード電圧より小さいしきい値電圧値を有するメモリセルの数を第ｉ下方臨界値と比較し、
前記第ｉリード電圧より小さいしきい値電圧値を有するメモリセルの数が前記第ｉ下方臨界値より小さい場合、前記第ｉリード電圧を増加させることを特徴とする請求項１２に記載のコントローラ。
前記第ｉリード電圧より小さいしきい値電圧値を有するメモリセルの数を第ｉ下方臨界値と比較し、
前記第ｉリード電圧より小さいしきい値電圧値を有するメモリセルの数が前記第ｉ下方臨界値より小さい場合、前記第ｉリード電圧を増加させることを特徴とする請求項１２に記載のコントローラ。
【請求項14】
前記リード電圧制御部は、予め定められた電圧値だけ前記第ｉリード電圧を増加させることを特徴とする請求項１３に記載のコントローラ。
【請求項15】
前記リード電圧制御部は、
前記第ｉ下方臨界値と前記第ｉリード電圧より小さいしきい値電圧値を有するメモリセルの数との差に応じて決定される電圧値だけ前記第ｉリード電圧を増加させることを特徴とする請求項１３に記載のコントローラ。
前記第ｉ下方臨界値と前記第ｉリード電圧より小さいしきい値電圧値を有するメモリセルの数との差に応じて決定される電圧値だけ前記第ｉリード電圧を増加させることを特徴とする請求項１３に記載のコントローラ。
【請求項16】
前記リード電圧制御部は、
前記第ｉリード電圧より小さいしきい値電圧値を有するメモリセルの数を第ｉ上方臨界値と比較し、
前記第ｉリード電圧より小さいしきい値電圧値を有するメモリセルの数が前記第ｉ上方臨界値より大きい場合、前記第ｉリード電圧を減少させることを特徴とする請求項１２に記載のコントローラ。
前記第ｉリード電圧より小さいしきい値電圧値を有するメモリセルの数を第ｉ上方臨界値と比較し、
前記第ｉリード電圧より小さいしきい値電圧値を有するメモリセルの数が前記第ｉ上方臨界値より大きい場合、前記第ｉリード電圧を減少させることを特徴とする請求項１２に記載のコントローラ。
【請求項17】
前記リード電圧制御部は、予め定められた電圧値だけ前記第ｉリード電圧を減少させることを特徴とする請求項１６に記載のコントローラ。
【請求項18】
前記リード電圧制御部は、
前記第ｉリード電圧より小さいしきい値電圧値を有するメモリセルの数と前記第ｉ下方臨界値との差に応じて決定される電圧値だけ前記第ｉリード電圧を減少させることを特徴とする請求項１６に記載のコントローラ。
前記第ｉリード電圧より小さいしきい値電圧値を有するメモリセルの数と前記第ｉ下方臨界値との差に応じて決定される電圧値だけ前記第ｉリード電圧を減少させることを特徴とする請求項１６に記載のコントローラ。
【請求項19】
第１リード電圧を利用してセルグループに対する第１リード動作を行うようにメモリ装置を制御する段階と、
前記第１リード動作が失敗し、その結果として臨界範囲から外れたオンセルの数が示された場合、前記セルグループに対する第２リード動作を行うように前記メモリ装置を制御する段階と、を含むことを特徴とするコントローラの動作方法。
前記第１リード動作が失敗し、その結果として臨界範囲から外れたオンセルの数が示された場合、前記セルグループに対する第２リード動作を行うように前記メモリ装置を制御する段階と、を含むことを特徴とするコントローラの動作方法。
【請求項20】
前記第１リード電圧を予め定められた量だけ調整して第２リード電圧を定義する段階をさらに含むことを特徴とする請求項１９に記載のコントローラの動作方法。
【請求項21】
前記調整する段階は、
前記数が前記臨界範囲より小さいと、前記第１リード電圧を増加させる段階と、
前記数が前記臨界範囲より大きいと、前記第１リード電圧を減少させる段階と、を含むことを特徴とする請求項２０に記載のコントローラの動作方法。
前記数が前記臨界範囲より小さいと、前記第１リード電圧を増加させる段階と、
前記数が前記臨界範囲より大きいと、前記第１リード電圧を減少させる段階と、を含むことを特徴とする請求項２０に記載のコントローラの動作方法。
【請求項22】
前記第１リード電圧を前記臨界範囲に対する偏差だけ調節して第２リード電圧を定義する段階をさらに含むことを特徴とする請求項１９に記載のコントローラの動作方法。
【請求項23】
前記調整する段階は、
前記数が前記臨界範囲より小さいと、前記臨界範囲の下限からの偏差に対応する量だけ前記第１リード電圧を増加させる段階と、
前記数が前記臨界範囲より大きいと、前記臨界範囲の上限からの偏差に対応する量だけ前記第１リード電圧を減少させる段階と、を含むことを特徴とする請求項２２に記載のコントローラの動作方法。
前記数が前記臨界範囲より小さいと、前記臨界範囲の下限からの偏差に対応する量だけ前記第１リード電圧を増加させる段階と、
前記数が前記臨界範囲より大きいと、前記臨界範囲の上限からの偏差に対応する量だけ前記第１リード電圧を減少させる段階と、を含むことを特徴とする請求項２２に記載のコントローラの動作方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は電子装置に関し、より具体的には、半導体メモリ装置を制御するコントローラ及びその動作方法に関する。
【背景技術】
【0002】
半導体メモリ装置は、ストリングが半導体基板に水平に配列された２次元構造で形成されるか、ストリングが半導体基板に垂直に積層された３次元構造で形成されてもよい。３次元メモリ装置は２次元メモリ装置の集積度の限界を解消するために考案されたメモリ装置であって、半導体基板上に垂直方向に積層された複数のメモリセルを含んでもよい。コントローラは半導体メモリ装置の動作を制御することができる。
【発明の概要】
【発明が解決しようとする課題】
【0003】
本発明の実施例は、リード性能が向上したコントローラ及びその動作方法を提供する。
【課題を解決するための手段】
【0004】
本発明の一実施例により、複数のメモリセルを含む半導体メモリ装置を制御するコントローラの動作方法が提供される。上記コントローラの動作方法は、少なくとも１つのリード電圧を含むリード電圧セットを利用して上記複数のメモリセルのうち選択されたメモリセルに対するリード動作を行うように上記半導体メモリ装置を制御する段階と、上記半導体メモリ装置からリードデータを受信する段階と、上記リード電圧セットに含まれた少なくとも１つのリード電圧より小さいしきい値電圧を有するメモリセルの数を上記リードデータからカウントして上記リード電圧セットに含まれた少なくとも１つのリード電圧を変更する段階と、を含む。
【0005】
一実施例において、上記コントローラの動作方法は、上記受信したリードデータに対するエラー訂正動作を行う段階をさらに含んでもよい。上記リード電圧セットに含まれた少なくとも１つのリード電圧を変更する段階は、上記エラー訂正動作を行った結果、エラー訂正に失敗したという判断に応答して行われてもよい。
【0006】
一実施例において、上記コントローラの動作方法は、上記リード電圧セットに含まれた少なくとも１つのリード電圧を変更する段階の後に、上記変更されたリード電圧セットを利用して上記複数のメモリセルのうち選択されたメモリセルに対するリード動作を行うように上記半導体メモリ装置を制御する段階をさらに含んでもよい。
【0007】
一実施例において、上記リード電圧セットは第１～第Ｎリード電圧（ここで、Ｎは１以上の自然数）を含んでもよい。上記リード電圧セットに含まれた少なくとも１つのリード電圧を変更する段階は、第１～第Ｎリード電圧のうち第ｉリード電圧（ここで、ｉは１より大きいかまたは同じで、Ｎより小さいかまたは同じ自然数）より小さいしきい値電圧値を有するメモリセルの数をカウントする段階と、上記第ｉリード電圧より小さいしきい値電圧値を有するメモリセルの数を第ｉ下方臨界値と比較する段階と、上記第ｉリード電圧より小さいしきい値電圧値を有するメモリセルの数が上記第ｉ下方臨界値より小さいという決定に応答して上記第ｉリード電圧を増加させる段階と、を含んでもよい。
【0008】
一実施例において、上記第ｉリード電圧より小さいしきい値電圧値を有するメモリセルの数が上記第ｉ下方臨界値より小さいという決定に応答して上記第ｉリード電圧を増加させる段階では、予め定められた電圧値だけ上記第ｉリード電圧を増加させることができる。
【0009】
一実施例において、上記第ｉリード電圧より小さいしきい値電圧値を有するメモリセルの数が上記第ｉ下方臨界値より小さいという決定に応答して上記第ｉリード電圧を増加させる段階では、上記第ｉ下方臨界値と上記第ｉリード電圧より小さいしきい値電圧値を有するメモリセルの数との差に応じて決定される電圧値だけ上記第ｉリード電圧を増加させることができる。
【0010】
一実施例において、上記リード電圧セットは第１～第Ｎリード電圧（ここで、Ｎは１以上の自然数）を含んでもよい。上記リード電圧セットに含まれた少なくとも１つのリード電圧を変更する段階は、第１～第Ｎリード電圧のうち第ｉリード電圧（ここで、ｉは１より大きいかまたは同じで、Ｎより小さいかまたは同じ自然数）より小さいしきい値電圧値を有するメモリセルの数をカウントする段階と、上記第ｉリード電圧より小さいしきい値電圧値を有するメモリセルの数を第ｉ上方臨界値と比較する段階と、上記第ｉリード電圧より小さいしきい値電圧値を有するメモリセルの数が上記第ｉ上方臨界値より大きいという決定に応答して上記第ｉリード電圧を減少させる段階と、を含んでもよい。
【0011】
一実施例において、上記第ｉリード電圧より小さいしきい値電圧値を有するメモリセルの数が上記第ｉ上方臨界値より大きいという決定に応答して上記第ｉリード電圧を減少させる段階では、予め定められた電圧値だけ上記第ｉリード電圧を減少させることができる。
【0012】
一実施例において、上記第ｉリード電圧より小さいしきい値電圧値を有するメモリセルの数が上記第ｉ上方臨界値より大きいという決定に応答して上記第ｉリード電圧を減少させる段階では、上記第ｉリード電圧より小さいしきい値電圧値を有するメモリセルの数と上記第ｉ下方臨界値との差に応じて決定される電圧値だけ上記第ｉリード電圧を減少させることができる。
【0013】
本発明の他の実施例により、複数のメモリセルを含む半導体メモリ装置を制御するコントローラが提供される。上記コントローラはリード電圧制御部及びメモリセルカウンタを含む。上記リード電圧制御部は、上記複数のメモリセルのうち選択されたメモリセルに対するリード動作時に使用されるリード電圧セットに含まれる少なくとも１つのリード電圧の大きさを制御する。上記メモリセルカウンタは、上記半導体メモリ装置から受信するリードデータに基づいて、上記選択されたメモリセルのうち少なくとも１つのリード電圧より小さいしきい値電圧を有するメモリセルの数をカウントする。上記リード電圧制御部は上記メモリセルカウンタから受信するカウントの結果に基づいて、上記少なくとも１つのリード電圧を変更する。
【0014】
一実施例において、上記コントローラは、上記受信したリードデータに対するエラー訂正動作を行うエラー訂正ブロックをさらに含んでもよい。上記受信したリードデータに対するエラー訂正に失敗したという上記エラー訂正ブロックの判断に応答して、上記メモリセルカウンタは上記選択されたメモリセルのうち少なくとも１つのリード電圧より小さいしきい値電圧を有するメモリセルの数をカウントすることができる。
【0015】
一実施例において、上記リード電圧セットは第１～第Ｎリード電圧（ここで、Ｎは１以上の自然数）を含んでもよい。上記メモリセルカウンタは第１～第Ｎリード電圧のうち第ｉリード電圧（ここで、ｉは１より大きいかまたは同じで、Ｎより小さいかまたは同じ自然数）より小さいしきい値電圧値を有するメモリセルの数をカウントすることができる。
【0016】
一実施例において、上記リード電圧制御部は、上記第ｉリード電圧より小さいしきい値電圧値を有するメモリセルの数を第ｉ下方臨界値と比較し、上記第ｉリード電圧より小さいしきい値電圧値を有するメモリセルの数が上記第ｉ下方臨界値より小さい場合、上記第ｉリード電圧を増加させることができる。
【0017】
一実施例において、上記リード電圧制御部は、予め定められた電圧値だけ上記第ｉリード電圧を増加させることができる。
【0018】
一実施例において、上記リード電圧制御部は、上記第ｉ下方臨界値と上記第ｉリード電圧より小さいしきい値電圧値を有するメモリセルの数との差に応じて決定される電圧値だけ上記第ｉリード電圧を増加させることができる。
【0019】
一実施例において、上記リード電圧制御部は、上記第ｉリード電圧より小さいしきい値電圧値を有するメモリセルの数を第ｉ上方臨界値と比較し、上記第ｉリード電圧より小さいしきい値電圧値を有するメモリセルの数が上記第ｉ上方臨界値より大きい場合、上記第ｉリード電圧を減少させることができる。
【0020】
一実施例において、上記リード電圧制御部は、予め定められた電圧値だけ上記第ｉリード電圧を減少させることができる。
【0021】
一実施例において、上記リード電圧制御部は、上記第ｉリード電圧より小さいしきい値電圧値を有するメモリセルの数と上記第ｉ下方臨界値との差に応じて決定される電圧値だけ上記第ｉリード電圧を減少させることができる。
【0022】
本発明のさらに他の実施例によるコントローラの動作方法は、第１リード電圧を利用してセルグループに対する第１リード動作を行うようにメモリ装置を制御する段階と、上記第１リード動作が失敗し、その結果として臨界範囲から外れたオンセルの数が示された場合、上記セルグループに対する第２リード動作を行うように上記メモリ装置を制御する段階と、を含む。
【0023】
一実施例において、上記コントローラの動作方法は、上記第１リード電圧を予め定められた量だけ調整して上記第２リード電圧を定義する段階をさらに含んでもよい。
【0024】
一実施例において、上記調整する段階は、上記数が上記臨界範囲より小さいと、上記第１リード電圧を増加させる段階と、上記数が上記臨界範囲より大きいと、上記第１リード電圧を減少させる段階と、を含んでもよい。
【0025】
一実施例において、上記コントローラの動作方法は、上記第１リード電圧を上記臨界範囲に対する偏差だけ調節して上記第２リード電圧を定義する段階をさらに含んでもよい。
【0026】
一実施例において、上記調整する段階は、上記数が上記臨界範囲より小さいと、上記臨界範囲の下限からの偏差に対応する量だけ上記第１リード電圧を増加させる段階と、上記数が上記臨界範囲より大きいと、上記臨界範囲の上限からの偏差に対応する量だけ上記第１リード電圧を減少させる段階と、を含んでもよい。
【発明の効果】
【0027】
本技術は、リード性能が向上したコントローラ及びその動作方法を提供することができる。
【図面の簡単な説明】
【0028】
【図1】本発明の一実施例に係るコントローラを含むメモリシステムを示すブロック図である。
【図2】本発明の一実施例に係る半導体メモリ装置を示すブロック図である。
【図7】マルチレベルセル（ｍｕｌｔｉ－ｌｅｖｅｌ ｃｅｌｌ；ＭＬＣ）のしきい値電圧分布を示すグラフである。
【図8】メモリセルのしきい値電圧分布の変化に応じてリード電圧セットを変更する理由を説明するためのグラフである。
【図9】本発明の一実施例に係るコントローラの動作方法を示すフローチャートである。
【発明を実施するための形態】
【0029】
本明細書または出願に開示されている本発明の概念による実施例に対する特定の構造的ないし機能的な説明は、単に本発明の概念による実施例を説明する目的で例示されたものに過ぎず、本発明の概念による実施例は様々な形態で実施することができ、本明細書または出願に説明されている実施例に限定されると解釈すべきではない。
【0030】
図１は、本発明の一実施例に係るコントローラを含むメモリシステムを示すブロック図である。
【0031】
図１を参照すると、メモリシステム１０００は半導体メモリ装置１００及びコントローラ２００を含む。また、メモリシステム１０００はホストと通信する。半導体メモリ装置１００及びコントローラ２００のそれぞれは、１つのチップ、１つのパッケージ、１つの装置として提供されてもよい。または、メモリシステム１０００は１つの記憶装置として提供されてもよい。
【0032】
コントローラ２００は半導体メモリ装置１００の諸動作を制御する。また、コントローラ２００はホストから受信したコマンドに基づいて半導体メモリ装置１００の動作を制御する。
【0033】
半導体メモリ装置１００はコントローラ２００の制御に応答して動作する。半導体メモリ装置１００は複数のメモリブロックを有するメモリセルアレイを含む。実施例として、半導体メモリ装置１００はフラッシュメモリ装置（Ｆｌａｓｈ Ｍｅｍｏｒｙ Ｄｅｖｉｃｅ）であってもよい。
【0034】
コントローラ２００はホストからデータの書き込み要求または読み出し要求などを受信し、受信した要求に基づいて半導体メモリ装置１００を制御することができる。より具体的には、コントローラ２００は半導体メモリ装置１００の動作を制御するためのコマンドを生成し、これを半導体メモリ装置１００に伝送することができる。
【0035】
半導体メモリ装置１００はコントローラ２００からコマンド及びアドレスを受信し、メモリセルアレイのうちアドレスにより選択された領域をアクセスするように設定される。即ち、半導体メモリ装置１００はアドレスにより選択された領域に対してコマンドに該当する内部動作を行う。
【0036】
例えば、半導体メモリ装置１００はプログラム動作、読み出し動作及び消去動作を行うことができる。プログラム動作時に、半導体メモリ装置１００はアドレスにより選択された領域にデータをプログラムする。読み出し動作時に、半導体メモリ装置１００はアドレスにより選択された領域からデータを読み出す。消去動作時に、半導体メモリ装置１００はアドレスにより選択された領域に保存されたデータを消去する。
【0037】
コントローラ２００は、リード電圧制御部２１０、エラー訂正ブロック２３０、及びメモリセルカウンタ２５０を含む。リード電圧制御部２１０、エラー訂正ブロック２３０、及びメモリセルカウンタ２５０は、各自の動作及び機能を遂行するのに必要な全ての回路、システム、ソフトウェア、ファームウェア、及び装置を含んでもよい。
【0038】
リード電圧制御部２１０は、半導体メモリ装置１００に保存されたデータを読み出すためのリード電圧を管理及び調節することができる。例えば、半導体メモリ装置１００からリードしたデータがエラー訂正ブロック２３０により訂正されない場合、リード電圧制御部２１０は半導体メモリ装置１００のリード動作に使用される少なくとも１つのリード電圧を調節することができる。本発明によると、リード電圧制御部２１０は、メモリセルカウンタ２５０によりカウントされる特定のリード電圧より低いしきい値電圧を有するメモリセルの数を基づいて、半導体メモリ装置１００のリード動作に使用されるリード電圧を調節することができる。
【0039】
エラー訂正ブロック２３０は、エラー訂正コード（ＥＣＣ、Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ Ｃｏｄｅ）を利用して半導体メモリ装置１００から受信したデータのエラーを検出し、訂正するように構成される。リード電圧制御部２１０は、エラー訂正ブロック２３０のエラー検出結果に応じてリード電圧を調節し、再読み出しを行うように半導体メモリ装置１００を制御することができる。例えば、エラー訂正ブロック２３０は、半導体メモリ装置１００に保存されるデータに対してエラー訂正コードを生成することができる。生成されたエラー訂正コードはデータと共に半導体メモリ装置１００に保存されることができる。その後、エラー訂正ブロック２３０は、保存されたエラー訂正コードに基づいて半導体メモリ装置１００から読み出したデータのエラーを検出し、訂正することができる。例示的に、エラー訂正ブロック２３０は所定のエラー訂正能力を有する。エラー訂正ブロック２３０のエラー訂正能力を超えるエラービット（またはフェイルビット）を含むデータは、「ＵＥＣＣ（Ｕｎｃｏｒｒｅｃｔａｂｌｅ ＥＣＣ）データ」と称される。半導体メモリ装置１００から読み出したデータがＵＥＣＣデータである場合、リード電圧制御部２１０はリード電圧を調整してリード動作を再び行うように半導体メモリ装置１００を制御することができる。
【0040】
メモリセルカウンタ２５０は、半導体メモリ装置１００から受信するリードデータに基づいて特定のリード電圧より低いしきい値電圧を有するメモリセルの数をカウントすることができる。上記のようなカウント動作の結果はリード電圧制御部２１０に伝達される。リード電圧制御部２１０は、メモリセルカウンタ２５０から受信するカウントの結果に基づいて半導体メモリ装置１００のリード動作に使用されるリード電圧を調節することができる。
【0041】
図２は、本発明の一実施例に係る半導体メモリ装置を示すブロック図である。
【0042】
図２を参照すると、半導体メモリ装置１００はメモリセルアレイ１１０、アドレスデコーダ１２０、読み出し及び書き込み回路１３０、制御ロジック１４０、及び電圧生成部１５０を含む。
【0043】
メモリセルアレイ１１０は複数のメモリブロックＢＬＫ１～ＢＬＫｚを含む。複数のメモリブロックＢＬＫ１～ＢＬＫｚはワード線ＷＬを介してアドレスデコーダ１２０に接続される。複数のメモリブロックＢＬＫ１～ＢＬＫｚはビット線ＢＬ１～ＢＬｍを介して読み出し及び書き込み回路１３０に接続される。複数のメモリブロックＢＬＫ１～ＢＬＫｚのそれぞれは複数のメモリセルを含む。実施例としては、複数のメモリセルは不揮発性メモリセルであり、垂直チャネル構造を有する不揮発性メモリセルで構成されてもよい。上記メモリセルアレイ１１０は２次元構造のメモリセルアレイで構成されてもよい。実施例に応じて、上記メモリセルアレイ１１０は３次元構造のメモリセルアレイで構成されてもよい。一方、メモリセルアレイに含まれる複数のメモリセルのそれぞれは少なくとも１ビットのデータを保存することができる。一実施例では、メモリセルアレイ１１０に含まれる複数のメモリセルのそれぞれは１ビットのデータを保存するシングルレベルセル（ｓｉｎｇｌｅ－ｌｅｖｅｌ ｃｅｌｌ；ＳＬＣ）であってもよい。他の実施例では、メモリセルアレイ１１０に含まれる複数のメモリセルのそれぞれは２ビットのデータを保存するマルチレベルセル（ｍｕｌｔｉ－ｌｅｖｅｌ ｃｅｌｌ；ＭＬＣ）であってもよい。さらに他の実施例では、メモリセルアレイ１１０に含まれる複数のメモリセルのそれぞれは３ビットのデータを保存するトリプルレベルセル（ｔｒｉｐｌｅ－ｌｅｖｅｌ ｃｅｌｌ；ＴＬＣ）であってもよい。さらに他の実施例では、メモリセルアレイ１１０に含まれる複数のメモリセルのそれぞれは４ビットのデータを保存するクアッドレベルセル（ｑｕａｄ－ｌｅｖｅｌ ｃｅｌｌ；ＱＬＣ）であってもよい。実施例に応じて、メモリセルアレイ１１０は５ビット以上のデータをそれぞれ保存する複数のメモリセルを含んでもよい。
【0044】
アドレスデコーダ１２０、読み出し及び書き込み回路１３０、制御ロジック１４０及び電圧生成部１５０はメモリセルアレイ１１０を駆動する周辺回路として動作する。アドレスデコーダ１２０はワード線ＷＬを介してメモリセルアレイ１１０に接続される。アドレスデコーダ１２０は制御ロジック１４０の制御に応答して動作するように構成される。アドレスデコーダ１２０は半導体メモリ装置１００の内部の入出力バッファ（不図示）を介してアドレスを受信する。半導体メモリ装置１００に電源が供給されると、カムブロックに保存された情報は周辺回路により読み出され、周辺回路は読み出された情報に応じて設定された条件でメモリセルのデータ入出力動作を行うようにメモリセルアレイを制御することができる。
【0045】
アドレスデコーダ１２０は受信したアドレスのうちブロックアドレスをデコードするように構成される。アドレスデコーダ１２０はデコードされたブロックアドレスに応じて少なくとも１つのメモリブロックを選択する。また、アドレスデコーダ１２０は、読み出し動作の読み出し電圧印加動作時に選択されたメモリブロックのうち選択されたワード線に電圧生成部１５０で発生した読み出し電圧Ｖｒｅａｄを印加し、残りの非選択のワード線にはパス電圧Ｖｐａｓｓを印加する。また、プログラム検証動作時には選択されたメモリブロックのうち選択されたワード線に電圧生成部１５０で発生した検証電圧を印加し、残りの非選択のワード線にはパス電圧Ｖｐａｓｓを印加する。
【0046】
アドレスデコーダ１２０は受信したアドレスのうち列アドレスをデコードするように構成される。アドレスデコーダ１２０はデコードされた列アドレスを読み出し及び書き込み回路１３０に伝送する。
【0047】
半導体メモリ装置１００の読み出し動作及びプログラム動作はページ単位で行われる。読み出し動作及びプログラム動作の要求時に受信するアドレスはブロックアドレス、行アドレス及び列アドレスを含む。アドレスデコーダ１２０はブロックアドレス及び行アドレスに応じて１つのメモリブロック及び１つのワード線を選択する。列アドレスはアドレスデコーダ１２０によりデコードされて読み出し及び書き込み回路１３０に提供される。本明細書では、１つのワード線に接続されたメモリセルを１つの「物理ページ」と称することができる。
【0048】
アドレスデコーダ１２０はブロックデコーダ、行デコーダ、列デコーダ、及びアドレスバッファなどを含んでもよい。
【0049】
読み出し及び書き込み回路１３０は複数のページバッファＰＢ１～ＰＢｍを含む。読み出し及び書き込み回路１３０は、メモリセルアレイ１１０の読み出し動作時には「読み出し回路（ｒｅａｄ ｃｉｒｃｕｉｔ）」として動作し、書き込み動作時には「書き込み回路（ｗｒｉｔｅ ｃｉｒｃｕｉｔ）」として動作することができる。複数のページバッファＰＢ１～ＰＢｍはビット線ＢＬ１～ＢＬｍを介してメモリセルアレイ１１０に接続される。複数のページバッファＰＢ１～ＰＢｍは、読み出し動作及びプログラム検証動作時にメモリセルのしきい値電圧をセンシングするために、メモリセルと接続されたビット線にセンシング電流を継続的に供給しながら対応するメモリセルのプログラム状態に応じて流れる電流量が変化することをセンシングノードを介して検知してセンシングデータとしてラッチする。読み出し及び書き込み回路１３０は制御ロジック１４０から出力されるページバッファ制御信号に応答して動作する。
【0050】
読み出し及び書き込み回路１３０は、読み出し動作時にメモリセルのデータをセンシングして読み出しデータを一時的に保存した後、半導体メモリ装置１００の入出力バッファ（不図示）にデータＤＡＴＡを出力する。例示的な実施例として、読み出し及び書き込み回路１３０はページバッファ（またはページレジスタ）以外にも列選択回路などを含んでもよい。
【0051】
制御ロジック１４０はアドレスデコーダ１２０、読み出し及び書き込み回路１３０、及び電圧生成部１５０に接続される。制御ロジック１４０は半導体メモリ装置１００の入出力バッファ（不図示）を介して命令語ＣＭＤ及び制御信号ＣＴＲＬを受信する。制御ロジック１４０は制御信号ＣＴＲＬに応答して半導体メモリ装置１００の諸動作を制御するように構成される。また、制御ロジック１４０は、複数のページバッファＰＢ１～ＰＢｍのセンシングノードプリチャージの電位レベルを調節するための制御信号を出力する。制御ロジック１４０はメモリセルアレイ１１０の読み出し動作（ｒｅａｄ ｏｐｅｒａｔｉｏｎ）を行うように読み出し及び書き込み回路１３０を制御することができる。
【0052】
電圧生成部１５０は、制御ロジック１４０から出力される制御信号に応答して読み出し動作時にリード電圧Ｖｒｅａｄ及びパス電圧Ｖｐａｓｓを生成する。電圧生成部１５０は様々な電圧レベルを有する複数の電圧を生成するために、内部の電源電圧を受信する複数のポンピングキャパシタを含み、制御ロジック１４０の制御に応答して複数のポンピングキャパシタを選択的に活性化することで複数の電圧を生成する。
【0053】
アドレスデコーダ１２０、読み出し及び書き込み回路１３０及び電圧生成部１５０は、メモリセルアレイ１１０に対する読み出し動作、書き込み動作及び消去動作を行う「周辺回路」として機能することができる。周辺回路は、制御ロジック１４０の制御に基づいてメモリセルアレイ１１０に対する読み出し動作、書き込み動作及び消去動作を行う。
【0054】
【0055】
図３を参照すると、メモリセルアレイ１１０は複数のメモリブロックＢＬＫ１～ＢＬＫｚを含む。各メモリブロックは３次元構造を有することができる。各メモリブロックは基板上に積層された複数のメモリセルを含む。このような複数のメモリセルは＋Ｘ方向、＋Ｙ方向及び＋Ｚ方向に沿って配列される。各メモリブロックの構造は、図４及び図５を参照してより詳細に説明する。
【0056】
【0057】
図４を参照すると、メモリブロックＢＬＫａは複数のセルストリングＣＳ１１～ＣＳ１ｍ、ＣＳ２１～ＣＳ２ｍを含む。実施例として、複数のセルストリングＣＳ１１～ＣＳ１ｍ、ＣＳ２１～ＣＳ２ｍのそれぞれは「Ｕ」字状に形成されてもよい。メモリブロックＢＬＫａ内において、行方向（即ち、＋Ｘ方向）にｍ個のセルストリングが配列される。図４には、列方向（即ち、＋Ｙ方向）に２つのセルストリングが配列されることが示されているが、これは説明の便宜のためであり、列方向に３つ以上のセルストリングが配列されてもよいことは理解できるだろう。
【0058】
複数のセルストリングＣＳ１１～ＣＳ１ｍ、ＣＳ２１～ＣＳ２ｍのそれぞれは、少なくとも１つのソース選択トランジスタＳＳＴ、第１～第ｎメモリセルＭＣ１～ＭＣｎ、パイプトランジスタＰＴ、及び少なくとも１つのドレイン選択トランジスタＤＳＴを含む。
【0059】
選択トランジスタＳＳＴ、ＤＳＴ及びメモリセルＭＣ１～ＭＣｎのそれぞれは類似する構造であってもよい。実施例として、選択トランジスタＳＳＴ、ＤＳＴ及びメモリセルＭＣ１～ＭＣｎのそれぞれはチャネル層、トンネリング絶縁膜、電荷貯蔵膜及びブロッキング絶縁膜を含んでもよい。実施例として、チャネル層を提供するためのピラー（ｐｉｌｌａｒ）が各セルストリング（ｅａｃｈ ｃｅｌｌ ｓｔｒｉｎｇ）に提供されてもよい。実施例として、チャネル層、トンネリング絶縁膜、電荷貯蔵膜及びブロッキング絶縁膜のうち少なくとも１つを提供するためのピラーが各セルストリングに提供されてもよい。
【0060】
各セルストリングのソース選択トランジスタＳＳＴは、共通ソース線ＣＳＬとメモリセルＭＣ１～ＭＣｐとの間に接続される。
【0061】
実施例として、同じ行に配列されたセルストリングのソース選択トランジスタは行方向に伸びるソース選択線に接続され、異なる行に配列されたセルストリングのソース選択トランジスタは異なるソース選択線に接続される。図４において、第１行のセルストリングＣＳ１１～ＣＳ１ｍのソース選択トランジスタは第１ソース選択線ＳＳＬ１に接続されている。第２行のセルストリングＣＳ２１～ＣＳ２ｍのソース選択トランジスタは第２ソース選択線ＳＳＬ２に接続されている。
【0062】
他の実施例として、セルストリングＣＳ１１～ＣＳ１ｍ、ＣＳ２１～ＣＳ２ｍのソース選択トランジスタは１つのソース選択線に共通して接続されてもよい。
【0063】
各セルストリングの第１～第ｎメモリセルＭＣ１～ＭＣｎは、ソース選択トランジスタＳＳＴとドレイン選択トランジスタＤＳＴとの間に接続される。
【0064】
第１～第ｎメモリセルＭＣ１～ＭＣｎは、第１～第ｐメモリセルＭＣ１～ＭＣｐと第ｐ＋１～第ｎメモリセルＭＣｐ＋１～ＭＣｎに区分されてもよい。第１～第ｐメモリセルＭＣ１～ＭＣｐは＋Ｚ方向とは逆方向に順に配列され、ソース選択トランジスタＳＳＴとパイプトランジスタＰＴとの間で直列接続される。第ｐ＋１～第ｎメモリセルＭＣｐ＋１～ＭＣｎは＋Ｚ方向に順に配列され、パイプトランジスタＰＴとドレイン選択トランジスタＤＳＴとの間で直列接続される。第１～第ｐメモリセルＭＣ１～ＭＣｐと第ｐ＋１～第ｎメモリセルＭＣｐ＋１～ＭＣｎはパイプトランジスタＰＴを介して接続される。各セルストリングの第１～第ｎメモリセルＭＣ１～ＭＣｎのゲートはそれぞれ第１～第ｎワード線ＷＬ１～ＷＬｎに接続される。
【0065】
各セルストリングのパイプトランジスタＰＴのゲートはパイプ線ＰＬに接続される。
【0066】
各セルストリングのドレイン選択トランジスタＤＳＴは該当ビット線とメモリセルＭＣｐ＋１～ＭＣｎとの間に接続される。行方向に配列されるセルストリングのドレイン選択トランジスタは行方向に伸びるドレイン選択線に接続される。第１行のセルストリングＣＳ１１～ＣＳ１ｍのドレイン選択トランジスタは第１ドレイン選択線ＤＳＬ１に接続される。第２行のセルストリングＣＳ２１～ＣＳ２ｍのドレイン選択トランジスタは第２ドレイン選択線ＤＳＬ２に接続される。
【0067】
列方向に配列されるセルストリングは列方向に伸びるビット線に接続される。図４において、第１列のセルストリングＣＳ１１、ＣＳ２１は第１ビット線ＢＬ１に接続されている。第ｍ列のセルストリングＣＳ１ｍ、ＣＳ２ｍは第ｍビット線ＢＬｍに接続されている。
【0068】
行方向に配列されるセルストリング内で同じワード線に接続されるメモリセルは１つのページを構成する。例えば、第１行のセルストリングＣＳ１１～ＣＳ１ｍのうち第１ワード線ＷＬ１と接続されるメモリセルは１つのページを構成する。第２行のセルストリングＣＳ２１～ＣＳ２ｍのうち第１ワード線ＷＬ１と接続されるメモリセルは他の１つのページを構成する。ドレイン選択線ＤＳＬ１、ＤＳＬ２の何れか１つが選択されることにより、１つの行方向に配列されるセルストリングが選択される。ワード線ＷＬ１～ＷＬｎの何れか１つが選択されることにより、選択されたセルストリングのうち１つのページが選択される。
【0069】
他の実施例として、第１～第ｍビット線ＢＬ１～ＢＬｍの代わりにイーブンビット線及びオッドビット線が提供されてもよい。そして、行方向に配列されるセルストリングＣＳ１１～ＣＳ１ｍまたはＣＳ２１～ＣＳ２ｍのうち偶数番目のセルストリングはイーブンビット線にそれぞれ接続され、行方向に配列されるセルストリングＣＳ１１～ＣＳ１ｍまたはＣＳ２１～ＣＳ２ｍのうち奇数番目のセルストリングはオッドビット線にそれぞれ接続されてもよい。
【0070】
実施例として、第１～第ｎメモリセルＭＣ１～ＭＣｎのうち少なくとも１つ以上はダミーメモリセルとして利用されてもよい。例えば、少なくとも１つ以上のダミーメモリセルは、ソース選択トランジスタＳＳＴとメモリセルＭＣ１～ＭＣｐとの間の電界（ｅｌｅｃｔｒｉｃ ｆｉｅｌｄ）を減少させるために提供される。または、少なくとも１つ以上のダミーメモリセルは、ドレイン選択トランジスタＤＳＴとメモリセルＭＣｐ＋１～ＭＣｎとの間の電界を減少させるために提供される。より多いダミーメモリセルが提供されるほど、メモリブロックＢＬＫａに対する動作の信頼性は向上するが、メモリブロックＢＬＫａのサイズが増加する。より少ないダミーメモリセルが提供されるほど、メモリブロックＢＬＫａのサイズは減少するが、メモリブロックＢＬＫａに対する動作の信頼性が低下することがある。
【0071】
少なくとも１つ以上のダミーメモリセルを効率的に制御するために、ダミーメモリセルのそれぞれは求められるしきい値電圧を有することができる。メモリブロックＢＬＫａに対する消去動作の前または後に、ダミーメモリセルの全部または一部に対するプログラム動作が行われてもよい。プログラム動作が行われてから消去動作が行われる場合、ダミーメモリセルのしきい値電圧はそれぞれのダミーメモリセルに接続されたダミーワード線に印加される電圧を制御することで、ダミーメモリセルは求められるしきい値電圧を有することができる。
【0072】
【0073】
図５を参照すると、メモリブロックＢＬＫｂは複数のセルストリングＣＳ１１’～ＣＳ１ｍ’、ＣＳ２１’～ＣＳ２ｍ’を含む。複数のセルストリングＣＳ１１’～ＣＳ１ｍ’、ＣＳ２１’～ＣＳ２ｍ’のそれぞれは＋Ｚ方向に沿って伸びる。複数のセルストリングＣＳ１１’～ＣＳ１ｍ’、ＣＳ２１’～ＣＳ２ｍ’のそれぞれは、メモリブロックＢＬＫｂの下部の基板（不図示）上に積層された少なくとも１つのソース選択トランジスタＳＳＴ、第１～第ｎメモリセルＭＣ１～ＭＣｎ、及び少なくとも１つのドレイン選択トランジスタＤＳＴを含む。
【0074】
各セルストリングのソース選択トランジスタＳＳＴは共通ソース線ＣＳＬとメモリセルＭＣ１～ＭＣｎとの間に接続される。同じ行に配列されたセルストリングのソース選択トランジスタは同じソース選択線に接続される。第１行に配列されたセルストリングＣＳ１１’～ＣＳ１ｍ’のソース選択トランジスタは第１ソース選択線ＳＳＬ１に接続される。第２行に配列されたセルストリングＣＳ２１’～ＣＳ２ｍ’のソース選択トランジスタは第２ソース選択線ＳＳＬ２に接続される。他の実施例として、セルストリングＣＳ１１’～ＣＳ１ｍ’、ＣＳ２１’～ＣＳ２ｍ’のソース選択トランジスタは１つのソース選択線に共通して接続されてもよい。
【0075】
各セルストリングの第１～第ｎメモリセルＭＣ１～ＭＣｎはソース選択トランジスタＳＳＴとドレイン選択トランジスタＤＳＴとの間に直列接続される。第１～第ｎメモリセルＭＣ１～ＭＣｎのゲートはそれぞれ第１～第ｎワード線ＷＬ１～ＷＬｎに接続される。
【0076】
各セルストリングのドレイン選択トランジスタＤＳＴは該当ビット線とメモリセルＭＣ１～ＭＣｎとの間に接続される。行方向に配列されるセルストリングのドレイン選択トランジスタは行方向に伸びるドレイン選択線に接続される。第１行のセルストリングＣＳ１１’～ＣＳ１ｍ’のドレイン選択トランジスタは第１ドレイン選択線ＤＳＬ１に接続される。第２行のセルストリングＣＳ２１’～ＣＳ２ｍ’のドレイン選択トランジスタは第２ドレイン選択線ＤＳＬ２に接続される。
【0077】
【0078】
他の実施例として、第１～第ｍビット線ＢＬ１～ＢＬｍの代わりにイーブンビット線及びオッドビット線が提供されてもよい。そして、行方向に配列されるセルストリングＣＳ１１’～ＣＳ１ｍ’またはＣＳ２１’～ＣＳ２ｍ’のうち偶数番目のセルストリングはイーブンビット線にそれぞれ接続され、行方向に配列されるセルストリングＣＳ１１’～ＣＳ１ｍ’またはＣＳ２１’～ＣＳ２ｍ’のうち奇数番目のセルストリングはオッドビット線にそれぞれ接続されてもよい。
【0079】
実施例として、第１～第ｎメモリセルＭＣ１～ＭＣｎのうち少なくとも１つ以上はダミーメモリセルとして利用されてもよい。例えば、少なくとも１つ以上のダミーメモリセルはソース選択トランジスタＳＳＴとメモリセルＭＣ１～ＭＣｎとの間の電界を減少させるために提供される。または、少なくとも１つ以上のダミーメモリセルはドレイン選択トランジスタＤＳＴとメモリセルＭＣ１～ＭＣｎとの間の電界を減少させるために提供される。より多いダミーメモリセルが提供されるほど、メモリブロックＢＬＫｂに対する動作の信頼性は向上するが、メモリブロックＢＬＫｂのサイズが増加する。より少ないダミーメモリセルが提供されるほど、メモリブロックＢＬＫｂのサイズは減少するが、メモリブロックＢＬＫｂに対する動作の信頼性が低下する可能性がある。
【0080】
少なくとも１つ以上のダミーメモリセルを効率的に制御するために、ダミーメモリセルのそれぞれは求められるしきい値電圧を有することができる。メモリブロックＢＬＫｂに対する消去動作の前または後に、ダミーメモリセルの全部または一部に対するプログラム動作が行われてもよい。プログラム動作が行われてから消去動作が行われる場合、ダミーメモリセルのしきい値電圧はそれぞれのダミーメモリセルに接続されたダミーワード線に印加される電圧を制御することで、ダミーメモリセルは求められるしきい値電圧を有することができる。
【0081】
【0082】
図６を参照すると、メモリブロックＢＬＫｃは複数のセルストリングＣＳ１～ＣＳｍを含む。複数のセルストリングＣＳ１～ＣＳｍは複数のビット線ＢＬ１～ＢＬｍにそれぞれ接続されてもよい。複数のセルストリングＣＳ１～ＣＳｍのそれぞれは、少なくとも１つ以上のソース選択トランジスタＳＳＴと、第１～第ｎメモリセルＭＣ１～ＭＣｎと、少なくとも１つ以上のドレイン選択トランジスタＤＳＴと、を含む。
【0083】
選択トランジスタＳＳＴ、ＤＳＴ及びメモリセルＭＣ１～ＭＣｎのそれぞれは類似する構造であってもよい。実施例として、選択トランジスタＳＳＴ、ＤＳＴ及びメモリセルＭＣ１～ＭＣｎのそれぞれはチャネル層、トンネリング絶縁膜、電荷貯蔵膜及びブロッキング絶縁膜を含んでもよい。実施例として、チャネル層を提供するためのピラー（ｐｉｌｌａｒ）が各セルストリング（ｅａｃｈ ｃｅｌｌ ｓｔｒｉｎｇ）に提供されてもよい。実施例として、チャネル層、トンネリング絶縁膜、電荷貯蔵膜及びブロッキング絶縁膜のうち少なくとも１つを提供するためのピラーが各セルストリングに提供されてもよい。
【0084】
各セルストリングのソース選択トランジスタＳＳＴは、共通ソース線ＣＳＬとメモリセルＭＣ１～ＭＣｎとの間に接続される。
【0085】
各セルストリングの第１～第ｎメモリセルＭＣ１～ＭＣｎは、ソース選択トランジスタＳＳＴとドレイン選択トランジスタＤＳＴとの間に接続される。
【0086】
各セルストリングのドレイン選択トランジスタＤＳＴは、該当ビット線とメモリセルＭＣ１～ＭＣｎとの間に接続される。
【0087】
同じワード線に接続されるメモリセルは１つのページを構成する。ドレイン選択線ＤＳＬが選択されることにより、セルストリングＣＳ１～ＣＳｍが選択される。ワード線ＷＬ１～ＷＬｎの何れか１つが選択されることにより、選択されたセルストリングのうち１つのページが選択される。
【0088】
他の実施例として、第１～第ｍビット線ＢＬ１～ＢＬｍの代わりにイーブンビット線及びオッドビット線が提供されてもよい。セルストリングＣＳ１～ＣＳｍのうち偶数番目のセルストリングはイーブンビット線にそれぞれ接続され、奇数番目のセルストリングはオッドビット線にそれぞれ接続されてもよい。
【0089】
図７は、マルチレベルセル（ｍｕｌｔｉ－ｌｅｖｅｌ ｃｅｌｌ；ＭＬＣ）のしきい値電圧分布を示すグラフである。本発明は、マルチレベルセルだけでなく、シングルレベルセル（ｓｉｎｇｌｅ－ｌｅｖｅｌ ｃｅｌｌ；ＳＣＬ）、トリプルレベルセル（ｔｒｉｐｌｅ－ｌｅｖｅｌ ｃｅｌｌ；ＴＬＣ）、クアッドレベルセル（ｑｕａｄ－ｌｅｖｅｌ ｃｅｌｌ；ＱＬＣ）などにも適用できるが、議論の便宜のため、マルチレベルセルを基準に説明する。図７を参照すると、例示的な論理コードに応じて４つのしきい値電圧の状態がマッピングされる実施例が示されている。図７の例示によると、ＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）が１、ＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）が１であるメモリセルの場合、消去状態Ｅを保持する。ＬＳＢが１、ＭＳＢが０であるメモリセルの場合、第１プログラム状態ＰＶ１にプログラムされる。ＬＳＢが０、ＭＳＢが０であるメモリセルの場合、第２プログラム状態ＰＶ２にプログラムされる。ＬＳＢが０、ＭＳＢが１であるメモリセルの場合、第３プログラム状態ＰＶ３にプログラムされる。即ち、図７に示した論理コードは、ＬＳＢ－ＭＳＢ順を基準として「１ １」のデータは消去状態Ｅ、「１ ０」のデータは第１プログラム状態ＰＶ１、「０ ０」のデータは第２プログラム状態ＰＶ２、「０ １」のデータは第３プログラム状態ＰＶ３にマッピングする。但し、これは例示的なものであり、図７に示したものとは違う様々な論理コードが使用されてもよい。
【0090】
図７の例では、マルチレベルセルに対するリード動作のために第１～第３リード電圧Ｒ１０、Ｒ２０、Ｒ３０が使用されてもよい。即ち、第１リード電圧Ｒ１０より小さいしきい値電圧を有するメモリセルは消去状態Ｅのメモリセルと判別され、第１リード電圧Ｒ１０より大きくて第２リード電圧Ｒ２０より小さいしきい値電圧を有するメモリセルは第１プログラム状態ＰＶ１のメモリセルと判別されることができる。一方、第２リード電圧Ｒ２０より大きくて第３リード電圧Ｒ３０より小さいしきい値電圧を有するメモリセルは第２プログラム状態ＰＶ２のメモリセルと判別され、第３リード電圧Ｒ３０より大きいしきい値電圧を有するメモリセルは第３プログラム状態ＰＶ３のメモリセルと判別されることができる。
【0091】
本明細書では、１つのページに含まれたメモリセルに保存されたデータをリードするために使用されるリード電圧の集合を「リード電圧セット」と称することができる。例えば、図７に示すように、マルチレベルセルに保存されたデータをリードするためには、第１～第３リード電圧Ｒ１０、Ｒ２０、Ｒ３０が必要となり得る。即ち、マルチレベルセルに保存されたデータをリードするためのリード電圧セットは第１～第３リード電圧Ｒ１０、Ｒ２０、Ｒ３０を含んでもよい。同様に、トリプルレベルセル（ＴＬＣ）に保存されたデータをリードするためのリード電圧セットは第１～第７リード電圧を含んでもよく、クアッドレベルセル（ＱＬＣ）に保存されたデータをリードするためのリード電圧セットは第１～第１５リード電圧を含んでもよい。
【0092】
図８は、メモリセルのしきい値電圧分布の変化に応じてリード電圧セットを変更する理由を説明するためのグラフである。
【0093】
図８を参照すると、プログラム動作が完了してから一定時間が経過してメモリセルのしきい値電圧分布が変更された状態が示されている。プログラム動作が完了した直後には、図７に示すように各々の状態Ｅ、ＰＶ１、ＰＶ２、ＰＶ３のしきい値電圧分布が狭く形成されることができる。しかし、図８に示すように、プログラム動作が完了してから一定時間が経過すると、メモリセルのしきい値電圧分布の状態が変更されることができる。即ち、図７に示した消去状態Ｅ及び第１～第３プログラム状態ＰＶ１～ＰＶ３のしきい値電圧分布が図８に示した消去状態Ｅ’及び第１～第３プログラム状態ＰＶ１’～ＰＶ３’のしきい値電圧分布に変更されることができる。図８の場合、図７よりしきい値電圧分布が劣化してリード動作にエラーが発生する可能性がある。図７においてリード動作に使用される第１～第３リード電圧Ｒ１０～Ｒ３０を用いて図８に示したしきい値電圧分布を有するメモリセルのデータをリードすると、リードされたデータには複数のエラービットが含まれ得る。この場合、リードされたデータに対してエラー訂正動作を行うと、エラー訂正が不可能なケースが発生する。そのため、データをリードするためにリード電圧セットに含まれたリード電圧のうち少なくとも１つのリード電圧が変更される必要がある。
【0094】
メモリセルのしきい値電圧分布の劣化様相はある１つの方式のみで表れるわけではない。即ち、失敗せずにリード動作を行うためにはリード電圧セットに含まれたリード電圧のうち何れのリード電圧は増加し、他の何れのリード電圧は減少する必要があり得る。
【0095】
本発明に係るコントローラ及びその動作方法によると、リードデータに対するエラー訂正に失敗してからリード電圧セットのリード電圧を変更するとき、リードデータに基づいて各リード電圧より低いしきい値電圧を有するメモリセルの数をカウントする。一方、本発明に係るコントローラ及びその動作方法によると、カウントされたメモリセルの数に基づいてリード電圧セットに含まれたリード電圧のうち少なくとも１つのリード電圧を変更する。これにより、速くて効率的にリード電圧を変更することができる。
【0096】
図９は、本発明の一実施例に係るコントローラの動作方法を示すフローチャートである。
【0097】
図９を参照すると、本発明の一実施例に係るコントローラの動作方法は、リード電圧セットを利用してリード動作を行うように半導体メモリ装置を制御する段階Ｓ１１０と、半導体メモリ装置からリードデータを受信する段階Ｓ１３０と、受信したリードデータに対するエラー訂正動作を行う段階Ｓ１５０と、エラー訂正の成功有無を判断する段階Ｓ１７０と、エラー訂正に失敗したとき（Ｓ１７０：いいえ）、リード電圧セットに含まれた少なくとも１つのリード電圧より小さいしきい値電圧を有するメモリセルの数をカウントして、リード電圧セットに含まれた少なくとも１つのリード電圧を変更する段階Ｓ１９０と、を含む。
【0098】
段階Ｓ１１０において、コントローラ２００は、リード対象に選択されたページに対応するアドレス及び上記選択されたページに含まれたメモリセルに保存されたデータをリードするためのリードコマンドを半導体メモリ装置１００に伝達することができる。半導体メモリ装置１００は受信したリードコマンドに応答して、アドレスに対応するページに含まれたメモリセルに対するリード動作を行うことができる。一方、半導体メモリ装置１００は、リード動作により生成されたリードデータをコントローラ２００に伝達する。これにより、コントローラ２００は半導体メモリ装置１００からリードデータを受信するようになるＳ１３０。
【0099】
段階Ｓ１５０において、コントローラ２００のエラー訂正ブロック２３０は受信したリードデータに対するエラー訂正動作を行うことができる。エラー訂正動作が成功する場合（Ｓ１７０：はい）、リード動作が終了することができる。
【0100】
一方、エラー訂正動作が失敗する場合（Ｓ１７０：いいえ）、段階Ｓ１９０においてメモリセルカウンタ２５０はリード電圧セットに含まれた少なくとも１つのリード電圧より小さいしきい値電圧を有するメモリセルの数をカウントし、リード電圧制御部２１０はカウントの結果に基づいてリード電圧セットに含まれた少なくとも１つのリード電圧を変更することができる。その後、コントローラ２００は変更されたリード電圧を含むリード電圧セットを利用してリード動作を行うように半導体メモリ装置１００を制御することができるＳ１１０。段階Ｓ１９０の具体的な実施例については、図１０及び図１２を参照して後述する。
【0101】
図９を参照すると、段階Ｓ１１０、Ｓ１３０、Ｓ１５０、Ｓ１７０、Ｓ１９０はエラー訂正動作が成功するまで繰り返して行われてもよい。エラー訂正動作が繰り返し失敗する場合、図９の段階Ｓ１１０、Ｓ１３０、Ｓ１５０、Ｓ１７０、Ｓ１９０が無限に繰り返されることを防ぐために、一定回数分リード電圧が変更されると、即ち、段階Ｓ１９０が一定回数分行われた場合には、段階Ｓ１７０の判断結果、エラー訂正動作が失敗してもリード動作を終了させることができる。
【0102】
【0103】
図１０を参照すると、まず、段階Ｓ２１０でｉ値を初期化する。ｉ値はリード電圧セットに含まれた複数のリード電圧のうち、変更有無を判断する対象となるリード電圧を指す数字であってもよい。上述したように、マルチレベルセルのリード動作のために第１～第３リード電圧が使用されてもよい。これにより、マルチレベルセルのリード動作の場合、ｉ値は１～３であってもよい。従って、段階Ｓ２１０では、ｉ値を１に初期化することができる。
【0104】
段階Ｓ２２０では、第ｉリード電圧より小さいしきい値電圧値を有するメモリセルの数（ＮＣｉ）をカウントする。ｉ値が現在１であるため、第１リード電圧Ｒ１０より小さいしきい値電圧値を有するメモリセルの数（ＮＣ１）をカウントする。
【0105】
第１リード電圧Ｒ１０より小さいしきい値電圧値を有するメモリセルの数（ＮＣ１）は、半導体メモリ装置から受信したリードデータにおけるＬＳＢとＭＳＢがそれぞれ「１ １」であるビットペア（Ｂｉｔ－ｐａｉｒ）の数をカウントして得ることができる。即ち、リードデータのＬＳＢページデータにおいてビット値が「１」であるカラムと、ＭＳＢページデータにおいてビット値が「１」であるカラムとの積集合の要素数をカウントすると、第１リード電圧Ｒ１０より小さいしきい値電圧値を有するメモリセルの数（ＮＣ１）を計算することができる。
【0106】
議論の便宜上、リード対象のページに含まれたメモリセルの数が４００である場合を想定する。データランダマイジングにより各しきい値電圧状態に含まれるメモリセルの数は互いにほぼ同じである。即ち、消去状態Ｅ、第１～第３プログラム状態ＰＶ１～ＰＶ３のそれぞれに属するメモリセルの数は、理想的には１００個である。
【0107】
図７を参照すると、消去状態Ｅのメモリセルの数が１００個で、第１～第３プログラム状態ＰＶ１～ＰＶ３のそれぞれに属するメモリセルの数がそれぞれ１００個である場合、第１リード電圧Ｒ１０より低いしきい値電圧を有するメモリセルは１００個となる。図８に示したように、第１リード電圧Ｒ１０より低いしきい値電圧を有するメモリセルの数が１００個より相対的に小さい値である場合、第１リード電圧Ｒ１０を増加させることが後続のリード動作の精度を高めるのに役立つ。逆に、第１リード電圧Ｒ１０より低いしきい値電圧を有するメモリセルの数が１００個より相対的に大きい値である場合は、第１リード電圧Ｒ１０を減少させることが後続のリード動作の精度を高めるのに役立つ。
【0108】
しかし、リードの結果、第１リード電圧Ｒ１０より小さいしきい値電圧を有するメモリセルの数が１００個と大して差がない場合であれば、第１リード電圧Ｒ１０を変更させないことが後続のリード動作の精度を高めるのにさらに役立ち得る。例えば、第１リード電圧Ｒ１０より低いしきい値電圧を有するメモリセルの数が９８個または９９個である場合、第１リード電圧Ｒ１０は実質的に消去状態Ｅ’と第１プログラム状態ＰＶ１’により形成される谷（ｖａｌｌｅｙ）近くにあることが分かる。従って、この場合は、第１リード電圧を変更しないことが後続のリード動作の精度を高めるのに役立つ。
【0109】
従って、本発明の実施例に係るコントローラ２００及びその動作方法によると、第ｉリード電圧より小さいしきい値電圧を有するメモリセルの数が下方臨界値ＮＬＴＨｉより小さいかまたは上方臨界値ＮＨＴＨｉより大きい場合に第ｉリード電圧を変更する。
【0110】
例えば、消去状態Ｅのメモリセルの数が１００個で、第１～第３プログラム状態ＰＶ１～ＰＶ３のそれぞれに属するメモリセルの数がそれぞれ１００個である場合、第１リード電圧に対応する下方臨界値ＮＬＴＨ１は１００より１０小さい９０の値を有し、上方臨界値ＮＨＴＨ１は１００より１０大きい１１０の値を有することができる。
【0111】
図１０の段階Ｓ２３０において、第１リード電圧Ｒ１０より小さいしきい値電圧値を有するメモリセルの数（ＮＣ１）が第１下方臨界値ＮＬＴＨ１、例えば、９０より小さいか否かを判断する。第１リード電圧Ｒ１０より小さいしきい値電圧値を有するメモリセルの数（ＮＣ１）が第１下方臨界値ＮＬＴＨ１より小さい場合（Ｓ２３０：はい）、第１リード電圧を予め定められた電圧値ΔＶだけ増加させるＳ２４０。
【0112】
第１リード電圧Ｒ１０より小さいしきい値電圧値を有するメモリセルの数（ＮＣ１）が第１下方臨界値ＮＬＴＨ１より小さくない場合（Ｓ２３０：いいえ）、段階Ｓ２５０に進み、第１リード電圧Ｒ１０より小さいしきい値電圧値を有するメモリセルの数（ＮＣ１）が第１上方臨界値ＮＨＴＨ１、例えば、１１０より大きいか否かを判断する。第１リード電圧Ｒ１０より小さいしきい値電圧値を有するメモリセルの数（ＮＣ１）が第１上方臨界値ＮＨＴＨ１より大きい場合（Ｓ２５０：はい）、第１リード電圧を予め定められた電圧値ΔＶだけ減少させるＳ２６０。
【0113】
図１０の段階Ｓ２３０、Ｓ２４０、Ｓ２５０、Ｓ２６０を参照すると、第１リード電圧Ｒ１０より小さいしきい値電圧値を有するメモリセルの数（ＮＣ１）が第１下方臨界値ＮＬＴＨ１より小さい場合、第１リード電圧を予め定められた電圧値ΔＶだけ増加させ、第１リード電圧Ｒ１０より小さいしきい値電圧値を有するメモリセルの数（ＮＣ１）が第１下方臨界値ＮＬＴＨ１より大きいかまたは同じで、第１上方臨界値ＮＨＴＨ１より小さいかまたは同じである場合には、第１リード電圧を変更しない。一方、第１リード電圧Ｒ１０より小さいしきい値電圧値を有するメモリセルの数（ＮＣ１）が第１上方臨界値ＮＨＴＨ１より大きい場合、第１リード電圧を予め定められた電圧値ΔＶだけ減少させるＳ２６０。これにより、第１リード電圧Ｒ１０より小さいしきい値電圧値を有するメモリセルの数（ＮＣ１）が理想的な値である１００個を基準として、１０以上の差がある場合に第１リード電圧を変更する。
【0114】
その後、段階Ｓ２７０において、現在のｉ値がリード電圧セット内のリード電圧の数（ＮＰＶ）より小さいか否かを判断する。マルチレベルセルの場合、上記ＮＰＶ値は３である。トリプルレベルセルの場合、ＮＰＶ値は７である。クアッドレベルセルの場合、ＮＰＶ値は１５である。現在のｉ値は１であって３より小さいため、段階Ｓ２８０に進んでｉ値を２に増加させる。それから段階Ｓ２２０に進み、第２リード電圧Ｒ２０に対して段階Ｓ２２０、Ｓ２３０、Ｓ２４０、Ｓ２５０、Ｓ２６０を行う。即ち、第２リード電圧Ｒ２０より小さいしきい値電圧値を有するメモリセルの数（ＮＣ２）が第２下方臨界値ＮＬＴＨ２より小さい場合、第２リード電圧を予め定められた電圧値ΔＶだけ増加させ、第２リード電圧Ｒ２０より小さいしきい値電圧値を有するメモリセルの数（ＮＣ２）が第２下方臨界値ＮＬＴＨ２より大きいかまたは同じで、第２上方臨界値ＮＨＴＨ２より小さいかまたは同じである場合には、第２リード電圧を変更しない。一方、第２リード電圧Ｒ２０より小さいしきい値電圧値を有するメモリセルの数（ＮＣ２）が第２上方臨界値ＮＨＴＨ２より大きい場合、第２リード電圧を予め定められた電圧値ΔＶだけ減少させるＳ２６０。これにより、第２リード電圧Ｒ２０より小さいしきい値電圧値を有するメモリセルの数（ＮＣ２）が理想的な値である２００個を基準として、１０以上の差がある場合に第１リード電圧を変更する。
【0115】
それから、第３リード電圧に対しても同様の動作が行われてもよい。消去状態Ｅのメモリセルの数が１００個で、第１～第３プログラム状態ＰＶ１～ＰＶ３のそれぞれに属するメモリセルの数がそれぞれ１００個である例示において、第１下方及び上方臨界値ＮＬＴＨ１、ＮＨＴＨ１、第２下方及び上方臨界値ＮＬＴＨ２、ＮＨＴＨ２、及び第３下方及び上方臨界値ＮＬＴＨ３、ＮＨＴＨ３の一例は、以下の表１の通りである。
【0116】
【表1】
【0117】
図１０に示したフローチャートに応じて段階Ｓ１９０が行われてもよい。本発明の実施例に係るコントローラ及びその動作方法によると、その後変更されたリード電圧セットを利用してリード動作を行うように半導体メモリ装置１００を制御することができるＳ１１０。エラー訂正動作が再び失敗した場合（Ｓ１７０：いいえ）、段階Ｓ１９０が再び行われてもよい。
【0118】
【0119】
図１１ａを参照すると、第１リード電圧Ｒ１０より小さいしきい値電圧を有するメモリセルの数（ＮＣ１）が第１下方臨界値ＮＬＴＨ１より小さく、第２リード電圧Ｒ２０より小さいしきい値電圧を有するメモリセルの数（ＮＣ２）が第２下方臨界値ＮＬＴＨ２より小さく、第３リード電圧Ｒ３０より小さいしきい値電圧を有するメモリセルの数（ＮＣ３）が第３上方臨界値ＮＨＴＨ３より大きい。これにより、第１リード電圧Ｒ１０及び第２リード電圧Ｒ２０は予め定められた電圧値ΔＶだけ増加し、第３リード電圧Ｒ３０は予め定められた電圧値ΔＶだけ減少する。
【0120】
図１１ｂを参照すると、変更された第１～第３リード電圧Ｒ１１、Ｒ２１、Ｒ３１が示されている。第１～第３リード電圧Ｒ１１、Ｒ２１、Ｒ３１を利用してリード動作を再び行った結果、エラー訂正動作に失敗した場合（Ｓ１７０：いいえ）、図１０に示した段階が再び行われてもよい。図１１ｂを参照すると、変更された第１リード電圧Ｒ１１より小さいしきい値電圧を有するメモリセルの数（ＮＣ１）が第１下方臨界値ＮＬＴＨ１より大きいかまたは同じで、第１上方臨界値ＮＨＴＨ１より小さいかまたは同じである。これにより、第１リード電圧Ｒ１１は再び変更されない。一方、図１１ｂを参照すると、第２リード電圧Ｒ２１より小さいしきい値電圧を有するメモリセルの数（ＮＣ２）が第２下方臨界値ＮＬＴＨ２より小さく、第３リード電圧Ｒ３１より小さいしきい値電圧を有するメモリセルの数（ＮＣ３）が第３上方臨界値ＮＨＴＨ３より大きい。これにより、第２リード電圧Ｒ２１は予め定められた電圧値ΔＶだけ増加し、第３リード電圧Ｒ３１は予め定められた電圧値ΔＶだけ減少する。
【0121】
図１１ｃを参照すると、第１リード電圧Ｒ１１及び変更された第２～第３リード電圧Ｒ２２、Ｒ３２が示されている。第１～第３リード電圧Ｒ１１、Ｒ２２、Ｒ３２を利用してリード動作を再び行った結果、エラー訂正動作に失敗した場合（Ｓ１７０：いいえ）、図１０に示した段階が再び行われてもよい。図１１ｃを参照すると、第１リード電圧Ｒ１１より小さいしきい値電圧を有するメモリセルの数（ＮＣ１）が第１下方臨界値ＮＬＴＨ１より大きいかまたは同じで、第１上方臨界値ＮＨＴＨ１より小さいかまたは同じである。これにより、第１リード電圧Ｒ１１は再び変更されない。また、変更された第２リード電圧Ｒ２２より小さいしきい値電圧を有するメモリセルの数（ＮＣ２）が第２下方臨界値ＮＬＴＨ２より大きいかまたは同じで、第２上方臨界値ＮＨＴＨ２より小さいかまたは同じである。これにより、第２リード電圧Ｒ２２は再び変更されない。一方、図１１ｃを参照すると、変更された第３リード電圧Ｒ３２より小さいしきい値電圧を有するメモリセルの数（ＮＣ３）が第３上方臨界値ＮＨＴＨ３より大きい。これにより、第３リード電圧Ｒ３２は予め定められた電圧値ΔＶだけ減少する。
【0122】
図１１ｄを参照すると、第１リード電圧Ｒ１１、第２リード電圧Ｒ２２及び変更された第３リード電圧Ｒ３３が示されている。第１～第３リード電圧Ｒ１１、Ｒ２２、Ｒ３３を利用してリード動作を再び行った結果、エラー訂正動作に失敗した場合（Ｓ１７０：いいえ）、図１０に示した段階が再び行われてもよい。図１１ｄを参照すると、第１リード電圧Ｒ１１より小さいしきい値電圧を有するメモリセルの数（ＮＣ１）が第１下方臨界値ＮＬＴＨ１より大きいかまたは同じで、第１上方臨界値ＮＨＴＨ１より小さいかまたは同じである。これにより、第１リード電圧Ｒ１１は再び変更されない。また、第２リード電圧Ｒ２２より小さいしきい値電圧を有するメモリセルの数（ＮＣ２）が第２下方臨界値ＮＬＴＨ２より大きいかまたは同じで、第２上方臨界値ＮＨＴＨ２より小さいかまたは同じである。これにより、第２リード電圧Ｒ２２は再び変更されない。一方、変更された第３リード電圧Ｒ３３より小さいしきい値電圧を有するメモリセルの数（ＮＣ３）が第３下方臨界値ＮＬＴＨ３より大きいかまたは同じで、第３上方臨界値ＮＨＴＨ３より小さいかまたは同じである。これにより、第３リード電圧Ｒ３３は再び変更されない。従って、リード電圧セットは変更されないため、全体のリード動作が終了することができる。
【0123】
図１０及び図１１ａ～図１１ｄを参照すると、第ｉリード電圧より小さいしきい値を有するメモリセルの数（ＮＣｉ）が一定範囲の外、即ち、第ｉ下方臨界値ＮＬＴＨｉと第ｉ上方臨界値ＮＨＴＨｉで定義される範囲外に存在する場合、第ｉリード電圧が変更される。このとき、図１０及び図１１ａ～図１１ｄに示した実施例によると、ＮＣｉが範囲（ＮＬＴＨｉ～ＮＨＴＨｉ）外に外れる程度に関わらず、第ｉリード電圧は予め定められた電圧値ΔＶだけ変更される。他の実施例では、より正確なリード電圧の変更のために、ＮＣｉが範囲（ＮＬＴＨｉ～ＮＨＴＨｉ）外に外れる程度に応じて第ｉリード電圧の変更程度を決めてもよい。上記実施例については図１２、図１３ａ及び図１３ｂを参照して説明する。
【0124】
図１２は、図９の段階Ｓ１７０の他の例示的な実施例を示すフローチャートである。図１０の段階Ｓ２４０、Ｓ２６０が図１２では段階Ｓ２４５、Ｓ２６５にそれぞれ置き換えられたことを除けば、図１２の他の段階Ｓ２１０、Ｓ２２０、Ｓ２３０、Ｓ２５０、Ｓ２７０、Ｓ２８０は図１０における説明と同じであってもよい。従って、重複する説明は省略する。
【0125】
図１２を参照すると、まず、段階Ｓ２１０でｉ値を初期化する。段階Ｓ２２０では、第ｉリード電圧より小さいしきい値電圧値を有するメモリセルの数（ＮＣｉ）をカウントする。ｉ値が現在１であるため、第１リード電圧Ｒ１０より小さいしきい値電圧値を有するメモリセルの数（ＮＣ１）をカウントする。
【0126】
図１０の段階Ｓ２３０において、第１リード電圧Ｒ１０より小さいしきい値電圧値を有するメモリセルの数（ＮＣ１）が第１下方臨界値ＮＬＴＨ１、例えば、９０より小さいか否かを判断する。第１リード電圧Ｒ１０より小さいしきい値電圧値を有するメモリセルの数（ＮＣ１）が第１下方臨界値ＮＬＴＨ１より小さい場合（Ｓ２３０：はい）、第１下方臨界値ＮＬＴＨ１と第１リード電圧Ｒ１０より小さいしきい値電圧値を有するメモリセルの数（ＮＣ１）との差、即ち「ＮＬＴＨ１－ＮＣ１」値に基づいて第１リード電圧を増加させるＳ２４５。
【0127】
「ＮＬＴＨ１－ＮＣ１」値が相対的に大きい場合、これは、第１リード電圧Ｒ１０より小さいしきい値電圧値を有するメモリセルの数（ＮＣ１）が第１下方臨界値ＮＬＴＨ１から外れた程度が相対的に大きいことを意味する。従って、この場合、第１リード電圧Ｒ１０の増加幅を相対的に大きく適用することができる。
【0128】
「ＮＬＴＨ１－ＮＣ１」値が相対的に小さい場合、これは、第１リード電圧Ｒ１０より小さいしきい値電圧値を有するメモリセルの数（ＮＣ１）が第１下方臨界値ＮＬＴＨ１から外れた程度が相対的に小さいことを意味する。従って、この場合、第１リード電圧Ｒ１０の増加幅を相対的に小さく適用することができる。
【0129】
即ち、段階Ｓ２４５では、第１リード電圧Ｒ１０より小さいしきい値電圧値を有するメモリセルの数（ＮＣ１）が第１下方臨界値ＮＬＴＨ１から外れた程度に対応する値だけ第１リード電圧を増加させることができる。
【0130】
第１リード電圧Ｒ１０より小さいしきい値電圧値を有するメモリセルの数（ＮＣ１）が第１下方臨界値ＮＬＴＨ１より小さくない場合（Ｓ２３０：いいえ）、段階Ｓ２５０に進み、第１リード電圧Ｒ１０より小さいしきい値電圧値を有するメモリセルの数（ＮＣ１）が第１上方臨界値ＮＨＴＨ１、例えば、１１０より大きいか否かを判断する。第１リード電圧Ｒ１０より小さいしきい値電圧値を有するメモリセルの数（ＮＣ１）が第１上方臨界値ＮＨＴＨ１より大きい場合（Ｓ２５０：はい）、第１リード電圧Ｒ１０より小さいしきい値電圧値を有するメモリセルの数（ＮＣ１）と第１上方臨界値ＮＨＴＨ１との差、即ち、「ＮＣ１－ＮＨＴＨ１」値に基づいて第１リード電圧を減少させるＳ２６５。
【0131】
「ＮＣ１－ＮＨＴＨ１」値が相対的に大きい場合、これは、第１リード電圧Ｒ１０より小さいしきい値電圧値を有するメモリセルの数（ＮＣ１）が第１上方臨界値ＮＨＴＨ１から外れた程度が相対的に大きいことを意味する。従って、この場合は、第１リード電圧Ｒ１０の減少幅を相対的に大きく適用することができる。
【0132】
「ＮＣ１－ＮＨＴＨ１」値が相対的に小さい場合、これは、第１リード電圧Ｒ１０より小さいしきい値電圧値を有するメモリセルの数（ＮＣ１）が第１上方臨界値ＮＨＴＨ１から外れた程度が相対的に小さいことを意味する。従って、この場合は、第１リード電圧Ｒ１０の減少幅を相対的に小さく適用することができる。
【0133】
即ち、段階Ｓ２６５では、第１リード電圧Ｒ１０より小さいしきい値電圧値を有するメモリセルの数（ＮＣ１）が第１上方臨界値ＮＨＴＨ１から外れた程度に対応する値だけ第１リード電圧を減少させることができる。
【0134】
【0135】
図１３ａを参照すると、第１リード電圧Ｒ１０より小さいしきい値電圧を有するメモリセルの数（ＮＣ１）が第１下方臨界値ＮＬＴＨ１より小さく、第２リード電圧Ｒ２０より小さいしきい値電圧を有するメモリセルの数（ＮＣ２）が第２下方臨界値ＮＬＴＨ２より小さく、第３リード電圧Ｒ３０より小さいしきい値電圧を有するメモリセルの数（ＮＣ３）が第３上方臨界値ＮＨＴＨ３より大きい。これにより、第１リード電圧Ｒ１０及び第２リード電圧Ｒ２０は増加し、第３リード電圧Ｒ３０は減少する。
【0136】
図１３ａから、第１リード電圧Ｒ１０、第２リード電圧Ｒ２０及び第３リード電圧Ｒ３０の変動幅が互いに異なることが分かる。即ち、第１リード電圧Ｒ１０は第１電圧ΔＶ１だけ増加し、第２リード電圧Ｒ２０は第２電圧ΔＶ２だけ増加し、第３リード電圧Ｒ３０は第３電圧ΔＶ３だけ減少する。第１電圧ΔＶ１より第２電圧ΔＶ２が大きく、第２電圧ΔＶ２より第３電圧ΔＶ３が大きい。
【0137】
図１３ｂを参照すると、変更された第１～第３リード電圧Ｒ１ａ、Ｒ２ａ、Ｒ３ａが示されている。第１～第３リード電圧Ｒ１ａ、Ｒ２ａ、Ｒ３ａを利用してリード動作を再び行った結果、エラー訂正動作に失敗した場合（Ｓ１７０：いいえ）、図１０に示した段階が再び行われてもよい。図１３ｂを参照すると、第１リード電圧Ｒ１ａより小さいしきい値電圧を有するメモリセルの数（ＮＣ１）が第１下方臨界値ＮＬＴＨ１より大きいかまたは同じで、第１上方臨界値ＮＨＴＨ１より小さいかまたは同じである。これにより、第１リード電圧Ｒ１ａは再び変更されない。また、第２リード電圧Ｒ２ａより小さいしきい値電圧を有するメモリセルの数（ＮＣ２）が第２下方臨界値ＮＬＴＨ２より大きいかまたは同じで、第２上方臨界値ＮＨＴＨ２より小さいかまたは同じである。これにより、第２リード電圧Ｒ２ａは再び変更されない。一方、第３リード電圧Ｒ３ａより小さいしきい値電圧を有するメモリセルの数（ＮＣ３）が第３下方臨界値ＮＬＴＨ３より大きいかまたは同じで、第３上方臨界値ＮＨＴＨ３より小さいかまたは同じである。これにより、第３リード電圧Ｒ３ａは再び変更されない。従って、リード電圧セットは変更されないため、全体のリード動作が終了することができる。
【0138】
図１３ａ及び図１３ｂを図１１ａ～図１１ｄと比較すると、リード電圧より小さいしきい値電圧を有するメモリセルの数が下方臨界値または上方臨界値から外れた程度に応じてリード電圧の変更幅を異ならせる場合、より効率的にリード動作を行うことができることが分かる。即ち、図１２、図１３ａ及び図１３ｂに示した実施例によると、図１０及び図１１ａ～図１１ｄに示した実施例よりさらに速くリード電圧セット内の最適のリード電圧が設定され得る。これにより、半導体メモリ装置１００及びコントローラ２００によるリード速度が向上することができる。
【0139】
【0140】
図１４を参照すると、メモリシステム１０００は半導体メモリ装置１１００及びコントローラ１２００を含む。半導体メモリ装置１１００は図２を参照して説明した半導体メモリ装置であってもよい。以下では、重複する説明は省略する。
【0141】
コントローラ１２００はホストＨｏｓｔ及び半導体メモリ装置１１００に連結される。ホストＨｏｓｔからの要求に応答して、コントローラ１２００は半導体メモリ装置１１００をアクセスするように構成される。例えば、コントローラ１２００は、半導体メモリ装置１１００の読み出し、書き込み、消去、及びバックグラウンド（ｂａｃｋｇｒｏｕｎｄ）動作を制御するように構成される。コントローラ１２００は半導体メモリ装置１１００とホストＨＯＳＴとの間にインタフェースを提供するように構成される。コントローラ１２００は半導体メモリ装置１１００を制御するためのファームウェア（ｆｉｒｍｗａｒｅ）を駆動するように構成される。コントローラ１２００は図１を参照して説明したコントローラ２００であってもよい。
【0142】
コントローラ１２００は、ラム（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１２１０、プロセッサ（ｐｒｏｃｅｓｓｏｒ）１２２０、ホストインタフェース（ｈｏｓｔ ｉｎｔｅｒｆａｃｅ）１２３０、メモリインタフェース（ｍｅｍｏｒｙ ｉｎｔｅｒｆａｃｅ）１２４０、及びエラー訂正ブロック１２５０を含む。ラム１２１０は、プロセッサ１２２０の動作メモリ、半導体メモリ装置１１００とホストＨｏｓｔとの間のキャッシュメモリ、及び半導体メモリ装置１１００とホストＨｏｓｔとの間のバッファメモリのうち少なくとも１つとして利用される。また、コントローラ１２００は、書き込み動作時、ホストＨｏｓｔから提供されるプログラムデータを一時的に保存することができる。
【0143】
プロセッサ１２２０はコントローラ１２００の諸動作を制御する。プロセッサ１２２０はラム１２１０によりロードされるファームウェアを実行することができる。図１に示したリード電圧制御部２１０及びメモリセルカウンタ２５０はプロセッサ１２２０により実行されるファームウェアとして具現されてもよい。
【0144】
ホストインタフェース１２３０は、ホストＨＯＳＴとコントローラ１２００との間のデータ交換を行うためのプロトコルを含む。例示的な実施例として、コントローラ１２００は、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）プロトコル、ＭＭＣ（ｍｕｌｔｉｍｅｄｉａ ｃａｒｄ）プロトコル、ＰＣＩ（ｐｅｒｉｐｈｅｒａｌ ｃｏｍｐｏｎｅｎｔ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）プロトコル、ＰＣＩ－Ｅ（ＰＣＩ－ｅｘｐｒｅｓｓ）プロトコル、ＡＴＡ（Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）プロトコル、Ｓｅｒｉａｌ－ＡＴＡプロトコル、Ｐａｒａｌｌｅｌ－ＡＴＡプロトコル、ＳＣＳＩ（ｓｍａｌｌ ｃｏｍｐｕｔｅｒ ｓｙｓｔｅｍ ｉｎｔｅｒｆａｃｅ）プロトコル、ＥＳＤＩ（ｅｎｈａｎｃｅｄ ｓｍａｌｌ ｄｉｓｋ ｉｎｔｅｒｆａｃｅ）プロトコル、及びＩＤＥ（Ｉｎｔｅｇｒａｔｅｄ Ｄｒｉｖｅ Ｅｌｅｃｔｒｏｎｉｃｓ）プロトコル、プライベート（ｐｒｉｖａｔｅ）プロトコルなどの様々なインタフェースプロトコルのうち少なくとも１つを介してホストＨＯＳＴと通信するように構成される。
【0145】
メモリインタフェース１２４０は半導体メモリ装置１１００とインタフェースする。例えば、メモリインタフェースはＮＡＮＤ型インタフェースまたはＮＯＲ型インタフェースを含む。
【0146】
エラー訂正ブロック１２５０は、エラー訂正コード（ＥＣＣ、Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ Ｃｏｄｅ）を利用して半導体メモリ装置１１００から受信したデータのエラーを検出し、訂正するように構成される。プロセッサ１２２０は、エラー訂正ブロック１２５０のエラー検出結果に応じて読み出し電圧を調節し、再読み出しを行うように半導体メモリ装置１１００を制御する。例示的な実施例として、エラー訂正ブロックはコントローラ１２００の構成要素として提供されてもよい。図１のエラー訂正ブロック２３０は、図１４のエラー訂正ブロック１２５０と実質的に同じ構成要素であってもよい。
【0147】
コントローラ１２００及び半導体メモリ装置１１００は１つの半導体装置に集積されてもよい。例示的な実施例として、コントローラ１２００及び半導体メモリ装置１１００は、１つの半導体装置に集積されてメモリカードを構成してもよい。例えば、コントローラ１２００及び半導体メモリ装置１１００は、１つの半導体装置に集積されてＰＣカード（ＰＣＭＣＩＡ、ｐｅｒｓｏｎａｌ ｃｏｍｐｕｔｅｒ ｍｅｍｏｒｙ ｃａｒｄ ｉｎｔｅｒｎａｔｉｏｎａｌ ａｓｓｏｃｉａｔｉｏｎ）、コンパクトフラッシュ（登録商標）カード（ＣＦ）、スマートメディアカード（ＳＭ、ＳＭＣ）、メモリスティック、マルチメディアカード（ＭＭＣ、ＲＳ－ＭＭＣ、ＭＭＣｍｉｃｒｏ）、ＳＤカード（ＳＤ、ｍｉｎｉＳＤ、ｍｉｃｒｏＳＤ、ＳＤＨＣ）、ユニバーサルフラッシュ記憶装置（ＵＦＳ）などのメモリカードを構成する。
【0148】
コントローラ１２００及び半導体メモリ装置１１００は１つの半導体装置に集積されて半導体ドライブ（ＳＳＤ、Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）を構成してもよい。半導体ドライブＳＳＤは半導体メモリにデータを保存するように構成される記憶装置を含む。メモリシステム１０００が半導体ドライブＳＳＤとして用いられる場合、メモリシステム１０００に接続されたホストＨＯＳＴの動作速度は画期的に改善される。
【0149】
他の例として、メモリシステム１０００は、コンピュータ、ＵＭＰＣ（Ｕｌｔｒａ Ｍｏｂｉｌｅ ＰＣ）、ワークステーション、ネットブック（ｎｅｔ－ｂｏｏｋ）、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ）、ポータブル（ｐｏｒｔａｂｌｅ）コンピュータ、ウェブタブレット（ｗｅｂ ｔａｂｌｅｔ）、無線電話機（ｗｉｒｅｌｅｓｓ ｐｈｏｎｅ）、モバイルフォン（ｍｏｂｉｌｅ ｐｈｏｎｅ）、スマートフォン（ｓｍａｒｔ ｐｈｏｎｅ）、ｅ－ブック（ｅ－ｂｏｏｋ）、ＰＭＰ（ｐｏｒｔａｂｌｅ ｍｕｌｔｉｍｅｄｉａ ｐｌａｙｅｒ）、携帯用ゲーム機、ナビゲーション（ｎａｖｉｇａｔｉｏｎ）装置、ブラックボックス（ｂｌａｃｋ ｂｏｘ）、デジタルカメラ（ｄｉｇｉｔａｌ ｃａｍｅｒａ）、３次元受像機（３－ｄｉｍｅｎｓｉｏｎａｌ ｔｅｌｅｖｉｓｉｏｎ）、デジタルボイスレコーダー（ｄｉｇｉｔａｌ ａｕｄｉｏ ｒｅｃｏｒｄｅｒ）、デジタルボイスプレーヤー（ｄｉｇｉｔａｌ ａｕｄｉｏ ｐｌａｙｅｒ）、デジタル映像レコーダー（ｄｉｇｉｔａｌ ｐｉｃｔｕｒｅ ｒｅｃｏｒｄｅｒ）、デジタル映像プレーヤー（ｄｉｇｉｔａｌ ｐｉｃｔｕｒｅ ｐｌａｙｅｒ）、デジタルビデオレコーダー（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｒｅｃｏｒｄｅｒ）、デジタルビデオプレーヤー（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｐｌａｙｅｒ）、情報を無線環境で送受信できる装置、ホームネットワークを構成する様々な電子装置のうち１つ、コンピュータネットワークを構成する様々な電子装置のうち１つ、テレマティクスネットワークを構成する様々な電子装置のうち１つ、ＲＦＩＤ装置、またはコンピューティングシステムを構成する様々な構成要素のうち１つなどの電子装置の様々な構成要素のうち１つとして提供される。
【0150】
例示的な実施例として、半導体メモリ装置１１００またはメモリシステム１０００は様々な形態のパッケージで実装されてもよい。例えば、半導体メモリ装置１１００またはメモリシステム１０００は、ＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）、Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ Ｌｉｎｅ Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ、Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ、Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ Ｌｉｎｅ Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ（ＳＯＩＣ）、Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ（ＴＳＯＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔ ｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ－Ｃｈｉｐ Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ－ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ－Ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ（ＷＳＰ）などの方法でパッケージ化されて実装されてもよい。
【0151】
【0152】
図１５を参照すると、メモリシステム２０００は半導体メモリ装置２１００及びコントローラ２２００を含む。半導体メモリ装置２１００は複数の半導体メモリチップを含む。複数の半導体メモリチップは複数のグループに分割される。
【0153】
図１５において、複数のグループはそれぞれ第１～第ｋチャネルＣＨ１～ＣＨｋを介してコントローラ２２００と通信することが示されている。各半導体メモリチップは、図２を参照して説明した半導体メモリ装置１１００のうち１つと同様に構成され、動作する。
【0154】
各グループは１つの共通チャネルを介してコントローラ２２００と通信するように構成される。コントローラ２２００は、図１４を参照して説明したコントローラ１２００と同様に構成され、複数のチャネルＣＨ１～ＣＨｋを介して半導体メモリ装置２１００の複数のメモリチップを制御するように構成される。
【0155】
【0156】
コンピューティングシステム３０００は、中央処理装置３１００、ラム（ＲＡＭ、Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）３２００、使用者インタフェース３３００、電源３４００、システムバス３５００、及びメモリシステム２０００を含む。
【0157】
メモリシステム２０００は、システムバス３５００を介して中央処理装置３１００、ラム３２００、使用者インタフェース３３００、及び電源３４００に電気的に接続される。使用者インタフェース３３００を介して提供されるか、または中央処理装置３１００によって処理されたデータはメモリシステム２０００に保存される。
【0158】
図１６において、半導体メモリ装置２１００はコントローラ２２００を介してシステムバス３５００に接続されることが示されている。しかし、半導体メモリ装置２１００はシステムバス３５００に直接接続されるように構成されてもよい。このとき、コントローラ２２００の機能は中央処理装置３１００及びラム３２００によって行われる。
【0159】
図１６には、図１５を参照して説明したメモリシステム２０００が提供されると示されている。しかし、メモリシステム２０００は、図１４を参照して説明したメモリシステム１０００に置き換えられてもよい。例示的な実施例として、コンピューティングシステム３０００は、図１４及び図１５を参照して説明したメモリシステム１０００、２０００を全て含むように構成されてもよい。
【0160】
本明細書と図面に開示された本発明の実施例は、本発明の技術内容を容易に説明し、本発明の理解を助けるために特定の例を提示したに過ぎず、本発明の範囲を限定するものではない。ここに開示する実施例の他にも本発明の技術的思想に基づく他の変形例が実施できることは本発明が属する技術分野で通常の知識を有する者には明かである。
【符号の説明】
【0161】
１００ 半導体メモリ装置
１１０ メモリセルアレイ
１２０ アドレスデコーダ
１３０ 読み出し及び書き込み回路
１４０ 制御ロジック
１５０ 電圧生成部
２００ コントローラ
２１０ リード電圧制御部
２３０ エラー訂正ブロック
２５０ メモリセルカウンタ
１１０ メモリセルアレイ
１２０ アドレスデコーダ
１３０ 読み出し及び書き込み回路
１４０ 制御ロジック
１５０ 電圧生成部
２００ コントローラ
２１０ リード電圧制御部
２３０ エラー訂正ブロック
２５０ メモリセルカウンタ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11a】
【図11b】
【図11c】
【図11d】
【図12】
【図13a】
【図13b】
【図14】
【図15】
【図16】