特開 2022-149253 接続回路および通信インターフェース

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022149253

(43)【公開日】2022-10-06

(54)【発明の名称】接続回路および通信インターフェース

(51)【国際特許分類】

   H04L 25/03 20060101AFI20220929BHJP

   H03K 19/0175 20060101ALI20220929BHJP

【ＦＩ】

H04L25/03 Z

H03K19/0175 220

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2021051315

(22)【出願日】2021-03-25

(71)【出願人】

【識別番号】000004226

【氏名又は名称】日本電信電話株式会社

(71)【出願人】

【識別番号】591230295

【氏名又は名称】ＮＴＴエレクトロニクス株式会社

(74)【代理人】

【識別番号】100098394

【弁理士】

【氏名又は名称】山川 茂樹

(74)【代理人】

【識別番号】100153006

【弁理士】

【氏名又は名称】小池 勇三

(74)【代理人】

【識別番号】100064621

【弁理士】

【氏名又は名称】山川 政樹

(74)【代理人】

【識別番号】100121669

【弁理士】

【氏名又は名称】本山 泰

(72)【発明者】

【氏名】美濃谷 直志

(72)【発明者】

【氏名】岸 俊樹

(72)【発明者】

【氏名】卜部 義和

(72)【発明者】

【氏名】十林 正俊

【テーマコード（参考）】

5J056

5K029

【Ｆターム（参考）】

5J056AA05

5J056BB24

5J056CC06

5J056DD55

5J056FF10

5J056GG06

5J056GG13

5J056KK01

5K029AA04

5K029BB03

5K029DD12

(57)【要約】

【課題】波形歪が低減された直流成分を含むベースバンド信号を送信回路に伝達する。
【解決手段】本発明に係る接続回路１０は、送信回路１２の前段に接続され、ベースバンド信号が入力される接続回路であって、入力端子１１１と出力端子１１２の間に接続される分離素子１０５と、分離素子１０５と並列に接続される信号中点検出部１０３と、信号中点検出部１０３と直列に接続されるバイアス加算部１０４と、フレーム検出回路１０１と接続される電圧初期値検出回路１０２とを備え、電圧初期値検出回路１０２が、フレーム検出回路１０１の信号により、ベースバンド信号の電圧初期値を保持して、信号中点検出部１０３に出力し、信号中点検出部１０３が、ベースバンド信号と電圧初期値とから中点電圧を検出してバイアス加算部１０４に出力し、バイアス加算部１０４が、ベースバンド信号をバイアスするバイアス電圧に、中点電圧を加える。
【選択図】 図２

【特許請求の範囲】

【請求項1】

送信回路の前段に接続され、ベースバンド信号が入力される接続回路であって、
入力端子と出力端子の間に接続される分離素子と、
前記分離素子と並列に接続される信号中点検出部と、
前記信号中点検出部と直列に接続されるバイアス加算部と、
フレーム検出回路と接続される電圧初期値検出回路と
を備え、
前記電圧初期値検出回路が、前記フレーム検出回路の信号により、前記ベースバンド信号の電圧初期値を保持して、前記信号中点検出部に出力し、
前記信号中点検出部が、前記ベースバンド信号と前記電圧初期値とから中点電圧を検出して前記バイアス加算部に出力し、
前記バイアス加算部が、前記ベースバンド信号をバイアスするバイアス電圧に、前記中点電圧を加えることを特徴とする接続回路。

【請求項2】

前記電圧初期値検出回路が、
前記入力端子と接続する信号遅延回路と、
前記信号遅延回路と接続するサンプルホールド回路とを備え、
前記信号中点検出部が、
前記入力端子と接続する低域通過フィルタと、
前記低域通過フィルタと接続する中点電圧演算部とを備え、
前記サンプルホールド回路が、前記フレーム検出回路の信号により、前記信号遅延回路から入力される前記ベースバンド信号の電圧初期値を保持し、前記電圧初期値を前記中点電圧演算部に出力し、
前記中点電圧演算部が、前記低域通過フィルタの出力と前記サンプルホールド回路の出力との差分を前記バイアス加算部に出力することを特徴とする請求項１に記載の接続回路。

【請求項3】

前記分離素子を複数備え、
前記信号中点検出部を複数備え、
前記バイアス加算部を複数備え、
前記複数の分離素子それぞれと並列に、前記複数の信号中点検出部がそれぞれ接続され、
前記電圧初期値検出回路が、前記複数の信号中点検出部それぞれに出力し、
前記複数の信号中点検出部それぞれが、前記複数のバイアス加算部それぞれに出力することを特徴とする請求項１又は請求項２に記載の接続回路。

【請求項4】

複数の送信回路の前段に接続され、複数のベースバンド信号が入力される接続回路であって、
複数の入力端子と複数の出力端子の間にそれぞれ接続される複数の分離素子と、
前記複数の分離素子それぞれと並列に接続される複数の信号中点検出部と、
前記複数の信号中点検出部それぞれと直列に接続される複数のバイアス加算部と、
チャンネル間補間ＶＬ検出回路と
を備え、
前記チャンネル間補間ＶＬ検出回路が、前記複数のベースバンド信号のうち低電圧信号を検出して、前記複数の信号中点検出部それぞれに出力し、
前記信号中点検出部が、前記ベースバンド信号と前記低電圧信号とから中点電圧を検出して前記バイアス加算部に出力し、
前記バイアス加算部が、前記ベースバンド信号をバイアスするバイアス電圧に、前記中点電圧を加えることを特徴とする接続回路。

【請求項5】

複数の送信回路の前段に接続され、複数のベースバンド信号が入力される接続回路であって、
複数の入力端子と複数の出力端子の間にそれぞれ接続される複数の分離素子と、
前記複数の分離素子それぞれと並列に接続される複数のフレーム検出回路と、
前記複数のフレーム検出回路それぞれと直列に接続される複数のスイッチ素子と、
前記複数のスイッチ素子それぞれと直列に接続される複数のバイアス加算部と、
チャンネル間補間ＶＬ検出回路の出力とチャンネル間補間ＶＨ検出回路の出力とが入力される差分平均中点電圧演算部と
を備え、
前記チャンネル間補間ＶＬ検出回路が、複数のベースバンド信号のうち低電圧の信号の入力を検出して、前記低電圧の信号を前記差分平均中点電圧演算部に出力し、
前記チャンネル間補間ＶＨ検出回路が、複数のベースバンド信号のうち高電圧の信号の入力を検出して、前記高電圧の信号を前記差分平均中点電圧演算部に出力し、
前記差分平均中点電圧演算部が、前記チャンネル間補間ＶＬ検出回路の出力と前記チャンネル間補間ＶＨ検出回路の出力とから中点電圧を前記スイッチ素子に出力し、
前記スイッチ素子が、前記フレーム検出回路からの入力により、前記中点電圧を前記バイアス加算部に出力し、
前記バイアス加算部が、前記ベースバンド信号をバイアスするバイアス電圧に、前記中点電圧を加えることを特徴とする接続回路。

【請求項6】

前記チャンネル間補間ＶＨ検出回路が、複数のダイオード回路と、抵抗と、電圧源を備え、
前記複数のダイオード回路それぞれの一端に、前記複数のベースバンド信号それぞれが入力し、
前記複数のダイオード回路それぞれの他端に、前記抵抗を介して、前記電圧源が接続され、
前記ダイオード回路が、前記一端から前記他端への方向が順方向となるように接続されることを特徴とする請求項５に記載の接続回路。

【請求項7】

前記チャンネル間補間ＶＬ検出回路が、複数のダイオード回路と、抵抗と、電圧源を備え、
前記複数のダイオード回路それぞれの一端に、前記複数のベースバンド信号それぞれが入力し、
前記複数のダイオード回路それぞれの他端に、前記抵抗を介して、前記電圧源が接続され、
前記ダイオード回路が、前記他端から前記一端への方向が順方向となるように接続されることを特徴とする請求項４から請求項６のいずれか一項に記載の接続回路。

【請求項8】

請求項１から請求項７のいずれか一項に記載の接続回路を備える通信インターフェース。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、送信回路に接続する接続回路および通信インターフェースに関する。

【背景技術】

【0002】

コンピュータのデータ処理能力を向上させることが求められており、このためにはコンピュータに大量のデータを送受信することが必要であり、送受信に光通信などの高速インターフェースを多数使用することが有望である。コンピュータのデータ処理部分であるＣＰＵやＧＰＵのチップと光通信インターフェースのチップは別々に製造された後に、基板上の配線で接続されることがある。このとき、データのソースであるＣＰＵやＧＰＵのチップと光通信インターフェースのチップ間に流れる直流電流をブロックするために、ＤＣブロック用のチップ容量を挿入することがある。

【0003】

この接続形態において、コンピュータのデータ処理部分であるＣＰＵやＧＰＵのチップは、ビルドアップ基板等のパッケージ基板上に実装されることが多い。光通信のチップもパッケージ基板上に実装する場合では、パッケージ基板の面積が限られているため、ＤＣブロック用のチップ容量を除去することが望まれる。

【0004】

そこで、図１０に示すように、従来の送信インターフェース５における接続形態からチップ容量が除去された、送信インターフェース５を用いた接続形態が考えられる。この送信インターフェースにおいて、送信回路５２は、送信回路５２に適したバイアス電圧でバイアスされており、データのソース３との接続で直流電流が流入してバイアス電圧が変動しないように、容量５３により分離されている。図中の挿入図５６１に送信インターフェースに入力される信号の概略図を示し、挿入図５６２に送信回路に入力される信号の概略図を示す。

【先行技術文献】

【非特許文献】

【0005】

【非特許文献1】https://pc.watch.impress.co.jp/docs/column/kaigai/1227139.html

【発明の概要】

【発明が解決しようとする課題】

【0006】

しかしながら、この送信インターフェースにデータのソースからベースバンド信号が送信されたとき、容量の影響により、ベースバンド信号に含まれる直流成分が、容量と抵抗によるＣＲ時定数に従って徐々に減衰し、波形歪が生じる（図１０中、挿入図５６２）。その結果、送信回路のバイアス電圧をデータ入力直後のデータ信号に合わせると、ＣＲ時定数で直流成分が減衰した後のデータが正確に送信されない。一方、バイアス電圧をＣＲ時定数で直流成分が減衰した後のデータ信号に合わせると、データ入力直後のデータが正確に送信されない。このように、従来の送信インターフェースではデータを正確に送信できないという問題が生じる。

【0007】

本発明の目的は、ＤＣブロック用のチップ容量を除去して送信インタフェースチップに容量を内蔵した構成で、波形歪が低減された直流成分を含むベースバンド信号を送信回路に伝達できる接続回路および通信インターフェースを提供することである。

【課題を解決するための手段】

【0008】

上述したような課題を解決するために、本発明に係る接続回路は、送信回路の前段に接続され、ベースバンド信号が入力される接続回路であって、入力端子と出力端子の間に接続される分離素子と、前記分離素子と並列に接続される信号中点検出部と、前記信号中点検出部と直列に接続されるバイアス加算部と、フレーム検出回路と接続される電圧初期値検出回路とを備え、前記電圧初期値検出回路が、前記フレーム検出回路の信号により、前記ベースバンド信号の電圧初期値を保持して、前記信号中点検出部に出力し、前記信号中点検出部が、前記ベースバンド信号と前記電圧初期値とから中点電圧を検出して前記バイアス加算部に出力し、前記バイアス加算部が、前記ベースバンド信号をバイアスするバイアス電圧に、前記中点電圧を加えることを特徴とする。

【0009】

また、本発明に係る接続回路は、複数の送信回路の前段に接続され、複数のベースバンド信号が入力される接続回路であって、複数の入力端子と複数の出力端子の間にそれぞれ接続される複数の分離素子と、前記複数の分離素子それぞれと並列に接続される複数の信号中点検出部と、前記複数の信号中点検出部それぞれと直列に接続される複数のバイアス加算部と、チャンネル間補間ＶＬ検出回路とを備え、前記チャンネル間補間ＶＬ検出回路が、前記複数のベースバンド信号のうち低電圧信号を検出して、前記複数の信号中点検出部それぞれに出力し、前記信号中点検出部が、前記ベースバンド信号と前記低電圧信号とから中点電圧を検出して前記バイアス加算部に出力し、前記バイアス加算部が、前記ベースバンド信号をバイアスするバイアス電圧に、前記中点電圧を加えることを特徴とする。

【0010】

また、本発明に係る接続回路は、複数の送信回路の前段に接続され、複数のベースバンド信号が入力される接続回路であって、複数の入力端子と複数の出力端子の間にそれぞれ接続される複数の分離素子と、前記複数の分離素子それぞれと並列に接続される複数のフレーム検出回路と、前記複数のフレーム検出回路それぞれと直列に接続される複数のスイッチ素子と、前記複数のスイッチ素子それぞれと直列に接続される複数のバイアス加算部と、チャンネル間補間ＶＬ検出回路の出力とチャンネル間補間ＶＨ検出回路の出力とが入力される差分平均中点電圧演算部とを備え、前記チャンネル間補間ＶＬ検出回路が、複数のベースバンド信号のうち低電圧の信号の入力を検出して、前記低電圧の信号を前記差分平均中点電圧演算部に出力し、前記チャンネル間補間ＶＨ検出回路が、複数のベースバンド信号のうち高電圧の信号の入力を検出して、前記高電圧の信号を前記差分平均中点電圧演算部に出力し、前記差分平均中点電圧演算部が、前記チャンネル間補間ＶＬ検出回路の出力と前記チャンネル間補間ＶＨ検出回路の出力とから中点電圧を前記スイッチ素子に出力し、前記スイッチ素子が、前記フレーム検出回路からの入力により、前記中点電圧を前記バイアス加算部に出力し、前記バイアス加算部が、前記ベースバンド信号をバイアスするバイアス電圧に、前記中点電圧を加えることを特徴とする。

【発明の効果】

【0011】

本発明によれば、波形歪が低減された直流成分を含むベースバンド信号を送信回路に伝達できる接続回路および通信インターフェースを提供できる。

【図面の簡単な説明】

【0012】

【図1】図１は、本発明の第１の実施の形態に係る接続回路を用いた送信インターフェースの構成を示すブロック図である。

【図2】図２は、本発明の第１の実施の形態に係る接続回路の構成を示すブロック図である。

【図3】図３は、本発明の第１の実施の形態に係る接続回路の動作を説明するためのタイムチャート図である。

【図4】図４は、本発明の第１の実施の形態に係る接続回路の動作を説明するための信号の概略図である。

【図5】図５は、本発明の第２の実施の形態に係る接続回路の構成を示すブロック図である。

【図6】図６は、本発明の第３の実施の形態に係る接続回路の構成を示すブロック図である。

【図7】図７は、本発明の第３の実施の形態に係る接続回路の構成を示すブロック図である。

【図8】図８は、本発明の第４の実施の形態に係る接続回路の構成を示すブロック図である。

【図9】図９は、本発明の第４の実施の形態に係る接続回路におけるｃｈ間補間ＶＨ検出回路の構成例を示す図である。

【図10】図１０は、従来の送信インターフェースの接続形態を示すブロック図である。

【発明を実施するための形態】

【0013】

＜第１の実施の形態＞
本発明の第１の実施の形態に係る接続回路および通信インターフェースについて図１～図４を参照して説明する。

【0014】

＜接続回路および通信インターフェースの構成＞
本実施の形態に係る接続回路を用いた送信インターフェース１のブロック図を示す。送信インターフェース１は、図１に示すように、本実施の形態に係る接続回路１０と、終端負荷１１と、送信回路１２とを備える。送信インターフェース１では、接続回路１０が、終端負荷１１と送信回路１２との間に接続され、データのソース３から伝送線２を介してベースバンド信号（以下、「データ信号」という。）が入力される。ここで、データのソース３は、ＣＰＵやＧＰＵなどである。図１中の挿入図１３１に送信インターフェースに入力される信号の概略図を示し、挿入図１３２に送信回路に入力される信号の概略図を示す。

【0015】

本実施の形態に係る接続回路１０は、図２に示すように、電圧初期値検出回路１０２と、フレーム検出回路１０１と、信号中点検出部１０３と、バイアス加算部１０４と、分離素子１０５とを備える。分離素子１０５には、キャパシタを有するコンデンサ等の素子（容量）や光カプラを用いることができる。

【0016】

フレーム検出回路１０１は、データのソース３から出力されたデータ信号の入力時の電圧の変化を検出し、フレーム検出信号を出力する。フレーム検出回路１０１は、マルチバイブレータ回路、チャタリング防止のＲＳラッチ回路、低域通過フィルタ等で構成できる。

【0017】

電圧初期値検出回路１０２は、入力端子１１１側から順に信号遅延回路１０２１とサンプルホールド回路１０２２とを備え、データ信号の未入力時の電圧（以下、「電圧初期値」という。）を検出するとともに、フレーム検出信号の入力により電圧初期値を保持し、電圧初期値を出力する。

【0018】

信号中点検出部１０３は、入力端子１１１側から順に低域通過フィルタ１０３１と中点電圧演算部１０３２とを備え、データの電圧の高電圧と低電圧の中点の電圧である中点電圧を検出する。

【0019】

バイアス加算部１０４は、データ信号が入力されると中点電圧を加算して送信回路に入力されるベースバンド信号をバイアスする。

【0020】

接続回路１０において、分離素子１０５と並列に、フレーム検出回路１０１と電圧初期値検出回路１０２と信号中点検出部１０３とバイアス加算部１０４により構成される回路が接続される。

【0021】

この分離素子１０５と並列に接続される回路において、フレーム検出回路１０１と、電圧初期値検出回路１０２の信号遅延回路１０２１と、信号中点検出部１０３の低域通過フィルタ１０３１とが並列に接続される。

【0022】

電圧初期値検出回路１０２の信号遅延回路１０２１にサンプルホールド回路１０２２が接続され、フレーム検出回路１０１の出力が、サンプルホールド回路１０２２に入力（接続）される。

【0023】

信号中点検出部１０３の低域通過フィルタ１０３１に中点電圧演算部１０３２が接続され、サンプルホールド回路１０２２の出力が中点電圧演算部１０３２に入力（接続）される。

【0024】

中点電圧演算部１０３２の出力が、バイアス加算部１０４に入力（接続）される。

【0025】

バイアス加算部１０４では、バイアス電圧に中点電圧演算部１０３２の出力が加算され出力される。

【0026】

＜接続回路の動作＞
本実施の形態に係る接続回路１０の動作を、図３を参照して説明する。

【0027】

データ信号が接続回路１０に入力する前は、データのソース３から電圧初期値として低電圧ＶＬが出力される。その後、信号が入力されると、信号のデータに従ってデータ先頭から高電圧ＶＨと低電圧ＶＬで変化する波形となる（図３中１４１）。

【0028】

フレーム検出回路１０１では、データ信号が変化することを読み取ってフレーム検出信号を高電圧ＶＨで出力し、いったんフレーム検出信号を高電圧ＶＨで出力すると継続して出力する（図３中１４２）。その後、データ信号において低電圧ＶＬが所定時間継続する場合等の所定の条件で、高電圧ＶＨの出力を停止し、低電圧ＶＬを出力する（図示せず）。

【0029】

例えば、フレーム検出回路１０１にマルチバイブレータ回路を用いる場合には、マルチバイブレータ回路がデータ信号の入力により所定の時間幅の矩形波（高電圧ＶＨ）を出力し、出力を所定の時間継続し、その後低電圧ＶＬを出力する。

【0030】

また、例えば、フレーム検出回路１０１にＲＳラッチ回路を用いる場合には、ＲＳラッチ回路の一方の端子（図示せず）への入力がされない状態を維持して、他方の端子にデータ信号が入力（高電圧ＶＨ）された場合に、高電圧ＶＨが出力される。他方の端子へのデータ信号が低電圧ＶＬになった場合でも、高電圧ＶＨの出力が維持される。その後、一方の端子（図示せず）に入力がされた場合に、低電圧ＶＬを出力される。

【0031】

また、例えば、フレーム検出回路１０１に低域通過フィルタ１を用いる場合には、データ信号（高電圧ＶＨ）が入力されると、信号変化が緩和されるので信号が平坦化して、フレーム検出信号が継続して出力される。一方、データ信号で低電圧ＶＬの出力が継続すると、平坦化される信号の出力が低電圧ＶＬになる。さらに、低域通過フィルタの後段にコンパレータ回路を接続することにより、低域通過フィルタの出力が所定のしきい値以上のときにフレーム検出信号を高電圧ＶＨで出力して、所定のしきい値未満が継続する場合に低電圧ＶＬを出力できる。

【0032】

信号遅延回路１０２１では、データ信号が遅延される（図３中１４３）。その結果、信号遅延回路１０２１の出力は、フレーム検出信号が出力された時に、まだデータ信号の入力前の電圧初期値が低電圧ＶＬで出力されている。

【0033】

サンプルホールド回路１０２２には、信号遅延回路１０２１により遅延された信号が入力される。そこで、サンプルホールド回路１０２２は、接続回路１０へのデータ信号の入力時より前では、電圧初期値（低電圧ＶＬ）がそのまま出力される。また、接続回路１０へのデータ信号の入力時以降では、上述のフレーム検出信号がサンプルホールド回路１０２２に入力される時に、信号遅延回路１０２１からデータ信号の入力前の電圧初期値が低電圧ＶＬで入力される。その結果、接続回路１０へのデータ信号の入力後も、電圧初期値（低電圧ＶＬ）がホールド（保持）されて信号中点検出部１０３の中点電圧演算部１０３２に出力される（図３中１４４）。

【0034】

信号中点検出部１０３の低域通過フィルタ１０３１では、データ入力前は電圧初期値ＶＬが出力され、データ入力後はデータが平滑化されたＶＬ＋中点電圧が出力される（図３中１４５）。低域通過フィルタ１０３１において、データ信号は高周波成分が遮断され、低周波成分からなるので、信号変化が緩和され平坦化され、ＶＬに信号変化の平均値である中点電圧を加えたＶＬ＋中点電圧が出力される。ここで、出力電圧は、ＶＬからＶＬ＋中点電圧まで、低域通過フィルタ１０３１内部の時定数に従って増加する。

【0035】

中点電圧演算部１０３２には、通常の減算回路を用いられ、低域通過フィルタ１０３１の出力とサンプルホールド回路の出力との差分が出力される。その結果、データ入力前はゼロ、データ入力後は中点電圧が出力される（図３中１４６）。

【0036】

バイアス加算部１０４には、通常の加算回路を用いられ、送信回路のバイアス電圧Ｖｂと中点電圧演算部１０３２の出力（中点電圧）との和が出力される（図３中１４７）。その結果、データ入力前ではＶｂ、データ入力後ではＶｂ＋中点電圧で、送信回路に入力されるベースバンド信号がバイアスされる。

【0037】

データのソース３から出力されたベースバンド信号の直流成分は、容量と接続回路１０の抵抗によるＣＲ時定数に従って減衰する波形歪を有する（図４中、破線）。このベースバンド信号がバイアス加算部１０４の出力（図４中、点線）によりバイアスされると、ベースバンド信号の直流成分におけるＣＲ時定数による波形歪が、バイアス加算部１０４の出力の低域通過フィルタ１０３１内部の時定数による変化（増加）により相殺される（図４中、実線）。その結果、送信回路へ入力されるベースバンド信号の波形歪が低減される。

【0038】

このように、本実施の形態に係る接続回路１０は、データのソースから出力されたベースバンド信号を、ベースバンド信号の中点電圧が加算されたバイアス電圧でバイアスして、送信回路に歪が低減されたベースバンド信号を入力できる。

【0039】

本実施の形態に係る接続回路１０によれば、ＤＣブロック用のチップ容量を除去して、送信インタフェースチップに容量を内蔵しても、直流成分を含むベースバンド信号を送信回路に伝達でき、データのソースであるチップと送信インターフェースのチップを高密度に実装できる。

【0040】

＜第２の実施の形態＞
本発明の第２の実施の形態に係る接続回路および通信インターフェースについて図５を参照して説明する。

【0041】

＜接続回路の構成＞
本実施の形態に係る接続回路２０は、図５に示すように、複数（Ｎ個）の入力と出力に対して、１個の電圧初期値検出回路２０２と、１個のフレーム検出回路２０１と、複数（Ｎ個）の信号中点検出部２０３＿１～２０３＿Ｎと、複数（Ｎ個）のバイアス加算部２０４＿１～２０４＿Ｎと、複数（Ｎ個）の分離素子２０５＿１～２０５＿Ｎとを備える。電圧初期値検出回路２０２と信号中点検出部２０３＿１～２０３＿Ｎの構成および電圧初期値検出回路２０２とフレーム検出回路２０１との接続形態は、第１の実施の形態と同様である。

【0042】

接続回路２０において、複数の分離素子３０５＿１～３０５＿Ｎと並列に、それぞれ信号中点検出部２０３＿１～２０３＿Ｎとバイアス加算部２０４＿１～２０４＿Ｎとが直列に接続され、複数の入力端子のうち１つの入力端子（例えば、入力端子２１１＿１）に接続される電圧初期値検出回路２０２の出力が、複数の信号中点検出部２０３＿１～２０３＿Ｎの中点電圧演算部に入力（接続）される。

【0043】

＜接続回路の動作＞
第１の実施の形態と同様に、電圧初期値検出回路２０２は、データ信号の入力にかかわらず電圧初期値ＶＬを出力する。そこで、本実施の形態に係る接続回路２０によれば、データ信号の入力にかかわらず電圧初期値ＶＬが、複数の信号中点検出部２０３＿１～２０３＿Ｎの中点電圧演算部に出力される。

【0044】

そこで、全入力（１～Ｎ）で電気信号の仕様が同じであれば、１つの入力端子（例えば、入力端子２１１＿１）に接続される電圧初期値検出回路２０２により、全ての信号中点検出部２０３＿１～２０３＿Ｎに対して同じ電圧初期値ＶＬを出力できる。

【0045】

その結果、第１の実施の形態と同様に、それぞれの信号中点検出部２０３＿１～２０３＿Ｎの中点電圧演算部で低域通過フィルタの出力と電圧初期値検出回路２０２の出力（電圧初期値ＶＬ）との差分が出力され、バイアス加算部２０４＿１～２０４＿Ｎにより送信回路に入力されるベースバンド信号がバイアスされ、ベースバンド信号の波形歪が低減される。

【0046】

本実施の形態に係る接続回路２０は、第１の実施の形態と同様に、送信インターフェースに用いることができる。この送信インターフェースにおいて、接続回路２０の複数の入力端子それぞれに終端負荷が接続され、複数の出力端子それぞれに送信回路が接続される。

【0047】

以上のように、本実施の形態に係る接続回路２０によれば、データのソースと複数の送信回路を有する送信インターフェースとの間にチップ容量（ＤＣブロック用のチップ容量）を配置することなく、送信インタフェースチップに容量を内蔵して、波形歪が低減された直流成分を含むベースバンド信号を送信回路に伝達でき、データのソースであるチップと送信インターフェースのチップを高密度に実装できる。

【0048】

また、本実施の形態に係る接続回路２０によれば、すべての入力に対して電圧初期値検出回路とフレーム検出回路を配置する構成と比較して、電圧初期値検出回路とフレーム回路が１個であるので、消費電力を低減でき、チップ面積を低減できる。

【0049】

＜第３の実施の形態＞
本発明の第３の実施の形態に係る接続回路および通信インターフェースについて図６～図７を参照して説明する。本実施の形態に係る接続回路は、第２の実施の形態に係る接続回路と比較して、信号中点検出部の前段の構成が異なる。その他の構成は、第２の実施の形態と同様である。

【0050】

＜接続回路の構成＞
本実施の形態に係る接続回路３０は、図６に示すように、複数（Ｎ個）の入力と出力に対して、１個のチャンネル（ｃｈ）間補間電圧初期値（ＶＬ）検出回路３０１と、複数（Ｎ個）の信号中点検出部３０３＿１～３０３＿Ｎと、複数（Ｎ個）のバイアス加算部３０４＿１～３０４＿Ｎと、複数（Ｎ個）の分離素子３０５＿１～３０５＿Ｎとを備える。信号中点検出部３０３＿１～３０３＿Ｎの構成は、第１の実施の形態と同様である。

【0051】

接続回路３０において、複数の分離素子３０５＿１～３０５＿Ｎと並列に、それぞれ信号中点検出部３０３＿１～３０３＿Ｎとバイアス加算部３０４＿１～３０４＿Ｎとが直列に接続され、複数の入力端子３１１＿１～３１１＿Ｎに接続されるｃｈ間補間ＶＬ検出回路３０１の出力が、複数の信号中点検出部３０３＿１～３０３＿Ｎに入力（接続）される。

【0052】

ｃｈ間補間ＶＬ検出回路３０１は、入力端子３１１＿１～３１１＿Ｎと接続し、複数チャンネルの信号の中で低い電圧の信号を検出する。詳細には、図７に示すように、各入力端子３１１＿１～３１１＿Ｎと各信号中点検出部３０３＿１～３０３＿Ｎの入力との間にダイオード回路３０１１＿１～３０１１＿Ｎを備え、信号中点検出部３０３＿１～３０３＿Ｎの入力に電圧源（Ｖ１）３０１３に接続された抵抗（Ｒｂ）３０１２が接続される。

【0053】

ここで、ダイオード回路３０１１＿１～３０１１＿Ｎは、順方向しきい値電圧が０Ｖの理想ダイオード回路とする。また、ダイオード回路３０１１＿１～３０１１＿Ｎは、各信号中点検出部３０３＿１～３０３＿Ｎの入力から各入力端子３１１＿１～３１１＿Ｎの方向が順方向になるように接続される。

【0054】

＜接続回路の動作＞
初めに、ｃｈ間補間ＶＬ検出回路３０１の動作を説明する。電圧源の電圧Ｖ１はあらかじめ入力信号の低電圧ＶＬと高電圧ＶＨの間でＶＬ＜Ｖ１＜ＶＨとなるように設定されているものとする。

【0055】

入力端子３１１＿１～３１１＿Ｎのうち１つの入力端子（例えば、入力端子３１１＿１）に電圧初期値として電圧ＶＬが入力されると、Ｖ１＞ＶＬのため、ダイオード回路（例えば、３０１１＿１）に順方向電圧ＶＬが印加されＯＮとなるので、信号中点検出部３０３＿１～３０３＿Ｎの入力電圧ＶａがＶＬと等しくなる。ここで、入力電圧がＶＨであるダイオード回路はＯＦＦ状態のためＶＨはＶａに影響しない。

【0056】

ここで、Ｒｂ３０３２と信号中点検出部３０３＿１～３０３＿Ｎの入力に存在するダイオード等の寄生容量で形成されるＣＲ時定数のため、入力端子３１１＿１～３１１＿ＮがすべてＶＨになった瞬間からＶａはＣＲ時定数に従ってＶ１に変化する。その結果、ＣＲ時定数による所定の時間経過後に、Ｖａ＝Ｖ１になる。したがって、所定の時間以上、入力端子３１１＿１～３１１＿ＮがすべてＶＨとなる状態が継続されないと、ＶａがＶＬから変化しない。換言すれば、ほとんどＶａはＶＬの状態を維持する。

【0057】

仮に、Ｖａ＝Ｖ１になると、Ｖａ＝ＶＬのときに信号がＶＬとＶＨの間で変化する場合に比べて、信号がＶ１とＶＨの間で変化するので、信号変化量（振幅）が減少する。その結果、信号の検知が困難になるなどの不利益が生じる。

【0058】

上述のＶａのＶＬからの変化が発生する確率について、以下に説明する。

【0059】

Ｖａの変化が発生する確率は、入力端子３１１＿１～３１１＿ＮがすべてＶＨとなる状態が１０ビット連続で生じたときにＶａが変化するようにＣＲ時定数を結滞して、以下の通り計算される。

【0060】

ビットレートを１０Ｇｂｐｓとする。１０ビットＶＨになる確率は１／２１０となる。Ｎ＝１の場合では、２１０／１０Ｇｂｐｓ＝１０２．４ナノ秒となり、１０２．４ナノ秒に１回Ｖａがずれる。Ｎ＝８の場合では、すべてのチャンネルで１０ビットＶＨとなる確率は１／２８０となり、２８０／１０Ｇｂｐｓ＝１．２１ｘ１０１４秒＝３．８ｘ１０６年となる。この結果より、３．８ｘ１０６年に１回のみＶａが変化する。また、チャンネル数が多いほどＶａが変化する確率は低くなる。

【0061】

このように、ＶａのＶＬからの変化が発生する確率は極めて低いので、ＶａのＶＬからの変化が発生することはほとんどない。

【0062】

以上のように、ｃｈ間補間ＶＬ検出回路３０１に電圧初期値として電圧ＶＬが入力されると、信号中点検出部３０３＿１～３０３＿Ｎの入力電圧Ｖａは電圧初期値ＶＬに維持される。

【0063】

次に、接続回路３０の動作を説明する。

【0064】

上述の通り、信号中点検出部３０３＿１～３０３＿Ｎの入力Ｖａは電圧初期値である低電圧ＶＬで維持されるので、信号中点検出部３０３＿１～３０３＿Ｎからバイアス加算部３０４＿１～３０４＿Ｎへの出力も低電圧ＶＬで維持される。

【0065】

このように、入力端子３１１＿１～３１１＿Ｎのうち１つの入力端子に電圧ＶＬが入力されると、低電圧ＶＬが継続してバイアス加算部３０４＿１～３０４＿Ｎに出力される。

【0066】

その結果、第１～２の実施の形態と同様に、それぞれの信号中点検出部３０３＿１～３０３＿Ｎの中点電圧演算部で低域通過フィルタの出力とｃｈ間補間ＶＬ検出回路３０１の出力（電圧初期値ＶＬ）との差分が出力され、バイアス加算部３０４＿１～３０４＿Ｎにより送信回路に入力されるベースバンド信号がバイアスされ、ベースバンド信号の波形歪が低減される。

【0067】

本実施の形態に係る接続回路３０は、第１の実施の形態と同様に、送信インターフェースに用いることができる。この送信インターフェースにおいて、接続回路３０の複数の入力端子それぞれに終端負荷が接続され、複数の出力端子それぞれに送信回路が接続される。

【0068】

以上のように、本実施の形態に係る接続回路によれば、データのソースと複数の送信回路を有する送信インターフェースとの間にチップ容量（ＤＣブロック用のチップ容量）を配置することなく、送信インタフェースチップに容量を内蔵して、波形歪が低減された直流成分を含むベースバンド信号を送信回路に伝達でき、データのソースであるチップと送信インターフェースのチップを高密度に実装できる。

【0069】

また、第２の実施の形態に係る接続回路では、１つの入出力回路においてＶＬを抽出して、このＶＬをＮ個の入力される信号における最低電圧値とみなして中点電圧が検出された。しかしながら、このＶＬはＮ個の入力信号での最低電圧ではないので、Ｎ個の入力信号における正確な中点電圧が検出されない。本実施の形態に係る接続回路では、Ｎ個の入力信号での最低電圧を抽出することにより、Ｎ個の入力信号におけるより正確な中点電圧を検出できる。

【0070】

また、第２の実施の形態に係る接続回路では、一の入力端子に信号が入力される前に、他の入力端子に信号が入力された場合には、ベースバンド信号の波形歪を低減できない。一方、本実施の形態に係る接続回路によれば、１～Ｎの入力信号に対して低電圧ＶＬを検出するので、１～Ｎいずれの入力端子に信号が入力された場合でも、ベースバンド信号の波形歪を低減できる。

【0071】

＜第４の実施の形態＞
次に、本発明の第４の実施の形態に係る接続回路および通信インターフェースについて図８～図９を参照して説明する。

【0072】

＜接続回路の構成＞
本実施の形態に係る接続回路４０は、図８に示すように、複数（Ｎ個）の入力と出力に対して、１個のチャンネル（ｃｈ）間補間ＶＬ検出回路４０１と、１個のチャンネル（ｃｈ）間補間ＶＨ検出回路４０２と、１個の差分平均中点電圧演算部４０３と複数（Ｎ個）のフレーム検出回路４０４＿１～４０４＿Ｎと複数（Ｎ個）のスイッチ（ＳＷ）素子４０５＿１～４０５＿Ｎと複数（Ｎ個）のバイアス加算部４０６＿１～４０６＿Ｎと、複数（Ｎ個）の分離素子４０７＿１～４０７＿Ｎとを備える。

【0073】

接続回路４０において、複数（Ｎ個）の分離素子４０７＿１～４０７＿Ｎと並列に、それぞれフレーム検出回路４０４＿１～４０４＿Ｎと複数（Ｎ個）のスイッチ（ＳＷ）素子４０５＿１～４０５＿Ｎと複数（Ｎ個）のバイアス加算部４０６＿１～４０６＿Ｎとが直列に接続され、複数の入力端子４１１＿１～４１１＿Ｎに接続されるｃｈ間補間ＶＬ検出回路４０１とｃｈ間補間ＶＨ検出回路４０２とが差分平均中点電圧演算部４０３に接続され、差分平均中点電圧演算部４０３が複数（Ｎ個）のスイッチ（ＳＷ）素子４０５＿１～４０５＿Ｎに接続される。

【0074】

チャンネル（ｃｈ）間補間ＶＬ検出回路４０１は、第３の実施の形態と同様の構成を有し、各入力端子４１１＿１～４１１＿Ｎと差分平均中点電圧演算部４０３の入力との間にそれぞれダイオード回路を備え、差分平均中点電圧演算部４０３の入力に電圧源４０２３に接続された抵抗（Ｒｂ２）４０２２が接続される。

【0075】

ｃｈ間補間ＶＨ検出回路４０２は、ｃｈ間補間ＶＬ検出回路４０１と並列に、入力端子４１１＿１～４１１＿Ｎと接続し、複数チャンネルの信号の中で高い電圧の信号を検出する。詳細には、図９に示すように、各入力端子４１１＿１～４１１＿Ｎと差分平均中点電圧演算部４０３の入力との間にダイオード回路４０２１＿１～４０２１＿Ｎを備え、差分平均中点電圧演算部４０３の入力に電圧源（Ｖ１）４０２３に接続された抵抗（Ｒｂ）４０２２が接続される。ここで、ダイオード回路４０２１＿１～４０２１＿Ｎは、順方向しきい値電圧が０Ｖの理想ダイオード回路とする。また、ダイオード回路４０２１＿１～４０２１＿Ｎは、各入力端子４１１＿１～４１１＿Ｎから差分平均中点電圧演算部４０３への入力の方向が順方向になるように接続される。

【0076】

＜接続回路の動作＞
初めに、ｃｈ間補間ＶＨ検出回路４０２の動作を説明する。電圧源の電圧Ｖ１はあらかじめ入力信号の低電圧ＶＬと高電圧ＶＨの間でＶＬ＜Ｖ１＜ＶＨとなるように設定されているものとする。

【0077】

入力端子４１１＿１～４１１＿Ｎのうち１つの入力端子（例えば、入力端子４１１＿１）に電圧ＶＨが入力されると、Ｖ１＜ＶＨのため、ダイオード回路（例えば、４０２１＿１）に順方向電圧ＶＬが印加されＯＮとなるので、差分平均中点電圧演算部４０３の入力電圧Ｖａ２がＶＨと等しくなる。ここで、入力電圧がＶＬであるダイオード回路はＯＦＦ状態のためＶＬはＶａ２に影響しない。したがって、入力１～Ｎの中で電圧がＶＨである入力があればＶａ２はＶＨとなる。

【0078】

ここで、抵抗（Ｒｂ２）４０２２と差分平均中点電圧演算部４０３の入力に存在するダイオード等の寄生容量で形成されるＣＲ時定数のため、入力端子４１１＿１～４１１＿ＮがすべてＶＬになった瞬間からＶａ２はＣＲ時定数に従ってＶ１に変化する。その結果、ＣＲ時定数による所定の時間経過後に、Ｖａ２＝Ｖ１になる。したがって、所定の時間以上、入力端子４１１＿１～４１１＿ＮがすべてＶＬとなる状態が継続されないと、Ｖａ２がＶＨから変化しない。換言すれば、ほとんどＶａ２はＶＨの状態を維持する。

【0079】

仮に、Ｖａ２＝Ｖ１になると、Ｖａ２＝ＶＨのときに信号がＶＬとＶＨの間で変化する場合に比べて、信号がＶ１とＶＨの間で変化するので、信号変化量（振幅）が減少する。その結果、信号の検知が困難になるなどの不利益が生じる。

【0080】

第３の実施の形態で説明した、ＶａのＶＬからの変化が発生する確率と同様に、入力端子４１１＿１～４１１＿ＮがすべてＶＬとなる状態は、全ての送信回路にデータが入力されていないとき以外では極めて低く、チャンネル数が多くなるほど確率は低くなる。

【0081】

このように、Ｖａ２のＶＬからの変化が発生する確率は極めて低いので、Ｖａ２のＶＬからの変化が発生することはほとんどない。

【0082】

以上のように、ｃｈ間補間ＶＨ検出回路４０２に電圧ＶＨが入力されると、差分平均中点電圧演算部４０３の入力電圧Ｖａ２はＶＨに維持される。

【0083】

次に、接続回路４０の動作を説明する。

【0084】

チャンネル（ｃｈ）間補間ＶＬ検出回路４０１は、第３の実施の形態と同様の構成を有し、複数チャンネルの信号の中で低い電圧の信号を検出する。

【0085】

チャンネル（ｃｈ）間補間ＶＨ検出回路４０２は、上述の通り、複数チャンネルの信号の中で高い電圧の信号を検出する。

【0086】

差分平均中点電圧演算部４０３は、チャンネル（ｃｈ）間補間ＶＬ検出回路４０１の出力電圧ＶＬとチャンネル（ｃｈ）間補間ＶＨ検出回路４０２の出力電圧ＶＨとから、ＶＬとＶＨとの中点電圧を演算して、中点電圧をスイッチ（ＳＷ）素子４０５＿１～４０５＿Ｎに出力する。

【0087】

例えば、差分平均中点電圧演算部４０３は、差動回路の後段に分圧回路を接続して構成できる。差動回路によりＶＬとＶＨとの差分の電圧を出力して、その差分の電圧が１／２になるように分圧回路により分圧する。その結果、ＶＬとＶＨとの中点電圧が演算される。

【0088】

フレーム検出回路４０４＿１～４０４＿Ｎでは、第１の実施の形態と同様に、データ信号が変化することを読み取ってフレーム検出信号を高電圧ＶＨで出力し、いったんフレーム検出信号を高電圧ＶＨで出力すると継続して、スイッチ（ＳＷ）素子４０５＿１～４０５＿Ｎに出力する。

【0089】

スイッチ（ＳＷ）素子４０５＿１～４０５＿Ｎは、フレーム検出信号がＶＨで入力されたときにＯＮとなり、差分平均中点電圧演算部４０３の出力電圧（中点電圧）をバイアス加算部４０６＿１～４０６＿Ｎに出力する。

【0090】

バイアス加算部４０６＿１～４０６＿Ｎでは、第１の実施の形態と同様に、送信回路のバイアス電圧Ｖｂ１～ＶｂＮとスイッチ（ＳＷ）素子４０５＿１～４０５＿Ｎの出力との和が出力される。

【0091】

このように、それぞれの入力端子にデータ信号が入力されたときに、それぞれのバイアス加算部４０６＿１～４０６＿Ｎでバイアス電圧に中点電圧が加算される。その結果、データ入力前ではＶｂ１～ＶｂＮ、データ入力後ではＶｂ１～ＶｂＮ＋中点電圧で、それぞれの入力端子から入力されるベースバンド信号がバイアスされ、送信回路に出力される。

【0092】

その結果、第１～３の実施の形態と同様に、バイアス加算部４０６＿１～４０６＿Ｎにより送信回路に入力されるベースバンド信号がバイアスされ、ベースバンド信号の波形歪が低減される。

【0093】

本実施の形態に係る接続回路４０は、第１の実施の形態と同様に、送信インターフェースに用いることができる。この送信インターフェースにおいて、接続回路４０の複数の入力端子それぞれに終端負荷が接続され、複数の出力端子それぞれに送信回路が接続される。

【0094】

以上のように、本実施の形態に係る接続回路によれば、データのソースと複数の送信回路を有する送信インターフェースとの間にチップ容量（ＤＣブロック用のチップ容量）を配置することなく、送信インタフェースチップに容量を内蔵して、波形歪が低減された直流成分を含むベースバンド信号を送信回路に伝達でき、データのソースであるチップと送信インターフェースのチップを高密度に実装できる。

【0095】

本実施の形態に係る接続回路では、第３の実施の形態に係る接続回路と比較して、Ｎ個の入力信号での低電圧に加えて高電圧も抽出することにより、Ｎ個の入力信号におけるより正確な中点電圧を検出できる。

【0096】

また、本実施の形態に係る接続回路によれば、第３の実施の形態に係る接続回路と同様に、１～Ｎの入力信号に対して低電圧ＶＬと高電圧ＶＨとを検出するので、１～Ｎいずれの入力端子に信号が入力された場合でも、ベースバンド信号の波形歪を低減できる。

【0097】

本発明の実施の形態では、接続回路の構成、製造方法などにおいて、各構成部の構造、寸法、材料等の一例を示したが、これに限らない。接続回路の機能を発揮し効果を奏するものであればよい。

【産業上の利用可能性】

【0098】

本発明は、送信回路に接続する接続回路および通信インターフェースに関するものであり、通信伝送システムに適用することができる。

【符号の説明】

【0099】

１０ 接続回路
１１ 終端負荷
１２ 送信回路
１０１ フレーム検出回路
１０２ 電圧初期値検出回路
１０２１ 信号遅延回路
１０２２ サンプルホールド回路
１０３ 信号中点検出部
１０３１ 低域通過フィルタ
１０３２ 中点電圧演算部
１０４ バイアス加算部
１０５ 分離素子
１１１ 入力端子
１１２ 出力端子

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】