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特開2022-151587キャップが低減された自己整合ゲートエンドキャップ（ＳＡＧＥ）アーキテクチャ
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022151587
(43)【公開日】2022-10-07
(54)【発明の名称】キャップが低減された自己整合ゲートエンドキャップ（ＳＡＧＥ）アーキテクチャ
(51)【国際特許分類】
H01L 21/336 20060101AFI20220929BHJP
H01L 21/8238 20060101ALI20220929BHJP
H01L 21/8234 20060101ALI20220929BHJP
H01L 29/423 20060101ALI20220929BHJP
H01L 29/41 20060101ALI20220929BHJP
【ＦＩ】
H01L29/78 301Z
H01L27/092 D
H01L29/78 301G
H01L29/78 301P
H01L27/088 C
H01L29/58 G
H01L29/44 S
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
【外国語出願】
(21)【出願番号】P 2022004048
(22)【出願日】2022-01-14
(31)【優先権主張番号】17/211,751
(32)【優先日】2021-03-24
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】591003943
【氏名又は名称】インテル・コーポレーション
(74)【代理人】
【識別番号】110000877
【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所
(72)【発明者】
【氏名】セウン フーン スン
(72)【発明者】
【氏名】トリスタン トロニック
(72)【発明者】
【氏名】スズヤ エス． リアオ
(72)【発明者】
【氏名】ジャック ティー． カバリエロス
【テーマコード（参考）】
4M104
5F048
5F140
【Ｆターム（参考）】
4M104AA01
4M104AA02
4M104AA03
4M104AA04
4M104AA05
4M104BB02
4M104BB04
4M104BB05
4M104BB06
4M104BB13
4M104BB14
4M104BB17
4M104BB36
4M104CC05
4M104DD02
4M104DD03
4M104DD09
4M104DD78
4M104EE03
4M104EE06
4M104EE12
4M104EE16
4M104FF06
4M104FF11
4M104GG09
4M104GG16
4M104HH14
5F048AB04
5F048AC03
5F048BA01
5F048BA14
5F048BA15
5F048BB01
5F048BB08
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5F048BB10
5F048BB11
5F048BF02
5F048BF07
5F048BG13
5F048BG14
5F140AA39
5F140AB03
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5F140BA01
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5F140BA05
5F140BA06
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5F140BC15
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5F140BE10
5F140BF05
5F140BF08
5F140BF10
5F140BF11
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5F140BH06
5F140BJ05
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5F140BJ15
5F140BJ17
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5F140BJ25
5F140BJ27
5F140BK27
5F140CB04
5F140CC02
(57)【要約】 （修正有）
【課題】キャップが低減又は除去された自己整合ゲートエンドキャップ（ＳＡＧＥ）アーキテクチャ及びその製造方法を提供する。
【解決手段】集積回路構造７００（７２０）は、第１半導体フィン７０４（左側のフィン７０４の対の１つ）の上方に第１ゲート電極（左側の７０８）を有する。第２ゲート電極（右側の７０８）は、第２半導体フィン（右側のフィン７０４の対の１つ）の上方にある。ゲートエンドキャップ分離構造７２２は、第１ゲート電極と第２ゲート電極との間にある。低ｋ誘電体壁７１２上には、高ｋ誘電体キャップ層７１４、７２４を有する。ローカルインターコネクト７２６は、第１ゲート電極上、高ｋ誘電体キャップ層上、かつ、第２ゲート電極上にあり、高ｋ誘電体キャップ層の最上面の上方に最下面を有する。
【選択図】図７Ａ
【解決手段】集積回路構造７００（７２０）は、第１半導体フィン７０４（左側のフィン７０４の対の１つ）の上方に第１ゲート電極（左側の７０８）を有する。第２ゲート電極（右側の７０８）は、第２半導体フィン（右側のフィン７０４の対の１つ）の上方にある。ゲートエンドキャップ分離構造７２２は、第１ゲート電極と第２ゲート電極との間にある。低ｋ誘電体壁７１２上には、高ｋ誘電体キャップ層７１４、７２４を有する。ローカルインターコネクト７２６は、第１ゲート電極上、高ｋ誘電体キャップ層上、かつ、第２ゲート電極上にあり、高ｋ誘電体キャップ層の最上面の上方に最下面を有する。
【選択図】図７Ａ
【特許請求の範囲】
【請求項1】
第１半導体フィン上方の第１ゲート電極と、
第２半導体フィン上方の第２ゲート電極と、
前記第１ゲート電極と前記第２ゲート電極との間のゲートエンドキャップ分離構造であって、低ｋ誘電体壁上に高ｋ誘電体キャップ層を有するゲートエンドキャップ分離構造と、
前記第１ゲート電極上、前記高ｋ誘電体キャップ層上、かつ前記第２ゲート電極上のローカルインターコネクトであって、前記高ｋ誘電体キャップ層の最上面の上方に最下面を有するローカルインターコネクトと
を備える集積回路構造。
第２半導体フィン上方の第２ゲート電極と、
前記第１ゲート電極と前記第２ゲート電極との間のゲートエンドキャップ分離構造であって、低ｋ誘電体壁上に高ｋ誘電体キャップ層を有するゲートエンドキャップ分離構造と、
前記第１ゲート電極上、前記高ｋ誘電体キャップ層上、かつ前記第２ゲート電極上のローカルインターコネクトであって、前記高ｋ誘電体キャップ層の最上面の上方に最下面を有するローカルインターコネクトと
を備える集積回路構造。
【請求項2】
前記第１ゲート電極および前記第２ゲート電極は、それぞれ、前記ゲートエンドキャップ分離構造の前記高ｋ誘電体キャップ層の前記最上面と同一平面の最上面を有する、請求項１に記載の集積回路構造。
【請求項3】
前記ローカルインターコネクトは、前記第１ゲート電極および前記第２ゲート電極を電気的に接続する、請求項１または２に記載の集積回路構造。
【請求項4】
前記ゲートエンドキャップ分離構造は、前記低ｋ誘電体壁内の中心に鉛直シームを有する、請求項１から３のいずれか一項に記載の集積回路構造。
【請求項5】
第１半導体フィン上方の第１エピタキシャル構造上方の第１トレンチコンタクトと、
第２半導体フィン上方の第２エピタキシャル構造上方の第２トレンチコンタクトと、
前記第１トレンチコンタクトと前記第２トレンチコンタクトとの間のゲートエンドキャップ分離構造であって、低ｋ誘電体壁上に高ｋ誘電体キャップ層を有するゲートエンドキャップ分離構造と、
前記第１トレンチコンタクト上、前記高ｋ誘電体キャップ層上、かつ前記第２トレンチコンタクト上のローカルインターコネクトであって、前記高ｋ誘電体キャップ層の最上面の上方に最下面を有するローカルインターコネクトと
を備える集積回路構造。
第２半導体フィン上方の第２エピタキシャル構造上方の第２トレンチコンタクトと、
前記第１トレンチコンタクトと前記第２トレンチコンタクトとの間のゲートエンドキャップ分離構造であって、低ｋ誘電体壁上に高ｋ誘電体キャップ層を有するゲートエンドキャップ分離構造と、
前記第１トレンチコンタクト上、前記高ｋ誘電体キャップ層上、かつ前記第２トレンチコンタクト上のローカルインターコネクトであって、前記高ｋ誘電体キャップ層の最上面の上方に最下面を有するローカルインターコネクトと
を備える集積回路構造。
【請求項6】
前記第１トレンチコンタクトおよび前記第２トレンチコンタクトは、それぞれ、前記ゲートエンドキャップ分離構造の前記高ｋ誘電体キャップ層の前記最上面と同一平面の最上面を有する、請求項５に記載の集積回路構造。
【請求項7】
前記ローカルインターコネクトは、前記第１トレンチコンタクトおよび前記第２トレンチコンタクトを電気的に接続する、請求項５または６に記載の集積回路構造。
【請求項8】
前記ゲートエンドキャップ分離構造は、前記低ｋ誘電体壁内の中心に鉛直シームを有する、請求項５から７のいずれか一項に記載の集積回路構造。
【請求項9】
ボードと、
前記ボードに結合されたコンポーネントであって、集積回路構造を含むコンポーネントと
を備えるコンピューティングデバイスであって、
前記集積回路構造は、
第１半導体フィン上方の第１ゲート電極と、
第２半導体フィン上方の第２ゲート電極と、
前記第１ゲート電極と前記第２ゲート電極との間のゲートエンドキャップ分離構造であって、低ｋ誘電体壁上に高ｋ誘電体キャップ層を有するゲートエンドキャップ分離構造と、
前記第１ゲート電極上、前記高ｋ誘電体キャップ層上、かつ前記第２ゲート電極上のローカルインターコネクトであって、前記高ｋ誘電体キャップ層の最上面の上方に最下面を有するローカルインターコネクトと
を有する、コンピューティングデバイス。
前記ボードに結合されたコンポーネントであって、集積回路構造を含むコンポーネントと
を備えるコンピューティングデバイスであって、
前記集積回路構造は、
第１半導体フィン上方の第１ゲート電極と、
第２半導体フィン上方の第２ゲート電極と、
前記第１ゲート電極と前記第２ゲート電極との間のゲートエンドキャップ分離構造であって、低ｋ誘電体壁上に高ｋ誘電体キャップ層を有するゲートエンドキャップ分離構造と、
前記第１ゲート電極上、前記高ｋ誘電体キャップ層上、かつ前記第２ゲート電極上のローカルインターコネクトであって、前記高ｋ誘電体キャップ層の最上面の上方に最下面を有するローカルインターコネクトと
を有する、コンピューティングデバイス。
【請求項10】
前記ボードに結合されたメモリをさらに備える請求項９に記載のコンピューティングデバイス。
【請求項11】
前記ボードに結合された通信チップをさらに備える請求項９または１０に記載のコンピューティングデバイス。
【請求項12】
前記ボードに結合されたカメラをさらに備える請求項９から１１のいずれか一項に記載のコンピューティングデバイス。
【請求項13】
前記コンポーネントはパッケージされた集積回路ダイである、請求項９から１２のいずれか一項に記載のコンピューティングデバイス。
【請求項14】
前記コンピューティングデバイスは、携帯電話、ラップトップ、デスクトップコンピュータ、サーバ、およびセットトップボックスからなる群から選択される、請求項９から１３のいずれか一項に記載のコンピューティングデバイス。
【請求項15】
ボードと、
前記ボードに結合されたコンポーネントであって、集積回路構造を含むコンポーネントと
を備えるコンピューティングデバイスであって、
前記集積回路構造は、
第１半導体フィン上方の第１エピタキシャル構造上方の第１トレンチコンタクトと、
第２半導体フィン上方の第２エピタキシャル構造上方の第２トレンチコンタクトと、
前記第１トレンチコンタクトと前記第２トレンチコンタクトとの間のゲートエンドキャップ分離構造であって、低ｋ誘電体壁上に高ｋ誘電体キャップ層を有するゲートエンドキャップ分離構造と、
前記第１トレンチコンタクト上、前記高ｋ誘電体キャップ層上、かつ前記第２トレンチコンタクト上のローカルインターコネクトであって、前記高ｋ誘電体キャップ層の最上面の上方に最下面を有するローカルインターコネクトと
を有する、コンピューティングデバイス。
前記ボードに結合されたコンポーネントであって、集積回路構造を含むコンポーネントと
を備えるコンピューティングデバイスであって、
前記集積回路構造は、
第１半導体フィン上方の第１エピタキシャル構造上方の第１トレンチコンタクトと、
第２半導体フィン上方の第２エピタキシャル構造上方の第２トレンチコンタクトと、
前記第１トレンチコンタクトと前記第２トレンチコンタクトとの間のゲートエンドキャップ分離構造であって、低ｋ誘電体壁上に高ｋ誘電体キャップ層を有するゲートエンドキャップ分離構造と、
前記第１トレンチコンタクト上、前記高ｋ誘電体キャップ層上、かつ前記第２トレンチコンタクト上のローカルインターコネクトであって、前記高ｋ誘電体キャップ層の最上面の上方に最下面を有するローカルインターコネクトと
を有する、コンピューティングデバイス。
【請求項16】
前記ボードに結合されたメモリをさらに備える請求項１５に記載のコンピューティングデバイス。
【請求項17】
前記ボードに結合された通信チップをさらに備える請求項１５または１６に記載のコンピューティングデバイス。
【請求項18】
前記ボードに結合されたカメラをさらに備える請求項１５から１７のいずれか一項に記載のコンピューティングデバイス。
【請求項19】
前記コンポーネントはパッケージされた集積回路ダイである、請求項１５から１８のいずれか一項に記載のコンピューティングデバイス。
【請求項20】
前記コンピューティングデバイスは、携帯電話、ラップトップ、デスクトップコンピュータ、サーバ、およびセットトップボックスからなる群から選択される、請求項１５から１９のいずれか一項に記載のコンピューティングデバイス。
【発明の詳細な説明】
【技術分野】
【0001】
本開示の実施形態は、半導体デバイスおよびプロセス分野のものであり、特に、キャップが低減または除去された自己整合ゲートエンドキャップ（ＳＡＧＥ）アーキテクチャ、およびキャップが低減または除去された自己整合ゲートエンドキャップ（ＳＡＧＥ）アーキテクチャの製造方法である。
【背景技術】
【0002】
過去数十年にわたり、集積回路におけるフィーチャのスケーリングは、成長を続ける半導体産業を後押しする原動力であった。より一層小さなフィーチャへとスケーリングすることにより、半導体チップの限られた面積において機能ユニットの密度を増大させることが可能になる。例えば、トランジスタ寸法を縮小することで、より多くのメモリまたはロジックデバイスをチップ上に組み込むことが可能になり、製造される製品の容量が増大する。しかしながら、これまで以上の容量を目指すのに、問題がないわけではない。各デバイスの性能を最適化する必要性がますます大きくなっている。
【0003】
集積回路デバイスの製造において、デバイス寸法が縮小を続けるにつれて、トライゲートトランジスタなどのマルチゲートトランジスタがより普及した。従来のプロセスでは、トライゲートトランジスタは一般に、バルクシリコン基板またはシリコン・オン・インシュレータ基板のいずれかの上に製造される。いくつかの例において、より低コストであること、かつ、より複雑性の低いトライゲート製造プロセスを可能にすることに起因して、バルクシリコン基板が好ましい。
【0004】
しかしながら、影響を生じさせることなくマルチゲートトランジスタをスケーリングするには至っていない。超小型電子回路のこれらの基本構成単位の寸法が低減するにつれて、かつ、所与の領域において製造される非常に多くの基本構成単位の数が増加するにつれて、これらの構成単位をパターニングするために使用されるリソグラフィプロセスに対する制約が甚大になってきている。特に、半導体スタックにおいてパターニングされたフィーチャの最小寸法（クリティカル寸法）と、そのようなフィーチャの間の間隔との間には、トレードオフの関係が存在することがある。
【図面の簡単な説明】
【0005】
【図1】比較的広い間隔を有する従来のアーキテクチャの隣接する集積回路構造（左側（ａ））と、本開示の実施形態に係る比較的狭い間隔を有する自己整合ゲートエンドキャップ（ＳＡＧＥ）アーキテクチャの隣接する集積回路構造（右側（ｂ））とを対比させた平面図を示す。
【0006】
【図2】エンドツーエンド間隔を含むフィンベースの半導体デバイスを含む従来のレイアウトの平面図を示す。
【0007】
【図3】従来のアーキテクチャ（左側（ａ））と本開示の実施形態に係る自己整合ゲートエンドキャップ（ＳＡＧＥ）アーキテクチャ（右側（ｂ））とを対比させたフィンを通る断面図を示す。
【0008】
【図4A】従来のＦｉｎＦＥＴまたはトライゲートプロセス製造スキームにおける重要なプロセス工程の断面図を示す。
【図4B】従来のＦｉｎＦＥＴまたはトライゲートプロセス製造スキームにおける重要なプロセス工程の断面図を示す。
【図4C】従来のＦｉｎＦＥＴまたはトライゲートプロセス製造スキームにおける重要なプロセス工程の断面図を示す。
【図4D】従来のＦｉｎＦＥＴまたはトライゲートプロセス製造スキームにおける重要なプロセス工程の断面図を示す。
【0009】
【図5A】本開示の実施形態に係るＦｉｎＦＥＴまたはトライゲートデバイスの自己整合ゲートエンドキャップ（ＳＡＧＥ）プロセス製造スキームの重要なプロセス工程の断面図を示す。
【図5B】本開示の実施形態に係るＦｉｎＦＥＴまたはトライゲートデバイスの自己整合ゲートエンドキャップ（ＳＡＧＥ）プロセス製造スキームの重要なプロセス工程の断面図を示す。
【図5C】本開示の実施形態に係るＦｉｎＦＥＴまたはトライゲートデバイスの自己整合ゲートエンドキャップ（ＳＡＧＥ）プロセス製造スキームの重要なプロセス工程の断面図を示す。
【図5D】本開示の実施形態に係るＦｉｎＦＥＴまたはトライゲートデバイスの自己整合ゲートエンドキャップ（ＳＡＧＥ）プロセス製造スキームの重要なプロセス工程の断面図を示す。
【0010】
【図6】本開示の実施形態に係る自己整合ゲートエンドキャップ（ＳＡＧＥ）壁を有する６Ｔ ＳＲＡＭセルエリアのレイアウトを示す。
【0011】
【図7A】本開示の実施形態に係るエッチングされた自己整合ゲートエンドキャップ（ＳＡＧＥ）壁キャップを有さない集積回路構造（左側）および部分的にエッチングされたＳＡＧＥ壁キャップを有する集積回路構造（右側）のチャネル領域の断面図を示す。
【0012】
【図7B】本開示の実施形態に係るエッチングされたＳＡＧＥ壁キャップを有さない集積回路構造（左側）および完全にエッチングされたＳＡＧＥ壁キャップを有する集積回路構造（右側）のチャネル領域の断面図を示す。
【0013】
【図7C】本開示の実施形態に係るエッチングされたＳＡＧＥ壁キャップを有さない集積回路構造（左側）、および部分的にエッチングされたＳＡＧＥ壁キャップおよび完全にエッチングされたＳＡＧＥ壁キャップの組み合わせを有する集積回路構造（右側）のチャネル領域の断面図を示す。
【0014】
【図7D】本開示の実施形態に係るエッチングされたＳＡＧＥ壁キャップを有さない集積回路構造（左側）および部分的にエッチングされたＳＡＧＥ壁キャップを有する集積回路構造（右側）のソースまたはドレイン領域を通る断面図を示す。
【0015】
【図8A】本開示の実施形態に係るマルチ自己整合ゲートエンドキャップ（ＳＡＧＥ）分離構造アーキテクチャを有する非プレーナ型半導体デバイスの断面図を示す。
【0016】
【0017】
【図9A-9C】本開示の実施形態に係る別のＦｉｎＦＥＴまたはトライゲートデバイスの自己整合ゲートエンドキャップ（ＳＡＧＥ）プロセス製造スキームにおける重要なプロセス工程の断面図を示す。
【0018】
【図10】本開示の実施形態の一実装に係るコンピューティングデバイスを示す。
【0019】
【図11】本開示の１または複数の実施形態を含むインターポーザを示す。
【発明を実施するための形態】
【0020】
キャップが低減または除去された自己整合ゲートエンドキャップ（ＳＡＧＥ）アーキテクチャ、およびキャップが低減または除去された自己整合ゲートエンドキャップ（ＳＡＧＥ）アーキテクチャの製造方法が説明される。以下の説明において、本開示の実施形態についての十分な理解を提供すべく、具体的な統合および材料の形態など、多くの具体的な詳細が記載される。本開示の実施形態がこれらの具体的な詳細なしに実施され得ることが当業者には明らかであろう。他の例において、本開示の実施形態を不必要に不明瞭にしないようにすべく、集積回路の設計レイアウトなどの周知の特徴は、詳細には説明されない。さらに、図示される様々な実施形態は、例示的な表現であって、必ずしも原寸で描かれていないことが理解されるべきである。
【0021】
ある特定の用語は、以下の説明において参照目的のみで使用される場合もあり、従って、限定的であることを意図するものではない。例えば、「上部の」、「下部の」、「上方の」、および「下方の」などの用語は、参照される図面における方向を指す。「前部」、「後部」、「背面」、および「側面」などの用語は、整合しつつも任意の参照の枠内で、コンポーネントの部分の向きおよび／または位置を説明する。これは、説明されているコンポーネントを説明する文言および関連図面の参照によって明確となる。そのような用語は、具体的に上述した単語、それらの派生語、および類似の意味の単語を含んでよい。
【0022】
本明細書で説明される実施形態は、基板工程（ＦＥＯＬ）の半導体プロセスおよび構造に関連し得る。ＦＥＯＬは、個々のデバイス（例えば、トランジスタ、コンデンサ、抵抗器等）が半導体基板または層にパターニングされる、集積回路（ＩＣ）製造の第１部分である。ＦＥＯＬは、一般に、金属インターコネクト層の成膜までのすべて（ただし、成膜を含まない）を包含する。最後のＦＥＯＬ工程の後、典型的には、分離された（例えば、いかなるワイヤも無い）トランジスタを有するウェハが結果として生じる。
【0023】
本明細書で説明される実施形態は、配線工程（ＢＥＯＬ）の半導体プロセスおよび構造に関連し得る。ＢＥＯＬは、個々のデバイス（例えば、トランジスタ、コンデンサ、抵抗器等）がウェハ上の配線、例えば、１または複数のメタライゼーション層と相互接続される、ＩＣ製造の第２部分である。ＢＥＯＬは、コンタクト、絶縁層（誘電体）、金属レベル、および、チップ－パッケージ接続のためのボンディング部位を含む。製造段階のＢＥＯＬ部分においては、コンタクト（パッド）、インターコネクトワイヤ、ビア、および誘電体構造が形成される。現代のＩＣプロセスにおいて、１０より多くの金属層がＢＥＯＬにおいて追加され得る。
【0024】
後述される実施形態は、ＦＥＯＬプロセスおよび構造、ＢＥＯＬプロセスおよび構造、またはＦＥＯＬおよびＢＥＯＬプロセスおよび構造の両方に適用され得る。特に、例示的な処理スキームが、ＦＥＯＬプロセスシナリオを使用して示され得るが、そのようなアプローチは、ＢＥＯＬプロセスにも適用され得る。同様に、例示的な処理スキームは、ＢＥＯＬプロセスシナリオ使用して示され得るが、そのようなアプローチは、ＦＥＯＬプロセスにも適用され得る。
【0025】
本開示の１または複数の実施形態は、１または複数のゲートエンドキャップ構造を有する半導体構造またはデバイスに関する。更に、自己整合手法でゲートエンドキャップ分離構造を製造する方法も説明される。１または複数の実施形態において、自己整合ゲートエンドキャップ（ＳＡＧＥ）キャップの低減が、高い選択性を有する高ｋ誘電体材料（ＨｉＫ）エッチングプロセスを使用して実行される。本明細書で説明される実施形態は、ウルトラスケーリングプロセス技術において、拡散のエンドツーエンド間隔をスケーリングすることに関連する問題に対処し得る。
【0026】
広い文脈を提供すると、最新技術のアプローチは、最小技術ゲートの拡散オーバーラップを画定するために、ゲートのエンドツーエンド（ポリ切断）のリソグラフィスケーリングに依存している。最小技術ゲートの拡散オーバーラップは、拡散のエンドツーエンドスペースにおいて鍵となる要素である。関連するゲートライン（ポリ切断）プロセスは、典型的には、リソグラフィ、位置合わせ、およびエッチングバイアスを考慮することによって限定されており、最終的に、最小拡散エンドツーエンド距離を設定する。コンタクト・オーバー・アクティブゲート（ＣＯＡＧ）アーキテクチャなどの他のアプローチが、そのような拡散間隔の特性を改善するために機能している。しかしながら、この技術分野には改善の余地が大いに残されている。
【0027】
本開示の実施形態の利点を強調する基礎を提供するために、まず、非ＳＡＧＥアプローチに対する自己整合ゲートエンドキャップ（ＳＡＧＥ）アーキテクチャの利点が、より高いレイアウト密度の実現、特に、拡散間隔への拡散スケーリングを含み得ることを理解されたい。例として、図１は、比較的広い間隔を有する従来のアーキテクチャの隣接する集積回路構造（左側（ａ））と、本開示の実施形態に係る比較的狭い間隔を有するＳＡＧＥアーキテクチャの隣接する集積回路構造（右側（ｂ））とを対比させた平面図を示す。
【0028】
図１の左側（ａ）を参照すると、レイアウト１００は、第１集積回路構造１０２および第２集積回路構造１０４を含み、これらはそれぞれ、半導体フィン１０６および１０８をベースとしている。各デバイス１０２および１０４は、それぞれ、ゲート電極１１０または１１２を有する。更に、各デバイス１０２および１０４は、それぞれ、フィン１０６および１０８のソースおよびドレイン領域に、それぞれ、トレンチコンタクト（ＴＣＮ）１１４または１１６を有する。ゲートビア１１８および１２０ならびにトレンチコンタクトビア１１９および１２１も示されている。
【0029】
図１の左側（ａ）を再び参照すると、ゲート電極１１０および１１２は、それぞれ、対応するフィン１０６および１０８から離れて位置する比較的広いエンドキャップ領域１２２を有する。ＴＣＮ１１４および１１６は、各々、比較的大きいエンドツーエンド間隔１２４を有し、これも、それぞれ、対応するフィン１０６および１０８から離れて位置している。
【0030】
一方、図１の右側（ｂ）を参照すると、レイアウト１５０は、第１集積回路構造１５２および第２集積回路構造１５４を含み、これらはそれぞれ、半導体フィン１５６および１５８をベースとしている。各デバイス１５２および１５４は、それぞれ、ゲート電極１６０または１６２を有する。更に、各デバイス１５２および１５４は、それぞれ、フィン１５６および１５８のソースおよびドレイン領域に、それぞれ、トレンチコンタクト（ＴＣＮ）１６４または１６６を有する。ゲートビア１６８および１７０ならびにトレンチコンタクトビア１６９および１７１も示されている。
【0031】
図１の右側（ｂ）を再び参照すると、ゲート電極１６０および１６２は、比較的狭いエンドキャップ領域を有し、これはそれぞれ、対応するフィン１５６および１５８から離れて位置している。各ＴＣＮ１６４および１６６は、比較的狭いエンドツーエンド間隔１７４を有し、これも、それぞれ、対応するフィン１５６および１５８から離れて位置している。
【0032】
さらなる文脈を提供すると、ゲートエンドキャップおよびトレンチコンタクト（ＴＣＮ）エンドキャップ領域のスケーリングは、トランジスタレイアウトの面積および密度の改善に対して重要な寄与因子である。ゲートおよびＴＣＮエンドキャップ領域は、半導体デバイスの拡散領域／フィンのゲートおよびＴＣＮのオーバーラップを指す。例として、図２は、エンドツーエンド間隔を含むフィンベースの半導体デバイスを含む従来のレイアウト２００の平面図を示す。
【0033】
図２を参照すると、第１半導体デバイス２０２および第２半導体デバイス２０４は、それぞれ、半導体フィン２０６および２０８をベースとしている。各デバイス２０２および２０４は、それぞれ、ゲート電極２１０または２１２を有する。更に、各デバイス２０２および２０４は、それぞれ、フィン２０６および２０８のソースおよびドレイン領域に、それぞれ、トレンチコンタクト（ＴＣＮ）２１４または２１６を有する。ゲート電極２１０および２１２ならびにＴＣＮ２１４および２１６は、各々、エンドキャップ領域を有し、これは、それぞれ、対応するフィン２０６および２０８から離れて位置している。
【0034】
図２を再び参照すると、典型的には、ゲートおよびＴＣＮエンドキャップの寸法は、最悪な場合のマスクの位置合わせずれに対しロバストなトランジスタ動作を保証すべく、マスクの位置合わせ誤差分の余裕を含まなくてはならず、エンドツーエンド間隔２１８を残す。従って、トランジスタレイアウト密度を改善するためにクリティカルな別の重要な設計ルールは、互いに対向する２つの隣接するエンドキャップ間の間隔である。しかしながら、「２＊エンドキャップ＋エンドツーエンド間隔」というパラメータは、リソグラフィパターニングを使用してスケーリングし、新しい技術のスケーリング要件を満たすことがますます難しくなっている。特に、マスクの位置合わせ誤差を考慮するために必要な追加のエンドキャップ長さも、ＴＣＮとゲート電極との間のオーバーラップ長さがより長くなることに起因してゲート容量値を増大させ、それによって、製品の動的電力消費が増大し、性能が低下する。従来の解決手段は、エンドキャップの寸法およびエンドキャップツーエンドキャップ間隔の両方の縮小を可能とするために、位置合わせ余裕度およびパターニングの改善または解像度の改善が焦点であった。
【0035】
本開示の実施形態に従って、マスクの位置合わせを何ら考慮する必要なく、半導体フィンの自己整合ゲートエンドキャップ（ＳＡＧＥ）およびＴＣＮのオーバーラップのために提供するアプローチが説明される。そのような一実施形態において、半導体フィン側壁にディスポーザブルスペーサが製造され、これがゲートエンドキャップおよびコンタクトのオーバーラップ寸法を決定する。スペーサで画定されたエンドキャッププロセスは、ゲートおよびＴＣＮエンドキャップ領域が、半導体フィンに対して自己整合されることを可能とし、従って、マスクの位置合わせずれを考慮した余分なエンドキャップ長を必要としない。さらに、本明細書で説明されるアプローチは、ゲートおよびＴＣＮエンドキャップ／オーバーラップ寸法が固定されたままなので、必ずしも以前に必要とされた段階においてリソグラフィパターニングを必要とせず、電気的パラメータのデバイス間ばらつきの改善（すなわち、低減）をもたらす。
【0036】
本開示の１または複数の実施形態によれば、ＳＡＧＥ壁を構築することによって、拡散に対するゲートエンドキャップオーバーラップの低減により、スケーリングが実現される。例として、図３は、従来のアーキテクチャ（左側（ａ））と本開示の実施形態に係る自己整合ゲートエンドキャップ（ＳＡＧＥ）アーキテクチャ（右側（ｂ））とを対比させたフィンを通る断面図を示す。
【0037】
図３の左側（ａ）を参照すると、集積回路構造３００は、そこから突出するフィン３０４を有する基板３０２を含む。フィン３０４の活性部分の高さ（ＨＳｉ）３０６は、フィン３０４の下部を側方に囲む分離構造３０８によって設定される。ゲート構造は、デバイス製造のために集積回路構造３００上方に形成されることがある。しかしながら、そのようなゲート構造における分断は、フィン３０４間の間隔を増大させることによって対処される。
【0038】
一方、図３の右側（ｂ）を参照すると、集積回路構造３５０は、そこから突出するフィン３５４を有する基板３５２を含む。フィン３５４の活性部分の高さ（ＨＳｉ）３５６は、フィン３５４の下部を側方に囲む分離構造３５８によって設定される。分離ＳＡＧＥ壁３６０（図示されるように、その上にハードマスクを含んでよい）は、分離構造３５８内で、隣接するフィン３５４間に含まれる。分離ＳＡＧＥ壁３６０と直近のフィン３５４との間の距離は、ゲートエンドキャップ間隔３６２を画定する。ゲート構造は、デバイスを製造するために、集積回路構造３５０の上方に、分離ＳＡＧＥ壁３６０間に形成されてよい。そのようなゲート構造の分断は、分離ＳＡＧＥ壁３６０によって課される。分離ＳＡＧＥ壁３６０は自己整合されるので、従来のアプローチからの制約を最小化することができ、拡散間隔へのより積極的な拡散を可能にする。さらに、ゲート構造は全ての位置における分断を含むので、個々のゲート構造部分は、分離ＳＡＧＥ壁３６０の上方に形成されたローカルインターコネクトによって接続される層であってよい。
【0039】
対照比較を提供すべく、図４Ａ－４Ｄは、従来のＦｉｎＦＥＴまたはトライゲートプロセス製造スキームにおける重要なプロセス工程の断面図を示し、図５Ａ－５Ｄは、本開示の実施形態に係るＦｉｎＦＥＴまたはトライゲートデバイスの自己整合ゲートエンドキャッププロセス製造スキームにおける重要なプロセス工程の断面図を示す。
【0040】
図４Ａおよび５Ａを参照すると、バルク単結晶シリコン基板などのバルク半導体基板４００または５００が提供され、これらはそれぞれが、その中にエッチングされたフィン４０２または５０２を有する。実施形態において、フィンは、バルク基板４００または５００に直接形成され、そのためバルク基板４００または５００と連続的に形成されている。基板４００または５００内で、シャロートレンチ分離構造がフィンの間に形成され得ることが理解されるべきである。図５Ａを参照すると、窒化シリコンのハードマスク層などのハードマスク層５０４と、二酸化シリコン層などのパッド酸化物層５０６とが、フィン５０２を形成するパターニングの後に、フィン５０２の上に残っている。一方、図４Ａを参照すると、そのようなハードマスク層およびパッド酸化物層は除去されている。
【0041】
図４Ｂを参照すると、半導体フィン４０２の露出面上にダミーまたは恒久的なゲート誘電体層４１０が形成され、結果として得られる構造の上方にダミーゲート層４１２が形成されている。一方、図５Ｂを参照すると、半導体フィン５０２の露出面上にダミーまたは恒久的なゲート誘電体層５１０が形成され、結果として得られる構造に隣接してダミースペーサ５１２が形成されている。
【0042】
図４Ｃを参照すると、ゲートエンドキャップを切断するパターニングが実行され、結果として得られるパターニングされたダミーゲート端部４１６に分離領域４１４が形成される。従来のプロセススキームでは、矢印のついた領域４１８によって図示されるように、ゲートマスクの位置合わせずれを考慮すべく、より大きいゲートエンドキャップが製造されなければならない。一方、図５Ｃを参照すると、図５Ｂの構造の上方に分離層を提供することによって、例えば、成膜および平坦化によって、自己整合分離領域５１４が形成される。そのような一実施形態において、自己整合ゲートエンドキャッププロセスは、図４Ｃおよび５Ｃにおいて比較されるように、マスクの位置合わせ用の余分なスペースを必要としない。
【0043】
図４Ｄを参照すると、図４Ｃのダミーゲート電極４１２は、恒久的なゲート電極に置換される。ダミーゲート誘電体層を使用する場合には、そのようなダミーゲート誘電体層も、このプロセスにおいて恒久的なゲート誘電体層によって置換され得る。示された具体例において、第１半導体フィン４０２Ａの上方にＮ型ゲート電極４２０を提供し、第２半導体フィン４０２Ｂの上方にＰ型ゲート電極４２２を提供すべく、デュアルメタルゲートリプレースメントプロセスが実行される。Ｎ型ゲート電極４２０およびＰ型ゲート電極４２２は、分離領域４１４の間に形成されるが、これらが接触するところにＰ／Ｎ接合４２４を形成する。Ｐ／Ｎ接合４２４の正確な位置は、矢印のついた領域４２６によって図示されるように、位置合わせずれに応じて変わり得る。
【0044】
一方、図５Ｄを参照すると、ハードマスク層５０４およびパッド酸化物層５０６が除去され、図５Ｃのダミースペーサ５１４が恒久的なゲート電極に置換される。ダミーゲート誘電体層を使用する場合には、そのようなダミーゲート誘電体層も、このプロセスにおいて恒久的なゲート誘電体層によって置換され得る。示された具体例において、第１半導体フィン５０２Ａの上方にＮ型ゲート電極５２０を提供し、第２半導体フィン５０２Ｂの上方にＰ型ゲート電極５２２を提供すべく、デュアルメタルゲートリプレースメントプロセスが実行される。Ｎ型ゲート電極５２０およびＰ型ゲート電極５２２は、ゲートエンドキャップ分離構造５１４の間に形成され、またそれらによって分離されてもいる。
【0045】
図４Ｄを再び参照すると、Ｎ型ゲート電極４２０とＰ型ゲート電極４２２とを接触させて、Ｐ／Ｎ接合４２４の周囲に導電性経路を提供すべく、ローカルインターコネクト４４０が製造され得る。同様に、図５Ｄを参照すると、Ｎ型ゲート電極５２０とＰ型ゲート電極５２２とを接触させて、そこの間に介在する分離構造５１４の上方に導電性経路を提供すべく、ローカルインターコネクト５４０が製造され得る。図４Ｄおよび５Ｄの両方を参照すると、ハードマスク４４２または５４２が、それぞれローカルインターコネクト４４０または５４０上に形成され得る。特に図５Ｄを参照すると、実施形態において、ローカルインターコネクト５４０の導通は、ゲートラインに沿った電気接点での分断が必要とされる場合に、誘電体プラグ５５０によって中断される。
【0046】
本開示の１または複数の実施形態によれば、自己整合ゲートエンドキャップ（ＳＡＧＥ）プロセススキームは、マスクの位置合わせずれを考慮するための余分な長さを必要とせずにフィンに自己整合するゲート／トレンチコンタクトエンドキャップの形成を含む。従って、実施形態は、トランジスタレイアウトの面積縮小を可能とするように実装されてよい。本明細書で説明される実施形態は、ゲート壁、分離ゲート壁またはＳＡＧＥ壁とも称され得るゲートエンドキャップ分離構造の製造を含んでよい。
【0047】
別の態様では、高ｋキャップエッチングなどのＳＡＧＥキャップ低減が、ＳＡＧＥ壁キャップを低減または除去するために実行される。
【0048】
文脈を提供すべく、上述の自己整合ゲートエッジ（ＳＡＧＥ）アーキテクチャは、リソグラフィプロセスのエッジ配置エラーにおける制限を克服しつつ、連続的なセル高さのスケーリングのために実装可能である。例として、図６は、本開示の実施形態に係るＳＡＧＥ壁を有する６Ｔ ＳＲＡＭセルエリアのレイアウトを示す。
【0049】
図６を参照すると、６Ｔ ＳＲＡＭレイアウト６００は、ＳＡＧＥ壁６１２内に、セル高さ６０２およびセル長さ６０４を有するセルエリアを有する。フィン（またはナノワイヤスタック）６０６の対は、セルエリア内にある。アクティブゲート６０８および非アクティブゲート６１０は、フィン（またはナノワイヤスタック）６０６の対の上方にある。
【0050】
６Ｔ ＳＲＡＭレイアウト６００のＳＡＧＥ壁６１２の恩恵として、アーキテクチャは、下方の壁に起因するゲートエッジ不整合のために余分な１０ｎｍの余裕度を取り除くように実装可能である。しかしながら、ＳＡＧＥ壁６１２は、多くの異なるプロセスシーケンスに耐えることを必要とすることがある。変動を最小化すべく、非常に耐久性の高い材料が、少なくともＳＡＧＥ壁のキャップとして必要とされることがある。一実施形態において、そのようなキャップは、酸化ハフニウム（ＨｆＯ２）、酸化ジルコニウム（ＺｒＯ２）、酸化ハフニウム－ジルコニウム、ＨｆＮＯ、ＺｒＮＯ、またはＨｆＺｒＮＯなどの高ｋ材料からなる。そのような材料が、プロセスの制御性のために不可欠となることがある。しかしながら、高ｋ材料および関連する高さのあるゲート金属層は、有効電力に紐づく容量の余裕度において莫大なコストを追加する可能性がある。チャネルおよびゲートを囲むあらゆる高ｋ材料が、総静電容量に寄与することになり得る。従って、ＳＡＧＥ壁において可能な程度に、高ｋコンポーネントを低減することが重要であり、これはバランスをとるのが課題となり得る。
【0051】
従前のアプローチでは、ＳＡＧＥ壁の下部は低ｋ材料に置換される。しかしながら、上部の高ｋキャップが、デバイス付近の容量に寄与する重要な部分のままである。本開示の１または複数の実施形態によれば、ゲートおよびトレンチコンタクト（ＴＣＮ）金属が形成された後で、ＳＡＧＥ構造の不要な高ｋ部分が低減または除去される。高ｋ（ＨｉＫ）部分は、Ｓｉ、ＳｉＧｅ、酸化物、窒化物および金属に対して選択的なＨｉＫエッチングプロセスを使用して低減または除去可能である。
【0052】
本明細書で説明される１または複数の実施形態を実装する利点は、ＳＡＧＥを使用したセル高さのスケーリングという利点を保持しつつ容量を低減し、最適なＰＰＡ（電力、性能および面積）を可能とすることを含んでよい。ＳＡＧＥポストメタルゲート（ＭＧ）プロセスまたはトレンチコンタクト（ＴＣＮ）プロセスにおいてエッチングされたＨｉＫは、ＸＳＥＭおよび／またはＴＥＭによって検出可能であることが理解されるべきである。実施形態において、チャネル位置で、メタルゲートプロセスが終了した後で、ＳＡＧＥ構造のＨｉＫ部分のエッチアウトまたは低減もしくは除去が実行される。同様に、ソースまたはドレイン位置で、ＴＣＮ金属プロセスの後で、ＳＡＧＥ構造のＨｉＫ部分のエッチアウトまたは低減もしくは除去が実行される。エッチングプロセスは、メタルゲート部分および／またはトレンチコンタクト部分に対して選択的であってよい。
【0053】
第１例において、図７Ａは、本開示の実施形態に係るエッチングされたＳＡＧＥ壁キャップを有さない集積回路構造（左側）および部分的にエッチングされたＳＡＧＥ壁キャップを有する集積回路構造（右側）のチャネル領域の断面図を示す。
【0054】
図７Ａの左側を参照すると、エッチングされたＳＡＧＥ壁キャップを有さない集積回路構造７００は、フィン７０４をその上またはその上方に有する基板７０２を含む。フィン７０４の下部はシャロートレンチ分離構造７０６によって囲まれ、フィン７０４の上部はシャロートレンチ分離構造７０６の上方に突出する。ゲートスタック７０８は、それぞれ、１または複数のフィン７０４の上方、例えば、フィン７０４の対のそれぞれの上方にある。それぞれのゲートスタック７０８は、高ｋゲート誘電体などのゲート誘電体と、露出した上面を有するメタルゲート電極とを含んでよい。ＳＡＧＥ壁７１０は、ゲートスタック７０８の側面上かつこれらの間にある。それぞれのＳＡＧＥ壁７１０は、低ｋ誘電体壁７１２上に高ｋ誘電体キャップ層７１４を有する。高ｋ誘電体キャップ層７１４は、最上面７１５および最下面７１３を有する。ローカル導電性インターコネクト７１６は、隣接するゲートスタック７０８のメタルゲート電極の露出した上面を電気的に結合し、介在するＳＡＧＥ壁（中間部７１０）の上方に延伸する。ローカル導電性インターコネクト７１６は、最上面７１９および最下面７１７を有する。ローカル導電性インターコネクト７１６の最下面７１７は、ＳＡＧＥ壁７１０の高ｋ誘電体キャップ層７１４の最上面７１５の下方にある。
【0055】
図７Ａの右側を参照すると、部分的にエッチングされたＳＡＧＥ壁キャップを有する集積回路構造７２０は、フィン７０４をその上またはその上方に有する基板７０２を含む。フィン７０４の下部はシャロートレンチ分離構造７０６によって囲まれ、フィン７０４の上部はシャロートレンチ分離構造７０６の上方に突出する。ゲートスタック７０８は、それぞれ、１または複数のフィン７０４の上方、例えば、フィン７０４の対のそれぞれの上方にある。それぞれのゲートスタック７０８は、高ｋゲート誘電体などのゲート誘電体と、露出した上面を有するメタルゲート電極とを含んでよい。ＳＡＧＥ壁７２２は、ゲートスタック７０８の側面上かつこれらの間にある。それぞれのＳＡＧＥ壁７２２は、低ｋ誘電体壁７１２上に高ｋ誘電体キャップ層７２４を有する。高ｋ誘電体キャップ層７２４は、最上面７２５を有する。
【0056】
図７Ａの右側を再び参照すると、本開示の実施形態によれば、集積回路構造７２０は、第１半導体フィン（左側のフィン７０４の対の１つ）上方に第１ゲート電極（左側の７０８）を含む。第２ゲート電極（右側の７０８）は、第２半導体フィン（右側のフィン７０４の対の１つ）の上方にある。ゲートエンドキャップ分離構造（中間部７２２）は、第１ゲート電極（左側の７０８）と第２ゲート電極（右側の７０８）との間にある。ゲートエンドキャップ分離構造７２２は、低ｋ誘電体壁７１２上に高ｋ誘電体キャップ層７２４を有する。ローカルインターコネクト７２６は、第１ゲート電極（左側の７０８）上、高ｋ誘電体キャップ層（中間部７２４）上、かつ第２ゲート電極（右側の７０８）上にある。ローカルインターコネクト７２６は、高ｋ誘電体キャップ層（中間部７２４）の最上面７２５の上方に最下面７２７を有する。
【0057】
一実施形態において、第１ゲート電極（左側の７０８）および第２ゲート電極（右側の７０８）は、それぞれ、ゲートエンドキャップ分離構造（中間部７２２）の高ｋ誘電体キャップ層（中間部７２４）の最上面７２５と同一平面の最上面を有する。一実施形態において、ローカルインターコネクト７２６は、第１ゲート電極（左側の７０８）および第２ゲート電極（右側の７０８）を電気的に接続する。一実施形態において、ゲートエンドキャップ分離構造（中間部７２２）は、例えば、図９Ｃに関連して後述するように、低ｋ誘電体壁７１２内の中心に鉛直シームを含む。
【0058】
第２例において、図７Ｂは、本開示の実施形態に係るエッチングされたＳＡＧＥ壁キャップを有さない集積回路構造（左側）および完全にエッチングされたＳＡＧＥ壁キャップを有する集積回路構造（右側）のチャネル領域の断面図を示す。
【0059】
図７Ｂの左側を参照すると、エッチングされたＳＡＧＥ壁キャップを有さない集積回路構造７００は、図７Ａに関連して上述されたとおりである。図７Ｂの右側を参照すると、完全にエッチング／除去されたＳＡＧＥ壁キャップを有する集積回路構造７３０は、フィン７０４をその上またはその上方に有する基板７０２を含む。フィン７０４の下部はシャロートレンチ分離構造７０６によって囲まれ、フィン７０４の上部はシャロートレンチ分離構造７０６の上方に突出する。ゲートスタック７０８は、それぞれ、１または複数のフィン７０４の上方、例えば、フィン７０４の対のそれぞれの上方にある。それぞれのゲートスタック７０８は、高ｋゲート誘電体などのゲート誘電体と、露出した上面を有するメタルゲート電極とを含んでよい。ＳＡＧＥ壁７３２は、ゲートスタック７０８の側面上かつこれらの間にある。それぞれのＳＡＧＥ壁７３２は、低ｋ誘電体壁７３４のみを含む。ローカル導電性インターコネクト７３６は、隣接するゲートスタック７０８のメタルゲート電極の露出した上面を電気的に結合し、介在するＳＡＧＥ壁（中間部７３２）の上方に延伸する。一実施形態において、ローカル導電性インターコネクトの最下面は、図示されるように、ローカル導電性インターコネクト７３６の全体でプレーナ型である。
【0060】
第３例において、図７Ｃは、本開示の実施形態に係るエッチングされたＳＡＧＥ壁キャップを有さない集積回路構造（左側）、および部分的にエッチングされたＳＡＧＥ壁キャップおよび完全にエッチングされたＳＡＧＥ壁キャップの組み合わせを有する集積回路構造（右側）のチャネル領域の断面図を示す。
【0061】
図７Ｃの左側を参照すると、エッチングされたＳＡＧＥ壁キャップを有さない集積回路構造７００は、図７Ａに関連して上述されたとおりである。図７Ｃの右側を参照すると、部分的にエッチングされたＳＡＧＥ壁キャップおよび完全にエッチングされたＳＡＧＥ壁キャップの両方を有する集積回路構造７４０は、フィン７０４をその上またはその上方に有する基板７０２を含む。フィン７０４の下部はシャロートレンチ分離構造７０６によって囲まれ、フィン７０４の上部はシャロートレンチ分離構造７０６の上方に突出する。ゲートスタック７０８は、それぞれ、１または複数のフィン７０４の上方、例えば、フィン７０４の対のそれぞれの上方にある。それぞれのゲートスタック７０８は、高ｋゲート誘電体などのゲート誘電体と、露出した上面を有するメタルゲート電極とを含んでよい。ＳＡＧＥ壁７４２Ａは、ゲートスタック７０８の側面上にあり、ＳＡＧＥ壁７４２Ｂは、ゲートスタック７０８の間にある。それぞれのＳＡＧＥ壁７４２Ａは、低ｋ誘電体壁上に高ｋ誘電体キャップ層７４４を有する。高ｋ誘電体キャップ層７４４は、最上面７４５および最下面７４３を有する。ＳＡＧＥ壁７４２Ｂは、低ｋ誘電体壁７４６のみを有する。ローカル導電性インターコネクト７４８は、隣接するゲートスタック７０８のメタルゲート電極の露出した上面を電気的に結合し、介在するＳＡＧＥ壁７４２Ｂの上方に延伸する。ローカル導電性インターコネクト７４８は、最下面７４２および最上面７４９を有する。ローカル導電性インターコネクト７４８の最下面７４２は、高ｋ誘電体キャップ層７４４の最下面７４３と同一平面である。ローカル導電性インターコネクト７４８の最上面７４９は、ＳＡＧＥ壁７４２Ａの高ｋ誘電体キャップ層７４４の最上面７４５の上方にある。一実施形態において、ローカル導電性インターコネクト７４８の最下面７４２は、図示されるように、ローカル導電性インターコネクト７４８の全体でプレーナ型である。
【0062】
図７Ｄは、本開示の実施形態に係るエッチングされたＳＡＧＥ壁キャップを有さない集積回路構造（左側）および部分的にエッチングされたＳＡＧＥ壁キャップを有する集積回路構造（右側）のソースまたはドレイン領域を通る断面図を示す。
【0063】
図７Ｄの左側を参照すると、エッチングされたＳＡＧＥ壁キャップを有さない集積回路構造７５０は、フィン７０４をその上またはその上方に有する基板７０２を含む。フィン７０４の下部はシャロートレンチ分離構造７０６によって囲まれ、フィン７０４の上部はシャロートレンチ分離構造７０６の上方に突出する。導電性トレンチコンタクト７５６は、１または複数のフィン７０４のそれぞれの上方、例えば、フィン７０４の対のそれぞれの上方にあるエピタキシャルソースまたはドレイン構造７５２／７５４の上方にある。エピタキシャルソースまたはドレイン構造７５２および７５４は、反対の導電性を有してよい。ＳＡＧＥ壁７１０は、導電性トレンチコンタクト７５６の側面上かつこれらの間にある。それぞれのＳＡＧＥ壁７１０は、低ｋ誘電体壁７１２上に高ｋ誘電体キャップ層７１４を有する。ローカル導電性インターコネクト７５８は、隣接する導電性トレンチコンタクト７５６の露出した上面を電気的に結合し、介在するＳＡＧＥ壁（中間部７１０）の上方に延伸する。ローカル導電性インターコネクト７１６は、ＳＡＧＥ壁７１０の高ｋ誘電体キャップ層７１４の最上面の下方に最下面を有する。
【0064】
図７Ｄの右側を参照すると、部分的にエッチングされたＳＡＧＥ壁キャップを有する集積回路構造７６０は、フィン７０４をその上またはその上方に有する基板７０２を含む。フィン７０４の下部はシャロートレンチ分離構造７０６によって囲まれ、フィン７０４の上部はシャロートレンチ分離構造７０６の上方に突出する。導電性トレンチコンタクト７５６（誘電体７５７に含まれてよい）は、１または複数のフィン７０４のそれぞれの上方、例えば、フィン７０４の対のそれぞれの上方にあるエピタキシャルソースまたはドレイン構造７５２／７５４の上方にある。エピタキシャルソースまたはドレイン構造７５２および７５４は、反対の導電性を有してよい。ＳＡＧＥ壁７２２は、導電性トレンチコンタクト７５６の側面上かつこれらの間にある。それぞれのＳＡＧＥ壁７２２は、低ｋ誘電体壁７１２上に高ｋ誘電体キャップ層７２４を有する。高ｋ誘電体キャップ層７２４は、最上面７２５を有する。ローカル導電性インターコネクト７６２は、隣接する導電性トレンチコンタクト７５６の露出した上面を電気的に結合し、介在するＳＡＧＥ壁（中間部７２２）の上方に延伸する。ローカル導電性インターコネクト７６２は、最下面７６１および最上面７６３を有する。ローカル導電性インターコネクト７６２の最下面７６１は、ＳＡＧＥ壁７２２の高ｋ誘電体キャップ層７２４の最上面７２５の上方にある。一実施形態において、ローカル導電性インターコネクト７６２の最下面７６１は、図示されるように、ローカル導電性インターコネクト７６２の全体でプレーナ型である。
【0065】
図７Ｄの右側を再び参照すると、本開示の実施形態によれば、集積回路構造７６０は、第１半導体フィン（左側のフィンの対のフィン７０４の１つ）の上方の第１エピタキシャル構造７５２の上方に、第１トレンチコンタクト（左側の７５６）を含む。第２トレンチコンタクト（右側の７５６）は、第２半導体フィン（右側のフィンの対のフィン７０４の１つ）の上方の第２エピタキシャル構造７５４の上方にある。ゲートエンドキャップ分離構造（中間部７２２）は、第１トレンチコンタクト（左側の７５６）と第２トレンチコンタクト（右側の７５６）との間にある。ゲートエンドキャップ分離構造（中間部７２２）は、低ｋ誘電体壁７１２上に高ｋ誘電体キャップ層７２４を有する。ローカルインターコネクト７５６は、第１トレンチコンタクト（左側の７５６）上、高ｋ誘電体キャップ層７２４上、かつ第２トレンチコンタクト（右側の７５６）上にある。ローカルインターコネクト７６２は、高ｋ誘電体キャップ層７２４の最上面７２５の上方に最下面７６１を有する。
【0066】
一実施形態において、第１トレンチコンタクト（左側の７５６）および第２トレンチコンタクト（右側の７５６）は、それぞれ、ゲートエンドキャップ分離構造（中間部７２２）の高ｋ誘電体キャップ層７２４の最上面７２５と同一平面の最上面を有する。一実施形態において、ローカルインターコネクト７６２は、第１トレンチコンタクト（左側の７５６）および第２トレンチコンタクト（右側の７５６）を電気的に接続する。一実施形態において、ゲートエンドキャップ分離構造（中間部７２２）は、例えば、図９Ｃに関連して後述するように、低ｋ誘電体壁７１２内の中心に鉛直シームを含む。
【0067】
別の態様では、ＳＡＧＥ壁は、異なるデバイスについては、幅、位置、および機能が変化してよい。例示的な実装において、システムオンチップ（ＳｏＣ）プロセス技術は、典型的には、標準的なロジック（例えば、低電圧、薄い酸化物）およびＩ／Ｏ（例えば、高電圧、厚い酸化物）トランジスタのサポートを必要とする。標準的なロジックと高電圧（ＨＶＩ／Ｏ）デバイスとの間の区別は、マルチ酸化物プロセスシーケンスによって達成されてよく、ここで、ロジックトランジスタは、薄い高性能酸化物を受け、Ｉ／Ｏデバイスは、より高い電圧に耐え得る厚い酸化物を受ける。プロセス技術のスケーリングに伴い、ロジックデバイスは、寸法において積極的にスケーリングし、デュアル酸化物の形成に伴う製造上の課題を生み出す。本開示の１または複数の実施形態によれば、高電圧エンドキャッププロセスは、ウルトラスケーリングＦｉｎＦＥＴトランジスタアーキテクチャと組み合わせられ、ＳＡＧＥ構造の（全てではない場合には）少なくともいくつかがフィンエンドキャップなしで製造されるマルチ自己整合エンドキャッププロセスを提供する。
【0068】
文脈を提供すべく、テクノロジーノードがより小さくスケーリングするのに伴い、狭いエンドキャップのロジックデバイスにおいて、高電圧トランジスタ製造で必要とされ得る無欠陥デュアル酸化物プロセスに適応する幾何学的空間の欠如が増加している。現在のアプローチは、単一のロジック酸化物プロセスに適応するために、単一のスケーリングされないエンドキャップスペースに依存している。しかしながら、エンドキャップスペースは両方の酸化物（ゲート誘電体）に適応するには不十分なことがあるので、そのようなプロセスは、デュアル酸化物高電圧ＳｏＣ技術をサポートする、大きくスケーリングされた形状に適合しないことがある。
【0069】
本開示の実施形態によれば、高電圧酸化物およびロジック酸化物の両方で高電圧ゲートを充填する要件によって課されるスケーリングの制限が対処される。特に、ロジックの寸法が減少すると、高電圧（ＨＶ）デバイスにおけるエンドキャップスペースは、両方の酸化物を充填するには不十分な狭さになる。実施形態において、ロジックトランジスタと高電圧トランジスタとの間の異なるエンドキャップスペースは、それぞれ、ＳＡＧＥアーキテクチャで製造される。ロジックトランジスタのエンドキャップは、自己整合エンドキャップアーキテクチャを使用することによってウルトラスケーリングされ、高電圧トランジスタは、より厚いゲート誘電体に適応するより広いエンドキャップを有する。一方または両方のタイプのエンドキャップが、本明細書で説明される実施形態によれば、フィンエンドキャップなしで製造可能である。
【0070】
本明細書で説明される１または複数の実施形態は、ウルトラスケーリングロジックエンドキャップのための多方向－単方向エンドキャッププロセスフローに関し、またはこのように称されることがある。文脈を提供すべく、典型的なＳＡＧＥフローにおいて、単一のエンドキャップスペーサが成膜されて、フィンをＳＡＧＥ壁から分離する自己整合エンドキャップを形成する。本明細書で説明される実施形態は、ロジックとＨＶゲートとの間で異なる犠牲スペーサ厚さの形成を含んでよい。その後、自己整合エンドキャップ壁が形成される。異なるスペーサ幅は、高電圧エリアにおいてより厚くなるように選択され、標準厚さは、ロジックエリアで使用される。異なるスペーサ幅は、ロジックエリアにおける密度を犠牲にすることなく、高電圧酸化物が成功裏に成膜することを可能にしてよい。実施形態において、異なるスペーサの厚さは、意図されるＨＶ酸化物の厚さに従う。
【0071】
完成したデバイスの例として、図８Ａは、本開示の実施形態に係るマルチ自己整合ゲートエンドキャップ分離構造アーキテクチャを有する非プレーナ型半導体デバイスの断面図を示す。図８Ｂは、本開示の実施形態に係る図８Ａの構造のａ‐ａ'軸に沿った平面図を示す。
【0072】
図８Ａを参照すると、半導体構造８００は、基板８０２から、トレンチ分離層８０６内に形成された非プレーナ型活性領域（例えば、それぞれが突出したフィン部分８０４およびサブフィン領域８０５を含むフィン構造）を含む。実施形態において、フィン構造は、タイトピッチ格子構造などの格子構造を形成する複数のフィンラインである。そのような一実施形態において、タイトピッチは、従来のリソグラフィによっては直接実現可能ではない。例えば、従来のリソグラフィに基づくパターンがまず形成されてよいが、当技術分野において知られているように、スペーサマスクパターニングを使用してピッチが２分割されてよい。またさらに、元のピッチは、２回目のスペーサマスクパターニングによって４分割され得る。したがって、格子状フィンパターンは、一定のピッチで離隔され一定の幅を有するラインを有してよい。パターンは、ピッチ２分割もしくはピッチ４分割によって、または、他のピッチ分割のアプローチによって製造され得る。図示される個々のフィン８０４のそれぞれは、対応する個々のフィンを表してよく、または、特定の位置の複数のフィンを表してよい。
【0073】
ゲート構造８０８は、非プレーナ型活性領域の突出部分８０４の上方かつトレンチ分離層８０６の部分の上方にある。示されるように、ゲート構造８０８は、ゲート電極８５０およびゲート誘電体層８５２を含む。一実施形態において、示されないが、ゲート構造８０８は、誘電体キャップ層を含んでもよい。
【0074】
ゲート構造８０８は、狭い自己整合ゲートエンドキャップ（ＳＡＧＥ）分離構造または壁８２０、８２１Ａまたは８２１Ｂによって分離される。ＳＡＧＥ壁８２０は、それぞれ幅を有する。実施形態において、ＳＡＧＥ壁８２１Ａは、ＳＡＧＥ壁８２０のそれぞれの幅より大きい幅を有し、ＳＡＧＥ壁８２１Ｂは、ＳＡＧＥ壁８２０のそれぞれの幅より小さい幅を有する。異なる幅のＳＡＧＥ壁は、本明細書で例示的な実施形態において説明されるように、異なるデバイスタイプに関連付けられてよい。ＳＡＧＥ壁の幅の変化は再構成可能であることが理解されるべきである。また、他の実施形態において、幅は全て同じである。ＳＡＧＥ壁８２０、８２１Ａまたは８２１Ｂのそれぞれは、その上に形成されるローカルインターコネクト８５４または誘電体プラグ８９９の１または複数を含んでよい。実施形態において、ＳＡＧＥ壁８２０、８２１Ａまたは８２１Ｂのそれぞれは、図８Ａに図示されるように、トレンチ分離層８０６の最上面８９７の下方に窪んでいる。
【0075】
本開示の実施形態によれば、ＳＡＧＥ壁８２１Ａは、切断されたフィンの位置に形成される。特定の実施形態において、ＳＡＧＥ壁８２１Ａは、図示されるように、フィンの切断部分８６９の上方に形成される。実施形態において、ＳＡＧＥ壁８２０、８２１Ａおよび８２１Ｂは、フィン切断プロセスの後で製造される。
【0076】
例示的な実施形態において、半導体構造８００は、基板８０２上方にあり、トレンチ分離層８０６の最上面８９７を通って突出する第１の複数の半導体フィン（領域８７０Ａのフィンまたは複数のフィン８０４）と、第１の複数の半導体フィンの上方にある第１ゲート構造（領域８７０Ａのゲート構造８０８）とを含む。第２の複数の半導体フィン（領域８７０Ｂのフィンまたは複数のフィン８０４）は、基板８０２の上方にあり、トレンチ分離層８０６の最上面８９７を通って突出し、第２ゲート構造（領域８７０Ｂのゲート構造８０８）は、第２の複数の半導体フィンの上方にある。ゲートエンドキャップ分離構造（ＳＡＧＥ壁８２０の左手）は、第１ゲート構造と第２ゲート構造との間にあり、これらと接触している。（領域８７０Ａから）ゲートエンドキャップ分離構造に最も近い第１の複数の半導体フィンの半導体フィンは、（領域８７０Ｂから）ゲートエンドキャップ分離構造に最も近い第２の複数の半導体フィンの半導体フィンよりも、ゲートエンドキャップ分離構造からより離隔している。
【0077】
実施形態において、領域８７０ＡはＩ／Ｏ領域であり、領域８７０Ｂはロジック領域である。図示されるように、そのような一実施形態において、第２ロジック領域８７０Ｃはロジック領域８７０Ｂに隣接し、ローカルインターコネクト８５４によってロジック領域８７０Ｂと電気的に接続されている。別の領域８７０Ｄは、追加のロジックまたはＩ／Ｏ領域が配置され得る位置であってよい。本明細書で説明される実施形態は、ＳＡＧＥ壁から異なる間隔（例えば、ＳＡＧＥ壁８２１Ｂおよび領域８７０Ａの左手８２０からより広い間隔）を含んでよい、または、異なる幅のＳＡＧＥ壁（例えば、より狭い８２１Ｂ対８２０対より広い８２１Ａ）、もしくはＳＡＧＥ壁からの異なる間隔および異なる幅のＳＡＧＥ壁の両方を含んでよい。実施形態において、Ｉ／Ｏ領域は、ＳＡＧＥ壁の間にロジック領域より大きい間隔を有する。実施形態において、より広いＳＡＧＥ壁は、隣接するＩ／Ｏ領域の間よりも、隣接するロジック領域の間にある。
【0078】
ゲートコンタクト８１４およびその上に位置するゲートコンタクトビア８１６は、上に位置する金属インターコネクト８６０と共にこの透視図からも見られ、これら全ては層間絶縁膜スタックまたは層８７０にある。図８Ａの透視図からも見られるように、一実施形態において、ゲートコンタクト８１４は非プレーナ型活性領域の上方にある。これも図８Ａに示されるように、突出したフィン部分８０４とサブフィン領域８０５との間のドーピングプロファイルに境界８８０が存在するが、他の実施形態は、これらの領域の間のドーピングプロファイルにそのような境界を含まない。
【0079】
図８Ｂを参照すると、ゲート構造８０８が、突出したフィン部分８０４の上方にあり、自己整合ゲートエンドキャップ分離構造８２０によって分離されるように示されている。実施形態において、ゲート構造８０８は、タイトピッチ格子構造などの格子構造を形成する複数の平行なゲートラインのうち１つのラインを形成する。そのような一実施形態において、タイトピッチは、従来のリソグラフィによっては直接実現可能ではない。例えば、従来のリソグラフィに基づくパターンがまず形成されてよいが、当技術分野において知られているように、スペーサマスクパターニングを使用してピッチが２分割されてよい。またさらに、元のピッチは、２回目のスペーサマスクパターニングによって４分割され得る。したがって、格子状ゲートパターンは、一定のピッチで離隔され一定の幅を有するラインを有してよい。パターンは、ピッチ２分割もしくはピッチ４分割によって、または、他のピッチ分割のアプローチによって製造され得る。
【0080】
図８Ｂを再び参照すると、突出したフィン部分８０４のソースおよびドレイン領域８０４Ａおよび８０４Ｂがこの透視図に示されるが、これらの領域はトレンチコンタクト構造とオーバーラップしていることが理解されるべきである。一実施形態において、ソースおよびドレイン領域８０４Ａおよび８０４Ｂは、突出したフィン部分８０４の原材のドーピングされた部分である。別の実施形態において、突出したフィン部分８０４の材料は除去され、例えばエピタキシャル成長によって、別の半導体材料に置換される。いずれの場合でも、ソースおよびドレイン領域８０４Ａおよび８０４Ｂは、トレンチ分離層８０６の高さより下方に、すなわちサブフィン領域８０５内に延伸し得る。
【0081】
実施形態において、半導体構造８００は、限定されないが、ＦｉｎＦＥＴまたはトライゲートデバイスなどの非プレーナ型デバイスを含む。そのような実施形態において、対応する半導体チャネル領域は、３次元物体からなるか、または３次元物体に形成される。そのような一実施形態において、ゲート構造８０８は、３次元物体の少なくとも上面および側壁対を囲む。
【0082】
基板８０２は、製造プロセスに耐え得る、かつ電荷が移動し得る半導体材料からなるものであってよい。実施形態において、基板８０２は、活性領域８０４を形成すべく、限定されないが、リン、ヒ素、ホウ素、またはこれらの組み合わせなどの電荷キャリアでドーピングされた結晶シリコン、シリコン／ゲルマニウム、またはゲルマニウム層からなるバルク基板である。一実施形態において、バルク基板８０２のシリコン原子の濃度は、９７％より大きい。別の実施形態において、バルク基板８０２は、別個の結晶基板上に成長するエピタキシャル層、例えば、ホウ素をドーピングされたバルクシリコン単結晶基板上に成長したシリコンエピタキシャル層からなる。あるいは、バルク基板８０２は、ＩＩＩ‐Ｖ族材料からなるものであってよい。実施形態において、バルク基板８０２は、これに限定されないが、窒化ガリウム、リン化ガリウム、ヒ化ガリウム、リン化インジウム、アンチモン化インジウム、ヒ化ガリウムインジウム、ヒ化アルミニウムガリウム、リン化インジウムガリウム、またはこれらの組み合わせなどのＩＩＩ‐Ｖ族材料からなる。一実施形態において、バルク基板８０２はＩＩＩ‐Ｖ族材料からなり、電荷キャリアドーパント不純物原子は、これに限定されないが、炭素、ケイ素、ゲルマニウム、酸素、硫黄、セレンまたはテルルなどである。
【0083】
トレンチ分離層８０６は、最終的には、下にあるバルク基板から恒久的なゲート構造の部分を電気的に分離するか、またはこれらの分離に寄与する、またはフィンの活性領域を分離するなど、下にあるバルク基板内に形成された活性領域を分離する好適な材料からなるものであってよい。例えば、一実施形態において、トレンチ分離層８０６は、限定されないが、二酸化シリコン、酸窒化シリコン、窒化シリコン、または炭素ドープ窒化シリコンなどの誘電体材料からなる。
【0084】
自己整合ゲートエンドキャップ分離構造８２０、８２１Ａおよび８２１Ｂは、最終的には恒久的なゲート構造の部分を互いから電気的に分離するか、またはこれらの分離に寄与する好適な材料または複数の材料からなるものであってよい。例示的な材料または材料の組み合わせは、二酸化シリコン、酸窒化シリコン、窒化シリコン、または炭素ドープ窒化シリコンなどの単一の材料構造を含む。他の例示的な材料または材料の組み合わせは、下部の二酸化シリコン、酸窒化シリコン、窒化シリコン、または炭素ドープ窒化シリコンと、酸化ハフニウムなどの高誘電体定数材料の上部とを有する多層スタックを含む。追加の例は、図９Ａ－９Ｃに関連して後述される。
【0085】
ゲート構造８０８は、ゲート誘電体層８５２およびゲート電極層８５０を含むゲート電極スタックからなるものであってよい。実施形態において、ゲート電極スタックのゲート電極はメタルゲートからなり、ゲート誘電体層は高ｋ材料を含む。
【0086】
例示的な実施形態において、領域８７０Ａのゲート構造８０８は、第１の複数の半導体フィンにコンフォーマルであり、ゲートエンドキャップ分離構造の第１側面（左手８２０）の側方に隣接し、かつこれと接触している第１ゲート誘電体８５２を含む。領域８７０Ｂの第２ゲートスタックは、第２の複数の半導体フィンにコンフォーマルであり、ゲートエンドキャップ分離構造の第１側面と反対側のゲートエンドキャップ分離構造の第２側面の側方に隣接し、かつこれと接触している第２ゲート誘電体８５２を含む。一実施形態において、第１ゲート誘電体は、図８Ａに図示されるように、第２ゲート誘電体より厚い。一実施形態において、第１ゲート誘電体は、第２ゲート誘電体（例えば、層８５２のみ）より多くの誘電体層（例えば、層８５２Ａおよび８５２Ｂ）を有する。実施形態において、領域８７０Ａのゲート誘電体はＩ／Ｏゲート誘電体であり、領域８７０Ｂのゲート誘電体はロジックゲート誘電体である。
【0087】
実施形態において、領域８７０Ｂのゲート誘電体は、酸化ハフニウム、酸窒化ハフニウム、ケイ酸ハフニウム、酸化ランタン、酸化ジルコニウム、ケイ酸ジルコニウム、酸化タンタル、チタン酸バリウムストロンチウム、チタン酸バリウム、チタン酸ストロンチウム、酸化イットリウム、酸化アルミニウム、酸化タンタルスカンジウム鉛、亜鉛ニオブ酸鉛またはこれらの組み合わせなどの材料からなるが、これに限定されない。さらに、ゲート誘電体層の一部は、基板８０２のいくつかの上層から形成された自然酸化物の層を含んでよい。実施形態において、ゲート誘電体層は、上部高ｋ部分と、半導体材料の酸化物からなる下部とからなる。一実施形態において、ゲート誘電体層は、酸化ハフニウムの上部と、二酸化シリコンまたは酸窒化シリコンの下部とからなる。実施形態において、上部高ｋ部分は、基板の表面に実質的に平行な下部と、基板の上面に実質的に垂直な２つの側壁部分とを含む「Ｕ」字形構造からなる。実施形態において、領域８７０Ａのゲート誘電体は、高ｋ材料の層に加えて非ネイティブ酸化シリコンの層を含む。非ネイティブ酸化シリコンの層は、ＣＶＤプロセスを使用して形成されてよく、高ｋ材料の層の下方または上方に形成されてよい。例示的な実施形態において、非ネイティブ酸化シリコンの層（例えば、層８５２Ａ）は、高ｋ材料の層（例えば、層８５２Ｂ）の下方に形成される。
【0088】
一実施形態において、ゲート電極は、限定されないが、金属窒化物、金属炭化物、金属ケイ化物、金属アルミニウム化物、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、ルテニウム、パラジウム、プラチナ、コバルト、ニッケル、または導電性金属酸化物などの金属層からなる。具体的な実施形態において、ゲート電極は、金属の仕事関数設定層の上方に形成された非仕事関数設定充填材料からなる。いくつかの実装において、ゲート電極は、基板の表面に実質的に平行な下部と、基板の上面に実質的に垂直な２つの側壁部分とを含む「Ｕ」字形構造からなるものであってよい。別の実装において、ゲート電極を形成する金属層のうちの少なくとも１つは、基板の上面に対して実質的に平行であり、基板の上面に対して実質的に垂直な側壁部分を含まない単に平坦な層であり得る。本開示のさらなる実装において、ゲート電極は、Ｕ字形構造およびプレーナ型の、非Ｕ字形構造の組み合わせからなるものであってよい。例えば、ゲート電極は、１または複数のプレーナ型の非Ｕ字形層の上に形成される１または複数のＵ字形金属層からなるものであってよい。
【0089】
ゲート電極スタックと関連したスペーサは、最終的には、自己整合コンタクトなどの隣接する導電性コンタクトから恒久的なゲート構造を電気的に分離するか、またはこの分離に寄与する好適な材料からなるものであってよい。例えば、一実施形態において、スペーサは、限定されないが、二酸化シリコン、酸窒化シリコン、窒化シリコン、または炭素ドープ窒化シリコンなどの誘電体材料からなる。
【0090】
ローカルインターコネクト８５４、ゲートコンタクト８１４、上に位置するゲートコンタクトビア８１６、および上に位置する金属インターコネクト８６０は、導電性材料からなるものであってよい。実施形態において、コンタクトまたはビアの１または複数は、金属種からなる。金属種は、タングステン、ニッケル、またはコバルトなどの純金属であってよく、または、金属間合金または金属－半導体合金（例えばシリサイド材料など）などの合金であってよい。一般的な例は、銅とこれを囲むＩＬＤ材料との間にバリア層（ＴａまたはＴａＮ層など）を含んでも含まなくてもよい銅構造の使用である。本明細書で使用されるように、金属という用語は、合金、スタック、および複数の金属の他の組み合わせを含む。例えば、金属インターコネクト線は、バリア層、異なる金属または合金のスタック等を含んでよい。
【0091】
実施形態において（示されないが）、構造８００を提供することは、既存のゲートパターンと実質的に完全に整合するコンタクトパターンの形成を含むが、非常にタイトな位置合わせ余裕度を伴うリソグラフィ工程の使用を取り除く。そのような一実施形態において、このアプローチにより、コンタクト開口を生成するために、（例えば従来実装されていたドライまたはプラズマエッチングに対して）本来的に選択性の高いウェットエッチングを使用することが可能となる。実施形態において、コンタクトパターンは、コンタクトプラグのリソグラフィ工程と組み合わせて、既存のゲートパターンを利用することにより形成される。そのような一実施形態において、本アプローチは、従来のアプローチに使用されるような、コンタクトパターンを生成するための別のクリティカルなリソグラフィ工程の必要性の除去を可能にする。実施形態において、トレンチコンタクトグリッドは、別個にパターニングされるのではなく、むしろポリ（ゲート）ラインの間に形成される。例えば、そのような一実施形態において、トレンチコンタクトグリッドは、ゲート格子パターニング後に、ゲート格子切断に先立って形成される。
【0092】
さらに、ゲート構造８０８は、リプレースメントゲートプロセスによって製造されてよい。そのようなスキームでは、ポリシリコンまたは窒化シリコンピラー材料などのダミーゲート材料は除去され、恒久的なゲート電極材料に置換されてよい。そのような一実施形態において、恒久的なゲート誘電体層は、前のプロセスから持ち越されるのではなく、このプロセスにおいても形成される。実施形態において、ダミーゲートはドライまたはウェットエッチングプロセスによって除去される。一実施形態において、ダミーゲートは、多結晶シリコンまたはアモルファスシリコンからなり、ＳＦ６の使用を含むドライエッチングプロセスによって除去される。別の実施形態において、ダミーゲートは、多結晶シリコンまたはアモルファスシリコンからなり、ＮＨ４ＯＨ水溶液または水酸化テトラメチルアンモニウムの使用を含むウェットエッチングプロセスによって除去される。一実施形態において、ダミーゲートは窒化シリコンからなり、リン酸水溶液を含むウェットエッチングによって除去される。
【0093】
実施形態において、本明細書で説明される１または複数のアプローチは、構造８００に到達すべく、ダミーおよびリプレースメントコンタクトプロセスと組み合わせて、ダミーおよびリプレースメントゲートプロセスを実質的に意図している。そのような一実施形態において、リプレースメントコンタクトプロセスは、リプレースメントゲートプロセスの後で実行され、恒久的なゲートスタックの少なくとも一部の高温アニールを可能にする。例えば、そのような具体的実施形態では、恒久的なゲート構造の少なくとも一部のアニールは、例えば、ゲート誘電体層が形成された後で、摂氏約６００度より高温で実行される。アニールは、恒久的なコンタクトの形成に先立って実行される。
【0094】
図８Ａを再び参照すると、実施形態において、半導体デバイスは、活性領域の上方に形成されたゲート電極の部分に接触するコンタクト構造を有する。一般的に、ゲートの活性部分の上方、かつトレンチコンタクトビアと同一の層に、ゲートコンタクト構造（ビアなど）を形成するのに先立って（例えば、それに加えて）、本開示の１または複数の実施形態は、ゲート整合トレンチコンタクトプロセスをまず使用することを含む。そのようなプロセスは、半導体構造の製造、例えば、集積回路の製造のためのトレンチコンタクト構造を形成するために実装されてよい。実施形態において、トレンチコンタクトパターンは、既存のゲートパターンに整合するように形成される。一方、従来のアプローチは、典型的には、選択性コンタクトエッチングと組み合わせた、既存のゲートパターンに対するリソグラフィコンタクトパターンの厳しい位置合わせを伴った追加のリソグラフィプロセスを含む。例えば、従来のプロセスは、コンタクトフィーチャの別個のパターニングと共に、ポリ（ゲート）グリッドのパターニングを含み得る。
【0095】
図８Ａおよび８Ｂにおいて例示するように、幅の変化するＳＡＧＥ壁が製造されてよいことが理解されるべきである。ゲートエンドキャップ分離構造の製造がゲートエンドキャップ分離構造内のシーム形成につながり得ることも理解されるべきである。誘電体層のスタックがＳＡＧＥ壁を形成するために使用されてよいことも理解されるべきである。ゲートエンドキャップ分離構造は、隣接するフィンの間隔に応じて組成が異なってよいことも理解されるべきである。そのような態様を全て包含する例として、図９Ａ－９Ｃは、本開示の実施形態に係るＦｉｎＦＥＴまたはトライゲートデバイスの別の自己整合ゲートエンドキャッププロセス製造スキームにおける重要なプロセス工程の断面図を示す。
【0096】
図９Ａを参照すると、フィン９００のグループは、間隔９０６を有する。フィン９００のグループは、より大きい間隔９０４でフィン９０２に隣接している。犠牲スペーサ９１６は、複数の半導体フィン９００および９０２のそれぞれの上部の側壁に隣接して形成されている。
【0097】
図９Ｂを参照すると、複数のゲートエンドキャップ分離構造９２６および９５０が、犠牲スペーサ９１６の間に形成されている。本説明の目的のために、図示されるＳＡＧＥ壁の少なくともいくつかは、フィン切断プロセスの後で製造される。実施形態において、図示されるように、間隔９０６の間に形成される複数のゲートエンドキャップ分離構造９２６のそれぞれは、下部誘電体部分９２８と、下部誘電体部分９２８上の誘電体キャップ９３０とを含む。実施形態において、複数のゲートエンドキャップ分離構造９２６は、成膜し、次に、窒化シリコン層などの第１誘電体材料に凹部を形成することによって形成され、下部誘電体部分９２８を提供する。成膜プロセスは、一実施形態において、下部誘電体部分９２８内にシーム９３２を提供するコンフォーマルプロセスであってよい。従って、実施形態において、複数のゲートエンドキャップ分離構造９２６のそれぞれは、ゲートエンドキャップ分離構造９２６内の中心に鉛直シーム９３２を含む。金属酸化物材料（例えば、酸化ハフニウム）などの誘電体キャップ材料は、次に、下部誘電体部分９２８上方の窪んだ領域に形成される。誘電体キャップ材料は、誘電体キャップ９３０を形成するために平坦化されてよく、または、誘電体キャップ９３０を直接提供するために、上方へ成長してよい。
【0098】
図９Ｂを再び参照すると、実施形態において、ゲートエンドキャップ分離構造９２６は、間隔９０６を有する半導体フィンの間にあり、ゲートエンドキャップ分離構造９５０は、間隔９０４を有する半導体フィンの間にある。ゲートエンドキャップ分離構造９２６は、ゲートエンドキャップ分離構造９５０の対応する幅より狭い幅を有する。一実施形態において、ゲートエンドキャップ分離構造９２６は、ゲートエンドキャップ分離構造９５０の全組成と異なる全組成を有する。そのような一実施形態において、ゲートエンドキャップ分離構造９５０は、下部誘電体部分９５２の下部上かつその側壁内に、酸化シリコン層などの第３の誘電体層９５６をさらに含む。さらに、誘電体キャップ９５４が、第３の誘電体層９５６上にある。実施形態において、図９Ｂに図示されるように、下部誘電体部分９５２の側壁は、第３の誘電体層９５６の最上面とほぼ同一平面にある最上面を有し、誘電体キャップ９５４は、実質的にプレーナ型の最下面を有する。別の実施形態において、下部誘電体部分９５２の側壁は、第３の誘電体層９５６の最上面の下方に最上面を有し、誘電体キャップ９５４は、側壁の位置の上方でさらに下方へ延伸する。さらに別の実施形態において、下部誘電体部分９５２の側壁は、第３の誘電体層９５６の最上面の上方に最上面を有し、誘電体キャップ９５４は、第３の誘電体層９５６の上方でさらに下方へ延伸する。
【0099】
実施形態において、第３の誘電体層９５６の成膜プロセスは、一実施形態において、第３の誘電体層９５６内に鉛直シーム９５８を提供するコンフォーマルプロセスである。しかしながら、別の実施形態において、シーム９５８は、より広い構造では形成されないが、より狭い構造で形成される（例えば、上述したシーム９３２）。下部誘電体部分９２８および９５２は、窒化シリコンなどの同一の材料からなるものであってよく、互いに同時に形成されてよいことが理解されるべきである。誘電体キャップ９３０および９５４は、酸化ハフニウムなどの同一の材料からなるものであってよく、互いに同時に形成されてよいことも理解されるべきである。構造９２６からは省略されているが、構造９５０の第３の誘電体層９５６は、構造全体にわたってコンフォーマル成膜によって形成されてよいが、下部誘電体部分９２８は、間隔９０４を完全には充填しない第１成膜プロセスにおいて間隔９０６を実質的に充填するので、構造９２６から除外されている。
【0100】
図９Ｃを参照すると、犠牲スペーサ９１６が除去されている。実施形態において、犠牲スペーサ９１６は、ウェットエッチングまたはドライエッチングプロセスによって除去される。実施形態において、フィン上方のスタック層のパターニングも除去され、フィン９００'および９０２'を提供する。
【0101】
図９Ｃを再び参照すると、実施形態において、ゲートエンドキャップ分離構造９２６または９５０は、トレンチ分離層の最上面の下方にある、対応する凹部にある。実施形態において、ゲートエンドキャップ分離構造９２６または９５０は、下部誘電体部分と、下部誘電体部分上の誘電体キャップとを含む。実施形態において、ゲートエンドキャップ分離構造９２６または９５０は、第２ゲートエンドキャップ分離構造内の中心に鉛直シームを含む。実施形態において、第１ゲートエンドキャップ分離構造９２６は、例えば、追加の充填誘電体材料を含むことによって、第２ゲートエンドキャップ分離構造９５０の全組成とは全組成が異なる。
【0102】
ゲートエンドキャップ分離構造９２６または９５０が下部誘電体部分と下部誘電体部分上の誘電体キャップとを含む実施形態において、ゲートエンドキャップ分離構造９２６または９５０は、まず成膜し、次に、ＳｉＮ層、ＳｉＣＮ層、ＳｉＯＣＮ層、ＳｉＯＣ層、またはＳｉＣ層などの第１誘電体材料に凹部を形成することによって形成されてよく、これにより下部誘電体部分を提供する。一実施形態において、第１誘電体材料は窒化シリコン層である。金属酸化物材料（例えば、酸化ハフニウム、酸化ハフニウム－アルミニウム、または酸化アルミニウム）などの誘電体キャップ材料は、次に、下部誘電体部分上方の窪んだ領域に形成される。一実施形態において、金属酸化物材料は酸化ハフニウムである。別の実施形態において、誘電体キャップ材料は低ｋ誘電体材料である。誘電体キャップ材料は、誘電体キャップを形成するために平坦化されてよく、または、誘電体キャップを直接提供するために、上方へ成長してよい。
【0103】
上述された１または複数の実施形態は、ＦｉｎＦＥＴデバイスのＳＡＧＥ壁のためのキャップ低減または除去に関する。他の実施形態は、２つの類似しない半導体材料（例えば、ＳｉおよびＳｉＧｅ、またはＳｉＧｅおよびＧｅ）の交互の層からなるフィンにそのようなアプローチを適用することを含み得ることが理解されるべきである。類似しない半導体材料の対の１つは、次に、ゲート領域において除去可能であり、これによりゲートオールアラウンドデバイスにナノワイヤ／ナノリボンチャネルを提供する。実施形態において、ゲートオールアラウンドデバイスへのアプローチは、ゲート領域におけるナノワイヤ／リボンのリリース工程を追加することにより、ＦｉｎＦＥＴへの上述のアプローチと類似する。
【0104】
実施形態において、本明細書全体で使用されるように、層間誘電体（ＩＬＤ）材料は、誘電体もしくは絶縁材料の層からなる、またはこれを含む。好適な誘電体材料の例は、限定されないが、シリコン酸化物（例えば二酸化シリコン（ＳｉＯ２））、ドーピングシリコン酸化物、フッ化シリコン酸化物、炭素ドーピングシリコン酸化物、当技術分野において知られている様々な低ｋ誘電体材料、およびこれらの組み合わせを含む。ＩＬＤ材料は、例えば化学気相成長（ＣＶＤ）、物理気相成長（ＰＶＤ）などの従来技術によって、または他の成膜方法によって形成され得る。
【0105】
実施形態において、本明細書全体にわたっても使用されるように、金属線またはインターコネクト線材料（およびビア材料）は、１または複数の金属または他の導電性構造からなる。一般的な例は、銅とこれを囲むＩＬＤ材料との間にバリア層を含んでも含まなくてもよい銅線および構造の使用である。本明細書で使用されるように、金属という用語は、合金、スタック、および複数の金属の他の組み合わせを含む。例えば、金属インターコネクト線は、バリア層（例えば、Ｔａ、ＴａＮ、Ｔｉ、またはＴｉＮのうちの１または複数を含む層）、異なる金属または合金のスタック等を含み得る。従って、インターコネクト線は、単一材料層であり得るか、または、導電性ライナ層および充填層を含む複数の層から形成され得る。電気めっき、化学気相成長または物理気相成長など、任意の好適な成膜プロセスが、インターコネクト線を形成するために使用され得る。実施形態において、インターコネクト線は、これらに限定されないが、Ｃｕ、Ａｌ、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｒｕ、Ｃｏ、Ｎｉ、Ｐｄ、Ｐｔ、Ｗ、Ｍｏ、Ａｇ、Ａｕ、またはそれらの合金などの導電性材料からなる。インターコネクト線は、場合により、当技術分野において、トレース、ワイヤ、ライン、金属、または単にインターコネクトと称されることもある。
【0106】
実施形態において、これも本明細書の全体にわたって使用されるように、ハードマスク材料、キャップ層、またはプラグは、層間誘電体材料とは異なる誘電体材料からなる。一実施形態において、異なる成長またはエッチング選択性を互いにまた下層の誘電体および金属層に提供するよう、異なる領域に異なるハードマスク、キャップまたはプラグ材料が使用されてよい。いくつかの実施形態において、ハードマスク層、キャップまたはプラグ層は、シリコン窒化物（例えば窒化シリコン）の層もしくはシリコン酸化物の層、もしくはその両方、またはそれらの組み合わせを含む。他の好適な材料は、炭素ベース材料を含み得る。具体的な実装に応じて、当技術分野において知られている他のハードマスク、キャップまたはプラグ層が使用されてよい。ハードマスク、キャップまたはプラグ層は、ＣＶＤ、ＰＶＤ、または他の成膜方法によって形成されてよい。
【0107】
実施形態において、これも本明細書の全体にわたって使用されるように、リソグラフィ工程は、１９３ｎｍ浸漬リソ（ｉ１９３）、ＥＵＶおよび／またはＥＢＤＷリソグラフィ等を使用して実行される。ポジ型またはネガ型のレジストが使用されてよい。一実施形態において、リソグラフィマスクは、トポグラフィマスキング部分、反射防止コーティング（ＡＲＣ）層、およびフォトレジスト層からなる３層マスクである。特定のそのような実施形態において、トポグラフィマスキング部分は、炭素ハードマスク（ＣＨＭ）層であり、反射防止コーティング層はシリコンＡＲＣ層である。
【0108】
本明細書に開示される実施形態は、多種多様な異なるタイプの集積回路および／またはマイクロエレクトロニクスデバイスを製造するために使用されてよい。そのような集積回路の例は、限定されないが、プロセッサ、チップセットコンポーネント、グラフィックプロセッサ、デジタル信号プロセッサ、マイクロコントローラ等を含む。他の実施形態において、半導体メモリが製造されてよい。さらに、集積回路または他のマイクロエレクトロニクスデバイスは、当技術分野において知られている多種多様な電子デバイスにおいて使用され得る。例えば、コンピュータシステム（例えば、デスクトップ、ラップトップ、サーバ）、携帯電話、パーソナル電子機器等において使用され得る。集積回路は、バスおよびシステム内の他のコンポーネントと結合されてよい。例えば、プロセッサは、１または複数のバスによって、メモリ、チップセット等と結合されてよい。プロセッサ、メモリ、およびチップセットのそれぞれは、潜在的に、本明細書に開示されるアプローチを使用して製造されてよい。
【0109】
図１０は、本開示の実施形態の一実装に係るコンピューティングデバイス１０００を示す。コンピューティングデバイス１０００は、ボード１００２を収容する。ボード１００２は、限定されないが、プロセッサ１００４および少なくとも１つの通信チップ１００６を含む多数のコンポーネントを含み得る。プロセッサ１００４は、ボード１００２と物理的かつ電気的に結合されている。いくつかの実装において、少なくとも１つの通信チップ１００６も、ボード１００２と物理的かつ電気的に結合されている。さらなる実装において、通信チップ１００６は、プロセッサ１００４の一部である。
【0110】
その適用に応じて、コンピューティングデバイス１０００は、ボード１００２と物理的かつ電気的に結合されていてもいなくてもよい他のコンポーネントを含み得る。これらの他のコンポーネントは、限定されないが、揮発性メモリ（例えば、ＤＲＡＭ）、不揮発性メモリ（例えば、ＲＯＭ）、フラッシュメモリ、グラフィックプロセッサ、デジタル信号プロセッサ、暗号プロセッサ、チップセット、アンテナ、ディスプレイ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、バッテリ、オーディオコーデック、ビデオコーデック、パワーアンプ、全地球測位システム（ＧＰＳ）デバイス、コンパス、加速度計、ジャイロスコープ、スピーカ、カメラ、および（例えば、ハードディスクドライブ、コンパクトディスク（ＣＤ）、デジタル多用途ディスク（ＤＶＤ）等の）大容量記憶装置を含む。
【0111】
通信チップ１００６は、コンピューティングデバイス１０００との間でのデータの転送のための無線通信を可能にする。「無線」という用語およびその派生語は、非固体媒体を介した変調電磁放射の使用を介してデータを通信し得る回路、デバイス、システム、方法、技術、通信チャネル等を説明するために使用されてよい。この用語は、関連デバイスが有線を一切含まないことを示唆するものではないが、いくつかの実施形態においては含まないことがある。通信チップ１００６は、Ｗｉ－Ｆｉ（登録商標）（ＩＥＥＥ８０２．１１ファミリ）、ＷｉＭＡＸ（登録商標）（ＩＥＥＥ８０２．１６ファミリ）、ＩＥＥＥ８０２．２０、ロングタームエボリューション（ＬＴＥ）、Ｅｖ－ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、それらの派生物、ならびに３Ｇ、４Ｇ、５Ｇおよびそれ以降のものとして指定される任意の他の無線プロトコルを含むがこれらに限定されない多数の無線規格またはプロトコルのいずれかを実装してよい。コンピューティングデバイス１０００は、複数の通信チップ１００６を含み得る。例えば、第１通信チップ１００６は、Ｗｉ－ＦｉおよびＢｌｕｅｔｏｏｔｈ（登録商標）などの短距離無線通信の専用であってよく、第２通信チップ１００６は、例えばＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ、ＬＴＥ、およびＥｖ－ＤＯなどの長距離無線通信の専用であってよい。
【0112】
コンピューティングデバイス１０００のプロセッサ１００４は、プロセッサ１００４内にパッケージされた集積回路ダイを含む。プロセッサ１００４の集積回路ダイは、本開示の実施形態の実装に従って構築された自己整合ゲートエンドキャップ（ＳＡＧＥ）構造などの１または複数の構造を含み得る。「プロセッサ」という用語は、レジスタおよび／またはメモリからの電子データを処理して、当該電子データをレジスタおよび／またはメモリに格納され得る他の電子データに変換する任意のデバイスまたはデバイスの部分を指してよい。
【0113】
通信チップ１００６は、通信チップ１００６内にパッケージされた集積回路ダイも含む。通信チップ１００６の集積回路ダイは、本開示の実施形態の実装に従って構築された自己整合ゲートエンドキャップ（ＳＡＧＥ）構造などの１または複数の構造を含み得る。
【0114】
さらなる実装において、コンピューティングデバイス１０００内に収容される別のコンポーネントは、本開示の実施形態の実装に従って構築される自己整合ゲートエンドキャップ（ＳＡＧＥ）構造などの構造を１または複数含む集積回路ダイを含んでよい。
【0115】
様々な実装において、コンピューティングデバイス１０００は、ラップトップ、ネットブック、ノートブック、ウルトラブック、スマートフォン、タブレット、パーソナルデジタルアシスタント（ＰＤＡ）、ウルトラモバイルＰＣ、携帯電話、デスクトップコンピュータ、サーバ、プリンタ、スキャナ、モニタ、セットトップボックス、エンターテイメントコントロールユニット、デジタルカメラ、携帯音楽プレーヤまたはデジタルビデオレコーダであってよい。さらなる実装において、コンピューティングデバイス１０００は、データを処理する任意の他の電子デバイスであってよい。
【0116】
図１１は、本開示の１または複数の実施形態を含むインターポーザ１１００を示す。インターポーザ１１００は、第１基板１１０２と第２基板１１０４とのブリッジになるために使用される介在基板である。第１基板１１０２は、例えば、集積回路ダイであってよい。第２基板１１０４は、例えば、メモリモジュール、コンピュータマザーボード、または別の集積回路ダイであってよい。一般に、インターポーザ１１００の目的は、接続部をより広いピッチに広げること、または接続部を異なる接続部にリルートすることである。例えば、インターポーザ１１００は、後で第２基板１１０４に結合され得るボールグリッドアレイ（ＢＧＡ）１１０６に、集積回路ダイを結合してよい。いくつかの実施形態において、第１基板および第２基板１１０２／１１０４は、インターポーザ１１００の反対側に取り付けられる。他の実施形態において、第１基板および第２基板１１０２／１１０４は、インターポーザ１１００の同じ側に取り付けられる。そして、さらなる実施形態において、３またはそれより多くの基板が、インターポーザ１１００によって相互接続される。
【0117】
インターポーザ１１００は、エポキシ樹脂、ガラス繊維強化エポキシ樹脂、セラミック材料、またはポリイミドなどのポリマー材料で形成されてよい。さらなる実装において、インターポーザ１１００は、シリコン、ゲルマニウム、並びに他のＩＩＩ‐Ｖ族およびＩＶ族材料などの、半導体基板に使用される上述された材料と同一の材料を含み得る、交互に重なる剛性または可撓性材料で形成され得る。
【0118】
インターポーザ１１００は、金属インターコネクト１１０８と、限定されないが、スルーシリコンビア（ＴＳＶ）１１１２を含むビア１１１０とを含み得る。インターポーザ１１００は、受動および能動デバイスの両方を含む埋め込みデバイス１１１４をさらに含んでよい。そのようなデバイスは、限定されないが、コンデンサ、デカップリングコンデンサ、抵抗器、インダクタ、ヒューズ、ダイオード、変圧器、センサ、および静電気放電（ＥＳＤ）デバイスを含む。無線周波数（ＲＦ）デバイス、パワーアンプ、電力管理デバイス、アンテナ、アレイ、センサ、およびＭＥＭＳデバイスなどのより複雑なデバイスも、インターポーザ１１００上に形成されてよい。本開示の実施形態によれば、本明細書で開示される装置またはプロセスは、インターポーザ１１００の製造またはインターポーザ１１００に含まれるコンポーネントの製造において使用されてよい。
【0119】
従って、本開示の実施形態は、キャップが低減または除去された自己整合ゲートエンドキャップ（ＳＡＧＥ）アーキテクチャ、およびキャップが低減または除去された自己整合ゲートエンドキャップ（ＳＡＧＥ）アーキテクチャの製造方法を含む。
【0120】
本開示の実施形態の例示された実装の上述した説明は、要約で説明されるものを含み、網羅的であること、または開示された正確な形態に開示を限定することは意図されない。本開示の具体的な実装および例は、例示目的のために本明細書で説明されるが、当業者であれば理解するであろうように、様々な均等な変形が、本開示の範囲内で可能である。
【0121】
これらの変形は、詳細に上述した説明に鑑みれば、開示に加えることができる。以下の特許請求の範囲において使用される用語は、本明細書および特許請求の範囲において開示される具体的な実装例に、本開示を限定するものと解釈されるべきではない。むしろ、本開示の範囲は、以下の特許請求の範囲によってのみ決定されるべきであり、特許請求の範囲は、特許請求の範囲の解釈の確立された原則に従って解釈されるべきである。
【0122】
例示的実施形態１：集積回路構造は、第１半導体フィンの上方に第１ゲート電極を含む。第２ゲート電極は、第２半導体フィンの上方にある。ゲートエンドキャップ分離構造は、第１ゲート電極と第２ゲート電極との間にあり、ゲートエンドキャップ分離構造は、低ｋ誘電体壁上に高ｋ誘電体キャップ層を有する。ローカルインターコネクトは、第１ゲート電極上、高ｋ誘電体キャップ層上、かつ第２ゲート電極上にあり、ローカルインターコネクトは、高ｋ誘電体キャップ層の最上面の上方に最下面を有する。
【0123】
例示的実施形態２：第１ゲート電極および第２ゲート電極は、それぞれ、ゲートエンドキャップ分離構造の高ｋ誘電体キャップ層の最上面と同一平面の最上面を有する、例示的実施形態１に記載の集積回路構造。
【0124】
例示的実施形態３：ローカルインターコネクトは、第１ゲート電極および第２ゲート電極を電気的に接続する、例示的実施形態１または２に記載の集積回路構造。
【0125】
例示的実施形態４：ゲートエンドキャップ分離構造は、低ｋ誘電体壁内の中心に鉛直シームを含む、例示的実施形態１、２または３に記載の集積回路構造。
【0126】
例示的実施形態５：集積回路構造は、第１半導体フィンの上方の第１エピタキシャル構造の上方に第１トレンチコンタクトを含む。第２トレンチコンタクトは、第２半導体フィンの上方の第２エピタキシャル構造の上方にある。ゲートエンドキャップ分離構造は、第１トレンチコンタクトと第２トレンチコンタクトとの間にあり、ゲートエンドキャップ分離構造は、低ｋ誘電体壁上に高ｋ誘電体キャップ層を有する。ローカルインターコネクトは、第１トレンチコンタクト上、高ｋ誘電体キャップ層上、かつ第２トレンチコンタクト上にあり、ローカルインターコネクトは、高ｋ誘電体キャップ層の最上面の上方に最下面を有する。
【0127】
例示的実施形態６：第１トレンチコンタクトおよび第２トレンチコンタクトは、それぞれ、ゲートエンドキャップ分離構造の高ｋ誘電体キャップ層の最上面と同一平面の最上面を有する、例示的実施形態５に記載の集積回路構造。
【0128】
例示的実施形態７：ローカルインターコネクトは、第１トレンチコンタクトおよび第２トレンチコンタクトを電気的に接続する、請例示的実施形態５または６に記載の集積回路構造。
【0129】
例示的実施形態８：ゲートエンドキャップ分離構造は、低ｋ誘電体壁内の中心に鉛直シームを含む、例示的実施形態５、６または７に記載の集積回路構造。
【0130】
例示的実施形態９：コンピューティングデバイスは、ボードと、ボードに結合されたコンポーネントとを含む。コンポーネントは、集積回路構造を含む。集積回路構造は、第１半導体フィンの上方に第１ゲート電極を含む。第２ゲート電極は、第２半導体フィンの上方にある。ゲートエンドキャップ分離構造は、第１ゲート電極と第２ゲート電極との間にあり、ゲートエンドキャップ分離構造は、低ｋ誘電体壁上に高ｋ誘電体キャップ層を有する。ローカルインターコネクトは、第１ゲート電極上、高ｋ誘電体キャップ層上、かつ第２ゲート電極上にあり、ローカルインターコネクトは、高ｋ誘電体キャップ層の最上面の上方に最下面を有する。
【0131】
例示的実施形態１０：ボードに結合されたメモリをさらに含む、例示的実施形態９に記載のコンピューティングデバイス。
【0132】
例示的実施形態１１：ボードに結合された通信チップをさらに含む、例示的実施形態９または１０に記載のコンピューティングデバイス。
【0133】
例示的実施形態１２：ボードに結合されたカメラをさらに含む、例示的実施形態９、１０または１１に記載のコンピューティングデバイス。
【0134】
例示的実施形態１３：コンポーネントはパッケージされた集積回路ダイである、例示的実施形態９、１０、１１または１２に記載のコンピューティングデバイス。
【0135】
例示的実施形態１４：コンピューティングデバイスは、携帯電話、ラップトップ、デスクトップコンピュータ、サーバ、およびセットトップボックスからなる群から選択される、例示的実施形態９、１０、１１、１２または１３に記載のコンピューティングデバイス。
【0136】
例示的実施形態１５：コンピューティングデバイスは、ボードと、ボードに結合されたコンポーネントとを含む。コンポーネントは、集積回路構造を含む。集積回路構造は、第１半導体フィンの上方の第１エピタキシャル構造の上方に第１トレンチコンタクトを含む。第２トレンチコンタクトは、第２半導体フィンの上方の第２エピタキシャル構造の上方にある。ゲートエンドキャップ分離構造は、第１トレンチコンタクトと第２トレンチコンタクトとの間にあり、ゲートエンドキャップ分離構造は、低ｋ誘電体壁上に高ｋ誘電体キャップ層を有する。ローカルインターコネクトは、第１トレンチコンタクト上、高ｋ誘電体キャップ層上、かつ第２トレンチコンタクト上にあり、ローカルインターコネクトは、高ｋ誘電体キャップ層の最上面の上方に最下面を有する。
【0137】
例示的実施形態１６：ボードに結合されたメモリをさらに含む、例示的実施形態１５に記載のコンピューティングデバイス。
【0138】
例示的実施形態１７：ボードに結合された通信チップをさらに含む、例示的実施形態１５または１６に記載のコンピューティングデバイス。
【0139】
例示的実施形態１８：ボードに結合されたカメラをさらに含む、例示的実施形態１５、１６または１７に記載のコンピューティングデバイス。
【0140】
例示的実施形態１９：コンポーネントはパッケージされた集積回路ダイである、例示的実施形態１５、１６、１７または１８に記載のコンピューティングデバイス。
【0141】
例示的実施形態２０：コンピューティングデバイスは、携帯電話、ラップトップ、デスクトップコンピュータ、サーバ、およびセットトップボックスからなる群から選択される、例示的実施形態１５、１６、１７、１８または１９に記載のコンピューティングデバイス。
他の可能な態様
［項目１］
第１半導体フィン上方の第１ゲート電極と、
第２半導体フィン上方の第２ゲート電極と、
前記第１ゲート電極と前記第２ゲート電極との間のゲートエンドキャップ分離構造であって、低ｋ誘電体壁上に高ｋ誘電体キャップ層を有するゲートエンドキャップ分離構造と、
前記第１ゲート電極上、前記高ｋ誘電体キャップ層上、かつ前記第２ゲート電極上のローカルインターコネクトであって、前記高ｋ誘電体キャップ層の最上面の上方に最下面を有するローカルインターコネクトと
を備える集積回路構造。
［項目２］
第１ゲート電極および前記第２ゲート電極は、それぞれ、前記ゲートエンドキャップ分離構造の前記高ｋ誘電体キャップ層の前記最上面と同一平面の最上面を有する、項目１に記載の集積回路構造。
［項目３］
前記ローカルインターコネクトは、前記第１ゲート電極および前記第２ゲート電極を電気的に接続する、項目１に記載の集積回路構造。
［項目４］
前記ゲートエンドキャップ分離構造は、前記低ｋ誘電体壁内の中心に鉛直シームを有する、項目１に記載の集積回路構造。
［項目５］
第１半導体フィン上方の第１エピタキシャル構造上方の第１トレンチコンタクトと、
第２半導体フィン上方の第２エピタキシャル構造上方の第２トレンチコンタクトと、
前記第１トレンチコンタクトと前記第２トレンチコンタクトとの間のゲートエンドキャップ分離構造であって、低ｋ誘電体壁上に高ｋ誘電体キャップ層を有するゲートエンドキャップ分離構造と、
前記第１トレンチコンタクト上、前記高ｋ誘電体キャップ層上、かつ前記第２トレンチコンタクト上のローカルインターコネクトであって、前記高ｋ誘電体キャップ層の最上面の上方に最下面を有するローカルインターコネクトと
を備える集積回路構造。
［項目６］
前記第１トレンチコンタクトおよび前記第２トレンチコンタクトは、それぞれ、前記ゲートエンドキャップ分離構造の前記高ｋ誘電体キャップ層の前記最上面と同一平面の最上面を有する、項目５に記載の集積回路構造。
［項目７］
前記ローカルインターコネクトは、前記第１トレンチコンタクトおよび前記第２トレンチコンタクトを電気的に接続する、項目５に記載の集積回路構造。
［項目８］
前記ゲートエンドキャップ分離構造は、前記低ｋ誘電体壁内の中心に鉛直シームを有する、項目５に記載の集積回路構造。
［項目９］
ボードと、
前記ボードに結合されたコンポーネントであって、集積回路構造を含むコンポーネントと
を備えるコンピューティングデバイスであって、
前記集積回路構造は、
第１半導体フィン上方の第１ゲート電極と、
第２半導体フィン上方の第２ゲート電極と、
前記第１ゲート電極と前記第２ゲート電極との間のゲートエンドキャップ分離構造であって、低ｋ誘電体壁上に高ｋ誘電体キャップ層を有するゲートエンドキャップ分離構造と、
前記第１ゲート電極上、前記高ｋ誘電体キャップ層上、かつ前記第２ゲート電極上のローカルインターコネクトであって、前記高ｋ誘電体キャップ層の最上面の上方に最下面を有するローカルインターコネクトと
を有する、コンピューティングデバイス。
［項目１０］
前記ボードに結合されたメモリをさらに備える項目９に記載のコンピューティングデバイス。
［項目１１］
前記ボードに結合された通信チップをさらに備える項目９に記載のコンピューティングデバイス。
［項目１２］
前記ボードに結合されたカメラをさらに備える項目９に記載のコンピューティングデバイス。
［項目１３］
前記コンポーネントはパッケージされた集積回路ダイである、項目９に記載のコンピューティングデバイス。
［項目１４］
前記コンピューティングデバイスは、携帯電話、ラップトップ、デスクトップコンピュータ、サーバ、およびセットトップボックスからなる群から選択される、項目９に記載のコンピューティングデバイス。
［項目１５］
ボードと、
前記ボードに結合されたコンポーネントであって、集積回路構造を含むコンポーネントと
を備えるコンピューティングデバイスであって、
前記集積回路構造は、
第１半導体フィン上方の第１エピタキシャル構造上方の第１トレンチコンタクトと、
第２半導体フィン上方の第２エピタキシャル構造上方の第２トレンチコンタクトと、
前記第１トレンチコンタクトと前記第２トレンチコンタクトとの間のゲートエンドキャップ分離構造であって、低ｋ誘電体壁上に高ｋ誘電体キャップ層を有するゲートエンドキャップ分離構造と、
前記第１トレンチコンタクト上、前記高ｋ誘電体キャップ層上、かつ前記第２トレンチコンタクト上のローカルインターコネクトであって、前記高ｋ誘電体キャップ層の最上面の上方に最下面を有するローカルインターコネクトと
を有する、コンピューティングデバイス。
［項目１６］
前記ボードに結合されたメモリをさらに備える項目１５に記載のコンピューティングデバイス。
［項目１７］
前記ボードに結合された通信チップをさらに備える項目１５に記載のコンピューティングデバイス。
［項目１８］
前記ボードに結合されたカメラをさらに備える項目１５に記載のコンピューティングデバイス。
［項目１９］
前記コンポーネントはパッケージされた集積回路ダイである、項目１５に記載のコンピューティングデバイス。
［項目２０］
前記コンピューティングデバイスは、携帯電話、ラップトップ、デスクトップコンピュータ、サーバ、およびセットトップボックスからなる群から選択される、項目１５に記載のコンピューティングデバイス。
他の可能な態様
［項目１］
第１半導体フィン上方の第１ゲート電極と、
第２半導体フィン上方の第２ゲート電極と、
前記第１ゲート電極と前記第２ゲート電極との間のゲートエンドキャップ分離構造であって、低ｋ誘電体壁上に高ｋ誘電体キャップ層を有するゲートエンドキャップ分離構造と、
前記第１ゲート電極上、前記高ｋ誘電体キャップ層上、かつ前記第２ゲート電極上のローカルインターコネクトであって、前記高ｋ誘電体キャップ層の最上面の上方に最下面を有するローカルインターコネクトと
を備える集積回路構造。
［項目２］
第１ゲート電極および前記第２ゲート電極は、それぞれ、前記ゲートエンドキャップ分離構造の前記高ｋ誘電体キャップ層の前記最上面と同一平面の最上面を有する、項目１に記載の集積回路構造。
［項目３］
前記ローカルインターコネクトは、前記第１ゲート電極および前記第２ゲート電極を電気的に接続する、項目１に記載の集積回路構造。
［項目４］
前記ゲートエンドキャップ分離構造は、前記低ｋ誘電体壁内の中心に鉛直シームを有する、項目１に記載の集積回路構造。
［項目５］
第１半導体フィン上方の第１エピタキシャル構造上方の第１トレンチコンタクトと、
第２半導体フィン上方の第２エピタキシャル構造上方の第２トレンチコンタクトと、
前記第１トレンチコンタクトと前記第２トレンチコンタクトとの間のゲートエンドキャップ分離構造であって、低ｋ誘電体壁上に高ｋ誘電体キャップ層を有するゲートエンドキャップ分離構造と、
前記第１トレンチコンタクト上、前記高ｋ誘電体キャップ層上、かつ前記第２トレンチコンタクト上のローカルインターコネクトであって、前記高ｋ誘電体キャップ層の最上面の上方に最下面を有するローカルインターコネクトと
を備える集積回路構造。
［項目６］
前記第１トレンチコンタクトおよび前記第２トレンチコンタクトは、それぞれ、前記ゲートエンドキャップ分離構造の前記高ｋ誘電体キャップ層の前記最上面と同一平面の最上面を有する、項目５に記載の集積回路構造。
［項目７］
前記ローカルインターコネクトは、前記第１トレンチコンタクトおよび前記第２トレンチコンタクトを電気的に接続する、項目５に記載の集積回路構造。
［項目８］
前記ゲートエンドキャップ分離構造は、前記低ｋ誘電体壁内の中心に鉛直シームを有する、項目５に記載の集積回路構造。
［項目９］
ボードと、
前記ボードに結合されたコンポーネントであって、集積回路構造を含むコンポーネントと
を備えるコンピューティングデバイスであって、
前記集積回路構造は、
第１半導体フィン上方の第１ゲート電極と、
第２半導体フィン上方の第２ゲート電極と、
前記第１ゲート電極と前記第２ゲート電極との間のゲートエンドキャップ分離構造であって、低ｋ誘電体壁上に高ｋ誘電体キャップ層を有するゲートエンドキャップ分離構造と、
前記第１ゲート電極上、前記高ｋ誘電体キャップ層上、かつ前記第２ゲート電極上のローカルインターコネクトであって、前記高ｋ誘電体キャップ層の最上面の上方に最下面を有するローカルインターコネクトと
を有する、コンピューティングデバイス。
［項目１０］
前記ボードに結合されたメモリをさらに備える項目９に記載のコンピューティングデバイス。
［項目１１］
前記ボードに結合された通信チップをさらに備える項目９に記載のコンピューティングデバイス。
［項目１２］
前記ボードに結合されたカメラをさらに備える項目９に記載のコンピューティングデバイス。
［項目１３］
前記コンポーネントはパッケージされた集積回路ダイである、項目９に記載のコンピューティングデバイス。
［項目１４］
前記コンピューティングデバイスは、携帯電話、ラップトップ、デスクトップコンピュータ、サーバ、およびセットトップボックスからなる群から選択される、項目９に記載のコンピューティングデバイス。
［項目１５］
ボードと、
前記ボードに結合されたコンポーネントであって、集積回路構造を含むコンポーネントと
を備えるコンピューティングデバイスであって、
前記集積回路構造は、
第１半導体フィン上方の第１エピタキシャル構造上方の第１トレンチコンタクトと、
第２半導体フィン上方の第２エピタキシャル構造上方の第２トレンチコンタクトと、
前記第１トレンチコンタクトと前記第２トレンチコンタクトとの間のゲートエンドキャップ分離構造であって、低ｋ誘電体壁上に高ｋ誘電体キャップ層を有するゲートエンドキャップ分離構造と、
前記第１トレンチコンタクト上、前記高ｋ誘電体キャップ層上、かつ前記第２トレンチコンタクト上のローカルインターコネクトであって、前記高ｋ誘電体キャップ層の最上面の上方に最下面を有するローカルインターコネクトと
を有する、コンピューティングデバイス。
［項目１６］
前記ボードに結合されたメモリをさらに備える項目１５に記載のコンピューティングデバイス。
［項目１７］
前記ボードに結合された通信チップをさらに備える項目１５に記載のコンピューティングデバイス。
［項目１８］
前記ボードに結合されたカメラをさらに備える項目１５に記載のコンピューティングデバイス。
［項目１９］
前記コンポーネントはパッケージされた集積回路ダイである、項目１５に記載のコンピューティングデバイス。
［項目２０］
前記コンピューティングデバイスは、携帯電話、ラップトップ、デスクトップコンピュータ、サーバ、およびセットトップボックスからなる群から選択される、項目１５に記載のコンピューティングデバイス。
【図1】
【図2】
【図3】
【図4A】
【図4B】
【図4C】
【図4D】
【図5A】
【図5B】
【図5C】
【図5D】
【図6】
【図7A】
【図7B】
【図7C】
【図7D】
【図8A】
【図8B】
【図9A】
【図9B】
【図9C】
【図10】
【図11】
【外国語明細書】