特開 2022-161127 撮像素子および撮像装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022161127

(43)【公開日】2022-10-21

(54)【発明の名称】撮像素子および撮像装置

(51)【国際特許分類】

   H04N 5/374 20110101AFI20221014BHJP

   H04N 5/361 20110101ALI20221014BHJP

【ＦＩ】

H04N5/374

H04N5/361

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2021065708

(22)【出願日】2021-04-08

(71)【出願人】

【識別番号】000004112

【氏名又は名称】株式会社ニコン

(74)【代理人】

【識別番号】110000877

【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所

(72)【発明者】

【氏名】瀬尾 崇志

(72)【発明者】

【氏名】高木 徹

(72)【発明者】

【氏名】中山 智史

(72)【発明者】

【氏名】渡邉 佳之

(72)【発明者】

【氏名】加藤 周太郎

【テーマコード（参考）】

5C024

【Ｆターム（参考）】

5C024CX32

5C024CY16

5C024GY39

5C024GY41

5C024HX01

5C024HX23

5C024JX08

(57)【要約】      （修正有）

【課題】画像処理ブロックで発生する熱が画素ブロック側に伝わることによる画素信号のノイズを抑えることができる撮像素子および撮像装置を提供する。
【解決手段】撮像素子４００は、画素を有する第１画素ブロックと、第１画素ブロックと隣り合う第２画素ブロックとが配置された第１基板１００と、第１画素ブロックが有する画素から出力された信号をデジタル信号に変換する第１回路ブロックと、第２画素ブロックが有する画素から出力された信号をデジタル信号に変換する第２回路ブロックとが配置され、第１基板に積層された第２基板２００と、を備える。第１回路ブロックと第２回路ブロックとの距離は、第１画素ブロックと第２画素ブロックとの距離と異なる。
【選択図】図１

【特許請求の範囲】

【請求項1】

画素を有する第１画素ブロックと、前記第１画素ブロックと隣り合う第２画素ブロックとが配置された第１基板と、
前記第１画素ブロックが有する画素から出力された信号をデジタル信号に変換する第１回路ブロックと、前記第２画素ブロックが有する画素から出力された信号をデジタル信号に変換する第２回路ブロックとが配置され、前記第１基板に積層された第２基板と、
を備え、
前記第１回路ブロックと前記第２回路ブロックとの距離は、前記第１画素ブロックと前記第２画素ブロックとの距離と異なる撮像素子。

【請求項2】

画素を有する第１画素ブロックと、前記第１画素ブロックと第２画素ブロックとが配置された第１基板と、
前記第１画素ブロックが有する画素から出力された信号をデジタル信号に変換する第１回路ブロックと、前記第２画素ブロックが有する画素から出力された信号をデジタル信号に変換する第２回路ブロックとが配置され、前記第１基板に積層された第２基板と、
を備え、
前記第１画素ブロックと第２画素ブロックとは隣り合い、前記第１回路ブロックと第２回路ブロックとは隣り合わない撮像素子。

【請求項3】

画素を有する画素ブロックが複数配置された第１基板と、
前記第１基板に積層され、各々が前記複数の画素ブロックのうちの対応する少なくともいずれかが出力した信号をデジタル信号に変換する回路ブロックが複数配置された第２基板と、
を備え、
前記複数の画素ブロックの配置関係と、前記複数の画素ブロックのそれぞれに対応する前記複数の回路ブロックの配置関係とが異なっている撮像素子。

【請求項4】

前記第１基板および前記第２基板は、前記複数の画素ブロックの少なくともいずれか１つを、前記第１基板と前記第２基板とが積層された方向について、前記複数の画素ブロックの前記少なくともいずれか１つと重ならない位置にある前記複数の回路ブロックの少なくともいずれか１つに電気的に接続する接続配線を有する請求項３に記載の撮像素子。

【請求項5】

前記複数の回路ブロックは、前記第１基板と前記第２基板とが積層された方向について、重ならない位置にある画素ブロックと電気的に接続される第１の回路ブロックと、重なる位置にある画素ブロックと電気的に接続される第２の回路ブロックとを含む請求項４に記載の撮像素子。

【請求項6】

前記接続配線は、前記複数の画素ブロックのうちの少なくとも一つを、前記第１の回路ブロックおよび前記第２の回路ブロックに電気的に接続する請求項５に記載の撮像素子。

【請求項7】

前記第１の回路ブロックと電気的に接続される画素ブロックに隣接する複数の画素ブロックのうちの少なくとも一つの画素ブロックは、前記少なくとも一つの画素ブロックと重ならない位置にある前記第２の回路ブロックと電気的に接続される請求項５に記載の撮像素子。

【請求項8】

請求項１から７のいずれか１項に記載の撮像素子を有する撮像装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、撮像素子および撮像装置に関する。

【背景技術】

【0002】

AD変換部を備える撮像素子が知られている（例えば、特許文献１）。従来から、AD変換部で発生した熱によるノイズが問題となっていた。
特許文献１ 特開２０１３－５１６７４

【発明の概要】

【0003】

本発明の第１の態様においては、撮像素子であって、画素を有する第１画素ブロックと、第１画素ブロックと隣り合う第２画素ブロックとが配置された第１基板と、第１画素ブロックが有する画素から出力された信号をデジタル信号に変換する第１回路ブロックと、第２画素ブロックが有する画素から出力された信号をデジタル信号に変換する第２回路ブロックとが配置され、第１基板に積層された第２基板と、を備え、第１回路ブロックと第２回路ブロックとの距離は、第１画素ブロックと第２画素ブロックとの距離と異なる。

【0004】

本発明の第２の態様においては、撮像素子であって、画素を有する第１画素ブロックと、第１画素ブロックと第２画素ブロックとが配置された第１基板と、第１画素ブロックが有する画素から出力された信号をデジタル信号に変換する第１回路ブロックと、第２画素ブロックが有する画素から出力された信号をデジタル信号に変換する第２回路ブロックとが配置され、第１基板に積層された第２基板と、を備え、第１画素ブロックと第２画素ブロックとは隣り合い、第１回路ブロックと第２回路ブロックとは隣り合わない。

【0005】

本発明の第３の態様においては、撮像素子であって、画素を有する画素ブロックが２次元に複数配置された第１基板と、第１基板に積層され、各々が複数の画素ブロックのうちの対応する少なくともいずれかが出力した信号をデジタル信号に変換する回路ブロックが複数配置された第２基板と、を備え、複数の画素ブロックの配置関係と、複数の画素ブロックのそれぞれに対応する複数の回路ブロックの配置関係とが異なっている。

【0006】

本発明の第２の態様においては、撮像装置であって上記撮像素子を備える。

【0007】

なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

【図面の簡単な説明】

【0008】

【図1】本実施形態に係る撮像素子４００の概要を示す図である。

【図2】画素部１１０の具体的な構成の一例を示す。

【図3】画素１１２の回路構成の一例を示す。

【図4】処理回路部２１０のより具体的な構成の一例を示す。

【図5】画素ブロック１２０と処理ブロック２２０との接続関係を模式的に示す。

【図6】被写体の明るさと発熱の関係を示す模式図である。

【図7】画素ブロック１２０と処理ブロック２２０との他の接続関係を模式的に示す。

【図8】画素ブロック１２０と処理ブロック２２２との他の接続関係を模式的に示す。

【図9】画素ブロック１２０と処理ブロック２２２との他の接続関係を模式的に示す。

【図10】画素ブロック１２０と処理ブロック２２０との接続関係を模式的に示す。

【図11】実施例に係る撮像装置５００の構成例を示すブロック図である。

【発明を実施するための形態】

【0009】

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

【0010】

本明細書において、Ｘ軸とＹ軸とは互いに直交し、Ｚ軸はＸＹ平面に直交する。ＸＹＺ軸は右手系を構成する。Ｚ軸と平行な方向を撮像素子４００の積層方向と称する場合がある。本明細書において、「上」及び「下」の用語は、重力方向における上下方向に限定されない。これらの用語は、Ｚ軸方向における相対的な方向を指すに過ぎない。なお、本明細書では、Ｘ軸方向の配列を「行」とし、Ｙ軸方向の配列を「列」として説明するが、行列方向はこれに限定されない。また、Ｚ軸方向が被写体からの光が入射する光軸方向となっている。

【0011】

図１は、本実施形態に係る撮像素子４００の概要を示す図である。撮像素子４００は、被写体を撮像する。撮像素子４００は、撮像された被写体の画像データを生成する。撮像素子４００は、第１基板１００および第２基板２００を備える。図１に示すように、第１基板１００は、第２基板２００に積層されている。

【0012】

第１基板１００は、画素部１１０を有する。画素部１１０は、入射された光に基づく画素信号を出力する。なお、第１基板１００を画素チップと呼ぶことがある。

【0013】

第２基板２００は、処理回路部２１０および周辺回路部２３０を有する。なお、第２基板２００を信号処理チップと呼ぶことがある。

【0014】

処理回路部２１０は、第１基板１００から出力された画素信号が入力される。処理回路部２１０は、入力された画素信号を処理する。例えば、処理回路部２１０は、アナログ信号をデジタル信号に変換する処理を行う。具体的には、処理回路部２１０は、入力された画素信号をデジタル信号に変換する処理を行う。処理回路部２１０は他の信号処理を行ってもよい。他の信号処理の例としてアナログまたはデジタルのＣＤＳ（相関二重サンプリング）などのノイズ除去処理が挙げられる。

【0015】

本例の処理回路部２１０は、第２基板２００において、画素部１１０と対向する位置に配置されている。すなわち、処理回路部２１０は光軸方向について少なくとも部分的に画素部１１０と重なるように配される。処理回路部２１０は、画素部１１０の駆動を制御するための制御信号を画素部１１０に出力してもよい。

【0016】

周辺回路部２３０は、処理回路部２１０の駆動を制御する。周辺回路部２３０は、第２基板２００において、処理回路部２１０の周辺に配置されている。また、周辺回路部２３０は、第１基板１００と電気的に接続され、画素部１１０の駆動を制御してもよい。

【0017】

撮像素子４００は、第１基板１００および第２基板２００に加えて、第２基板２００に積層された第３基板を有してもよい。例えば、第３基板はメモリチップであって、第２基板２００が出力した信号に応じた画像処理を行う。また、撮像素子４００の構造は、裏面照射型であっても、表面照射型であってもよい。以下、裏面照射型の例で説明する。

【0018】

図２は、画素部１１０の具体的な構成の一例を示す。本例では、画素部１１０と、画素部１１０に設けられた画素ブロック１２０の拡大図を示している。

【0019】

画素部１１０は、行方向および列方向に沿って並んで２次元に配置された複数の画素ブロック１２０を有する。本例の画素部１１０は、Ｍ×Ｎ個（Ｍ，Ｎは、自然数）の画素ブロック１２０を有する。本例では、ＭがＮと等しい場合を図示しているが、ＭとＮは異なっていてもよい。

【0020】

画素ブロック１２０は、少なくとも１つの画素１１２を有する。本例の画素ブロック１２０は、ｍ×ｎ個（ｍ，ｎは、自然数）の画素１１２を有する。例えば、画素ブロック１２０は、１６×１６個の画素１１２を有する。画素ブロック１２０に対応する画素１１２の個数はこれに限定されない。本例では、ｍがｎと等しい場合を図示しているが、ｍはｎと異なっていてもよい。画素ブロック１２０は、行方向において共通の制御線に接続された複数の画素１１２を有する。例えば、画素ブロック１２０のそれぞれの画素１１２は、同一の露光時間に設定されるように共通の制御線に接続されている。一例において、行方向に並ぶｎ個の画素１１２が共通の制御線によって接続される。

【0021】

一方、複数の画素ブロック１２０同士では、それぞれ異なる露光時間に設定されてよい。即ち、画素ブロック１２０のそれぞれの画素１１２は同一の露光時間であるが、他の画素ブロック１２０では異なる露光時間に設定されてよい。例えば、画素ブロック１２０の画素１１２が行方向に共通の制御線で接続されている場合に、他の画素ブロック１２０の画素１１２が異なる制御線で共通に接続される。

【0022】

本実施形態では、１つの処理ブロック２２０に対して、１つの画素ブロック１２０が配置されている。画素ブロック１２０と処理ブロック２２０との接続関係については後述する。

【0023】

画素１１２は、光を電荷に変換する光電変換機能を有する。画素１１２は、光電変換された電荷を蓄積する。ｍ個の画素１１２は、列方向に沿って並んで配置され、共通の信号線１２２に接続されている。そして、ｍ個の画素１１２は、画素ブロック１２０において、行方向にｎ列並んで配列されている。

【0024】

換言すれば、画素ブロック１２０は、共通の制御線で接続された複数の画素１１２のあつまりである。また、画素ブロック１２０は、同一の露光時間が設定される複数の画素１１２の回路の最小単位であるともいえる。

【0025】

図３は画素１１２の回路構成の一例を示す。画素１１２は、光電変換部１０４と、転送部１２３と、リセット部１２６と、画素出力部１２７とを備える。画素出力部１２７は、増幅部１２８および選択部１２９を有する。本例では、転送部１２３、リセット部１２６、増幅部１２８および選択部１２９はＮチャンネル型ＦＥＴとして説明するが、トランジスタの種類はこれに限られない。

【0026】

光電変換部１０４は、光を電荷に変換する光電変換機能を有する。光電変換部１０４は、光電変換された電荷を蓄積する。光電変換部１０４は、例えば、フォトダイオードである。

【0027】

転送部１２３は、光電変換部１０４に蓄積された電荷を蓄積部１２５に転送する。転送部１２３は、光電変換部１０４の電荷を転送するトランスファーゲートの一例である。換言すれば、転送部１２３をゲートとし、光電変換部１０４をソースとし、蓄積部１２５をドレインとして、これらがいわゆる転送トランジスタを構成している。転送部１２３のゲート端子は、画素ブロック１２０ごとのローカルな転送制御線に接続されて、制御信号φＴＸ１が入力される。

【0028】

蓄積部１２５は、転送部１２３により光電変換部１０４からの電荷が転送される。蓄積部１２５は、フローティングディフュージョン（ＦＤ）の一例である。

【0029】

リセット部１２６は、蓄積部１２５の電荷を所定の電源電圧ＶＤＤが供給される電源配線に排出する。リセット部１２６のゲート端子は、複数の画素ブロック１２０にわたるグローバルなリセット制御線に接続されて、リセット制御信号φＲＳＴが入力される。

【0030】

画素出力部１２７は、蓄積部１２５の電位に基づく信号を信号線１２２に出力する。画素出力部１２７は、増幅部１２８および選択部１２９を有する。増幅部１２８は、ゲート端子が蓄積部１２５に接続され、ドレイン端子が電源電圧ＶＤＤの供給される電源配線に接続され、ソース端子が選択部１２９のドレイン端子に接続される。

【0031】

選択部１２９は、画素１１２と信号線１２２の間の電気的な接続を制御する。選択部１２９により画素１１２と信号線１２２が電気的に接続されると、画素１１２から信号線１２２に画素信号が出力される。選択部１２９のゲート端子は、選択制御信号φＳＥＬを入力するための複数の画素ブロック１２０にわたるグローバルな選択制御線に接続される。選択部１２９のソース端子は負荷電流源１２１に接続されている。

【0032】

負荷電流源１２１は、信号線１２２に電流を供給する。負荷電流源１２１は、第１基板１００に設けられてもよいし、第２基板２００に設けられてもよい。

【0033】

以降、光電変換部１０４に蓄積された電荷、蓄積部１２５に転送された電荷および蓄積部１２５の電位に基づく信号のいずれか、または、これらを総称して、画素信号と称する場合がある。

【0034】

付言すれば、画素１１２は少なくとも１つの光電変換部１０４と、当該少なくとも１つの光電変換部１０４からの画像信号を信号線１２２に読み出す読出部としての画素出力部１２７と、を備えている。画素１１２は、画像を構成する画素信号を信号線１２２に出力する回路の最小単位であるともいえる。

【0035】

図４は、処理回路部２１０のより具体的な構成の一例を示す。本例では、処理回路部２１０と、処理回路部２１０に設けられた処理ブロック２２０の拡大図を示している。

【0036】

処理回路部２１０は、行方向および列方向に沿って並んで配置された処理ブロック２２０を有する。本例の処理回路部２１０は、Ｍ×Ｎ個の処理ブロック２２０を有する。

【0037】

本実施形態において、処理ブロック２２０と画素ブロック１２０は光軸方向から見て重なった位置に配されるが、必ずしも重なった位置に配された処理ブロック２２０と画素ブロック１２０とが接続されるとは限らない。この場合に、処理ブロック２２０と画素ブロック１２０の面積は隣接するブロック間のマージンを含めて略同一であってよい。

【0038】

処理ブロック２２０は、電気的に接続された画素ブロック１２０の駆動を制御する。処理ブロック２２０と画素ブロック１２０とが電気的に接続されていることを、対応する、と呼ぶ場合がある。例えば、処理ブロック２２０は、対応する画素ブロック１２０の露光時間を制御する。また、処理ブロック２２０は、ＡＤコンバータ等の処理回路を有し、対応する画素ブロック１２０が出力した信号を処理する。一例において、処理ブロック２２０は、対応する画素ブロック１２０から出力されたアナログの画素信号をデジタル信号に変換する。本例の処理ブロック２２０は、露光制御部１０と、画素駆動部２０と、接合部３０と、信号変換部４０と、信号出力部５０とを備える。

【0039】

露光制御部１０は、複数の画素１１２の露光を制御する。露光制御部１０は、画素１１２の露光時間を制御するための信号を生成する。一例において、露光制御部１０は、露光の開始タイミングまたは終了タイミングの少なくとも１つを調整して、画素ブロック１２０毎の露光時間を制御する。

【0040】

画素駆動部２０は、複数の画素１１２と電気的に接続される。画素駆動部２０は、露光制御部１０からの信号に基づき、複数の画素１１２から、任意の画素１１２を選択して駆動する。撮像素子４００は、入射光の強度に応じて、画素ブロック１２０毎に露光時間の設定が可能であるため、ダイナミックレンジを拡大することができる。

【0041】

接合部３０は、第１基板１００と第２基板２００とを接合する。接合部３０は、第１基板１００から入力された画素信号を信号変換部４０に入力する。接合部３０は、行方向に配置されたｎ個の画素１１２に対応して設けられ、信号変換部４０に画素信号を列毎に入力する。

【0042】

信号変換部４０は、画素部１１０が出力したアナログ信号をデジタル変換する。本例の信号変換部４０は、アナログの画素信号をデジタル信号に変換する。信号変換部４０は、列方向に配列されたｍ個の画素１１２からのアナログ信号を順次デジタル変換する。信号変換部４０は、行方向に並んだｎ個のＡＤコンバータ４２を有する。ＡＤコンバータ４２のそれぞれは、対応する画素ブロック１２０の対応する列の画素１１２からのアナログ信号を並列にデジタル変換する。これは、一つの画素ブロック１２０に対していわゆるカラムＡＤＣ方式であるともいえる。

【0043】

信号出力部５０は、信号変換部４０からデジタル信号を受信する。一例において、信号出力部５０は、デジタル信号を一時的に記憶する。信号出力部５０は、デジタル信号を記憶するためのラッチ回路を有してよい。

【0044】

なお、１つの画素ブロック１２０に対して１つの処理ブロック２２０を設けることに代えて、Ｎ個（Ｎは２以上の自然数）の画素ブロック１２０に対して１つの処理ブロック２２０を設けてもよい。１つの処理ブロックに対応したＮ個の画素ブロック１２０を画素ブロック群と称することがある。例えば、列方向に沿って並んで配置された２つの画素ブロック１２０を１つの画素ブロック群として、１つの処理ブロック２２０を設けてもよい。この場合、処理ブロック２２０は、画素ブロック１２０毎に露光時間を制御してもよい。

【0045】

付言すれば、処理ブロック２２０は、少なくとも１つの画素ブロック１２０に電気的に接続され、当該少なくとも１つの画素ブロック１２０の画素信号を処理する回路の最小単位であるともいえる。また、処理回路部２１０は、処理ブロック２２０の群で構成されているともいえる。

【0046】

図５は、画素ブロック１２０と処理ブロック２２０との接続関係を模式的に示す。図５では、説明の簡略化のため、画素部１１０および処理回路部２１０における４×４のブロックが示されており、各ブロックをＸＹ方向の順序を用いて「１－１」、「１－２」のように表している。

【0047】

図５に示す例において、Ｘ方向が「１」の列、すなわち画素ブロック「１－１」、「１－２」、「１－３」および「１－４」はそれぞれ、積層方向であるＺ方向に重なった処理ブロック「１－１」、「１－２」、「１－３」および「１－４」に、接続配線２５０によって接続されている。なお、接続配線２５０は、画素ブロック１２０の列数であるｎ本あるが図中は代表して１本で示している。接続配線２５０は、画素部１１０と処理回路部２１０の境界面１０２をまたぐほぼＺ方向に延びている。

【0048】

一方、Ｘ方向が「２」の列、すなわち画素ブロック「２－１」、「２－２」、「２－３」および「２－４」はそれぞれ、積層方向であるＺ方向に重なった処理ブロック「２－１」、「２－２」、「２－３」および「２－４」には接続されていない。代わりに、画素ブロック「２－１」はＺ方向に重ならない処理ブロック「２－３」に接続されている。また、画素ブロック「２－２」はＺ方向に重ならない処理ブロック「２－４」に接続され、画素ブロック「２－３」はＺ方向に重ならない処理ブロック「２－１」に接続され、画素ブロック「２－４」はＺ方向に重ならない処理ブロック「２－２」に接続されている。

【0049】

画素ブロック「２－１」と処理ブロック「２－３」とは、画素部１１０と処理回路部２１０の境界面１０２をまたぐほぼＺ方向に延びている接続配線２５２と、この接続配線２５２とつながっており処理回路部２１０のＸＹ平面内に延びている接続配線２５３とで電気的に接続されている。Ｘ方向が「２」の列の他の画素ブロックおよび処理ブロックも同様に接続配線２５２，２５３によって電気的に接続されている。

【0050】

接続配線２５２，２５３が、代表して１本で示されていることは接続配線２５０と同様である。また、ＸＹ平面内に延びている接続配線２５３は、画素部１１０の側に設けられてもよいし、画素部１１０と処理回路部２１０の両方に設けられてもよい。

【0051】

Ｘ方向が「３」の列の画素ブロックと処理ブロックとの接続関係は、Ｘ方向が「１」の列と同じである。さらに、Ｘ方向が「４」の列の画素ブロックと処理ブロックとの接続関係は、Ｘ方向が「２」の列と同じである。付言すれば、画素部１１０および処理回路部２１０の全体にわたって、Ｘ方向が「１」の画素ブロックと処理ブロックとの接続関係とＸ方向が「２」の画素ブロックと処理ブロックとの接続関係とを一つの単位として、その接続関係がＸＹ方向に繰り返し適用されている。なお、繰り返しのうちの一部が異なる接続関係にあってもよい。

【0052】

図５に示す画素ブロックと処理ブロックとの接続関係は、例えば画素ブロック「１－１」と「２－１」とはＸ方向に隣接しているにも関わらず、それらに接続している「処理ブロック「１－１」と「２－３」とはＸ方向に隣接していない。したがって、図５の接続関係は、複数の画素ブロックの配置関係と、複数の画素ブロックのそれぞれに対応する複数の回路ブロックの配置関係とが異なっている例になっているといえる。

【0053】

また、図５において、処理ブロックとＺ方向に重なって接続されている画素ブロックのいずれか一つに着目すると、当該画素ブロックに隣接する画素ブロックのいずれか一つの画素ブロックはＺ方向に重なっていない処理ブロックと接続されている。例えば、処理ブロックとＺ方向に重なって接続されている画素ブロック「１－１」に着目すると、画素ブロック「１－１」に隣接する画素ブロックのうちの画素ブロック「２－１」は、Ｚ方向に重なっていない処理ブロック「２－３」に接続されている。

【0054】

図６は、被写体の明るさと発熱の関係を示す模式図である。図６は、図５の接続関係をＸＹ平面で示している。

【0055】

例えば、画素ブロック「１－１」、「１－２」、「２－１」及び「２－２」にまたがって明るい被写体からの光が入射しているとする。付言すると、被写体はこのように隣接する画素ブロック間にまたがっていることが多い。

【0056】

例えば、ダイナミックレンジを拡大させるための手法として、画素ブロック毎に露光時間や画素信号出力回数を変えて画素信号を読み出す様な使い方をする場合、明るい被写体が入射している画素ブロックに対しては、当該画素ブロックの画素が飽和しないように、他の画素ブロックよりも頻繁に画素信号が処理ブロックに読み出されることがある。この場合、頻繁に読み出しが行われる処理ブロックでは、その分、頻繁にＡＤ変換などの処理が行われることになり発熱が大きくなる。

【0057】

図６の実施形態によれば、画素ブロック「１－１」、「１－２」、「２－１」及び「２－２」に接続されているのは処理ブロック「１－１」、「１－２」、「２－３」及び「２－４」である。したがって、発熱が大きくなるのは処理ブロック「１－１」、「１－２」、「２－３」及び「２－４」である。ここで、処理ブロック「１－１」および「１－２」と処理ブロック「２－３」および「２－４」とはＸＹ方向のいずれにも隣接していない。よって、全体として発熱が大きい領域が分散される。これにより、発熱が大きい領域が集中することで熱が画素ブロック側に伝わることによる画素信号のノイズを抑えることができる。

【0058】

図７は、画素ブロック１２０と処理ブロック２２０との他の接続関係を模式的に示す。図７において図５と同じ構成は同じ参照番号を付して説明を省略する。また図７も図５と同様に簡略化されている。

【0059】

図７に示す例において、画素ブロック「１－１」は、積層方向であるＺ方向に重なった処理ブロック「１－１」と、Ｚ方向に重ならない処理ブロック「１－３」とに接続されている。この場合に、画素ブロック「１－１」の一部の画素１１２が、接続配線２５５およびこれと接続され主にＺ方向に延びる接続配線２５６で処理ブロック「１－１」に接続されている。一方、画素ブロック「１－１」の他の一部の画素１１２が、接続配線２５５およびこれと接続されＸＹ方向にも延びる接続配線２５７で処理ブロック「１－３」に接続されている。

【0060】

ここで、処理ブロック２２０がカラムＡＤＣ方式であることに対応して、上記一部の画素１１２および他の一部の画素１１２は、列毎であることが好ましい。また、発熱を分散させる観点から、一部の画素数と他の一部の画素数とは同一またはほぼ同一であることが好ましい。例えば、画素ブロック「１－１」の奇数列の画素１１２が処理ブロック「１－１」に接続され、画素ブロック「１－１」の偶数列の画素１１２が処理ブロック「１－３」に接続されてよい。

【0061】

この場合には、図中で、ｎ本の接続配線２５５、ｎ／２本の接続配線２５６、ｎ／２本の接続配線２５７が、それぞれ代表して１本で示されている。なお接続配線２５７の全部または一部が画素部１１０の側に配されてよいことは図５の場合と同様である。

【0062】

同様に、画素ブロック「１－２」は、積層方向であるＺ方向に重なった処理ブロック「１－２」と、Ｚ方向に重ならない処理ブロック「１－４」とに接続されている。さらに、画素ブロック「１－３」は、積層方向であるＺ方向に重なった処理ブロック「１－３」と、Ｚ方向に重ならない画素ブロック「１－１」とに接続されている。また、画素ブロック「１－４」は、積層方向であるＺ方向に重なった処理ブロック「１－４」と、Ｚ方向に重ならない画素ブロック「１－２」とに接続されている。

【0063】

図７に示す例において、一つの処理ブロックに着目すると、当該処理ブロックは２つの画素ブロックと接続されていることになる。例えば、処理ブロック「１－１」は、画素ブロック「１－１」および「１－３」に接続されている。この場合に、処理ブロック「１－１」の複数のＡＤコンバータ４２のうちの一部が一方の画素ブロック「１－１」に接続され、複数のＡＤコンバータ４２のうちの他の一部が他方の画素ブロック「１－３」に接続される。これにより、画素ブロックと処理ブロックとが１対１に接続されている場合と同様な並行処理ができる。

【0064】

図７において、画素部１１０および処理回路部２１０の全体にわたって、Ｙ方向が「１」から「４」の画素ブロックと処理ブロックとの接続関係を一つの単位として、その接続関係がＸＹ方向に繰り返し適用されている。なお、繰り返しのうちの一部が異なる接続関係にあってもよい。

【0065】

図７に示す画素ブロックと処理ブロックとの接続関係は、例えば画素ブロック「１－１」は処理ブロック「１－１」とは重なっているが処理ブロック「１－３」とは重なっていないにも関わらず、それらの両方に接続している。したがって、図７の接続関係も、複数の画素ブロックの配置関係と、複数の画素ブロックのそれぞれに対応する複数の回路ブロックの配置関係とが異なっている例になっているといえる。

【0066】

図７の例において、例えば、画素ブロック「１－１」、「１－２」、「２－１」及び「２－２」にまたがって明るい被写体からの光が入射しているとする。この場合に、画素ブロック「１－１」は２つの処理ブロック「１－１」および「１－３」に接続されているので、発熱がこれら２つの処理ブロックに分散する。さらに、これら２つの処理ブロックは互いに隣接していないので、発熱が大きい領域がさらに分散する。

【0067】

また、４つの画素ブロック「１－１」、「１－２」、「２－１」及び「２－２」の全体でみると、これらに接続されているのは８つの処理ブロック「１－１」、「１－２」、「１－３」、「１－４」、「２－１」、「２－２」、「２－３」及び「２－４」であり、それぞれの処理ブロックでの処理頻度は１つの画素ブロック読み出し頻度の半分になっている。よって、全体として発熱が大きい領域が分散される。これにより、発熱が大きい領域が集中することで熱が画素ブロック側に伝わることによる画素信号のノイズを抑えることができる。

【0068】

図８は、画素ブロック１２０と処理ブロック２２２との他の接続関係を模式的に示す。図８において図５から図７と同じ構成は同じ参照番号を付して説明を省略する。また図８も図５と同様に簡略化されている。

【0069】

図８の例において、画素部１１０と処理回路部２１２の全体として、２つの画素ブロックが、１つの画素ブロック群として１つの処理ブロックに接続されている。例えば、２つの画素ブロック「１－１」および「１－２」が、１つの処理ブロック「１－１，２」に接続配線２５０で接続されている。この場合に処理ブロック２２２の各々は２ｎ個のＡＤコンバータ４２を有している。

【0070】

さらに、画素ブロック「１－１」および「１－２」はＺ方向について重なる処理ブロック「１－１，２」に接続されており、画素ブロック「１－３」および「１－４」もＺ方向について重なる処理ブロック「１－３，４」に接続されている。一方、画素ブロック「２－１」および「２－２」はＺ方向について重なっていない処理ブロック「２－３，４」に接続配線２５２および２５３で接続されており、画素ブロック「２－３」および「２－４」もＺ方向について重なっていない処理ブロック「２－１，２」に接続されている。

【0071】

図８において、画素部１１０および処理回路部２１０の全体にわたって、Ｘ方向が「１」から「４」、Ｙ方向が「１」から「２」の画素ブロックすなわち画素ブロック群と処理ブロックとの接続関係を一つの単位として、その接続関係がＸＹ方向に繰り返し適用されている。なお、繰り返しのうちの一部が異なる接続関係にあってもよい。

【0072】

図８に示す画素ブロックと処理ブロックとの接続関係は、例えば画素ブロック「１－１」は処理ブロック「１－１，２」とは重なっているが画素ブロック「２－１」は処理ブロック「２－３，４」とは重なっていない。したがって、図８の接続関係も、複数の画素ブロックの配置関係と、複数の画素ブロックのそれぞれに対応する複数の回路ブロックの配置関係とが異なっている例になっているといえる。

【0073】

図８の例において、例えば、画素ブロック「１－１」、「１－２」、「２－１」及び「２－２」にまたがって明るい被写体からの光が入射しているとする。この場合に、上記接続関係により、処理頻度が大きくなるのは処理ブロック「１－１，２」および「２－３，４」となる。これら２つの処理ブロックは互いに隣接していないので、発熱が大きい領域が分散する。これにより、発熱が大きい領域が集中することで熱が画素ブロック側に伝わることによる画素信号のノイズを抑えることができる。

【0074】

図９は、画素ブロック１２０と処理ブロック２２２との他の接続関係を模式的に示す。図９において図５から図８と同じ構成は同じ参照番号を付して説明を省略する。また図８も図５と同様に簡略化されている。

【0075】

図９の例においては、画素部１１０と処理回路部２１２の全体として、２つの画素ブロックが、１つの画素ブロック群として２つの処理ブロックに接続されている。例えば、２つの画素ブロック「１－１」および「１－２」が、２つの処理ブロック「１－１，２」および「１－３，４」に接続配線２５５，２５６，２５７で接続されている。

【0076】

この場合に処理ブロック２２２の各々は２ｎ個のＡＤコンバータ４２を有している。さらに、２つの画素ブロック「１－１」および「１－２」の一部の画素１１２が一方の処理ブロック「１－１，２」に接続され、他の一部の画素１１２が他方の処理ブロック「１－３，４」に接続される。例えば、２つの画素ブロック「１－１」および「１－２」の両方の奇数列の画素１１２が、一方の処理ブロック「１－１，２」に接続され、画素ブロック「１－１」および「１－２」の両方の偶数列の画素１１２が、他方の処理ブロック「１－３，４」に接続されてよい。

【0077】

図９において、画素部１１０および処理回路部２１０の全体にわたって、Ｘ方向が「１」から「４」の画素ブロックと処理ブロックとの接続関係を一つの単位として、その接続関係がＸＹ方向に繰り返し適用されている。なお、繰り返しのうちの一部が異なる接続関係にあってもよい。

【0078】

図９に示す画素ブロックと処理ブロックとの接続関係は、例えば画素ブロック「１－１」は処理ブロック「１－１，２」とは重なっているが処理ブロック「１－３，４」とは重なっていない。したがって、図９の接続関係も、複数の画素ブロックの配置関係と、複数の画素ブロックのそれぞれに対応する複数の回路ブロックの配置関係とが異なっている例になっているといえる。

【0079】

図９の例において、例えば、画素ブロック「１－１」、「１－２」、「２－１」及び「２－２」にまたがって明るい被写体からの光が入射しているとする。この場合に、上記接続関係により、発熱が２倍の面積を有する４つの処理ブロックに分散する。さらに、当該４つの処理ブロックでの処理頻度は１つの画素ブロック群の読み出し頻度の半分になっている。よって、全体として発熱が大きい領域が分散される。これにより、発熱が大きい領域が集中することで熱が画素ブロック側に伝わることによる画素信号のノイズを抑えることができる。

【0080】

図１０は、画素ブロック１２０と処理ブロック２２０との接続関係を模式的に示す。図１０において、図６と同じ構成については同じ参照番号を付して説明を省略する。

【0081】

図１０において、画素ブロック「１－１」は処理ブロック「１－１」に電気的に接続されている。画素ブロック「２－１」は処理ブロック「２－３」に電気的に接続されている。

【0082】

ここで、画素ブロック「１－１」と画素ブロック「２－１」との距離Ｌ１は、対応する処理ブロック「１－１」と処理ブロック「２－３」との距離Ｌ２と異なっている。具体的には距離Ｌ１の方が距離Ｌ２よりも短い。ここで距離は、それぞれのブロックにおける代表的な位置間の距離であってよく、例えば当該代表的な位置は、各ブロックの幾何学的な重心（中心とも呼ばれる）であってよい。また、各ブロックが矩形の場合に何れか一つの角であってもよい。

【0083】

なお、図１０における画素ブロック「１－１」、「２－１」、処理ブロック「１－１」、「２－３」の接続関係は説明の都合上、図６と同じである。しかしながら、接続関係は図６と同じものに限られず、本実施形態では、注目しているある画素ブロックと他の画素ブロックとの距離が、対応する２つの処理ブロック間の距離と異なっているように接続されていればよい。

【0084】

また、上記距離の関係において、注目する画素ブロックと他の画素ブロックとは互いに隣接していなくてもよい。さらに、注目しているある画素ブロックと他の画素ブロックとの距離が対応する２つの処理ブロック間の距離と異なっている画素ブロックと処理ブロックの組が少なくとも１つあれば、他の２つの画素ブロック間の距離と対応する処理ブロック間の距離が同じ組が含まれていてもよい。

【0085】

なお、上記いずれの実施形態においても、画素１１２に排出部を設けてもよい。排出部は、光電変換部１０４に蓄積された電荷を電源電圧ＶＤＤが供給される電源配線に排出する。さらに別例として、転送部１２３を省略してもよい。その場合には蓄積部１２５はフローティングディフュージョンとしての機能を有しなくなる。また、蓄積部１２５、画素出力部１２７を他の画素と共有してもよい。また、画素１１２は複数の光電変換部１０４および転送部１２３で構成してもよい。

【0086】

さらに、上記いずれの実施形態においても、処理ブロック２２０に露光制御部１０および画素駆動部２０を設けず、主に処理ブロック２２０ごとに読出しが行われて信号変換部４０による変換を行うものであってよい。この場合には画素１１２は画素ブロック１２０ごとではなく画素部１１０の全体として露光時間が制御される。

【0087】

図１１は、実施例に係る撮像装置５００の構成例を示すブロック図である。撮像装置５００は、撮像素子４００と、システム制御部５０１と、駆動部５０２と、測光部５０３と、ワークメモリ５０４と、記録部５０５と、表示部５０６と、駆動部５１４と、撮影レンズ５２０とを備える。

【0088】

撮影レンズ５２０は、光軸ＯＡに沿って入射する被写体光束を撮像素子４００へと導く。撮影レンズ５２０は、複数の光学レンズ群から構成され、シーンからの被写体光束をその焦点面近傍に結像させる。撮影レンズ５２０は、撮像装置５００に対して着脱できる交換式レンズであってもよい。なお、図１１では瞳近傍に配置された仮想的な１枚のレンズで当該撮影レンズ５２０を代表して表している。

【0089】

駆動部５１４は、撮影レンズ５２０を駆動する。一例において、駆動部５１４は、撮影レンズ５２０の光学レンズ群を移動させて合焦位置を変更する。また、駆動部５１４は、撮影レンズ５２０内の虹彩絞りを駆動して撮像素子４００に入射する被写体光束の光量を制御してよい。

【0090】

駆動部５０２は、システム制御部５０１からの指示に従って撮像素子４００のタイミング制御、領域制御等の電荷蓄積制御を実行する制御回路を有する。また、操作部５０８は、レリーズボタン等により撮像者からの指示を受け付ける。

【0091】

撮像素子４００は、画素信号をシステム制御部５０１の画像処理部５１１へ引き渡す。画像処理部５１１は、ワークメモリ５０４をワークスペースとして種々の画像処理を施した画像データを生成する。例えば、ＪＰＥＧファイル形式の画像データを生成する場合は、ベイヤー配列で得られた信号からカラー映像信号を生成した後に圧縮処理を実行する。生成された画像データは、記録部５０５に記録されるとともに、表示信号に変換されて予め設定された時間の間、表示部５０６に表示される。

【0092】

測光部５０３は、画像データを生成する一連の撮影シーケンスに先立ち、シーンの輝度分布を検出する。測光部５０３は、例えば１００万画素程度のＡＥセンサを含む。システム制御部５０１の演算部５１２は、測光部５０３の出力を受けてシーンの領域ごとの輝度を算出する。

【0093】

演算部５１２は、算出した輝度分布に従ってシャッタ速度、絞り値、ＩＳＯ感度を決定する。測光部５０３は撮像素子４００で兼用してもよい。なお、演算部５１２は、撮像装置５００を動作させるための各種演算も実行する。駆動部５０２は、一部または全部が撮像素子４００に搭載されてよい。システム制御部５０１の一部が撮像素子４００に搭載されてもよい。

【0094】

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

【0095】

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

【符号の説明】

【0096】

１０ 露光制御部、２０ 画素駆動部、３０ 接合部、４０ 信号変換部、４２ ＡＤコンバータ、５０ 信号出力部、１００ 第１基板、１０２ 境界面、１０４ 光電変換部、１１０ 画素部、１１２ 画素、１２０ 画素ブロック、１２１ 負荷電流源、１２２ 信号線、１２３ 転送部、１２５ 蓄積部、１２６ リセット部、１２７ 画素出力部、１２８ 増幅部、１２９ 選択部、２００ 第２基板、２１０、２１２ 処理回路部、２２０、２２２ 処理ブロック、２５０、２５２、２５３、２５５、２５６、２５７ 接続配線、４００ 撮像素子、５００ 撮像装置、５０１ システム制御部、５０２ 駆動部、５０３ 測光部、５０４ ワークメモリ、５０５ 記録部、５０６ 表示部、５０８ 操作部、５１１ 画像処理部、５１２ 演算部、５１４ 駆動部、５２０ 撮影レンズ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】