知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022162307
(43)【公開日】2022-10-24
(54)【発明の名称】電源回路
(51)【国際特許分類】
G05F 1/56 20060101AFI20221017BHJP
G05F 3/26 20060101ALI20221017BHJP
【ＦＩ】
G05F1/56 310U
G05F3/26
【審査請求】未請求
【請求項の数】7
【出願形態】ＯＬ
(21)【出願番号】P 2021067074
(22)【出願日】2021-04-12
(71)【出願人】
【識別番号】000191238
【氏名又は名称】日清紡マイクロデバイス株式会社
(74)【代理人】
【識別番号】110002000
【氏名又は名称】特許業務法人栄光特許事務所
(72)【発明者】
【氏名】横田 猛昭
【テーマコード（参考）】
5H420
5H430
【Ｆターム（参考）】
5H420NB02
5H420NB12
5H420NB25
5H420NB36
5H420NC02
5H420NC03
5H420NC23
5H420NC26
5H430BB01
5H430BB09
5H430BB11
5H430EE06
5H430EE08
5H430FF04
5H430FF13
5H430GG01
5H430HH03
(57)【要約】
【課題】第１の電源回路の出力電流の変動を抑制し、駆動回路へ安定した電源供給を行うことができる電源回路を提供する。
【解決手段】メイン電源ＲＥＧ１は、一定となるように制御された出力電圧が出力される出力端子Ｐ２を有する。ローカル電源ＲＥＧ２１Ａ、ＲＥＧ２２Ａは、出力電圧から生成した出力電圧ＶＯＵＴ２１、ＶＯＵＴ２２を負荷に対して出力する。ローカル電源ＲＥＧ２１Ａ、ＲＥＧ２２Ａは、負荷に供給する出力電流ＩＯＵＴ１に応じたドレイン電流Ｉ３を出力する。補助電源ＲＥＧＢＫは、ドレイン電流Ｉ３を入力し、ドレイン電流Ｉ３に応じた出力電流ＩＯＵＴ２を出力して、メイン電源ＲＥＧ１の出力端子Ｐ２に供給する。
【選択図】図１
【解決手段】メイン電源ＲＥＧ１は、一定となるように制御された出力電圧が出力される出力端子Ｐ２を有する。ローカル電源ＲＥＧ２１Ａ、ＲＥＧ２２Ａは、出力電圧から生成した出力電圧ＶＯＵＴ２１、ＶＯＵＴ２２を負荷に対して出力する。ローカル電源ＲＥＧ２１Ａ、ＲＥＧ２２Ａは、負荷に供給する出力電流ＩＯＵＴ１に応じたドレイン電流Ｉ３を出力する。補助電源ＲＥＧＢＫは、ドレイン電流Ｉ３を入力し、ドレイン電流Ｉ３に応じた出力電流ＩＯＵＴ２を出力して、メイン電源ＲＥＧ１の出力端子Ｐ２に供給する。
【選択図】図１
【特許請求の範囲】
【請求項1】
一定となるように制御された出力電圧が出力される出力端子を有する第１の電源回路と、
前記出力電圧から生成した駆動電圧を負荷に対して出力する駆動回路とを備えた電源回路において、
前記駆動回路は、前記負荷に供給する第１の出力電流に応じた信号を出力し、
前記信号を入力し、該信号に応じた第２の出力電流を出力して、前記第１の電源回路の前記出力端子に供給する第２の電源回路を備えた、
電源回路。
前記出力電圧から生成した駆動電圧を負荷に対して出力する駆動回路とを備えた電源回路において、
前記駆動回路は、前記負荷に供給する第１の出力電流に応じた信号を出力し、
前記信号を入力し、該信号に応じた第２の出力電流を出力して、前記第１の電源回路の前記出力端子に供給する第２の電源回路を備えた、
電源回路。
【請求項2】
請求項１に記載の電源回路において、
前記第２の電源回路は、入力された電流をミラーした前記第２の出力電流を出力する第１のカレントミラー回路から構成され、
前記駆動回路は、前記信号を前記第１のカレントミラー回路に入力する、
電源回路。
前記第２の電源回路は、入力された電流をミラーした前記第２の出力電流を出力する第１のカレントミラー回路から構成され、
前記駆動回路は、前記信号を前記第１のカレントミラー回路に入力する、
電源回路。
【請求項3】
請求項２に記載の電源回路において、
前記駆動回路は、複数設けられ、
複数の前記駆動回路から出力される複数の前記信号が、一つの前記第１のカレントミラー回路に入力される、
電源回路。
前記駆動回路は、複数設けられ、
複数の前記駆動回路から出力される複数の前記信号が、一つの前記第１のカレントミラー回路に入力される、
電源回路。
【請求項4】
請求項１～３の何れか１項に記載の電源回路において、
前記駆動回路は、前記第１の出力電流が所定値を超えた場合に前記第１の出力電流に応じた前記信号を出力する、
電源回路。
前記駆動回路は、前記第１の出力電流が所定値を超えた場合に前記第１の出力電流に応じた前記信号を出力する、
電源回路。
【請求項5】
請求項４に記載の電源回路において、
前記駆動回路は、前記第１の電源回路の前記出力端子と前記負荷との間に接続される第１のトランジスタと、前記第１のトランジスタにミラー接続され、前記第１のトランジスタに流れる第１電流に応じた第２電流が流れる第２のトランジスタと、前記第２のトランジスタに流れる第２電流が供給される抵抗と、前記抵抗に生じる電圧がバイアス電圧として供給される第３のトランジスタとを有し、前記第３のトランジスタに流れる第３電流が前記信号として出力される、
電源回路。
前記駆動回路は、前記第１の電源回路の前記出力端子と前記負荷との間に接続される第１のトランジスタと、前記第１のトランジスタにミラー接続され、前記第１のトランジスタに流れる第１電流に応じた第２電流が流れる第２のトランジスタと、前記第２のトランジスタに流れる第２電流が供給される抵抗と、前記抵抗に生じる電圧がバイアス電圧として供給される第３のトランジスタとを有し、前記第３のトランジスタに流れる第３電流が前記信号として出力される、
電源回路。
【請求項6】
請求項５に記載の電源回路において、
前記抵抗に生じる電圧がバイアス電圧として供給される第４のトランジスタと、前記第４のトランジスタに流れる第４電流に応じた第５電流を出力する第２のカレントミラー回路とを有し、
前記第２のカレントミラー回路から出力される第５電流が前記第１のトランジスタの制御端子に供給される、
電源回路。
前記抵抗に生じる電圧がバイアス電圧として供給される第４のトランジスタと、前記第４のトランジスタに流れる第４電流に応じた第５電流を出力する第２のカレントミラー回路とを有し、
前記第２のカレントミラー回路から出力される第５電流が前記第１のトランジスタの制御端子に供給される、
電源回路。
【請求項7】
請求項１～３の何れか１項に記載の電源回路において、
前記駆動回路は、前記第１の電源回路の前記出力端子と前記負荷との間に接続される第５のトランジスタと、前記第５のトランジスタにミラー接続され、前記第５のトランジスタに流れる第６電流に応じた第７電流が流れる第６のトランジスタとを有し、前記第６のトランジスタに流れる前記第７電流が前記信号として出力される、
電源回路。
前記駆動回路は、前記第１の電源回路の前記出力端子と前記負荷との間に接続される第５のトランジスタと、前記第５のトランジスタにミラー接続され、前記第５のトランジスタに流れる第６電流に応じた第７電流が流れる第６のトランジスタとを有し、前記第６のトランジスタに流れる前記第７電流が前記信号として出力される、
電源回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、電源回路に関する。
【背景技術】
【0002】
従来の電源回路としては、図３に示すものが提案されている。従来の電源回路１００は、第１の電源回路としての電源ＲＥＧ１と、その出力に接続される駆動回路としての負荷回路ＬＣ１～ＬＣｎとを有している。電源ＲＥＧ１は、リニアレギュレータやＳＷ電源などの降圧電源回路で、電源電圧ＶＤＤを降圧した一定の出力電圧を後述する負荷回路ＬＣ１～ＬＣｎへ電源供給する。負荷回路ＬＣ１～ＬＣｎは、互いに並列接続され、電源ＲＥＧ１から供給される出力電圧から駆動電圧を生成し、図示しない負荷に供給する。
【0003】
また、上述した電源回路に関連する技術として、特許文献１が挙げられる。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２０１０－１７８４５５号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
電源ＲＥＧ１は、通常その内部で出力電圧の電圧値を監視し、出力電圧の変動に応じてその出力電流を制御する、所謂フィードバック制御が成されていることが一般的である。フィードバック制御は、その動作に時間的遅れが生じるため、出力電圧が変化してから正常値に戻るまでにある程度の時間を要する。
【0006】
また、電源ＲＥＧ１には複数の負荷回路ＬＣ１～ＬＣｎが接続されている。これら負荷回路ＬＣ１～ＬＣｎは、出力電流が常に変動する。よって、１つの電源ＲＥＧ１に複数の負荷回路ＬＣ１～ＬＣｎが接続されている構成では、電源ＲＥＧ１は、負荷回路ＬＣ１～ＬＣｎのそれぞれの出力電流の変動に対応することが望まれる。従来の電源回路では、負荷回路ＬＣ１～ＬＣｎの出力電流が変動すると、電源ＲＥＧ１の出力電圧、出力電流が変動する。電源ＲＥＧ１は、出力電圧が一定になるようにフィードバック制御するが、上述のフィードバック制御の時間遅れの結果、すぐに定常値に戻せない。即ち、従来の電源回路では、負荷回路ＬＣ１～ＬＣｎの出力電流の変動によって電源ＲＥＧ１から出力される出力電圧が一定に保てず変動してしまうおそれがあった。
【0007】
この電源ＲＥＧ１の出力電圧の変動によって、負荷回路ＬＣ１～ＬＣｎの動作に悪影響を及ぼすことがある。より具体的には、負荷回路ＬＣ１～ＬＣｎのうち１つの出力電流の増加により電源ＲＥＧ１の出力電圧低下が生じ、他の負荷回路ＬＣ１～ＬＣｎに誤動作が発生したり、電源ＲＥＧ１の出力電圧変動がノイズとなり、各負荷回路ＬＣ１～ＬＣｎに回り込み、出力ノイズを増加させたりする。
【0008】
本発明は、上述した事情に鑑みてなされたものであり、その目的は、第１の電源回路の出力電流の変動を抑制し、駆動回路へ安定した電源供給を行うことができる電源回路を提供することにある。
【課題を解決するための手段】
【0009】
前述した目的を達成するために、本発明に係る電源回路は、下記［１］～［７］を特徴としている。
［１］
一定となるように制御された出力電圧が出力される出力端子を有する第１の電源回路と、
前記出力電圧から生成した駆動電圧を負荷に対して出力する駆動回路とを備えた電源回路において、
前記駆動回路は、前記負荷に供給する第１の出力電流に応じた信号を出力し、
前記信号を入力し、該信号に応じた第２の出力電流を出力して、前記第１の電源回路の前記出力端子に供給する第２の電源回路を備えた、
電源回路であること。
［２］
［１］に記載の電源回路において、
前記第２の電源回路は、入力された電流をミラーした前記第２の出力電流を出力する第１のカレントミラー回路から構成され、
前記駆動回路は、前記信号を前記第１のカレントミラー回路に入力する、
電源回路であること。
［３］
［２］に記載の電源回路において、
前記駆動回路は、複数設けられ、
複数の前記駆動回路から出力される複数の前記信号が、一つの前記第１のカレントミラー回路に入力される、
電源回路であること。
［４］
［１］～［３］の何れか１項に記載の電源回路において、
前記駆動回路は、前記第１の出力電流が所定値を超えた場合に前記第１の出力電流に応じた前記信号を出力する、
電源回路であること。
［５］
［４］に記載の電源回路において、
前記駆動回路は、前記第１の電源回路の前記出力端子と前記負荷との間に接続される第１のトランジスタと、前記第１のトランジスタにミラー接続され、前記第１のトランジスタに流れる第１電流に応じた第２電流が流れる第２のトランジスタと、前記第２のトランジスタに流れる第２電流が供給される抵抗と、前記抵抗に生じる電圧がバイアス電圧として供給される第３のトランジスタとを有し、前記第３のトランジスタに流れる第３電流が前記信号として出力される、
電源回路であること。
［６］
［５］に記載の電源回路において、
前記抵抗に生じる電圧がバイアス電圧として供給される第４のトランジスタと、前記第４のトランジスタに流れる第４電流に応じた第５電流を出力する第２のカレントミラー回路とを有し、
前記第２のカレントミラー回路から出力される第５電流が前記第１のトランジスタの制御端子に供給される、
電源回路であること。
［７］
［１］～［３］の何れか１項に記載の電源回路において、
前記駆動回路は、前記第１の電源回路の前記出力端子と前記負荷との間に接続される第５のトランジスタと、前記第５のトランジスタにミラー接続され、前記第５のトランジスタに流れる第６電流に応じた第７電流が流れる第６のトランジスタとを有し、前記第６のトランジスタに流れる前記第７電流が前記信号として出力される、
電源回路であること。
［１］
一定となるように制御された出力電圧が出力される出力端子を有する第１の電源回路と、
前記出力電圧から生成した駆動電圧を負荷に対して出力する駆動回路とを備えた電源回路において、
前記駆動回路は、前記負荷に供給する第１の出力電流に応じた信号を出力し、
前記信号を入力し、該信号に応じた第２の出力電流を出力して、前記第１の電源回路の前記出力端子に供給する第２の電源回路を備えた、
電源回路であること。
［２］
［１］に記載の電源回路において、
前記第２の電源回路は、入力された電流をミラーした前記第２の出力電流を出力する第１のカレントミラー回路から構成され、
前記駆動回路は、前記信号を前記第１のカレントミラー回路に入力する、
電源回路であること。
［３］
［２］に記載の電源回路において、
前記駆動回路は、複数設けられ、
複数の前記駆動回路から出力される複数の前記信号が、一つの前記第１のカレントミラー回路に入力される、
電源回路であること。
［４］
［１］～［３］の何れか１項に記載の電源回路において、
前記駆動回路は、前記第１の出力電流が所定値を超えた場合に前記第１の出力電流に応じた前記信号を出力する、
電源回路であること。
［５］
［４］に記載の電源回路において、
前記駆動回路は、前記第１の電源回路の前記出力端子と前記負荷との間に接続される第１のトランジスタと、前記第１のトランジスタにミラー接続され、前記第１のトランジスタに流れる第１電流に応じた第２電流が流れる第２のトランジスタと、前記第２のトランジスタに流れる第２電流が供給される抵抗と、前記抵抗に生じる電圧がバイアス電圧として供給される第３のトランジスタとを有し、前記第３のトランジスタに流れる第３電流が前記信号として出力される、
電源回路であること。
［６］
［５］に記載の電源回路において、
前記抵抗に生じる電圧がバイアス電圧として供給される第４のトランジスタと、前記第４のトランジスタに流れる第４電流に応じた第５電流を出力する第２のカレントミラー回路とを有し、
前記第２のカレントミラー回路から出力される第５電流が前記第１のトランジスタの制御端子に供給される、
電源回路であること。
［７］
［１］～［３］の何れか１項に記載の電源回路において、
前記駆動回路は、前記第１の電源回路の前記出力端子と前記負荷との間に接続される第５のトランジスタと、前記第５のトランジスタにミラー接続され、前記第５のトランジスタに流れる第６電流に応じた第７電流が流れる第６のトランジスタとを有し、前記第６のトランジスタに流れる前記第７電流が前記信号として出力される、
電源回路であること。
【発明の効果】
【0010】
本発明の電源回路によれば、第１の電源回路の出力電流の変動を抑制し、駆動回路へ安定した電源供給を行うことができる。
【0011】
以上、本発明について簡潔に説明した。以下に説明される発明を実施するための形態（以下、「実施形態」という。）を添付の図面を参照して通読することにより、本発明の詳細は更に明確化されるであろう。
【図面の簡単な説明】
【0012】
【発明を実施するための形態】
【0013】
本発明に関する具体的な実施形態について、各図を参照しながら以下に説明する。
【0014】
（第１実施例）
第１実施例の電源回路１Ａについて図１を参照して説明する。同図に示すように、電源回路１Ａは、第１の電源回路としてのメイン電源ＲＥＧ１と、駆動回路としての複数のローカル電源ＲＥＧ２１Ａ、ＲＥＧ２２Ａと、第２の電源回路としての補助電源ＲＥＧＢＫとを備えている。なお、本実施例のメイン電源ＲＥＧ１は従来回路における電源ＲＥＧ１に相当する。また、本実施例では複数の駆動回路が２個の場合として図示しているが、駆動回路は２個に限らず１個あるいは３個以上であってもよい。メイン電源ＲＥＧ１は、リニアレギュレータやスイッチング電源などの降圧電源回路から構成されている。メイン電源ＲＥＧ１は、出力電圧の電圧値を監視し、出力電圧の変動に応じてその出力電流を制御することにより、出力電圧を一定にするフィードバック制御を行っている。メイン電源ＲＥＧ１は、入力端子Ｐ１と出力端子Ｐ２との間に接続され、入力端子Ｐ１に入力される電源電圧ＶＤＤを降圧し、一定となるように制御された出力電圧ＶＯＵＴ１を出力端子Ｐ２から出力する。
第１実施例の電源回路１Ａについて図１を参照して説明する。同図に示すように、電源回路１Ａは、第１の電源回路としてのメイン電源ＲＥＧ１と、駆動回路としての複数のローカル電源ＲＥＧ２１Ａ、ＲＥＧ２２Ａと、第２の電源回路としての補助電源ＲＥＧＢＫとを備えている。なお、本実施例のメイン電源ＲＥＧ１は従来回路における電源ＲＥＧ１に相当する。また、本実施例では複数の駆動回路が２個の場合として図示しているが、駆動回路は２個に限らず１個あるいは３個以上であってもよい。メイン電源ＲＥＧ１は、リニアレギュレータやスイッチング電源などの降圧電源回路から構成されている。メイン電源ＲＥＧ１は、出力電圧の電圧値を監視し、出力電圧の変動に応じてその出力電流を制御することにより、出力電圧を一定にするフィードバック制御を行っている。メイン電源ＲＥＧ１は、入力端子Ｐ１と出力端子Ｐ２との間に接続され、入力端子Ｐ１に入力される電源電圧ＶＤＤを降圧し、一定となるように制御された出力電圧ＶＯＵＴ１を出力端子Ｐ２から出力する。
【0015】
ローカル電源ＲＥＧ２１Ａ、ＲＥＧ２２Ａは、互いに同じ回路構成のリニアレギュレータから構成される。ローカル電源ＲＥＧ２１Ａ、ＲＥＧ２２Ａは、入力端子Ｐ２１Ａ、Ｐ２２Ａと出力端子Ｐ２１Ｂ、Ｐ２２Ｂとの間にそれぞれ接続されている。入力端子Ｐ２１Ａ、Ｐ２２Ａは、メイン電源ＲＥＧ１の出力端子Ｐ２に接続され、メイン電源ＲＥＧ１から出力される出力電圧ＶＯＵＴ１が供給される。出力端子Ｐ２１Ｂ、Ｐ２２Ｂには、それぞれ図示しない負荷が接続される。ローカル電源ＲＥＧ２１Ａ、ＲＥＧ２２Ａは、メイン電源ＲＥＧ１から供給される出力電圧ＶＯＵＴ１から出力電圧ＶＯＵＴ２１、ＶＯＵＴ２２（駆動電圧）を生成して、各負荷に供給する。
【0016】
ローカル電源ＲＥＧ２１Ａ、ＲＥＧ２２Ａは、同一回路構成であるため、ここではローカル電源ＲＥＧ２１Ａの構成を代表して説明する。ローカル電源ＲＥＧ２１Ａは、基準電圧源ＶＲＥＦ１と、エラーアンプＡＭＰ１と、出力トランジスタＭＰ１と、分圧抵抗である抵抗ＲＤ１、ＲＤ２と、過電流保護回路Ｃ１と、トランジスタＭＮ２とを備えている。
【0017】
エラーアンプＡＭＰ１は、反転入力に基準電圧ＶＲＥＦ１が入力され、非反転入力に出力電圧ＶＯＵＴ２１を抵抗ＲＤ１、ＲＤ２で分圧した分圧電圧が入力される。エラーアンプＡＭＰ１は、基準電圧ＶＲＥＦ１と、出力電圧ＶＯＵＴ２１の分圧電圧との差分に応じた出力電圧を出力する。
【0018】
出力トランジスタＭＰ１は、ＰチャンネルのＭＯＳＦＥＴから構成される。出力トランジスタＭＰ１は、第１のトランジスタとして機能し、メイン電源ＲＥＧ１の出力端子Ｐ２と負荷との間に接続される。詳しく説明すると、出力トランジスタＭＰ１は、ソースが入力端子Ｐ２１Ａに接続され、ドレインが出力端子Ｐ２１Ｂに接続され、ゲートがエラーアンプＡＭＰ１の出力に接続されている。エラーアンプＡＭＰ１の出力電圧によって、出力トランジスタＭＰ１のゲート電圧が制御される。抵抗ＲＤ１、ＲＤ２は、出力トランジスタＭＰ１のドレインとグランドとの間に直列接続されている。この抵抗ＲＤ１、ＲＤ２の接続点が、エラーアンプＡＭＰ１の非反転入力に接続されている。また、出力トランジスタＭＰ１と、抵抗ＲＤ１との接続点が、出力端子Ｐ２１Ｂに接続されている。
【0019】
以上の構成によれば、出力電圧ＶＯＵＴ２１を抵抗ＲＤ１、ＲＤ２によって分圧した分圧電圧と基準電圧ＶＲＥＦ１の差分に応じた出力電圧がエラーアンプＡＭＰ１から出力される。仮に出力電圧ＶＯＵＴ２１が低下すると、エラーアンプＡＭＰ１の非反転入力に入力される電圧が低下し、エラーアンプＡＭＰ１の出力電圧が低下する。このため、出力トランジスタＭＰ１のゲート電圧が低下し、出力トランジスタＭＰ１のゲート・ソース間電圧が増加する。すると、出力トランジスタＭＰ１のドレイン電流Ｉ１が増加することで、出力電圧ＶＯＵＴ２１は上昇する。このようにローカル電源ＲＥＧ２１Ａは、出力電圧ＶＯＵＴ２１の変化に対して負帰還動作することで、出力電圧ＶＯＵＴ２１を一定に保つことができる。
【0020】
過電流保護回路Ｃ１は、出力電流ＩＯＵＴ１が過電流となるのを抑制して、過電流から各素子を保護する回路である。過電流保護回路Ｃ１は、トランジスタＭＰ２と、プルダウン抵抗ＲＰＤ１と、トランジスタＭＮ１と、トランジスタＭＰ３及びＭＰ４とを有している。トランジスタＭＰ２は、ＰチャンネルのＭＯＳＦＥＴから構成されている。トランジスタＭＰ２は、第２のトランジスタとして機能し、出力トランジスタＭＰ１とそのゲート及びソースが共通接続され、出力トランジスタＭＰ１にミラー接続されている。これにより、トランジスタＭＰ２には、出力トランジスタＭＰ１のドレイン電流Ｉ１（第１電流）に応じたドレイン電流Ｉ２（第２電流）が流れる。プルダウン抵抗ＲＰＤ１は、トランジスタＭＰ２のドレインと、グランドとの間に接続される。プルダウン抵抗ＲＰＤ１は、抵抗として機能し、トランジスタＭＰ２のドレイン電流Ｉ２が供給される。
【0021】
トランジスタＭＮ１は、ＮチャンネルのＭＯＳＦＥＴから構成されている。トランジスタＭＮ１のゲートは、トランジスタＭＰ２のドレインとプルダウン抵抗ＲＰＤ１との接続点に接続される。トランジスタＭＮ１は、ソースがグランドに接続される。以上のことから明らかなように、トランジスタＭＮ１は、第４のトランジスタとして機能し、プルダウン抵抗ＲＰＤ１にドレイン電流Ｉ２が流れることにより生じる電圧がゲートバイアス電圧として供給される。
【0022】
トランジスタＭＰ３及びＭＰ４は、ＰチャンネルのＭＯＳＦＥＴから構成されている。トランジスタＭＰ３は、ドレインがトランジスタＭＮ１のドレインに接続されている。また、トランジスタＭＰ３は、ゲート及びドレインが互いに接続され、ソースが入力端子Ｐ２１Ａに接続されている。トランジスタＭＰ４は、トランジスタＭＰ３とそのゲート及びソースが共通接続され、ドレインが出力トランジスタＭＰ１のゲート（制御端子）に接続されている。即ち、トランジスタＭＰ３及びＭＰ４は第２のカレントミラー回路を構成しており、トランジスタＭＮ１のドレイン電流Ｉ４（第４電流）がトランジスタＭＰ４のドレイン電流Ｉ５（第５電流）へ折り返され、出力トランジスタＭＰ１のゲートに供給される。上述したように、ドレイン電流Ｉ２～Ｉ５は、ドレイン電流Ｉ１に応じた電流であり、ドレイン電流Ｉ１は、出力電流ＩＯＵＴ１（第１の出力電流）に応じた電流である。
【0023】
上記構成の過電流保護回路Ｃ１は以下のように動作する。仮に出力電流ＩＯＵＴ１が増加した場合、即ち出力トランジスタＭＰ１のドレイン電流Ｉ１が増加した場合、エラーアンプＡＭＰ１により出力トランジスタＭＰ１のゲート・ソース間電圧には、定常時より大きな電圧が与えられている。上述のようにトランジスタＭＰ２は、出力トランジスタＭＰ１とゲート及びソースが共通接続されたカレントミラー回路を構成している。このため、出力トランジスタＭＰ１のドレイン電流Ｉ１が大きい状態では、トランジスタＭＰ２のドレイン電流Ｉ２も必然的に大きな値となる。
【0024】
次に、このトランジスタＭＰ２のドレイン電流Ｉ２はプルダウン抵抗ＲＰＤ１に流れ、トランジスタＭＮ１のゲート電圧が上昇する。ゲート電圧が閾値を超えるとトランジスタＭＮ１のドレイン電流Ｉ４が流れ始める。トランジスタＭＮ１のドレイン電流Ｉ４が増加すると、トランジスタＭＰ３のドレイン電流Ｉ４も増加し、トランジスタＭＰ３と第２のカレントミラー回路を構成しているトランジスタＭＰ４のドレイン電流Ｉ５も増加する。トランジスタＭＰ４のドレイン電流Ｉ５が増加すると、出力トランジスタＭＰ１のゲート電圧が引き上げられるため、出力トランジスタＭＰ１のゲート・ソース間電圧は減少に転じ、ドレイン電流Ｉ１が低下し、出力電流ＩＯＵＴ１は過大にならず、出力過電流保護が働いた状態となる。
【0025】
トランジスタＭＮ２は、ＮチャンネルのＭＯＳＦＥＴから構成されている。トランジスタＭＮ２は、出力電流ＩＯＵＴ１に応じたドレイン電流Ｉ３（信号）を後述する補助電源ＲＥＧＢＫに供給するために設けられている。トランジスタＭＮ２は、ゲートがトランジスタＭＰ２とプルダウン抵抗ＲＰＤ１との接続点に接続され、ソースがグランドに接続され、ドレインが出力端子Ｐ２１Ｃに接続されている。即ち、トランジスタＭＮ２は、第３のトランジスタとして機能し、プルダウン抵抗ＲＰＤ１にドレイン電流Ｉ２が流れることにより生じる電圧がゲートバイアス電圧として供給される。
【0026】
よって、出力電流ＩＯＵＴ１が上昇すると、それに伴ってドレイン電流Ｉ２が上昇して、トランジスタＭＮ２のゲート電圧が上昇する。出力電流ＩＯＵＴ１が所定値を超えると、トランジスタＭＮ２のゲート電圧が閾値を超えて、トランジスタＭＮ２にドレイン電流Ｉ３が流れ始める。このドレイン電流Ｉ３は、ドレイン電流Ｉ２に応じた電流、即ち出力電流ＩＯＵＴ１に応じた電流であり、出力端子Ｐ２１Ｃから出力される。即ち、ドレイン電流Ｉ３は、出力電流ＩＯＵＴ１が所定値を超えた場合のみ出力される信号である。
【0027】
補助電源ＲＥＧＢＫは、出力電流ＩＯＵＴ１に応じた出力電流ＩＯＵＴ２（第２の出力電流）を生成して、メイン電源ＲＥＧ１の出力端子Ｐ２に供給する。補助電源ＲＥＧＢＫは、第１のカレントミラー回路を構成するトランジスタＭＰＣ１及びＭＰＣ２を有している。トランジスタＭＰＣ１及びＭＰＣ２は、ＰチャンネルのＭＯＳＦＥＴから構成されている。トランジスタＭＰＣ１は、ゲート及びドレインが互いに接続され、ドレインが入力端子Ｐ３Ｂを介してローカル電源ＲＥＧ２１Ａの出力端子Ｐ２１Ｃに接続されている。また、トランジスタＭＰＣ１のソースは、入力端子Ｐ３Ａを介して、入力端子Ｐ１に接続されている。トランジスタＭＰＣ２は、トランジスタＭＰＣ１とゲート及びソースが共通接続され、ドレインが出力端子Ｐ３Ｃに接続されている。出力端子Ｐ３Ｃは、出力端子Ｐ２に接続されている。
【0028】
以上の構成によれば、トランジスタＭＮ２のドレイン電流Ｉ３が出力端子Ｐ２１Ｃ、入力端子Ｐ３Ｂを介して補助電源ＲＥＧＢＫに入力される。ドレイン電流Ｉ３は、トランジスタＭＰＣ１及びＭＰＣ２によって折り返され、出力端子Ｐ３Ｃから出力電流ＩＯＵＴ２として出力され、出力端子Ｐ２に供給される。即ち、出力端子Ｐ２には、メイン電源ＲＥＧ１及び補助電源ＲＥＧＢＫの双方の出力から電流が供給される。
【0029】
ここでローカル電源ＲＥＧ２１Ａの出力端子Ｐ２１Ｂに接続された負荷抵抗（図示せず）が変化し、ローカル電源ＲＥＧ２１Ａの出力電流ＩＯＵＴ１が増加したと仮定する。上述のように出力電流ＩＯＵＴ１の増加に伴ってドレイン電流Ｉ３も増加する。そして、ドレイン電流Ｉ３の増加に伴って補助電源ＲＥＧＢＫの出力電流ＩＯＵＴ２も増加する。
【0030】
以上の動作により、出力端子Ｐ２を基準としてその入出力電流を見てみると、ローカル電源ＲＥＧ２１Ａの出力電流ＩＯＵＴ１の増加（消費）と補助電源ＲＥＧＢＫの出力電流ＩＯＵＴ２の増加（供給）により、出力端子Ｐ２における入出力電流は互いに相殺された状態となる。これにより、メイン電源ＲＥＧ１の実質の出力電流は、その変動を抑えられ、出力端子Ｐ２における出力電圧ＶＯＵＴ１の変動が小さい動作となり、ローカル電源ＲＥＧ２１Ａ、ＲＥＧ２２Ａへ安定した電源供給を行うことができる。
【0031】
また、上述した第１実施例によれば、複数の出力端子Ｐ２１Ｃ、Ｐ２２Ｃからそれぞれ出力されるドレイン電流Ｉ３（信号）がトランジスタＭＰＣ１、ＭＰＣ２からなる一つの第１のカレントミラー回路に入力される。これによりローカル電源ＲＥＧ２２Ａの出力端子Ｐ２２Ｂの出力電流ＩＯＵＴ１が変化した際にも、上述と同様にその出力電流ＩＯＵＴ１に応じた電流が出力端子Ｐ２２Ｃ、補助電源ＲＥＧＢＫの入力端子Ｐ３Ｂを介して伝達され、補助電源ＲＥＧＢＫの出力電流ＩＯＵＴ２が変化することとなる。このように、出力端子Ｐ２に接続される全てのローカル電源ＲＥＧ２１Ａ、ＲＥＧ２２Ａの出力電流ＩＯＵＴ１の変化に応じて、補助電源ＲＥＧＢＫの出力電流ＩＯＵＴ２が変化する。即ち出力端子Ｐ２における入出力電流が相殺され、メイン電源ＲＥＧ１の出力電流変動が低減される。また、上記構成によれば、複数のローカル電源ＲＥＧ２１Ａ、ＲＥＧ２２Ａに対してそれぞれカレントミラー回路を設ける必要がなく、補助電源ＲＥＧＢＫの構成を簡素にすることができる。
【0032】
また、各ローカル電源ＲＥＧ２１Ａ、ＲＥＧ２２Ａに供給される電流が最大に増加した場合においても、メイン電源ＲＥＧ１は補助電源ＲＥＧＢＫによりその出力電流が補填されるため、結果的にメイン電源ＲＥＧ１の出力電流はより小さな値に対応できればよい。なお、補助電源ＲＥＧＢＫ内の第１のカレントミラー回路を構成しているトランジスタＭＰＣ１、ＭＰＣ２やローカル電源ＲＥＧ２１Ａ内のトランジスタＭＰ２、ＭＮ１、ＭＮ２の素子サイズを変更することで、補助電源ＲＥＧＢＫの出力電流ＩＯＵＴ２の大小を変更可能である。よって、補助電源ＲＥＧＢＫから補填する出力電流ＩＯＵＴ２とメイン電源ＲＥＧ１で供給可能な出力電流とのバランスを最適化することができる。ただし、ローカル電源ＲＥＧ２１Ａ及びＲＥＧ２２Ａの出力電流ＩＯＵＴ１（消費）の総和に対して、補助電源ＲＥＧＢＫの出力電流ＩＯＵＴ２（供給）が大きな電流値になった場合、メイン電源ＲＥＧ１の出力端子Ｐ２の電圧が上昇し、メイン電源ＲＥＧ１の電源としての動作が不可となる。即ち、メイン電源ＲＥＧ１の出力（端子Ｐ２）と入力（端子Ｐ１）の電位差が無くなり、メイン電源ＲＥＧ１が正常なレギュレーション動作を行えなくなる。よって、如何なる動作状態においても、補助電源ＲＥＧＢＫの出力電流ＩＯＵＴ２（供給）は、ローカル電源ＲＥＧ２１Ａ及びＲＥＧ２２Ａの出力電流ＩＯＵＴ１（消費）の総和に対して、同一か少なくなるように設定する。
【0033】
また、従来回路例で説明したように、メイン電源ＲＥＧ１は内部のフィードバック制御によって、出力電圧ＶＯＵＴ１を一定に保つように動作している。そしてフィードバック制御には遅れが生じるため、出力電流ＩＯＵＴ１の変動により出力電圧ＶＯＵＴ１が変化しその後（フィードバック制御によって）出力電圧ＶＯＵＴ１が正常値に戻るまでには遅れが生じる。一方、補助電源ＲＥＧＢＫは、その内部で入力信号となる電流を受けた後、カレントミラー回路により電流を折り返し出力する構成であるため、フィードバック制御が介在せず、より高速な動作が可能である。従って、ローカル電源ＲＥＧ２１Ａ、ＲＥＧ２２Ａの出力電流ＩＯＵＴ１が変動した際、補助電源ＲＥＧＢＫが高速に応答することで出力端子Ｐ２の電圧変動を抑制することができる。
【0034】
また、上記第１実施例によれば、プルダウン抵抗ＲＰＤ１に生じる電圧がゲートバイアス電圧として供給されるトランジスタＭＮ２を設け、トランジスタＭＮ２のドレイン電流Ｉ３を補助電源ＲＥＧＢＫに入力している。これにより、出力電流ＩＯＵＴ１が上昇して所定値を超えたときに、トランジスタＭＮ２のゲート電圧が閾値を超えてドレイン電流Ｉ３が流れ始めるため、トランジスタＭＮ２による簡素な構成で出力電流ＩＯＵＴ１が所定値を超えた場合のみにドレイン電流Ｉ３を出力することができる。
【0035】
また、上述した第１実施例によれば、トランジスタＭＰ２、プルダウン抵抗ＲＰＤ１を過電流保護回路Ｃ１と、ドレイン電流Ｉ３を出力するための回路とで共有することができ、ローカル電源ＲＥＧ２１Ａの構成を簡素にすることができる。
【0036】
（第２実施例）
次に、第２実施例の電源回路１Ｂについて図２を参照して説明する。なお、図２において、上述した図１に示す電源回路１Ａと同等の部分には同一符号を付してその詳細な説明を省略する。同図に示すように、電源回路１Ｂは、メイン電源ＲＥＧ１と、駆動回路としての複数のアンプＡＭＰ２１Ａ、ＡＭＰ２２Ａと、第２の電源回路としての補助電源ＲＥＧＢＫ２とを備えている。本実施例においても、複数の複数の駆動回路が２個の場合として図示しているが、駆動回路は２個に限らず１個あるいは３個以上であってもよい。
次に、第２実施例の電源回路１Ｂについて図２を参照して説明する。なお、図２において、上述した図１に示す電源回路１Ａと同等の部分には同一符号を付してその詳細な説明を省略する。同図に示すように、電源回路１Ｂは、メイン電源ＲＥＧ１と、駆動回路としての複数のアンプＡＭＰ２１Ａ、ＡＭＰ２２Ａと、第２の電源回路としての補助電源ＲＥＧＢＫ２とを備えている。本実施例においても、複数の複数の駆動回路が２個の場合として図示しているが、駆動回路は２個に限らず１個あるいは３個以上であってもよい。
【0037】
メイン電源ＲＥＧ１は、第１実施例と同様であるため、ここでは詳細な説明を省略する。アンプＡＭＰ２１Ａ、ＡＭＰ２２Ａは、第１実施例のローカル電源ＲＥＧ２１Ａ、ＲＥＧ２２Ｂに代えて設けられている。アンプＡＭＰ２１Ａ、ＡＭＰ２２Ａは、互いに同じ回路構成のアンプから構成される。アンプＡＭＰ２１Ａ、ＡＭＰ２２Ａは、入力端子Ｐ２１Ａ、Ｐ２２Ａと出力端子Ｐ２１Ｂ、Ｐ２２Ｂとの間にそれぞれ接続されている。入力端子Ｐ２１Ａ、Ｐ２２Ａは、メイン電源ＲＥＧ１の出力端子Ｐ２に接続され、メイン電源ＲＥＧ１から出力される出力電圧ＶＯＵＴ１が供給される。出力端子Ｐ２１Ｂ、Ｐ２２Ｂには、それぞれ図示しない負荷が接続される。アンプＡＭＰ２１Ａ、ＡＭＰ２２Ａは、メイン電源ＲＥＧ１から出力される出力電圧ＶＯＵＴ１から出力電圧ＶＯＵＴ２１、ＶＯＵＴ２２を生成して、各負荷に供給する。
【0038】
アンプＡＭＰ２１Ａ、ＡＭＰ２２Ａは、同一回路構成であるため、ここではアンプＡＭＰ２１Ａの構成を代表して説明する。アンプＡＭＰ２１Ａは、アンプＡＭＰ２と、トランジスタＱ１、Ｑ２と、抵抗ＲＤ１、ＲＤ２とを備えている。
【0039】
アンプＡＭＰ２は非反転入力が入力端子Ｐ２１Ｄに接続され、非反転入力には外部からの入力電圧ＶＩＮ２１が入力される。アンプＡＭＰ２は、反転入力に出力電圧ＶＯＵＴ２１を抵抗ＲＤ１、ＲＤ２で分圧した分圧電圧が入力される。アンプＡＭＰ２は、入力電圧ＶＩＮ２１と、出力電圧ＶＯＵＴ２１の分圧電圧との差分に応じた出力電圧を出力する。
【0040】
出力トランジスタＱ１は、ＮＰＮ型のバイポーラトランジスタから構成されている。出力トランジスタＱ１は、第５のトランジスタとして機能し、メイン電源ＲＥＧ１の出力端子Ｐ２と負荷との間に接続される。詳しく説明すると、出力トランジスタＱ１は、コレクタが入力端子Ｐ２１Ａに接続され、エミッタが出力端子Ｐ２１Ｂに接続され、ベースがアンプＡＭＰ２の出力に接続されている。出力トランジスタＱ１は、アンプＡＭＰ２の出力を入力とするエミッタフォロワ構成となる。よって、出力端子Ｐ２１Ｂからは、入力信号ＶＩＮ２１と、出力電圧ＶＯＵＴ２１の分圧電圧とが等しくなるような出力電圧ＶＯＵＴ２１が出力される。
【0041】
トランジスタＱ２は、ＮＰＮ型のバイポーラトランジスタから構成されている。トランジスタＱ２は、出力電流ＩＯＵＴ１に応じたコレクタ電流Ｉ７（信号）を後述する補助電源ＲＥＧＢＫ２に供給するために設けられている。トランジスタＱ２は、第６のトランジスタとして機能し、トランジスタＱ１にミラー接続されている。即ち、トランジスタＱ２は、トランジスタＱ１とエミッタ及びベースが共通接続され、トランジスタＱ１に流れるコレクタ電流Ｉ６（第６電流）、即ち出力電流ＩＯＵＴ１に応じたコレクタ電流Ｉ７（第７電流）が流れる。トランジスタＱ２のコレクタは、出力端子Ｐ２１Ｃに接続される。
【0042】
補助電源ＲＥＧＢＫ２は、出力電流ＩＯＵＴ１に応じた出力電流ＩＯＵＴ２を生成して、メイン電源ＲＥＧ１の出力端子Ｐ２に供給する。補助電源ＲＥＧＢＫ２は、第１のカレントミラー回路を構成するトランジスタＱＣ１及びＱＣ２を有している。トランジスタＱＣ１及びＱＣ２は、ＰＮＰ型のバイポーラトランジスタから構成されている。トランジスタＱＣ１は、ベース及びコレクタが互いに接続され、コレクタが入力端子Ｐ３Ｂを介してアンプＡＭＰ２１Ａの出力端子Ｐ２１Ｃに接続されている。また、トランジスタＱＣ１のエミッタは、入力端子Ｐ３Ａを介して、入力端子Ｐ１に接続されている。トランジスタＱＣ２は、トランジスタＱＣ１とベース及びエミッタが共通接続され、コレクタが出力端子Ｐ３Ｃに接続されている。出力端子Ｐ３Ｃは、出力端子Ｐ２に接続されている。
【0043】
次に、第２実施例の電源回路１Ｂの動作について説明する。アンプＡＭＰ２１Ａはその内部で出力トランジスタＱ１及びトランジスタＱ２のベース・エミッタ間バイアスが共通に印加されている。このため、出力トランジスタＱ１のコレクタ電流Ｉ６、即ちアンプＡＭＰ２１Ａの出力電流ＩＯＵＴ１に応じたコレクタ電流Ｉ７が出力端子Ｐ２１Ｃから出力される。そして、出力端子Ｐ２１Ｃから出力されるコレクタ電流Ｉ７は、補助電源ＲＥＧＢＫ２の入力端子Ｐ３Ｂに印加され、補助電源ＲＥＧＢＫ２内部のトランジスタＱＣ１、ＱＣ２のカレントミラー回路により折り返され、出力端子Ｐ３Ｃから出力電流ＩＯＵＴ２として出力される。補助電源ＲＥＧＢＫ２の出力端子Ｐ３Ｃは、メイン電源ＲＥＧ１の出力端子Ｐ２に接続されているため、補助電源ＲＥＧＢＫ２に入力されたアンプＡＭＰ２１Ａ及びＡＭＰ２２Ａの出力電流ＩＯＵＴ１に応じた出力電流ＩＯＵＴ２が、メイン電源ＲＥＧ１の出力端子Ｐ２に印加されることになる。出力端子Ｐ２には、元々接続されているメイン電源ＲＥＧ１からも出力電流が供給されているため、出力端子Ｐ２にはメイン電源ＲＥＧ１及び補助電源ＲＥＧＢＫ２の双方の出力から電流が供給される。
【0044】
ここでアンプＡＭＰ２１Ａの入力端子Ｐ２１Ｄに印加される信号が変化し、アンプＡＭＰ２１Ａの出力電流ＩＯＵＴ１が増加したと仮定する。上述のように出力電流ＩＯＵＴ１の増加に伴ってコレクタ電流Ｉ７も増加する。そして、コレクタ電流Ｉ７の増加に伴って補助電源ＲＥＧＢＫ２の出力電流ＩＯＵＴ２も増加する。
【0045】
以上の動作により、出力端子Ｐ２を基準としてその入出力電流を見てみると、アンプＡＭＰ２１Ａの出力電流ＩＯＵＴ１の増加（消費）と補助電源ＲＥＧＢＫ２の出力電流ＩＯＵＴ２の増加（供給）により、出力端子Ｐ２における入出力電流は互いに相殺された状態となる。これにより、メイン電源ＲＥＧ１の実質の出力電流は、その変動を抑えられ、出力端子Ｐ２における出力電圧ＶＯＵＴ１の変動が小さい動作となり、アンプＡＭＰ２１Ａ、ＡＭＰ２２Ａに安定した電源供給を行うことができる。
【0046】
また、上述した第２実施例によれば、第１実施例と同様に、複数の出力端子Ｐ２１Ｃ、Ｐ２２Ｃからそれぞれ出力されるコレクタ電流Ｉ７がトランジスタＱＣ１、ＱＣ２からなる一つの第１のカレントミラー回路に入力される。これによりアンプＡＭＰ２２Ａの出力電流ＩＯＵＴ１が変化した際にも、上記と同様にその出力電流ＩＯＵＴ１が応じた電流が出力端子Ｐ２２Ｃ、補助電源ＲＥＧＢＫ２の入力端子Ｐ３Ｂを介して伝達され、補助電源ＲＥＧＢＫ２の出力電流ＩＯＵＴ２が変化することとなる。このように、出力端子Ｐ２に接続される全てのアンプＡＭＰ２１Ａ、ＡＭＰ２２Ａの出力電流ＩＯＵＴ１の変化に応じて、補助電源ＲＥＧＢＫ２の出力電流ＩＯＵＴ２が変化する。即ち出力端子Ｐ２における入出力電流が相殺され、メイン電源ＲＥＧ１の出力電流変動が低減される。また、上記構成によれば、複数のアンプＡＭＰ２１Ａ、ＡＭＰ２２Ａに対してそれぞれカレントミラー回路を設ける必要がなく、補助電源ＲＥＧＢＫ２の構成を簡素にすることができる。
【0047】
また、第１実施例と同様に、各アンプＡＭＰ２１Ａ、ＡＭＰ２２Ａに供給される電流が最大に増加した場合においても、メイン電源ＲＥＧ１は補助電源ＲＥＧＢＫ２によりその出力電流が補填されるため、結果的にメイン電源ＲＥＧ１は出力電流のより小さな値に対応した構成にすればよい。なお、補助電源ＲＥＧＢＫ２内の第１のカレントミラー回路を構成しているトランジスタＱＣ１、ＱＣ２やアンプＡＭＰ２１ＡやＡＭＰ２２Ａ内のトランジスタＱ２の素子サイズを変更することで、補助電源ＲＥＧＢＫ２の出力電流ＩＯＵＴ２の大小を変更可能である。よって、補助電源ＲＥＧＢＫ２から補填する出力電流ＩＯＵＴ２とメイン電源ＲＥＧ１で供給可能な出力電流とのバランスを最適化することができる。ただし、第１実施例と同様、アンプＡＭＰ２１Ａ及びＡＭＰ２２Ａの出力電流ＩＯＵＴ１（消費）の総和に対して、補助電源ＲＥＧＢＫ２の出力電流ＩＯＵＴ２（供給）が大きな電流値になった場合、メイン電源ＲＥＧ１の出力である出力端子Ｐ２の電圧が上昇し、メイン電源ＲＥＧ１の電源としての動作が不可となる。即ち、メイン電源ＲＥＧ１の出力（端子Ｐ２）と入力（端子Ｐ１）の電位差が無くなり、メイン電源ＲＥＧ１が正常なレギュレーション動作を行えなくなる。よって、如何なる動作状態においても、補助電源ＲＥＧＢＫ２の出力電流（供給）は、アンプＡＭＰ２１Ａ及びＡＭＰ２２Ａの出力電流（消費）の総和に対して、同一か少なくなるように設定する。
【0048】
また、従来回路例で説明したように、メイン電源ＲＥＧ１は内部のフィードバック制御によって、出力電圧ＶＯＵＴ１を一定に保つように動作している。そしてフィードバック制御には遅れが生じるため、出力電流ＩＯＵＴ１の変動により出力電圧ＶＯＵＴ１が変化しその後（フィードバック制御によって）出力電圧ＶＯＵＴ１が正常値に戻るまでには遅れが生じる。一方、補助電源ＲＥＧＢＫ２は、その内部で入力信号となる電流を受けた後、カレントミラー回路により電流を折り返し出力する構成であるため、フィードバック制御が介在せず、より高速な動作が可能である。従って、アンプＡＭＰ２１Ａ、ＡＭＰ２２Ａの出力電流ＩＯＵＴ１が変動した際、補助電源ＲＥＧＢＫ２が高速に応答することで出力端子Ｐ２の電圧変動を抑制することができる。
【0049】
なお、本発明は、上述した実施形態に限定されるものではなく、適宜、変形、改良、等が可能である。その他、上述した実施形態における各構成要素の材質、形状、寸法、数、配置箇所、等は本発明を達成できるものであれば任意であり、限定されない。
【0050】
上述した第１実施例では、メイン電源ＲＥＧ１は、同一構成のローカル電源ＲＥＧ２１Ａ、ＲＥＧ２２Ａを接続し、第２実施例では、メイン電源ＲＥＧ１に、同一構成のアンプＡＭＰ２１Ａ、ＡＭＰ２２Ｂを接続していたが、これに限ったものではない。メイン電源ＲＥＧ１には、ローカル電源ＲＥＧ２１Ａ、ＲＥＧ２２Ａと、アンプＡＭＰ２１Ａ、ＡＭＰ２２Ｂとが混在して接続されていてもよい。
【符号の説明】
【0051】
１Ａ、１Ｂ 電源回路
ＡＭＰ１ エラーアンプ
ＡＭＰ２ アンプ
ＡＭＰ２１Ａ、ＡＭＰ２２Ａ アンプ（駆動回路）
Ｉ１ ドレイン電流（第１電流）
Ｉ２ ドレイン電流（第２電流）
Ｉ３ ドレイン電流（第３電流、信号）
Ｉ４ ドレイン電流（第４電流）
Ｉ５ ドレイン電流（第５電流）
Ｉ６ コレクタ電流（第６電流）
Ｉ７ コレクタ電流（第７電流、信号）
ＩＯＵＴ１ 出力電流（第１の出力電流）
ＩＯＵＴ２ 出力電流（第２の出力電流）
ＭＮ１ トランジスタ（第４のトランジスタ）
ＭＮ２ トランジスタ（第３のトランジスタ）
ＭＰ１ 出力トランジスタ（第１のトランジスタ）
ＭＰ２ トランジスタ（第２のトランジスタ）
ＭＰ３、ＭＰ４ トランジスタ（第２のカレントミラー回路）
ＭＰＣ１、ＭＰＣ２ トランジスタ（第１のカレントミラー回路）
Ｐ１ 入力端子
Ｐ２ 出力端子
Ｐ２１Ａ、Ｐ２２Ａ 入力端子
Ｐ２１Ｂ、Ｐ２２Ｂ 出力端子
Ｑ１ 出力トランジスタ（第５のトランジスタ）
Ｑ２ トランジスタ（第６のトランジスタ）
ＱＣ１、ＱＣ２ トランジスタ（第１のカレントミラー回路）
ＲＥＧ１ メイン電源（第１の電源回路）
ＲＥＧ２１Ａ、ＲＥＧ２２Ａ ローカル電源（駆動回路）
ＲＥＧＢＫ、ＲＥＧＢＫ２ 補助電源（第２の電源回路）
ＲＤ１、ＲＤ２ 抵抗
ＲＰＤ１ プルダウン抵抗（抵抗）
ＶＲＥＦ１ 基準電圧
ＶＯＵＴ１ 出力電圧
ＶＯＵＴ２１、ＶＯＵＴ２２ 出力電圧（駆動電圧）
ＡＭＰ１ エラーアンプ
ＡＭＰ２ アンプ
ＡＭＰ２１Ａ、ＡＭＰ２２Ａ アンプ（駆動回路）
Ｉ１ ドレイン電流（第１電流）
Ｉ２ ドレイン電流（第２電流）
Ｉ３ ドレイン電流（第３電流、信号）
Ｉ４ ドレイン電流（第４電流）
Ｉ５ ドレイン電流（第５電流）
Ｉ６ コレクタ電流（第６電流）
Ｉ７ コレクタ電流（第７電流、信号）
ＩＯＵＴ１ 出力電流（第１の出力電流）
ＩＯＵＴ２ 出力電流（第２の出力電流）
ＭＮ１ トランジスタ（第４のトランジスタ）
ＭＮ２ トランジスタ（第３のトランジスタ）
ＭＰ１ 出力トランジスタ（第１のトランジスタ）
ＭＰ２ トランジスタ（第２のトランジスタ）
ＭＰ３、ＭＰ４ トランジスタ（第２のカレントミラー回路）
ＭＰＣ１、ＭＰＣ２ トランジスタ（第１のカレントミラー回路）
Ｐ１ 入力端子
Ｐ２ 出力端子
Ｐ２１Ａ、Ｐ２２Ａ 入力端子
Ｐ２１Ｂ、Ｐ２２Ｂ 出力端子
Ｑ１ 出力トランジスタ（第５のトランジスタ）
Ｑ２ トランジスタ（第６のトランジスタ）
ＱＣ１、ＱＣ２ トランジスタ（第１のカレントミラー回路）
ＲＥＧ１ メイン電源（第１の電源回路）
ＲＥＧ２１Ａ、ＲＥＧ２２Ａ ローカル電源（駆動回路）
ＲＥＧＢＫ、ＲＥＧＢＫ２ 補助電源（第２の電源回路）
ＲＤ１、ＲＤ２ 抵抗
ＲＰＤ１ プルダウン抵抗（抵抗）
ＶＲＥＦ１ 基準電圧
ＶＯＵＴ１ 出力電圧
ＶＯＵＴ２１、ＶＯＵＴ２２ 出力電圧（駆動電圧）
【図1】
【図2】
【図3】