特開 2022-163433 撮像素子及び撮像装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022163433

(43)【公開日】2022-10-26

(54)【発明の名称】撮像素子及び撮像装置

(51)【国際特許分類】

   H01L 27/146 20060101AFI20221019BHJP

   H04N 5/3745 20110101ALI20221019BHJP

【ＦＩ】

H01L27/146 F

H01L27/146 A

H01L27/146 D

H04N5/3745 500

【審査請求】未請求

【請求項の数】13

【出願形態】ＯＬ

(21)【出願番号】P 2021068356

(22)【出願日】2021-04-14

(71)【出願人】

【識別番号】000004112

【氏名又は名称】株式会社ニコン

(74)【代理人】

【識別番号】110000877

【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所

(72)【発明者】

【氏名】中山 智史

【テーマコード（参考）】

4M118

5C024

【Ｆターム（参考）】

4M118AA02

4M118AA05

4M118AB01

4M118BA14

4M118BA19

4M118CA03

4M118CA33

4M118CA34

4M118DD04

4M118DD12

4M118FA06

4M118FA33

4M118FA35

4M118GA02

4M118GB07

4M118GB10

4M118GB11

4M118GB12

4M118GB15

4M118GB17

4M118GC07

4M118GD04

4M118HA22

4M118HA24

4M118HA25

4M118HA31

5C024CX06

5C024CY47

5C024EX18

5C024EX43

5C024EX52

5C024GX03

5C024GX07

5C024GX16

5C024GX18

5C024HX23

(57)【要約】

【解決手段】撮像素子であって、マイクロレンズと光電変換部とを有する複数の画素が第１方向および第１方向と交差する第２方向に設けられた画素部を有する第１の基板と、画素から出力された画素信号を処理する複数の処理回路が第１方向および第２方向に設けられた処理回路部を有する第２の基板と、マイクロレンズの光軸方向において第１の基板と第２の基板との間に設けられ、処理回路部からの光を遮光する遮光層と、を備える。さらに上記撮像素子が設けられた撮像装置が提供されてもよい。
【選択図】図１

【特許請求の範囲】

【請求項1】

マイクロレンズと光電変換部とを有する複数の画素が第１方向および前記第１方向と交差する第２方向に設けられた画素部を有する第１の基板と、
前記画素から出力された画素信号を処理する複数の処理回路が前記第１方向および前記第２方向に設けられた処理回路部を有する第２の基板と、
前記マイクロレンズの光軸方向において前記第１の基板と前記第２の基板との間に設けられ、前記処理回路部からの光を遮光する遮光層と、
を備える撮像素子。

【請求項2】

前記画素部と前記処理回路部とは、前記光軸方向に設けられる請求項１に記載の撮像素子。

【請求項3】

前記画素と前記処理回路部とは、前記光軸方向に設けられる請求項２に記載の撮像素子。

【請求項4】

前記遮光層は、前記光電変換部を覆うように設けられる請求項１から３のいずれか１項に記載の撮像素子。

【請求項5】

前記第１の基板はシリコン基板であり、前記遮光層はポリシリコン層である請求項１から４のいずれか１項に記載の撮像素子。

【請求項6】

前記ポリシリコン層の前記第２の基板の側の表面が、ブラックシリコン化されている請求項５に記載の撮像素子。

【請求項7】

前記ポリシリコン層の前記第２の基板の側の表面が、シリサイド化されている請求項５に記載の撮像素子。

【請求項8】

前記複数の画素の各々は、前記光電変換部の電荷を制御する能動素子を更に備え、
前記遮光層は、前記能動素子のゲートに一体的につながっている請求項１から７のいずれか１項に記載の撮像素子。

【請求項9】

前記複数の画素の各々は、
前記光電変換部の電荷を制御する能動素子と、
前記遮光層に選択的に電圧を印加する他の能動素子と
を更に備える請求項１から７のいずれか１項に記載の撮像素子。

【請求項10】

前記遮光層は、電源電位および接地電位のいずれか一方に電気的に接続する接続配線を有する請求項１から７のいずれか１項に記載の撮像素子。

【請求項11】

前記複数の画素の各々は、前記遮光層より前記第２の基板側に、前記光軸方向について前記光電変換部および前記遮光層と少なくとも部分的に重なる他の遮光層をさらに有する請求項１から１０のいずれか１項に記載の撮像素子。

【請求項12】

前記画素部は、それぞれ画素を有する第１画素ブロックと第２画素ブロックとを有し、
前記処理回路部は、前記第１画素ブロックから出力された画素信号を処理する第１処理回路ブロックと、前記第２画素ブロックから出力された画素信号を処理する第２処理回路ブロックとを有し、
前記第１処理回路ブロックは、前記光軸方向について前記第１画素ブロックに対応した位置に設けられており、
前記第２処理回路ブロックは、前記光軸方向について前記第２画素ブロックに対応した位置に設けられており、請求項１から１１のいずれか１項に記載の撮像素子。

【請求項13】

請求項１から１２のいずれか一項に記載の撮像素子を備える撮像装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、撮像素子及び撮像装置に関する。

【背景技術】

【0002】

AD変換部等の処理回路を備える撮像素子が知られている（例えば、特許文献１）。従来から、AD変換部で発生した光によるノイズが問題となっていた。
特許文献１ 特開２０１３－５１６７４

【発明の概要】

【0003】

本発明の第１の態様においては、撮像素子であって、マイクロレンズと光電変換部とを有する複数の画素が第１方向および第１方向と交差する第２方向に設けられた画素部を有する第１の基板と、画素から出力された画素信号を処理する複数の処理回路が第１方向および第２方向に設けられた処理回路部を有する第２の基板と、マイクロレンズの光軸方向において第１の基板と第２の基板との間に設けられ、処理回路部からの光を遮光する遮光層と、を備える。

【0004】

本発明の第２の態様においては、撮像装置であって上記撮像素子を備える。

【0005】

なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

【図面の簡単な説明】

【0006】

【図1】本実施形態に係る撮像素子４００の概要を示す図である。

【図2】画素部１１０の具体的な構成の一例を示す。

【図3】画素１１２の回路構成の一例を示す。

【図4】画素１１２を光軸方向であるＺ方向から見た平面図の概略を示す。

【図5】処理回路部２１０のより具体的な構成の一例を示す。

【図6】撮像素子４００の断面を模式的に示す。

【図7】撮像素子４００の変形例の断面を模式的に示す。

【図8】撮像素子４００のさらに他の変形例の断面を模式的に示す。

【図9】図８の撮像素子４００における画素信号読出しのタイミングチャートを示す。

【図10】画素１１２の他の例を光軸方向であるＺ方向から見た平面図の概略を示す。

【図11】図１０の画素１１２を用いた撮像素子４００の断面を模式的に示す。

【図12】遮光層１５６に他の能動素子を設けた場合の電気的な動作の一例を示す。

【図13】画素１１２のさらに他の例を光軸方向であるＺ方向から見た平面図の概略を示す。

【図14】図１３の画素１１２を用いた撮像素子４００の断面を模式的に示す。

【図15】実施例に係る撮像装置５００の構成例を示すブロック図である。

【発明を実施するための形態】

【0007】

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

【0008】

本明細書において、Ｘ軸とＹ軸とは互いに直交し、Ｚ軸はＸＹ平面に直交する。ＸＹＺ軸は右手系を構成する。Ｚ軸と平行な方向を撮像素子４００の積層方向と称する場合がある。本明細書において、「上」及び「下」の用語は、重力方向における上下方向に限定されない。これらの用語は、Ｚ軸方向における相対的な方向を指すに過ぎない。なお、本明細書では、Ｘ軸方向の配列を「行」とし、Ｙ軸方向の配列を「列」として説明するが、行列方向はこれに限定されない。また、Ｚ軸方向が被写体からの光が入射する光軸方向となっている。

【0009】

図１は、本実施形態に係る撮像素子４００の概要を示す図である。撮像素子４００は、被写体を撮像する。撮像素子４００は、撮像された被写体の画像データを生成する。撮像素子４００は、第１基板１００および第２基板２００を備える。図１に示すように、第１基板１００は、第２基板２００に積層されている。

【0010】

第１基板１００は、画素部１１０を有する。画素部１１０は、入射された光に基づく画素信号を出力する。なお、第１基板１００を画素チップと呼ぶことがある。

【0011】

第２基板２００は、処理回路部２１０および周辺回路部２３０を有する。なお、第２基板２００を信号処理チップと呼ぶことがある。

【0012】

処理回路部２１０は、第１基板１００から出力された画素信号が入力される。処理回路部２１０は、入力された画素信号を処理する。例えば、処理回路部２１０は、アナログ信号をデジタル信号に変換する処理を行う。具体的には、処理回路部２１０は、入力された画素信号をデジタル信号に変換する処理を行う。処理回路部２１０は他の信号処理を行ってもよい。他の信号処理の例としてアナログまたはデジタルのＣＤＳ（相関二重サンプリング）などのノイズ除去処理が挙げられる。

【0013】

本例の処理回路部２１０は、第２基板２００において、画素部１１０と対向する位置に配置されている。すなわち、処理回路部２１０は光軸方向について少なくとも部分的に画素部１１０と重なるように配される。処理回路部２１０は、画素部１１０の駆動を制御するための制御信号を画素部１１０に出力してもよい。

【0014】

周辺回路部２３０は、処理回路部２１０の駆動を制御する。周辺回路部２３０は、第２基板２００において、処理回路部２１０の周辺に配置されている。また、周辺回路部２３０は、第１基板１００と電気的に接続され、画素部１１０の駆動を制御してもよい。

【0015】

撮像素子４００は、第１基板１００および第２基板２００に加えて、第２基板２００に積層された第３基板を有してもよい。例えば、第３基板はメモリチップであって、第２基板２００が出力した信号に応じた画像処理を行う。また、撮像素子４００の構造は、裏面照射型であっても、表面照射型であってもよい。以下、裏面照射型の例で説明する。

【0016】

図２は、画素部１１０の具体的な構成の一例を示す。本例では、画素部１１０と、画素部１１０に設けられた画素ブロック１２０の拡大図を示している。

【0017】

画素部１１０は、行方向および列方向に沿って並んで配置された複数の画素ブロック１２０を有する。本例の画素部１１０は、Ｍ×Ｎ個（Ｍ，Ｎは、自然数）の画素ブロック１２０を有する。本例では、ＭがＮと等しい場合を図示しているが、ＭとＮは異なっていてもよい。

【0018】

画素ブロック１２０は、少なくとも１つの画素１１２を有する。本例の画素ブロック１２０は、ｍ×ｎ個（ｍ，ｎは、自然数）の画素１１２を有する。例えば、画素ブロック１２０は、１６×１６個の画素１１２を有する。画素ブロック１２０に対応する画素１１２の個数はこれに限定されない。本例では、ｍがｎと等しい場合を図示しているが、ｍはｎと異なっていてもよい。画素ブロック１２０に対応する画素１１２の個数は１つであってもよい。画素ブロック１２０は、行方向において共通の制御線に接続された複数の画素１１２を有する。例えば、画素ブロック１２０のそれぞれの画素１１２は、同一の露光時間に設定されるように共通の制御線に接続されている。一例において、行方向に並ぶｎ個の画素１１２が共通の制御線によって接続される。

【0019】

一方、複数の画素ブロック１２０同士では、それぞれ異なる露光時間に設定されてよい。即ち、画素ブロック１２０のそれぞれの画素１１２は同一の露光時間であるが、他の画素ブロック１２０では異なる露光時間に設定されてよい。例えば、画素ブロック１２０の画素１１２が行方向に共通の制御線で接続されている場合に、他の画素ブロック１２０の画素１１２が異なる制御線で共通に接続される。

【0020】

画素ブロック１２０は、後述する処理ブロック２２０に対応して配置される。本実施形態では、１つの処理ブロック２２０に対して、１つの画素ブロック１２０が配置されている。

【0021】

画素１１２は、光を電荷に変換する光電変換機能を有する。画素１１２は、光電変換された電荷を蓄積する。ｍ個の画素１１２は、列方向に沿って並んで配置され、共通の信号線１２２に接続されている。そして、ｍ個の画素１１２は、画素ブロック１２０において、行方向にｎ列並んで配列されている。

【0022】

換言すれば、画素ブロック１２０は、共通の制御線で接続された複数の画素１１２のあつまりである。また、画素ブロック１２０は、同一の露光時間が設定される複数の画素１１２の回路の最小単位であるともいえる。

【0023】

図３は画素１１２の回路構成の一例を示し、図４は画素１１２を光軸方向であるＺ方向から見た平面図の概略を示す。画素１１２は、光電変換部１０４と、転送部１２３と、リセット部１２６と、画素出力部１２７とを備える。画素出力部１２７は、増幅部１２８および選択部１２９を有する。本例では、転送部１２３、リセット部１２６、増幅部１２８および選択部１２９はＮチャンネル型ＦＥＴとして説明するが、トランジスタの種類はこれに限られない。

【0024】

光電変換部１０４は、光を電荷に変換する光電変換機能を有する。光電変換部１０４は、光電変換された電荷を蓄積する。光電変換部１０４は、例えば、フォトダイオードである。光電変換部１０４は、不純物が注入されて光電変換機能を有する注入領域１０６と、注入領域１０６の周囲に配され当該注入領域１０６を他の素子から分離する分離領域１０８とを有する。

【0025】

転送部１２３は、光電変換部１０４に蓄積された電荷を蓄積部１２５に転送する。転送部１２３は、光電変換部１０４の電荷を転送するトランスファーゲートの一例である。換言すれば、転送部１２３をゲートとし、光電変換部１０４をソースとし、蓄積部１２５をドレインとして、これらがいわゆる転送トランジスタを構成している。転送部１２３のゲート端子は、制御信号φＴＸ１を入力するための画素ブロック１２０ごとのローカルな転送制御線１４１に接続される。

【0026】

蓄積部１２５は、転送部１２３により光電変換部１０４からの電荷が転送される。蓄積部１２５は、フローティングディフュージョン（ＦＤ）の一例である。

【0027】

リセット部１２６は、蓄積部１２５の電荷を所定の電源電圧ＶＤＤが供給される電源配線に排出する。リセット部１２６のゲート端子は、リセット制御信号φＲＳＴを入力するための複数の画素ブロック１２０にわたるグローバルなリセット制御線１４３に接続される。

【0028】

画素出力部１２７は、蓄積部１２５の電位に基づく信号を信号線１２２に出力する。画素出力部１２７は、増幅部１２８および選択部１２９を有する。増幅部１２８は、ゲート端子が蓄積部１２５に接続され、ドレイン端子が電源電圧ＶＤＤの供給される電源配線に接続され、ソース端子が選択部１２９のドレイン端子に接続される。

【0029】

選択部１２９は、画素１１２と信号線１２２の間の電気的な接続を制御する。選択部１２９により画素１１２と信号線１２２が電気的に接続されると、画素１１２から信号線１２２に画素信号が出力される。選択部１２９のゲート端子は、選択制御信号φＳＥＬを入力するための複数の画素ブロック１２０にわたるグローバルな選択制御線１４４に接続される。選択部１２９のソース端子は負荷電流源１２１に接続されている。

【0030】

負荷電流源１２１は、信号線１２２に電流を供給する。負荷電流源１２１は、第１基板１００に設けられてもよいし、第２基板２００に設けられてもよい。

【0031】

以降、光電変換部１０４に蓄積された電荷、蓄積部１２５に転送された電荷および蓄積部１２５の電位に基づく信号のいずれか、または、これらを総称して、画素信号と称する場合がある。

【0032】

付言すれば、画素１１２は少なくとも１つの光電変換部１０４と、当該少なくとも１つの光電変換部１０４からの画像信号を信号線１２２に読み出す読出部としての画素出力部１２７と、を備えている。画素１１２は、画像を構成する画素信号を信号線１２２に出力する回路の最小単位であるともいえる。

【0033】

画素１１２はさらに、Ｚ方向すなわち光軸方向から見て光電変換部１０４を覆うように設けられた遮光層１５０を有する。遮光層１５０については後述する。

【0034】

図５は、処理回路部２１０のより具体的な構成の一例を示す。本例では、処理回路部２１０と、処理回路部２１０に設けられた処理ブロック２２０の拡大図を示している。

【0035】

処理回路部２１０は、行方向および列方向に沿って並んで配置された処理ブロック２２０を有する。本例の処理回路部２１０は、Ｍ×Ｎ個の処理ブロック２２０を有する。

【0036】

処理ブロック２２０は、画素ブロック１２０に対応した位置にそれぞれ配置される。例えば、処理ブロック２２０と画素ブロック１２０は光軸方向から見て重なった位置に配される。この場合に、処理ブロック２２０と画素ブロック１２０の面積は隣接するブロック間のマージンを含めて略同一であってよい。

【0037】

処理ブロック２２０は、対応する画素ブロック１２０の駆動を制御する。例えば、処理ブロック２２０は、画素ブロック１２０の露光時間を制御する。また、処理ブロック２２０は、ＡＤコンバータ等の処理回路を有し、画素ブロック１２０が出力した信号を処理する。一例において、処理ブロック２２０は、対応する画素ブロック１２０から出力されたアナログの画素信号をデジタル信号に変換する。本例の処理ブロック２２０は、露光制御部１０と、画素駆動部２０と、接合部３０と、信号変換部４０と、信号出力部５０とを備える。

【0038】

露光制御部１０は、複数の画素１１２の露光を制御する。露光制御部１０は、画素１１２の露光時間を制御するための信号を生成する。一例において、露光制御部１０は、露光の開始タイミングまたは終了タイミングの少なくとも１つを調整して、画素ブロック１２０毎の露光時間を制御する。

【0039】

画素駆動部２０は、複数の画素１１２と電気的に接続される。画素駆動部２０は、露光制御部１０からの信号に基づき、複数の画素１１２から、任意の画素１１２を選択して駆動する。画素駆動部２０は、列方向に配置されたｍ個の画素１１２と対応した位置に配置されている。撮像素子４００は、入射光の強度に応じて、画素ブロック１２０毎に露光時間を設定が可能であるため、ダイナミックレンジを拡大することができる。

【0040】

接合部３０は、第１基板１００と第２基板２００とを接合する。接合部３０は、第１基板１００から入力された画素信号を信号変換部４０に入力する。接合部３０は、行方向に配置されたｎ個の画素１１２に対応して設けられ、信号変換部４０に画素信号を列毎に入力する。

【0041】

信号変換部４０は、画素部１１０が出力したアナログ信号をデジタル変換する。本例の信号変換部４０は、アナログの画素信号をデジタル信号に変換する。信号変換部４０は、列方向に配列されたｍ個の画素１１２からのアナログ信号を順次デジタル変換する。信号変換部４０は、行方向にｎ列に並んだ画素１１２からのアナログ信号を並列にデジタル変換する。これは、一つの画素ブロック１２０に対していわゆるカラムＡＤＣ方式であるともいえる。

【0042】

信号出力部５０は、信号変換部４０からデジタル信号を受信する。一例において、信号出力部５０は、デジタル信号を一時的に記憶する。信号出力部５０は、デジタル信号を記憶するためのラッチ回路を有してよい。

【0043】

なお、１つの画素ブロック１２０に対して１つの処理ブロック２２０を設けることに代えて、Ｎ個（Ｎは２以上の自然数）の画素ブロック１２０に対して１つの処理ブロック２２０を設けてもよい。１つの処理ブロックに対応したＮ個の画素ブロック１２０を画素ブロック群と称することがある。例えば、列方向に沿って並んで配置された２つの画素ブロック１２０を１つの画素ブロック群として、１つの処理ブロック２２０を設けてもよい。この場合、処理ブロック２２０は、画素ブロック１２０毎に露光時間を制御してもよい。

【0044】

付言すれば、処理ブロック２２０は、少なくとも１つの画素ブロック１２０に電気的に接続され、当該少なくとも１つの画素ブロック１２０の画素信号を処理する回路の最小単位であるともいえる。また、処理回路部２１０は、処理ブロック２２０の群で構成されているともいえる。

【0045】

図６は、撮像素子４００の断面を模式的に示す。特に、図６は画素１１２における光電変換部１０４および転送部１２３を通る断面を示している。ただし、図６は説明のために簡略化して示しており、特に言及する場合を除いて、各構成の位置や大きさ、数などは模式的な例にすぎない。

【0046】

第１基板１００は光軸方向に沿って、マイクロレンズ１８０、平坦化層１８１、カラーフィルタ１８２、平坦化層１８３、画素形成領域１８７、ゲート酸化膜１８８および配線層１９０を有する。平坦化層１８３には遮光層１８４が配される。画素形成領域１８７には、光電変換部１０４、蓄積部１２５など、画素１１２の構成とともに素子分離部１８６が配される。配線層１９０には、配線１９２および遮光層１５０が配される。

【0047】

第２基板２００は光軸方向に沿って、配線層２５２、ゲート酸化膜２５６、回路領域２５８および基板２５９を有する。配線層２５２には配線２５４が配される。回路領域２５８には処理ブロック２２０の各素子、例えば信号変換部４０に含まれるトランジスタなどが配される。当該素子は他の領域にまたがって配されてもよい。説明の都合上、当該素子として、図６には信号変換部４０に含まれるトランジスタ２６０を示した。なお、第１基板１００と第２基板２００とは接合面２５０において向かい合うバンプ１９３、２５１で電気的に接続されている。

【0048】

マイクロレンズ１８０は、入射した光を光電変換部１０４に集光する。カラーフィルタ１８２はマイクロレンズ１８０に入射した光のうちの予め定められた波長域すなわち色を透過する。遮光層１８４は黒色、金属等の可視光を透過しない膜であり、行列方向の隣接した画素１１２の間のクロストークを避ける。素子分離部１８６は行列方向の隣接した画素との電気的な干渉を避ける分離帯である。

【0049】

上記構成において、処理ブロック２２０に含まれる能動素子、例えば信号変換部４０に含まれるトランジスタ２６０が、意図せず発光ダイオードとして機能して駆動時に発光することがある。この場合にトランジスタ２６０から発した光が光電変換部１０４に入射すると光電変換されてしまい、マイクロレンズ１８０から入射してきた被写体の光の画素信号に対するノイズとなる。例えば、トランジスタ２６０から波長１０００ｎｍ程度の赤外線が発光することがあり、当該波長は光電変換部１０４の感度の範囲内である。

【0050】

そこで、本実施形態では、光電変換部１０４よりも第２基板２００の側に配され、光電変換部１０４と光軸方向に少なくとも部分的に重なっている遮光層１５０が設けられる。図６に示す例において、遮光層１５０は光軸方向について、光電変換部１０４を完全に覆っている。

【0051】

遮光層１５０は、光電変換部１０４が感度を有する波長帯の光を遮断するものであることが好ましい。遮光層１５０は金属であってよい。第１基板１００がシリコン製である場合には、遮光層１５０は金属に代えてポリシリコンであってよい。また、遮光層１５０は画素１１２の各素子とは別個に設けられてもよいし、いずれかの素子の一部の位置及び大きさを調整して、遮光層１５０としてもよい。この場合に例えば、遮光層１５０は転送部１２３を拡張したものであってよい。これは、言い換えれば、遮光層１５０は転送部１２３のゲート端子と一体的につながっているといえる。

【0052】

本実施形態によれば、遮光層１５０がトランジスタ２６０など処理ブロック２２０からの光を遮断する。よって、当該光による画素信号へのノイズを低減することができる。また、遮光層１５０は、マイクロレンズ１８０から入射した被写体の光が光電変換部１０４を透過して、配線層１９０の内部を反射して隣接する光電変換部１０４に入射してしまう迷光を遮断するという効果も有する。

【0053】

図７は、撮像素子４００の変形例の断面を模式的に示す。図７においては、第２基板２００を省略し、かつ、図６の第１基板１００と同じ構成については同じ参照番号を付して説明を省略する。

【0054】

図７において、図６の遮光層１５０に加えて、遮光層１５０の第２基板２００の側の表面にブラックシリコン化層１５２を有する。ブラックシリコン化層１５２は、例えばシリコン層の表面にナノオーダーの凹凸を設けることにより、赤外や可視光の反射率を低減させた（言い換えれば、これらの光に対して黒い）ものである。ブラックシリコン化層１５２により、処理ブロック２２０からの光を吸収して迷光となるのを防ぐことができる。

【0055】

ブラックシリコン化層１５２に代えて、シリサイド化層を設けてもよい。シリサイド化層は、例えばシリコンと金属を合金化させた層であり、赤外や可視光に対する反射率を高めたものである。シリサイド化層により処理ブロック２２０からの光を反射して、光電変換部１０４に入射するのをより確実に防ぐことができる。

【0056】

図８は、撮像素子４００のさらに他の変形例の断面を模式的に示し、図９は図８の撮像素子４００における画素信号の読出しのタイミングチャートを示す。図８においても、第２基板２００を省略し、かつ、図６の第１基板１００と同じ構成については同じ参照番号を付して説明を省略する。

【0057】

図８において、遮光層１５０は配線部１５４によって蓄積部１２５に電気的に接続されている。よって処理ブロック２２０から遮光層１５０に入射した光によって遮光層１５０で光電変換が起きた場合に、当該光電変換による電荷が蓄積部１２５に蓄積される。

【0058】

すなわち、図９に示すように制御信号φＴＸ１によって定まる蓄積時間の間に、遮光層１５０からの電荷が電荷信号φＦＤとして蓄積される。しかしながら、光電変換部１０４の電荷信号φＰＤからの転送の前に、リセット信号φＲＳＴにより蓄積部１２５の電荷信号φＦＤはリセットされる。よって、遮光層１５０からの電荷の影響を受けることなく、光電変換部１０４の電荷信号φＰＤに応じた電荷信号φＦＤが転送されて、読み出される。

【0059】

図１０は画素１１２の他の例を光軸方向であるＺ方向から見た平面図の概略を示し、図１１は、図１０の画素１１２を用いた撮像素子４００の断面を模式的に示す。図１１においても、第２基板２００を省略し、かつ、図６の第１基板１００と同じ構成については同じ参照番号を付して説明を省略する。

【0060】

図１０および図１１において、遮光層１５６は転送部１２３とは電気的に絶縁されている。代わりに、遮光層１５６を電源電位に電気的に接続する接続配線１４６を有する。

【0061】

遮光層１５６は、光軸方向からみて光電変換部１０４の転送部１２３に近い側の一部を覆っていないが、それ以外の大部分を覆っている。よって、図１０および図１１の例においても、遮光層１５６がトランジスタ２６０など処理ブロック２２０からの光の大部分を遮断して、当該光による画素信号へのノイズを低減することができる。また、遮光層１５６が電源電位に電気的に接続されているので、遮光層１５６で光電変換された電荷を接続配線１４６を介して排出することができる。よって、遮光層１５６で光電変換された電荷による画素信号への影響を抑えることができる。

【0062】

なお、遮光層１５６を電源電位に接続するのに代えて、接続配線１４６によって接地電位に接続してもよい。さらなる別例として、遮光層１５６に負電圧のバイアスをかけてもよい。これにより暗電流対策となる。さらに別例として、遮光層１５６に選択的に電圧を印加する他の能動素子を設けてもよい。

【0063】

図１２は、遮光層１５６に他の能動素子を接続した場合の電気的な動作の一例を示す。図１２の（ａ）は光電変換部１０４の電荷の蓄積時を示し、（ｂ）は電荷の転送時を示す。

【0064】

図１２の（ａ）に示すように、蓄積時に転送部１２３には負電圧を印加しつつ、遮光層１５６には電圧を印加しない。これにより光電変換部１０４に電荷が蓄積される。

【0065】

図１２の（ｂ）に示すように、転送時に転送部１２３には正電圧を印加する一方で、遮光層１５６には負電圧を印加する。これにより、光電変換部１０４に蓄積された電荷が転送部１２３を介して、より確実に蓄積部１２５に転送される。

【0066】

図１３は画素１１２のさらに他の例を光軸方向であるＺ方向から見た平面図の概略を示し、図１４は、図１３の画素１１２を用いた撮像素子４００の断面を模式的に示す。図１４においても、第２基板２００を省略し、かつ、図６の第１基板１００と同じ構成については同じ参照番号を付して説明を省略する。

【0067】

図１３および図１４においては、図６の遮光層１５０に加えて、この遮光層１５０よりも第２基板２００の側に他の遮光層１５８を有する。遮光層１５８は光軸方向について、光電変換部１０４および遮光層１５０と少なくとも部分的に重なる。

【0068】

また、本例の遮光層１５８は、転送部１２３に電気的に接続されている。一方、遮光層１５０は、接続配線１４６と電気的に接続されている。本例によれば、遮光層１５０と遮光層１５８が二重になっているので、トランジスタ２６０など処理ブロック２２０からの光をより確実に遮断して、当該光による画素信号へのノイズを低減することができる。また、接続配線１４６を介して、遮光層１５０に蓄積された電荷を排出したり、光電変換部１０４の転送補助として用いることができる。

【0069】

上記図６から図１４の各遮光層１５０等を組み合わせてもよい。また、各遮光層を転送部１２３につなげることに代えて、画素１１２の他の素子、例えばリセット部１２６につなげてもよい。なお、遮光層１５０等を蓄積部１２５に電気的に接続する場合には、実質的に蓄積部１２５の容量が大きくなったことに相当する。よって、蓄積部１２５での電荷のオーバーフローが起きにくくなる。

【0070】

なお、上記いずれの実施形態においても、画素１１２に排出部を設けてもよい。排出部は、光電変換部１０４に蓄積された電荷を電源電圧ＶＤＤが供給される電源配線に排出する。さらに別例として、転送部１２３を省略してもよい。その場合には蓄積部１２５はフローティングディフュージョンとしての機能を有しなくなる。また、蓄積部１２５、画素出力部１２７を他の画素と共有してもよい。また、画素１１２は複数の光電変換部１０４および転送部１２３で構成してもよい。

【0071】

さらに、上記いずれの実施形態において、処理ブロック２２０に露光制御部１０および画素駆動部２０を設けず、主に処理ブロック２２０ごとに読出しが行われて信号変換部４０による変換を行うものであってよい。この場合には画素１１２は画素ブロック１２０ごとではなく画素部１１０の全体として露光時間が制御される。

【0072】

図１５は、実施例に係る撮像装置５００の構成例を示すブロック図である。撮像装置５００は、撮像素子４００と、システム制御部５０１と、駆動部５０２と、測光部５０３と、ワークメモリ５０４と、記録部５０５と、表示部５０６と、駆動部５１４と、撮影レンズ５２０とを備える。

【0073】

撮影レンズ５２０は、光軸ＯＡに沿って入射する被写体光束を撮像素子４００へと導く。撮影レンズ５２０は、複数の光学レンズ群から構成され、シーンからの被写体光束をその焦点面近傍に結像させる。撮影レンズ５２０は、撮像装置５００に対して着脱できる交換式レンズであってもよい。なお、図１５では瞳近傍に配置された仮想的な１枚のレンズで当該撮影レンズ５２０を代表して表している。

【0074】

駆動部５１４は、撮影レンズ５２０を駆動する。一例において、駆動部５１４は、撮影レンズ５２０の光学レンズ群を移動させて合焦位置を変更する。また、駆動部５１４は、撮影レンズ５２０内の虹彩絞りを駆動して撮像素子４００に入射する被写体光束の光量を制御してよい。

【0075】

駆動部５０２は、システム制御部５０１からの指示に従って撮像素子４００のタイミング制御、領域制御等の電荷蓄積制御を実行する制御回路を有する。また、操作部５０８は、レリーズボタン等により撮像者からの指示を受け付ける。

【0076】

撮像素子４００は、画素信号をシステム制御部５０１の画像処理部５１１へ引き渡す。画像処理部５１１は、ワークメモリ５０４をワークスペースとして種々の画像処理を施した画像データを生成する。例えば、ＪＰＥＧファイル形式の画像データを生成する場合は、ベイヤー配列で得られた信号からカラー映像信号を生成した後に圧縮処理を実行する。生成された画像データは、記録部５０５に記録されるとともに、表示信号に変換されて予め設定された時間の間、表示部５０６に表示される。

【0077】

測光部５０３は、画像データを生成する一連の撮影シーケンスに先立ち、シーンの輝度分布を検出する。測光部５０３は、例えば１００万画素程度のＡＥセンサを含む。システム制御部５０１の演算部５１２は、測光部５０３の出力を受けてシーンの領域ごとの輝度を算出する。

【0078】

演算部５１２は、算出した輝度分布に従ってシャッタ速度、絞り値、ＩＳＯ感度を決定する。測光部５０３は撮像素子４００で兼用してもよい。なお、演算部５１２は、撮像装置５００を動作させるための各種演算も実行する。駆動部５０２は、一部または全部が撮像素子４００に搭載されてよい。システム制御部５０１の一部が撮像素子４００に搭載されてもよい。

【0079】

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

【0080】

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

【符号の説明】

【0081】

１０ 露光制御部、２０ 画素駆動部、３０ 接合部、４０ 信号変換部、５０ 信号出力部、１００ 第１基板、１０４ 光電変換部、１０６ 注入領域、１０８ 分離領域、１１０ 画素部、１１２ 画素、１２０ 画素ブロック、１２１ 負荷電流源、１２２ 信号線、１２３ 転送部、１２５ 蓄積部、１２６ リセット部、１２７ 画素出力部、１２８ 増幅部、１２９ 選択部、選択部、１４１ 転送制御線、１４３ リセット制御線、１４４ 選択制御線、１４６ 接続配線、１５０ 遮光層、１５２ ブラックシリコン化層、１５４ 配線部、１５６ 遮光層、１５８ 遮光層、１８０ マイクロレンズ、１８１、１８３ 平坦化層、１８２ カラーフィルタ、１８４ 遮光層（画素間）、１８６ 素子分離部、１８７ 画素形成領域、１８８ ゲート酸化膜、１９０ 配線層、１９２ 配線、１９３、２５１ バンプ、２００ 第２基板、２１０ 処理回路部、２２０ 処理ブロック、２５０ 接合面、２５２ 配線層、２５４ 配線、２５６ ゲート酸化膜、２５８ 回路領域、２５９ 基板、２６０ トランジスタ、４００ 撮像素子、５００ 撮像装置、５０１ システム制御部、５０２ 駆動部、５０３ 測光部、５０４ ワークメモリ、５０５ 記録部、５０６ 表示部、５０８ 操作部、５１１ 画像処理部、５１２ 演算部、５１４ 駆動部、５２０ 撮影レンズ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】