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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022163566
(43)【公開日】2022-10-26
(54)【発明の名称】磁束バイアス回路
(51)【国際特許分類】
G06F 7/38 20060101AFI20221019BHJP
H03M 1/66 20060101ALI20221019BHJP
H01L 39/22 20060101ALI20221019BHJP
G06N 10/00 20220101ALI20221019BHJP
【ＦＩ】
G06F7/38 630
H03M1/66 Z ZAA
H01L39/22 K
G06N10/00
【審査請求】未請求
【請求項の数】7
【出願形態】ＯＬ
(21)【出願番号】P 2021068575
(22)【出願日】2021-04-14
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成３０年度、国立研究開発法人新エネルギー・産業技術総合開発機構「高効率・高速処理を可能とするＡＩチップ・次世代コンピューティングの技術開発／次世代コンピューティング技術の開発／超電導パラメトロン素子を用いた量子アニーリング技術の研究開発」委託研究、産業技術力強化法第１７条の適用を受ける特許出願
(71)【出願人】
【識別番号】504182255
【氏名又は名称】国立大学法人横浜国立大学
(71)【出願人】
【識別番号】000004237
【氏名又は名称】日本電気株式会社
(71)【出願人】
【識別番号】301021533
【氏名又は名称】国立研究開発法人産業技術総合研究所
(74)【代理人】
【識別番号】110001634
【氏名又は名称】弁理士法人志賀国際特許事務所
(72)【発明者】
【氏名】竹内 尚輝
(72)【発明者】
【氏名】吉川 信行
(72)【発明者】
【氏名】橋本 義仁
(72)【発明者】
【氏名】山本 剛
(72)【発明者】
【氏名】平山 文紀
【テーマコード（参考）】
4M113
5J022
【Ｆターム（参考）】
4M113AA42
4M113AC45
4M113AD03
5J022AB02
5J022BA06
5J022CE09
5J022CG02
(57)【要約】
【課題】少ない数の制御線で多数の制御対象を制御できること。
【解決手段】磁束バイアス回路は、印加磁束をデジタル値によって示す入力信号が入力される入力信号線と、入力信号に応じたクロック信号がそれぞれ入力される第１電流制御線、第２電流制御線、及び第３電流制御線と、入力信号線に入力される入力信号と、第１電流制御線、第２電流制御線、第３電流制御線それぞれに入力されるクロック信号とに基づいて、磁束量子パラメトロン回路を含む回路によって入力信号をアナログ信号に変換するデジタルアナログ変換部と、デジタルアナログ変換部から出力されるアナログ信号に基づいて印加磁束を制御対象に印加する磁束印加部と、を備える。
【選択図】図１２
【解決手段】磁束バイアス回路は、印加磁束をデジタル値によって示す入力信号が入力される入力信号線と、入力信号に応じたクロック信号がそれぞれ入力される第１電流制御線、第２電流制御線、及び第３電流制御線と、入力信号線に入力される入力信号と、第１電流制御線、第２電流制御線、第３電流制御線それぞれに入力されるクロック信号とに基づいて、磁束量子パラメトロン回路を含む回路によって入力信号をアナログ信号に変換するデジタルアナログ変換部と、デジタルアナログ変換部から出力されるアナログ信号に基づいて印加磁束を制御対象に印加する磁束印加部と、を備える。
【選択図】図１２
【特許請求の範囲】
【請求項1】
印加磁束をデジタル値によって示す入力信号が入力される入力信号線と、
前記入力信号に応じたクロック信号がそれぞれ入力される第１電流制御線、第２電流制御線、及び第３電流制御線と、
前記入力信号線に入力される前記入力信号と、前記第１電流制御線、前記第２電流制御線、前記第３電流制御線それぞれに入力される前記クロック信号とに基づいて、磁束量子パラメトロン回路を含む回路によって前記入力信号をアナログ信号に変換するデジタルアナログ変換部と、
前記デジタルアナログ変換部から出力される前記アナログ信号に基づいて印加磁束を制御対象に印加する磁束印加部と、
を備える磁束バイアス回路。
前記入力信号に応じたクロック信号がそれぞれ入力される第１電流制御線、第２電流制御線、及び第３電流制御線と、
前記入力信号線に入力される前記入力信号と、前記第１電流制御線、前記第２電流制御線、前記第３電流制御線それぞれに入力される前記クロック信号とに基づいて、磁束量子パラメトロン回路を含む回路によって前記入力信号をアナログ信号に変換するデジタルアナログ変換部と、
前記デジタルアナログ変換部から出力される前記アナログ信号に基づいて印加磁束を制御対象に印加する磁束印加部と、
を備える磁束バイアス回路。
【請求項2】
前記デジタルアナログ変換部及び前記磁束印加部はそれぞれ、前記制御対象の数だけ備えられる、
請求項１に記載の磁束バイアス回路。
請求項１に記載の磁束バイアス回路。
【請求項3】
前記デジタルアナログ変換部は、
デジタルアナログ変換器と、
磁束量子パラメトロン回路に基づくシフトレジスタ要素が接続されたシフトレジスタと
を備える
請求項１または請求項２に記載の磁束バイアス回路。
デジタルアナログ変換器と、
磁束量子パラメトロン回路に基づくシフトレジスタ要素が接続されたシフトレジスタと
を備える
請求項１または請求項２に記載の磁束バイアス回路。
【請求項4】
前記デジタルアナログ変換部は、前記入力信号のビット数に応じた数の前記デジタルアナログ変換器を備え、
前記シフトレジスタにおいて、前記シフトレジスタ要素は前記ビット数に応じた数の複数段において接続され、
前記シフトレジスタは、前記ビット数に応じた数の複数段のそれぞれにおいて、第１シフトレジスタ要素、第２シフトレジスタ要素、第３シフトレジスタ要素、及び第４シフトレジスタ要素を備え、
前記複数段のそれぞれにおいて、前記第１シフトレジスタ要素、前記第２シフトレジスタ要素、前記第４シフトレジスタ要素は、前記第１シフトレジスタ要素、前記第２シフトレジスタ要素、前記第４シフトレジスタ要素の順に前記入力信号線によって直列に接続され、かつ前記第３シフトレジスタ要素と前記第４シフトレジスタ要素とは前記入力信号線によって並列に接続され、
前記複数段のそれぞれにおいて、前記第１シフトレジスタ要素には前記第１電流制御線から前記クロック信号が入力され、前記第２シフトレジスタ要素には前記第２電流制御線から前記クロック信号が入力され、前記第３シフトレジスタ要素及び前記第４シフトレジスタ要素には前記第３電流制御線から前記クロック信号が入力され、
前記複数段のそれぞれにおいて、前記デジタルアナログ変換器は、前記第３シフトレジスタ要素から出力される電流値に基づく前記アナログ信号を出力する
請求項３に記載の磁束バイアス回路。
前記シフトレジスタにおいて、前記シフトレジスタ要素は前記ビット数に応じた数の複数段において接続され、
前記シフトレジスタは、前記ビット数に応じた数の複数段のそれぞれにおいて、第１シフトレジスタ要素、第２シフトレジスタ要素、第３シフトレジスタ要素、及び第４シフトレジスタ要素を備え、
前記複数段のそれぞれにおいて、前記第１シフトレジスタ要素、前記第２シフトレジスタ要素、前記第４シフトレジスタ要素は、前記第１シフトレジスタ要素、前記第２シフトレジスタ要素、前記第４シフトレジスタ要素の順に前記入力信号線によって直列に接続され、かつ前記第３シフトレジスタ要素と前記第４シフトレジスタ要素とは前記入力信号線によって並列に接続され、
前記複数段のそれぞれにおいて、前記第１シフトレジスタ要素には前記第１電流制御線から前記クロック信号が入力され、前記第２シフトレジスタ要素には前記第２電流制御線から前記クロック信号が入力され、前記第３シフトレジスタ要素及び前記第４シフトレジスタ要素には前記第３電流制御線から前記クロック信号が入力され、
前記複数段のそれぞれにおいて、前記デジタルアナログ変換器は、前記第３シフトレジスタ要素から出力される電流値に基づく前記アナログ信号を出力する
請求項３に記載の磁束バイアス回路。
【請求項5】
前記デジタルアナログ変換部が備える前記デジタルアナログ変換器の数は、前記ビット数よりも多く、
前記入力信号のビットのうち１以上のビットには、複数の前記デジタルアナログ変換器が対応づけられている
請求項４に記載の磁束バイアス回路。
前記入力信号のビットのうち１以上のビットには、複数の前記デジタルアナログ変換器が対応づけられている
請求項４に記載の磁束バイアス回路。
【請求項6】
前記シフトレジスタから出力される電流値を保持するためのホールド信号が入力されるホールド信号線をされに備え、
前記デジタルアナログ変換器には前記ホールド信号線から前記ホールド信号が入力される
請求項３から請求項５のいずれか一項に記載の磁束バイアス回路。
前記デジタルアナログ変換器には前記ホールド信号線から前記ホールド信号が入力される
請求項３から請求項５のいずれか一項に記載の磁束バイアス回路。
【請求項7】
前記デジタルアナログ変換器は、入力される電圧パルスに基づいて超伝導ループ内に磁束量子を保持する単一磁束量子回路であり、
磁束量子パラメトロン回路から出力される電流を電圧パルスに変換するインターフェース回路と、
前記単一磁束量子回路が保持する磁束量子をリセットするためのリセット信号が入力されるリセット信号線と、
超伝導ループをバイアスするためのバイアス信号が入力されるバイアス信号線と
をさらに備え、
前記インターフェース回路、前記単一磁束量子回路、及び前記磁束印加部はそれぞれ、前記制御対象の数だけ備えられ、
複数の前記単一磁束量子回路はそれぞれ、複数の前記インターフェース回路それぞれから出力される前記電圧パルスに基づいて超伝導ループ内に磁束量子を保持し、
前記磁束印加部は、複数の前記単一磁束量子回路がそれぞれ保持する磁束量子に基づいて印加磁束を複数の前記制御対象それぞれに印加する
請求項３から請求項５のいずれか一項に記載の磁束バイアス回路。
磁束量子パラメトロン回路から出力される電流を電圧パルスに変換するインターフェース回路と、
前記単一磁束量子回路が保持する磁束量子をリセットするためのリセット信号が入力されるリセット信号線と、
超伝導ループをバイアスするためのバイアス信号が入力されるバイアス信号線と
をさらに備え、
前記インターフェース回路、前記単一磁束量子回路、及び前記磁束印加部はそれぞれ、前記制御対象の数だけ備えられ、
複数の前記単一磁束量子回路はそれぞれ、複数の前記インターフェース回路それぞれから出力される前記電圧パルスに基づいて超伝導ループ内に磁束量子を保持し、
前記磁束印加部は、複数の前記単一磁束量子回路がそれぞれ保持する磁束量子に基づいて印加磁束を複数の前記制御対象それぞれに印加する
請求項３から請求項５のいずれか一項に記載の磁束バイアス回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、磁束バイアス回路に関する。
【背景技術】
【0002】
量子コンピュータは、多数の電子から構成される量子系をシミュレートできるため、材料設計や創薬に応用できると期待されている。量子コンピュータにおいて制御される量子ビットは、超伝導素子によって構成されるため、低温において制御される必要がある。そのため、量子コンピュータの構成は、量子ビットを低温に保つための冷凍機と、室温で動作する機器とが含まれる。室温で動作する機器は、ケーブルを介して量子ビットに制御信号を出力する。
【0003】
量子コンピュータにおいて、冷凍機中の多数の量子ビットを制御するために、大量のケーブルが必要とされている。例えば、７２個の量子ビットを制御するためには、１６８本のケーブルが必要である。しかしながら、量子ビットを制御するためのケーブルの数には上限があるため、量子ビットの数を増加させることは困難を極めている。
【0004】
大規模な量子コンピュータを実現するためには、量子ビットと同じく低温の側で動作する制御回路が必要とされている。例えば、多数の通信線の数が制御対象のデバイスの数よりも少ない量子コンピューティングシステムが知られている（特許文献１）。また、磁束量子パラメトロンをシフトレジスタとして用いた超伝導デジタル／アナログ変換器を備えた超伝導量子プロセッサが知られている（特許文献２）。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特表２０１０－５１１９４６号公報
【特許文献2】特表２０１９－５２１５４６号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
上述したように、少ない数の制御線で多数の量子ビットなどの制御対象を制御できることが求められている。
【0007】
本発明は上記の点に鑑みてなされたものであり、少ない数の制御線で多数の制御対象を制御できる磁束バイアス回路を提供する。
【課題を解決するための手段】
【0008】
本発明は上記の課題を解決するためになされたものであり、本発明の一態様は、印加磁束をデジタル値によって示す入力信号が入力される入力信号線と、前記入力信号に応じたクロック信号がそれぞれ入力される第１電流制御線、第２電流制御線、及び第３電流制御線と、前記入力信号線に入力される前記入力信号と、前記第１電流制御線、前記第２電流制御線、前記第３電流制御線それぞれに入力される前記クロック信号とに基づいて、磁束量子パラメトロン回路を含む回路によって前記入力信号をアナログ信号に変換するデジタルアナログ変換部と、前記デジタルアナログ変換部から出力される前記アナログ信号に基づいて印加磁束を制御対象に印加する磁束印加部と、を備える磁束バイアス回路である。
【0009】
また、本発明の一態様は、上記の磁束バイアス回路において、前記デジタルアナログ変換部及び前記磁束印加部はそれぞれ、前記制御対象の数だけ備えられる。
【0010】
また、本発明の一態様は、上記の磁束バイアス回路において、前記デジタルアナログ変換部は、デジタルアナログ変換器と、磁束量子パラメトロン回路に基づくシフトレジスタ要素が接続されたシフトレジスタとを備える。
【0011】
また、本発明の一態様は、上記の磁束バイアス回路において、前記デジタルアナログ変換部は、前記入力信号のビット数に応じた数の前記デジタルアナログ変換器を備え、前記シフトレジスタにおいて、前記シフトレジスタ要素は前記ビット数に応じた数の複数段において接続され、前記シフトレジスタは、前記ビット数に応じた数の複数段のそれぞれにおいて、第１シフトレジスタ要素、第２シフトレジスタ要素、第３シフトレジスタ要素、及び第４シフトレジスタ要素を備え、前記複数段のそれぞれにおいて、前記第１シフトレジスタ要素、前記第２シフトレジスタ要素、前記第４シフトレジスタ要素は、前記第１シフトレジスタ要素、前記第２シフトレジスタ要素、前記第４シフトレジスタ要素の順に前記入力信号線によって直列に接続され、かつ前記第３シフトレジスタ要素と前記第４シフトレジスタ要素とは前記入力信号線によって並列に接続され、前記複数段のそれぞれにおいて、前記第１シフトレジスタ要素には前記第１電流制御線から前記クロック信号が入力され、前記第２シフトレジスタ要素には前記第２電流制御線から前記クロック信号が入力され、前記第３シフトレジスタ要素及び前記第４シフトレジスタ要素には前記第３電流制御線から前記クロック信号が入力され、前記複数段のそれぞれにおいて、前記デジタルアナログ変換器は、前記第３シフトレジスタ要素から出力される電流値に基づく前記アナログ信号を出力する。
【0012】
また、本発明の一態様は、上記の磁束バイアス回路において、前記デジタルアナログ変換部が備える前記デジタルアナログ変換器の数は、前記ビット数よりも多く、前記入力信号のビットのうち１以上のビットには、複数の前記デジタルアナログ変換器が対応づけられている。
【0013】
また、本発明の一態様は、上記の磁束バイアス回路において、前記シフトレジスタから出力される電流値を保持するためのホールド信号が入力されるホールド信号線をされに備え、前記デジタルアナログ変換器には前記ホールド信号線から前記ホールド信号が入力される。
【0014】
また、本発明の一態様は、上記の磁束バイアス回路において、前記デジタルアナログ変換器は、入力される電圧パルスに基づいて超伝導ループ内に磁束量子を保持する単一磁束量子回路であり、磁束量子パラメトロン回路から出力される電流を電圧パルスに変換するインターフェース回路と、前記単一磁束量子回路が保持する磁束量子をリセットするためのリセット信号が入力されるリセット信号線と、超伝導ループをバイアスするためのバイアス信号が入力されるバイアス信号線とをさらに備え、前記インターフェース回路、前記単一磁束量子回路、及び前記磁束印加部はそれぞれ、前記制御対象の数だけ備えられ、複数の前記単一磁束量子回路はそれぞれ、複数の前記インターフェース回路それぞれから出力される前記電圧パルスに基づいて超伝導ループ内に磁束量子を保持し、前記磁束印加部は、複数の前記単一磁束量子回路がそれぞれ保持する磁束量子に基づいて印加磁束を複数の前記制御対象それぞれに印加する。
【発明の効果】
【0015】
本発明によれば、少ない数の制御線で多数の制御対象を制御できる。
【図面の簡単な説明】
【0016】
【図1】本発明の第１の実施形態に係る磁束バイアス回路の構成の一例を示す図である。
【図2】本発明の第１の実施形態に係る磁束バイアス回路に流れる各種信号の一例を示す図である。
【図3】本発明の第１の実施形態に係るシフトレジスタ要素として用いられるＱＦＰの回路構成の一例を示す図である。
【図4】本発明の第１の実施形態に係るシフトレジスタ要素として用いられるＱＦＰの回路構成の一例を示す図である。
【図5】本発明の第１の実施形態に係るシフトレジスタ要素として用いられるＱＦＰの回路構成の一例を示す図である。
【図6】本発明の第１の実施形態に係る入力信号と印加磁束との関係の一例を示す図である。
【図7】本発明の第２の実施形態に係る磁束バイアス回路の構成の一例を示す図である。
【図8】本発明の第２の実施形態に係る磁束バイアス回路に流れる各種信号の一例を示す図である。
【図9】本発明の第２の実施形態に係る入力信号と印加磁束との関係の一例を示す図である。
【図10】本発明の第３の実施形態に係る磁束バイアス回路の構成の一例を示す図である。
【図11】本発明の第３の実施形態の変形例１に係る磁束バイアス回路の構成の一例を示す図である。
【図12】本発明の第３の実施形態の変形例２に係る磁束バイアス回路の構成の一例を示す図である。
【図13】本発明の第４の実施形態に係る磁束バイアス回路の構成の一例を示す図である。
【図14】本発明の第４の実施形態に係る磁束バイアス回路に流れる各種信号の一例を示す図である。
【図15】本発明の第４の実施形態に係るＱＦＰ／ＳＦＱインターフェースの回路構成であるＱＦＰ／ＳＦＱインターフェースの一例を示す図である。
【図16】本発明の第４の実施形態に係るＱＦＰ／ＳＦＱインターフェースの回路構成であるＱＦＰ／ＳＦＱインターフェースの一例を示す図である。
【図17】本発明の第４の実施形態に係る磁束バイアス回路に流れる各種信号の一例を示す図である。
【図18】本発明の第４の実施形態に係るシミュレーションに用いた磁束バイアス回路の構成の一例を示す図である。
【図19】本発明の第４の実施形態に係る磁束バイアス回路に流れる各種信号の一例を示す図である。
【発明を実施するための形態】
【0017】
（第１の実施形態）
以下、図面を参照しながら本発明の実施形態について詳しく説明する。図１は、本実施形態に係る磁束バイアス回路１の構成の一例を示す図である。図２は、本実施形態に係る磁束バイアス回路１に流れる各種信号の一例を示す図である。なお、図２では、時間に対する各種信号の値が示されている。
以下、図面を参照しながら本発明の実施形態について詳しく説明する。図１は、本実施形態に係る磁束バイアス回路１の構成の一例を示す図である。図２は、本実施形態に係る磁束バイアス回路１に流れる各種信号の一例を示す図である。なお、図２では、時間に対する各種信号の値が示されている。
【0018】
磁束バイアス回路１は、制御対象９に磁束を印加するための回路である。制御対象９は、量子コンピュータの回路を構成する種々の部品である。制御対象９は、例えば、量子ビットである。
【0019】
以下に説明するように、磁束バイアス回路１は、一例として、磁束量子パラメトロン（Ｑｕａｎｔｕｍ Ｆｌｕｘ Ｐａｒａｍｅｔｒｏｎ：ＱＦＰ）に基づくデジタルアナログ変換器を備える。ＱＦＰは、１対のジョセフソン接合を備え、交流のバイアス電流（励起電流）によって駆動、及びクロックされる回路である。ＱＦＰでは、ジョセフソン接合が信号電流を生成する。
ＱＦＰでは、超伝導素子を用いているため直流抵抗がなく超低消費電力であることが知られている。ＱＦＰでは、ゲート当りの消費電力は数ＧＨｚの高速動作においても１０ｐＷ程度である。また、ＱＦＰでは、クロック周波数が１０ＧＨｚ程度の高速動作が可能である。また、ＱＦＰは超低消費電力であるため、ＱＦＰを量子ビットの近くで動作させることが可能である。なお、上述したＱＦＰの消費電力、クロック周波数それぞれの値は、一例であって、回路パラメータや回路の種類によってそれらの値は変わり得る。
ＱＦＰでは、超伝導素子を用いているため直流抵抗がなく超低消費電力であることが知られている。ＱＦＰでは、ゲート当りの消費電力は数ＧＨｚの高速動作においても１０ｐＷ程度である。また、ＱＦＰでは、クロック周波数が１０ＧＨｚ程度の高速動作が可能である。また、ＱＦＰは超低消費電力であるため、ＱＦＰを量子ビットの近くで動作させることが可能である。なお、上述したＱＦＰの消費電力、クロック周波数それぞれの値は、一例であって、回路パラメータや回路の種類によってそれらの値は変わり得る。
【0020】
磁束バイアス回路１は、入力信号線２と、第１電流制御線３と、第２電流制御線４と、第３電流制御線５と、ホールド信号線６と、シフトレジスタ７０と、デジタルアナログ変換器７１と、トランス８とを備える。
【0021】
入力信号線２は、入力信号Ｉｉｎが入力される制御線である。入力信号Ｉｉｎは、印加磁束をデジタル値によって示す電流である。本実施形態では、入力信号Ｉｉｎのビット数は、一例として、４ビットである。図１及び図２に示すように入力信号Ｉｉｎは、一例として、「１１１０」の論理値を示す。入力信号Ｉｉｎと印加磁束との関係の具体例については後述する。
【0022】
第１電流制御線３は、第１励起電流Ｉｘ１が入力される制御線である。第２電流制御線４は、第２励起電流Ｉｘ２が入力される制御線である。第３電流制御線５は、第３励起電流Ｉｘ３が入力される制御線である。第１励起電流Ｉｘ１、第２励起電流Ｉｘ２、及び第３励起電流Ｉｘ３はそれぞれ、入力信号Ｉｉｎに同期されたクロック信号である。
上述したように、第１電流制御線３、第２電流制御線４、及び第３電流制御線５には、入力信号Ｉｉｎに応じたクロック信号がそれぞれ入力される。
上述したように、第１電流制御線３、第２電流制御線４、及び第３電流制御線５には、入力信号Ｉｉｎに応じたクロック信号がそれぞれ入力される。
【0023】
ホールド信号線６は、ホールド信号Ｉｈｏｌｄが入力される制御線である。ホールド信号Ｉｈｏｌｄは、シフトレジスタ７０から出力される出力信号の値を保持するための電流である。ここで図２に示すように、ホールド信号Ｉｈｏｌｄがハイの場合に、制御対象９に磁束が印加される。
【0024】
シフトレジスタ７０は、ＱＦＰに基づくシフトレジスタである。シフトレジスタ７０では、ＱＦＰに基づくシフトレジスタ要素が、入力信号Ｉｉｎのビット数に応じた数の複数段において接続されている。シフトレジスタ７０において、各シフトレジスタ要素はカスケード接続されているともいう。シフトレジスタ７０では、シフトレジスタ要素として用いられるＱＦＰの回路構成は、複数のシフトレジスタ要素相互間において共通である。
【0025】
ここで図３から図５を参照し、図１に示すシフトレジスタ７０に備えられるシフトレジスタ要素として用いられるＱＦＰの回路構成の例について説明する。図１に示したシフトレジスタ７０に備えられるシフトレジスタ要素の回路構成は、例えば、図３から図５に示すＱＦＰの回路構成のいずれかである。なお、図３から図５に示すＱＦＰの回路構成は一例であって、図１に示したシフトレジスタ７０に備えられるシフトレジスタ要素の回路構成は、図３から図５に示すＱＦＰの回路構成以外のＱＦＰの回路構成であってもよい。
【0026】
図３は、本実施形態に係るシフトレジスタ要素として用いられるＱＦＰ１００の回路構成の一例を示す図である。ＱＦＰ１００は、交流バイアス電流Ｉｘによって駆動、及びクロックされる。交流バイアス電流Ｉｘが電源線１０１を流れると、電源線１０１に備えられるインダクタＬｘ１、及びインダクタＬｘ２にそれぞれ磁束が生成される。
【0027】
インダクタＬｘ１と、回路要素１０３に備えられるインダクタＬ１とは、結合定数ｋ１によって磁気結合されている。インダクタＬｘ２と、回路要素１０２に備えられるインダクタＬ２とは、結合定数ｋ２によって磁気結合されている。インダクタＬ１及びインダクタＬ２に磁束が印加されると、一対のジョセフソン接合であるジョセフソン接合Ｊ１及びジョセフソン接合Ｊ２は、入力信号線１０４を流れる入力信号Ｉｉｎに応じて論理状態を決定するとともに、入力信号Ｉｉｎを増幅して信号電流を生成する。ここでジョセフソン接合Ｊ１は、回路要素１０３に備えられる。ジョセフソン接合Ｊ２は、回路要素１０２に備えられる。
【0028】
生成された信号電流が信号電流線１０５を流れると、信号電流線１０５に備えられるインダクタＬｑに磁束が生成される。インダクタＬｑと、出力信号線１０６に備えられるインダクタＬｏｕｔとは、結合定数ｋｏｕｔによって磁気結合されている。インダクタＬｏｕｔに発生する磁束によって、出力信号Ｉｏｕｔが出力信号線１０６を流れる。
【0029】
図４は、本実施形態に係るシフトレジスタ要素として用いられるＱＦＰ１００Ａの回路構成の一例を示す図である。ＱＦＰ１００Ａ（図４）とＱＦＰ１００（図３）とを比較すると、出力信号線１０６Ａが異なる。ここで、他の構成要素（電源線１０１、回路要素１０２、回路要素１０３、入力信号線１０４、及び信号電流線１０５）はＱＦＰ１００（図３）と同じである。ＱＦＰ１００（図３）と同じ構成の説明は省略し、図４では、ＱＦＰ１００（図３）と異なる部分を中心に説明する。
【0030】
出力信号線１０６Ａは、信号電流線１０５に、信号電流線１０５に備えられるインダクタＬｑの接地されていない側において接続されている。換言すれば、出力信号線１０６Ａと、インダクタＬｑは、信号電流線１０５に並列に接続されている。生成された信号電流が信号電流線１０５を流れると、信号電流の一部が信号電流線１０５に備えられるインダクタＬｑに流れる。信号電流の残りの一部が出力信号Ｉｏｕｔとして出力信号線１０６Ａを流れる。
【0031】
図５は、本実施形態に係るシフトレジスタ要素として用いられるＱＦＰ１００Ｂの回路構成の一例を示す図である。ＱＦＰ１００Ｂ（図５）とＱＦＰ１００Ａ（図４）とを比較すると、
ＱＦＰ１００Ｂ（図５）には、ＱＦＰ１００Ａ（図４）に備えられる信号電流線１０５、インダクタＬｑが備えられていない点が異なる。ここで、他の構成要素（電源線１０１、回路要素１０２、回路要素１０３、及び入力信号線１０４）はＱＦＰ１００Ａ（図４）と同じである。ＱＦＰ１００Ａ（図４）と同じ機能の説明は省略し、図５ではＱＦＰ１００Ａ（図４）と異なる部分を中心に説明する。
ＱＦＰ１００Ｂ（図５）には、ＱＦＰ１００Ａ（図４）に備えられる信号電流線１０５、インダクタＬｑが備えられていない点が異なる。ここで、他の構成要素（電源線１０１、回路要素１０２、回路要素１０３、及び入力信号線１０４）はＱＦＰ１００Ａ（図４）と同じである。ＱＦＰ１００Ａ（図４）と同じ機能の説明は省略し、図５ではＱＦＰ１００Ａ（図４）と異なる部分を中心に説明する。
【0032】
ＱＦＰ１００Ｂでは、インダクタＬ１及びインダクタＬ２に磁束が印加されると、一対のジョセフソン接合であるジョセフソン接合Ｊ１及びジョセフソン接合Ｊ２は、入力信号線１０４を流れる入力信号Ｉｉｎに応じて論理状態を決定するとともに、入力信号Ｉｉｎを増幅して出力信号Ｉｏｕｔを生成する。生成された出力信号Ｉｏｕｔは、出力信号線１０６Ｂから出力される。
【0033】
図１に戻って磁束バイアス回路１の構成の説明を続ける。
シフトレジスタ７０は、第１シフトレジスタ要素７２－１と、第２シフトレジスタ要素７３－１と、第３シフトレジスタ要素７４－１と、第４シフトレジスタ要素７５－１と、第１シフトレジスタ要素７２－２と、第２シフトレジスタ要素７３－２と、第３シフトレジスタ要素７４－２と、第４シフトレジスタ要素７５－２と、第１シフトレジスタ要素７２－３と、第２シフトレジスタ要素７３－３と、第３シフトレジスタ要素７４－３と、第４シフトレジスタ要素７５－３と、第１シフトレジスタ要素７２－４と、第２シフトレジスタ要素７３－４と、第３シフトレジスタ要素７４－４と、第４シフトレジスタ要素７５－４とを備える。
シフトレジスタ７０は、第１シフトレジスタ要素７２－１と、第２シフトレジスタ要素７３－１と、第３シフトレジスタ要素７４－１と、第４シフトレジスタ要素７５－１と、第１シフトレジスタ要素７２－２と、第２シフトレジスタ要素７３－２と、第３シフトレジスタ要素７４－２と、第４シフトレジスタ要素７５－２と、第１シフトレジスタ要素７２－３と、第２シフトレジスタ要素７３－３と、第３シフトレジスタ要素７４－３と、第４シフトレジスタ要素７５－３と、第１シフトレジスタ要素７２－４と、第２シフトレジスタ要素７３－４と、第３シフトレジスタ要素７４－４と、第４シフトレジスタ要素７５－４とを備える。
【0034】
シフトレジスタ７０は、複数段のそれぞれにおいて、第１シフトレジスタ要素、第２シフトレジスタ要素、第３シフトレジスタ要素、及び第４シフトレジスタ要素を備える。第１シフトレジスタ要素７２－１、第２シフトレジスタ要素７３－１、第３シフトレジスタ要素７４－１、及び第４シフトレジスタ要素７５－１の組は、シフトレジスタ７０においてシフトレジスタ要素が接続される段の１つに対応する。第１シフトレジスタ要素７２－２、第２シフトレジスタ要素７３－２、第３シフトレジスタ要素７４－２、及び第４シフトレジスタ要素７５－２の組は、シフトレジスタ７０においてシフトレジスタ要素が接続される段の１つに対応する。第１シフトレジスタ要素７２－３、第２シフトレジスタ要素７３－３、第３シフトレジスタ要素７４－３、及び第４シフトレジスタ要素７５－３の組は、シフトレジスタ７０においてシフトレジスタ要素が接続される段の１つに対応する。第１シフトレジスタ要素７２－４、第２シフトレジスタ要素７３－４、第３シフトレジスタ要素７４－４、及び第４シフトレジスタ要素７５－４の組は、シフトレジスタ７０においてシフトレジスタ要素が接続される段の１つに対応する。
【0035】
シフトレジスタ７０では、複数段のそれぞれにおいて、第１シフトレジスタ要素、第２シフトレジスタ要素、第４シフトレジスタ要素は、第１シフトレジスタ要素、第２シフトレジスタ要素、第４シフトレジスタ要素の順に入力信号線２によって直列に接続され、かつ第３シフトレジスタ要素と第４シフトレジスタ要素とは入力信号線２によって並列に接続される。例えば、図１において下から数えて第４段目において、第１シフトレジスタ要素７２－４、第２シフトレジスタ要素７３－４、第４シフトレジスタ要素７５－４は、入力信号線２によって直列に接続される。第３シフトレジスタ要素７４－４と第４シフトレジスタ要素７５－４とは入力信号線２によって並列に接続される。
【0036】
各段の第４シフトレジスタ要素と、当該段の次の段の第１シフトレジスタ要素とは直列に接続される。例えば、図１において下から数えて第４段目の第４シフトレジスタ要素７５－４と、下から数えて３段目の第１シフトレジスタ要素７２－３とは直列に接続される。
各段の第３シフトレジスタ要素は、デジタルアナログ変換器７１と直列に接続される。例えば、下から数えて第４段目の第３シフトレジスタ要素７４－４と、デジタルアナログ変換器７１－４とは直列に接続される。
各段の第３シフトレジスタ要素は、デジタルアナログ変換器７１と直列に接続される。例えば、下から数えて第４段目の第３シフトレジスタ要素７４－４と、デジタルアナログ変換器７１－４とは直列に接続される。
【0037】
複数段のそれぞれにおいて、第１シフトレジスタ要素は、第１電流制御線３によって直列に接続され、第２シフトレジスタ要素は、第２電流制御線４によって直列に接続され、第３シフトレジスタ要素及び第４シフトレジスタ要素は、第３電流制御線５によって直列に接続される。複数段のそれぞれにおいて、第１シフトレジスタ要素には、第１電流制御線３からクロック信号である第１励起電流Ｉｘ１が入力され、第２シフトレジスタ要素には第２電流制御線４からクロック信号である第２励起電流Ｉｘ２が入力され、第３シフトレジスタ要素及び第４シフトレジスタ要素には第３電流制御線５からクロック信号である第３励起電流Ｉｘ３が入力される。
【0038】
シフトレジスタ７０では、シフトレジスタ要素は、入力されるクロック信号がハイの状態である場合に、入力信号の値を保持して出力する。入力信号の値を保持するとは、入力信号の値がハイである場合には、出力信号としてハイの信号を出力し、入力信号の値がローである場合には、出力信号としてローの信号を出力することである。シフトレジスタ要素は、入力されるクロック信号がローの状態である場合に、入力信号の値によらず、信号を出力しない。つまり、シフトレジスタ要素は、バッファ回路として機能する。
例えば、第１シフトレジスタ要素７２－４は、入力信号線２から入力される入力信号Ｉｉｎがハイの状態であり、第１電流制御線３から入力される第１励起電流Ｉｘ１がハイの状態である場合、出力信号としてハイの信号を出力する。
例えば、第１シフトレジスタ要素７２－４は、入力信号線２から入力される入力信号Ｉｉｎがハイの状態であり、第１電流制御線３から入力される第１励起電流Ｉｘ１がハイの状態である場合、出力信号としてハイの信号を出力する。
【0039】
シフトレジスタ７０では、入力信号線２から入力される入力信号Ｉｉｎの値が、直列に接続されるシフトレジスタ要素によって、値を保持したまま順に伝搬される。図２に示した第１励起電流Ｉｘ１、第２励起電流Ｉｘ２、第３励起電流Ｉｘ３はそれぞれ、入力信号Ｉｉｎの値が順に伝搬されるように、入力信号Ｉｉｎに同期した時期において、ハイとなっている。ここで図２に示すように、第２励起電流Ｉｘ２がハイとなる時期は、第１励起電流Ｉｘ１がハイとなる時期に対して所定の時間だけ遅れている。同様に、第３励起電流Ｉｘ３がハイとなる時期は、第２励起電流Ｉｘ２がハイとなる時期に対して所定の時間だけ遅れている。
【0040】
なお、シフトレジスタ７０の構成は一例であって、図１に示す構成以外の構成であってもよい。例えば、図１に示すシフトレジスタ７０の構成から第４シフトレジスタ要素は省略されてもよい。その場合は、第３シフトレジスタ要素（例えば、第３シフトレジスタ要素７４－４）の出力が２つに分岐され、一方の出力はデジタルアナログ変換器（例えば、デジタルアナログ変換器７１－４）へ入力され、他方の出力は、シフトレジスタ７０に備えられる段のうち当該第３シフトレジスタ要素が備えられる段と隣接する段に備えられる第１シフトレジスタ要素（例えば、第１シフトレジスタ要素７２－３）に入力される。
【0041】
デジタルアナログ変換器７１は、入力信号Ｉｉｎのビット数に応じた数だけ備えられる。上述したシフトレジスタ７０に備えられる段の数は、入力信号Ｉｉｎのビット数に応じた数であるため、換言すれば、デジタルアナログ変換器７１は、シフトレジスタ７０に備えられる段の数だけ備えられる。
【0042】
本実施形態では、入力信号Ｉｉｎが４ビットであることに応じて、デジタルアナログ変換器７１－１と、デジタルアナログ変換器７１－２と、デジタルアナログ変換器７１－３と、デジタルアナログ変換器７１－４との４つのデジタルアナログ変換器７１が備えられる。デジタルアナログ変換器７１は、ＱＦＰに基づくデジタルアナログ変換器である。
【0043】
デジタルアナログ変換器７１では、ＱＦＰの回路構成は、デジタルアナログ変換器７１－１と、デジタルアナログ変換器７１－２と、デジタルアナログ変換器７１－３と、デジタルアナログ変換器７１－４相互間において共通である。また、デジタルアナログ変換器７１のＱＦＰの回路構成は、上述したシフトレジスタ７０のシフトレジスタ要素として用いられるＱＦＰの回路構成と同様である。なお、デジタルアナログ変換器７１のＱＦＰの回路構成は、バッファとして機能する場合は、シフトレジスタ７０のシフトレジスタ要素として用いられるＱＦＰの回路構成とは異なっていてもよい。
【0044】
デジタルアナログ変換器７１－１と、デジタルアナログ変換器７１－２と、デジタルアナログ変換器７１－３と、デジタルアナログ変換器７１－４とは、ホールド信号線６によって直列に接続される。デジタルアナログ変換器７１－１、デジタルアナログ変換器７１－２、デジタルアナログ変換器７１－３、デジタルアナログ変換器７１－４にはそれぞれ、ホールド信号線６からホールド信号Ｉｈｏｌｄが入力される。
【0045】
デジタルアナログ変換器７１には、シフトレジスタ７０の各段に備えられる第３シフトレジスタ要素から出力される信号が入力信号として入力される。例えば、デジタルアナログ変換器７１－４には、第３シフトレジスタ要素７４－４から出力される信号が入力信号として入力される。
【0046】
デジタルアナログ変換器７１は、入力されるホールド信号Ｉｈｏｌｄがハイの状態である場合に、入力信号の値に応じたアナログ信号としての電流を出力する。以下の説明では、デジタルアナログ変換器７１が出力するアナログ信号を、ＱＦＰ出力電流という。デジタルアナログ変換器７１－１、デジタルアナログ変換器７１－２、デジタルアナログ変換器７１－３、デジタルアナログ変換器７１－４はそれぞれ、ＱＦＰ出力電流Ｉｑｆｐ１、ＱＦＰ出力電流Ｉｑｆｐ２、ＱＦＰ出力電流Ｉｑｆｐ３、ＱＦＰ出力電流Ｉｑｆｐ４をそれぞれ出力する。
つまり、シフトレジスタ７０の複数段のそれぞれにおいて、デジタルアナログ変換器７１は、第３シフトレジスタ要素から出力される電流値に基づくアナログ信号を出力する。
つまり、シフトレジスタ７０の複数段のそれぞれにおいて、デジタルアナログ変換器７１は、第３シフトレジスタ要素から出力される電流値に基づくアナログ信号を出力する。
【0047】
トランス８は、デジタルアナログ変換器７１から出力されるＱＦＰ出力電流に基づいて制御対象９に印加磁束を印加する。トランス８は、磁束印加部の一例である。トランス８は、入力信号Ｉｉｎのビット数に応じた数だけ備えられる。本実施形態では、入力信号Ｉｉｎが４ビットであることに応じて、トランス８－１と、トランス８－２と、トランス８－３と、トランス８－４との４つのトランス８が備えられる。
【0048】
ここで、シフトレジスタ７０とデジタルアナログ変換器７１とは、デジタルアナログ変換部７を構成する。デジタルアナログ変換部７は、入力信号線２に入力される入力信号Ｉｉｎと、第１電流制御線３、第２電流制御線４、第３電流制御線５それぞれに入力されるクロック信号と、ホールド信号線６に入力されるホールド信号Ｉｈｏｌｄとに基づいて、ＱＦＰを含む回路によって入力信号Ｉｉｎをアナログ信号に変換する。
【0049】
トランス８は、１対のインダクタを備える。一方のインダクタにデジタルアナログ変換器７１から出力されるＱＦＰ出力電流が流れると、磁気結合によって他方のインダクタに磁束が発生する。例えば、デジタルアナログ変換器７１－１から出力されるＱＦＰ出力電流Ｉｑｆｐ１が流れると、トランス８－１には、磁気結合によって他方のインダクタに磁束＋Φが発生する。トランス８－１に発生する磁束＋Φは、入力信号Ｉｉｎに含まれるビット列のうち１番目のビットである「１」に応じている。
トランス８は、それぞれのトランスにおいて発生した磁束の和を印加磁束として制御対象９に印加する。トランス８は、発生した磁束を制御対象９に印加する。
トランス８は、それぞれのトランスにおいて発生した磁束の和を印加磁束として制御対象９に印加する。トランス８は、発生した磁束を制御対象９に印加する。
【0050】
図２に示すように、トランス８－１、トランス８－２、トランス８－３、トランス８－４には、磁束＋Φ、磁束＋Φ、磁束＋Φ、磁束－Φがそれぞれ発生する。トランス８は、印加磁束として磁束＋２Φを制御対象９に印加する。
【0051】
ここで図６を参照し、入力信号Ｉｉｎと印加磁束との関係について説明する。図６は、本実施形態に係る入力信号Ｉｉｎと印加磁束との関係の一例を示す図である。
上述した図１または図２では、入力信号Ｉｉｎは時間波形として示されており、入力のＬｅａｓｔ ｓｉｇｎｉｆｉｃａｎｔ ｂｉｔ（ＬＳＢ）が左端に、Ｍｏｓｔ ｓｉｇｎｉｆｉｃａｎｔ ｂｉｔ（ＭＳＢ）が右端にそれぞれ示されている。一方、図６では、当該入力信号Ｉｉｎがデジタル値によって示されている。当該デジタル値では、図１または図２に示した入力信号ＩｉｎにおけるＬＳＢが右端に、ＭＳＢが左端に示されている。
図６では、当該入力信号Ｉｉｎが磁束バイアス回路１に入力された場合について、デジタルアナログ変換部７から出力されるＱＦＰ出力電流Ｉｑｆｐ４、ＱＦＰ出力電流Ｉｑｆｐ３、ＱＦＰ出力電流Ｉｑｆｐ２、ＱＦＰ出力電流Ｉｑｆｐ１それぞれの極性、トランス８によって生成される印加磁束が示されている。
上述した図１または図２では、入力信号Ｉｉｎは時間波形として示されており、入力のＬｅａｓｔ ｓｉｇｎｉｆｉｃａｎｔ ｂｉｔ（ＬＳＢ）が左端に、Ｍｏｓｔ ｓｉｇｎｉｆｉｃａｎｔ ｂｉｔ（ＭＳＢ）が右端にそれぞれ示されている。一方、図６では、当該入力信号Ｉｉｎがデジタル値によって示されている。当該デジタル値では、図１または図２に示した入力信号ＩｉｎにおけるＬＳＢが右端に、ＭＳＢが左端に示されている。
図６では、当該入力信号Ｉｉｎが磁束バイアス回路１に入力された場合について、デジタルアナログ変換部７から出力されるＱＦＰ出力電流Ｉｑｆｐ４、ＱＦＰ出力電流Ｉｑｆｐ３、ＱＦＰ出力電流Ｉｑｆｐ２、ＱＦＰ出力電流Ｉｑｆｐ１それぞれの極性、トランス８によって生成される印加磁束が示されている。
【0052】
磁束バイアス回路１では、入力信号Ｉｉｎは、印加磁束の大きさ及び極性をデジタル値によって示す。磁束バイアス回路１では、印加磁束の大きさ及び極性は、入力信号Ｉｉｎのビット数に応じた分解能において制御される。磁束バイアス回路１では、入力信号Ｉｉｎがｍビットの場合に、ｍ＋１レベルの印加磁束を制御可能である。ｍ＋１レベルの印加磁束を制御可能とは、極性を含めてｍ＋１通りの大きさの印加磁束を制御可能であることである。磁束バイアス回路１では、４ビットの入力信号Ｉｉｎによって、印加磁束の値を、－４Φ、－２Φ、０、２Φ、４Φの５通りに制御可能である。
【0053】
上述したように、磁束バイアス回路１では、入力信号線２、第１電流制御線３、第２電流制御線４、第３電流制御線５、及びホールド信号線６の合計５本の制御線を備える。本実施形態では、制御対象９の数が１つである場合について説明したが、磁束バイアス回路１では、制御対象９の数が２以上であっても、５本の制御線によって印加磁束の制御が可能である。制御対象９の数が２以上の場合、入力信号線２に入力される入力信号Ｉｉｎ、第１電流制御線３に入力される第１励起電流Ｉｘ１、第２電流制御線４に入力される第２励起電流Ｉｘ２、及び第３電流制御線５に入力される第３励起電流Ｉｘ３の信号のパターンは、図２において示したパターンから入力ビット数と必要なクロック数とを増やす必要がある。なお、印加磁束の分解能を増加させる場合にも、図２において示したパターンから入力ビット数と必要なクロック数とを増やす必要がある。
（第２の実施形態）
以下、図面を参照しながら本発明の第２の実施形態について詳しく説明する。
上記第１の実施形態では、磁束バイアス回路は５本の制御線を備え、入力信号Ｉｉｎがｍビットの場合に、ｍ＋１レベルの印加磁束を制御可能である場合について説明をした。本実施形態では、磁束バイアス回路は５本から７本の制御線を備え、入力信号Ｉｉｎがｍビットの場合に、ｍ＋１レベルよりも多くのレベルの印加磁束を制御可能である場合について説明をする。
本実施形態に係る磁束バイアス回路を磁束バイアス回路１Ａという。
なお、上述した第１の実施形態と同一の構成については同一の符号を付して、同一の構成及び動作についてはその説明を省略する場合がある。
（第２の実施形態）
以下、図面を参照しながら本発明の第２の実施形態について詳しく説明する。
上記第１の実施形態では、磁束バイアス回路は５本の制御線を備え、入力信号Ｉｉｎがｍビットの場合に、ｍ＋１レベルの印加磁束を制御可能である場合について説明をした。本実施形態では、磁束バイアス回路は５本から７本の制御線を備え、入力信号Ｉｉｎがｍビットの場合に、ｍ＋１レベルよりも多くのレベルの印加磁束を制御可能である場合について説明をする。
本実施形態に係る磁束バイアス回路を磁束バイアス回路１Ａという。
なお、上述した第１の実施形態と同一の構成については同一の符号を付して、同一の構成及び動作についてはその説明を省略する場合がある。
【0054】
図７は、本実施形態に係る磁束バイアス回路１Ａの構成の一例を示す図である。図８は、本実施形態に係る磁束バイアス回路１Ａに流れる各種信号の一例を示す図である。磁束バイアス回路１Ａは、入力信号線２と、第１電流制御線３と、第２電流制御線４と、第３電流制御線５と、ホールド信号線６と、シフトレジスタ７０と、デジタルアナログ変換器７１Ａと、トランス８Ａとを備える。シフトレジスタ７０と、デジタルアナログ変換器７１Ａとは、デジタルアナログ変換部７Ａを構成する。なお、図７に示すシフトレジスタ７０Ａの構成、及びデジタルアナログ変換器７１Ａの構成はそれぞれ一例であって、他の構成であってもよい。
【0055】
磁束バイアス回路１Ａでは、入力信号Ｉｉｎのビット列のうち１以上のビットに対してそれぞれ２つのＱＦＰ出力電流が対応づけられている。例えば、入力信号Ｉｉｎのビット列「１０１１」のうち最初のビット列「１０」に含まれるビット「１」、「０」にはそれぞれ１つのＱＦＰ出力電流が対応づけられているのに対して、最後の２つビット列「１１」に含まれるビット「１」、「１」にはそれぞれ２つのＱＦＰ出力電流が対応づけられている。
これに応じて、デジタルアナログ変換器７１Ａは、入力信号Ｉｉｎのビット数よりも多い数だけ備えられる。図７に示す例では、下から数えて３段目、及び４段目において、デジタルアナログ変換器７１Ａは、それぞれ２つずつ備えられる。
これに応じて、デジタルアナログ変換器７１Ａは、入力信号Ｉｉｎのビット数よりも多い数だけ備えられる。図７に示す例では、下から数えて３段目、及び４段目において、デジタルアナログ変換器７１Ａは、それぞれ２つずつ備えられる。
【0056】
磁束バイアス回路１Ａでは、入力信号Ｉｉｎのビット列のうち３番目、４番目のビットそれぞれに対して２つのＱＦＰ出力電流が対応づけられている。これに応じて、４段目には、デジタルアナログ変換器７１１－４、及びデジタルアナログ変換器７１２－４が備えられる。３段目には、デジタルアナログ変換器７１１－３、及びデジタルアナログ変換器７１２－３が備えられる。
【0057】
磁束バイアス回路１Ａでは、入力信号Ｉｉｎのビット列のうち３番目、４番目のビットに対応する段においてはそれぞれ、２つのデジタルアナログ変換器は、シフトレジスタ７０の対応する段に備えられる第３シフトレジスタ要素に並列に接続される。当該２つのデジタルアナログ変換器にはそれぞれ、当該第３シフトレジスタ要素から出力される信号が入力信号として入力される。
例えば、デジタルアナログ変換器７１１－４、及びデジタルアナログ変換器７１２－４は、並列に備えられる。デジタルアナログ変換器７１１－４、及びデジタルアナログ変換器７１２－４はそれぞれ、第３シフトレジスタ要素７４－４から出力される信号が入力信号として入力される。
例えば、デジタルアナログ変換器７１１－４、及びデジタルアナログ変換器７１２－４は、並列に備えられる。デジタルアナログ変換器７１１－４、及びデジタルアナログ変換器７１２－４はそれぞれ、第３シフトレジスタ要素７４－４から出力される信号が入力信号として入力される。
【0058】
トランス８Ａは、３番段目、４段目それぞれにおいて２つのデジタルアナログ変換器７１Ａが並列に備えられることに応じて、当該段において２つ備えられる。例えば、４段目には、トランス８１－４と、トランス８２－４とが備えられる。トランス８１－４、及びトランス８２－４は、デジタルアナログ変換器７１１－４から出力されるＱＦＰ出力電流Ｉｑｆｐ４がそれぞれ流れると、磁束＋Φをそれぞれ発生させる。したがって、トランス８１－４が発生させる磁束と、トランス８２－４が発生させる磁束とを加算すると、＋２Φの磁束となる。トランス８１－４及びトランス８２－４に発生する磁束＋２Φは、入力信号Ｉｉｎに含まれるビット列のうち４番目のビットである「１」に応じている。
【0059】
ここで図９を参照し、入力信号Ｉｉｎと印加磁束との関係について説明する。図９は、本実施形態に係る入力信号Ｉｉｎと印加磁束との関係の一例を示す図である。
上述した図７または図８では、入力信号Ｉｉｎは時間波形として示されており、入力のＬＳＢが左端に、ＭＳＢが右端にそれぞれ示されている。一方、図９では、当該入力信号Ｉｉｎがデジタル値によって示されている。当該デジタル値では、図７または図８に示した入力信号ＩｉｎにおけるＬＳＢが右端に、ＭＳＢが左端に示されている。
図９では、当該入力信号Ｉｉｎが磁束バイアス回路１Ａに入力された場合について、デジタルアナログ変換部７Ａから出力されるＱＦＰ出力電流Ｉｑｆｐ４、ＱＦＰ出力電流Ｉｑｆｐ３、ＱＦＰ出力電流Ｉｑｆｐ２、ＱＦＰ出力電流Ｉｑｆｐ１それぞれの極性、トランス８Ａによって生成される印加磁束が示されている。
上述した図７または図８では、入力信号Ｉｉｎは時間波形として示されており、入力のＬＳＢが左端に、ＭＳＢが右端にそれぞれ示されている。一方、図９では、当該入力信号Ｉｉｎがデジタル値によって示されている。当該デジタル値では、図７または図８に示した入力信号ＩｉｎにおけるＬＳＢが右端に、ＭＳＢが左端に示されている。
図９では、当該入力信号Ｉｉｎが磁束バイアス回路１Ａに入力された場合について、デジタルアナログ変換部７Ａから出力されるＱＦＰ出力電流Ｉｑｆｐ４、ＱＦＰ出力電流Ｉｑｆｐ３、ＱＦＰ出力電流Ｉｑｆｐ２、ＱＦＰ出力電流Ｉｑｆｐ１それぞれの極性、トランス８Ａによって生成される印加磁束が示されている。
【0060】
磁束バイアス回路１Ａでは、入力信号Ｉｉｎは、印加磁束の大きさ及び極性をデジタル値によって示す。磁束バイアス回路１Ａでは、印加磁束の大きさ及び極性は、入力信号Ｉｉｎのビット数に応じた分解能において制御される。磁束バイアス回路１Ａでは、入力信号Ｉｉｎがｍビットの場合に、Ｍレベルの印加磁束を制御可能である。ここで数Ｍは、２（ｍ／２＋１）－１である。磁束バイアス回路１Ａでは、例えば、４ビットの入力信号Ｉｉｎによって、印加磁束の値を、－６Φ、－４Φ、－２Φ、０、２Φ、４Φ、６Φの７通りに制御可能である。
【0061】
上述したように、磁束バイアス回路１Ａでは、デジタルアナログ変換部７Ａが備えるデジタルアナログ変換器の数は、入力信号Ｉｉｎのビット数よりも多い。また、磁束バイアス回路１Ａでは、入力信号Ｉｉｎのビットのうち１以上のビットには、複数のデジタルアナログ変換器が対応づけられている。
【0062】
上述したように、磁束バイアス回路１Ａでは、入力信号Ｉｉｎのビット列のうち３番目、４番目のビットそれぞれに対して２つのＱＦＰ出力電流が対応づけられている。これに応じて、入力信号線２から、２本の信号線が分岐している。当該２本の信号線は、デジタルアナログ変換器７１２－３に第３シフトレジスタ要素７４－３からの信号を入力するための信号線、及びデジタルアナログ変換器７１２－４に第３シフトレジスタ要素７４－４からの信号を入力するための信号線である。
【0063】
磁束バイアス回路１Ａでは、入力信号線２、第１電流制御線３、第２電流制御線４、第３電流制御線５、及びホールド信号線６を備える。したがって、磁束バイアス回路１Ａは、合計５本の制御線を備える。本実施形態では、制御対象９の数が１つである場合について説明したが、磁束バイアス回路１Ａでは、制御対象９の数が２以上であっても、５本の制御線によって印加磁束の制御が可能である。制御対象９の数が２以上の場合、入力信号線２に入力される入力信号Ｉｉｎ、第１電流制御線３に入力される第１励起電流Ｉｘ１、第２電流制御線４に入力される第２励起電流Ｉｘ２、及び第３電流制御線５に入力される第３励起電流Ｉｘ３の信号のパターンは、図８において示したパターンから入力ビット数と必要なクロック数とを増やす必要がある。
【0064】
（第３の実施形態）
上記第２の実施形態では、入力信号Ｉｉｎが４ビットである場合について説明をした。本実施形態では、入力信号Ｉｉｎがｍビット（一例として、８ビット）であって、ホールド信号Ｉｈｏｌｄが三相電流である場合について説明をする。
本実施形態に係る磁束バイアス回路を磁束バイアス回路１Ｂという。
なお、上述した第１の実施形態と同一の構成については同一の符号を付して、同一の構成及び動作についてはその説明を省略する場合がある。
上記第２の実施形態では、入力信号Ｉｉｎが４ビットである場合について説明をした。本実施形態では、入力信号Ｉｉｎがｍビット（一例として、８ビット）であって、ホールド信号Ｉｈｏｌｄが三相電流である場合について説明をする。
本実施形態に係る磁束バイアス回路を磁束バイアス回路１Ｂという。
なお、上述した第１の実施形態と同一の構成については同一の符号を付して、同一の構成及び動作についてはその説明を省略する場合がある。
【0065】
図１０は、本実施形態に係る磁束バイアス回路１Ｂの構成の一例を示す図である。磁束バイアス回路１Ｂは、入力信号線２と、第１電流制御線３と、第２電流制御線４と、第３電流制御線５と、第１ホールド信号線６０と、第２ホールド信号線６１と、第３ホールド信号線６２と、シフトレジスタ７０と、デジタルアナログ変換器７１Ｂと、トランス８Ｂとを備える。シフトレジスタ７０と、デジタルアナログ変換器７１Ｂとは、デジタルアナログ変換部７Ｂを構成する。なお、図１０に示すシフトレジスタ７０の構成、及びデジタルアナログ変換器７１Ｂの構成はそれぞれ一例であって、他の構成であってもよい。
【0066】
磁束バイアス回路１Ｂでは、一例として入力信号Ｉｉｎのビット数は、８ビットである。
なお、図１０においては、シフトレジスタ７０の下から数えて１段目、２段目、及び８段目の構成のみが示されており、３段目から７段目の構成は簡単のために省略されている。
なお、図１０においては、シフトレジスタ７０の下から数えて１段目、２段目、及び８段目の構成のみが示されており、３段目から７段目の構成は簡単のために省略されている。
【0067】
第１ホールド信号線６０は、第１ホールド信号Ｉｈｏｌｄ１が入力される。第２ホールド信号線６１は、第２ホールド信号Ｉｈｏｌｄ２が入力される。第３ホールド信号線６２は、第３ホールド信号Ｉｈｏｌｄ３が入力される。
したがって、磁束バイアス回路１Ｂでは、ホールド信号は、第１ホールド信号Ｉｈｏｌｄ１、第２ホールド信号Ｉｈｏｌｄ２、及び第３ホールド信号Ｉｈｏｌｄ３の三相電流である。
したがって、磁束バイアス回路１Ｂでは、ホールド信号は、第１ホールド信号Ｉｈｏｌｄ１、第２ホールド信号Ｉｈｏｌｄ２、及び第３ホールド信号Ｉｈｏｌｄ３の三相電流である。
【0068】
デジタルアナログ変換器７１Ｂは、デジタルアナログ変換器７１１、７２１、７２２、７３１、７３２、７３３、７３４、７４１、７４２、７４３、７４４、７４５、７４６、７４７、７４８、７１１－２、７２１－２、７３１－２、７４１－２、７１１－３、７２１－３、７３１－３、７４１－３を備える。
トランス８Ｂは、トランス８３１、８３２、８３３、８３４、８３５、８３６、８３７、８３８、トランス８－２、トランス８－１を備える。
トランス８Ｂは、トランス８３１、８３２、８３３、８３４、８３５、８３６、８３７、８３８、トランス８－２、トランス８－１を備える。
【0069】
ここでデジタルアナログ変換器７１１、７２１、７２２、７３１、７３２、７３３、７３４、７４１、７４２、７４３、７４４、７４５、７４６、７４７、７４８、トランス８３１、８３２、８３３、８３４、８３５、８３６、８３７、８３８は、下から数えて８段目の構成に含まれる。デジタルアナログ変換器７１１－２、７２１－２、７３１－２、７４１－２、トランス８－２は、下から数えて２段目の構成に含まれる。デジタルアナログ変換器７１１－３、７２１－３、７３１－３、７４１－３、トランス８－１は、下から数えて１段目の構成に含まれる。
【0070】
デジタルアナログ変換器７１１には、第３シフトレジスタ要素７４－４からの出力信号と、第１ホールド信号Ｉｈｏｌｄ１とが入力される。
デジタルアナログ変換器７１１と、デジタルアナログ変換器７１１－２と、デジタルアナログ変換器７１１－３とはこの順に、第１ホールド信号線６０によって直列に接続される。
デジタルアナログ変換器７１１と、デジタルアナログ変換器７１１－２と、デジタルアナログ変換器７１１－３とはこの順に、第１ホールド信号線６０によって直列に接続される。
【0071】
デジタルアナログ変換器７１Ｂでは８段目から７段目においては、第１ホールド信号Ｉｈｏｌｄ１が入力される１つのデジタルアナログ変換器には、シフトレジスタ７０に備えられる第３シフトレジスタ要素からの出力信号が入力されるデジタルアナログ変換器と、当該出力信号が入力されないデジタルアナログ変換器とがある。第１ホールド信号Ｉｈｏｌｄ１と第３シフトレジスタ要素からの出力信号とが入力される１つのデジタルアナログ変換器からの出力は、当該デジタルアナログ変換器に並列に接続され、かつ第２ホールド信号Ｉｈｏｌｄ２が入力される２つのデジタルアナログ変換器にそれぞれ入力される。第２ホールド信号Ｉｈｏｌｄ２が入力される２つのデジタルアナログ変換器は、第２ホールド信号線６１によって直列に接続される。
【0072】
例えば、第１ホールド信号Ｉｈｏｌｄ１が入力されるデジタルアナログ変換器７１１からの出力は、デジタルアナログ変換器７１１に並列に接続され、かつ第２ホールド信号Ｉｈｏｌｄ２が入力されるデジタルアナログ変換器７２１と、デジタルアナログ変換器７２２とにそれぞれ入力される。
ここでデジタルアナログ変換器７２１と、デジタルアナログ変換器７２２と、デジタルアナログ変換器７２１－２と、デジタルアナログ変換器７２１－３とはこの順に、第２ホールド信号線６１によって直列に接続される。
ここでデジタルアナログ変換器７２１と、デジタルアナログ変換器７２２と、デジタルアナログ変換器７２１－２と、デジタルアナログ変換器７２１－３とはこの順に、第２ホールド信号線６１によって直列に接続される。
【0073】
なお以下の説明において、このように、第１の素子に対して、当該第１の素子に第２の素子、第３の素子が並列に接続されていることを、第２の素子、第３の素子は第１の素子から分岐して備えられるという場合がある。例えば、デジタルアナログ変換器７２１と、デジタルアナログ変換器７２２は、デジタルアナログ変換器７１１から分岐して備えられる。
【0074】
デジタルアナログ変換器７１Ｂでは８段目から５段目において、第２ホールド信号Ｉｈｏｌｄ２が入力される１つのデジタルアナログ変換器からの出力は、当該デジタルアナログ変換器に並列に接続され、かつ第３ホールド信号Ｉｈｏｌｄ３が入力される２つのデジタルアナログ変換器にそれぞれ入力される。第３ホールド信号Ｉｈｏｌｄ３が入力される２つのデジタルアナログ変換器は、第３ホールド信号線６２によって直列に接続される。
【0075】
例えば、第２ホールド信号Ｉｈｏｌｄ２が入力されるデジタルアナログ変換器７２１からの出力は、デジタルアナログ変換器７２１に並列に接続され、かつ第３ホールド信号Ｉｈｏｌｄ３が入力されるデジタルアナログ変換器７３１、デジタルアナログ変換器７３２にそれぞれ入力される。
ここでデジタルアナログ変換器７３１と、デジタルアナログ変換器７３２と、デジタルアナログ変換器７３３と、デジタルアナログ変換器７３４と、デジタルアナログ変換器７３１－２と、デジタルアナログ変換器７３１－３とはこの順に、第３ホールド信号線６２によって直列に接続される。
ここでデジタルアナログ変換器７３１と、デジタルアナログ変換器７３２と、デジタルアナログ変換器７３３と、デジタルアナログ変換器７３４と、デジタルアナログ変換器７３１－２と、デジタルアナログ変換器７３１－３とはこの順に、第３ホールド信号線６２によって直列に接続される。
【0076】
デジタルアナログ変換器７１Ｂでは８段目から３段目において、第３ホールド信号Ｉｈｏｌｄ３が入力される１つのデジタルアナログ変換器からの出力は、当該デジタルアナログ変換器に並列に接続される２つのアナログ変換器にそれぞれ入力される。
【0077】
例えば、第３ホールド信号Ｉｈｏｌｄ３が入力されるデジタルアナログ変換器７３１からの出力は、デジタルアナログ変換器７３１に並列に接続されるデジタルアナログ変換器７４１、デジタルアナログ変換器７４２にそれぞれ入力される。
【0078】
ここで下から数えて１段目に備えられるデジタルアナログ変換器７４１－３と、２段目に備えられるデジタルアナログ変換器７４１－２と、８段目にそれぞれ備えられるデジタルアナログ変換器７４８と、デジタルアナログ変換器７４７と、デジタルアナログ変換器７４６と、デジタルアナログ変換器７４５と、デジタルアナログ変換器７４４と、デジタルアナログ変換器７４３と、デジタルアナログ変換器７４２と、デジタルアナログ変換器７４１とはこの順に、第１ホールド信号線６０によって直列に接続される。
【0079】
上述したように第１ホールド信号線６０は、デジタルアナログ変換器７１１と、デジタルアナログ変換器７１１－２と、デジタルアナログ変換器７１１－３とを直列に接続するために用いられている。一方、第１ホールド信号線６０による直列接続において、デジタルアナログ変換器７４１－３は、デジタルアナログ変換器７１１－３に接続されている。
【0080】
したがって、第１ホールド信号線６０は、デジタルアナログ変換器７１１と、デジタルアナログ変換器７１１－２と、デジタルアナログ変換器７１１－３との直列接続と、第３ホールド信号線６２によって直列に接続されるデジタルアナログ変換器７３１、７３２、７３３、７３４からそれぞれ分岐して備えられるデジタルアナログ変換器７４１、７４２、７４３、７４４、７４５、７４６、７４７、７４８、及びデジタルアナログ変換器７３１－２に直列に接続される７４１－２、デジタルアナログ変換器７３１－３に直列に接続される７４１－３との直列接続との両方に用いられている。
【0081】
つまり、磁束バイアス回路１Ｂでは、第１ホールド信号線６０は、他のホールド信号線（第３ホールド信号線６２）によって直列に接続される複数のデジタルアナログ変換器からそれぞれ分岐して備えられるデジタルアナログ変換器を直列に接続するために再利用される。
【0082】
トランス８Ｂは、８段目において８つのデジタルアナログ変換器が並列に備えられることに応じて、当該段において８つ備えられる。トランス８３１、８３２、８３３、８３４、８３５、８３６、８３７、８３８は、デジタルアナログ変換器７４１、７４２、７４３、７４４、７４５、７４６、７４７、７４８からそれぞれ出力されるＱＦＰ出力電流Ｉｑｆｐ８がそれぞれ流れると、磁束＋Φをそれぞれ発生させる。したがって、トランス８３１、８３２、８３３、８３４、８３５、８３６、８３７、８３８がそれぞれ発生させる磁束を加算すると、＋８Φの磁束となる。当該＋８Φの磁束は、入力信号Ｉｉｎに含まれるビット列のうち８番目のビットである「１」に応じている。
【0083】
上述したように、８段目においては、第２ホールド信号線６１に接続される２つのデジタルアナログ変換器は、第１ホールド信号線６０に接続されるデジタルアナログ変換器から分岐して備えられる。さらに第３ホールド信号線６２に接続される２つのデジタルアナログ変換器は、第２ホールド信号線６１に接続されるデジタルアナログ変換器から分岐して備えられる。さらに、第３ホールド信号線６２に接続されるデジタルアナログ変換器から２つのデジタルアナログ変換器が分岐して備えられ、当該２つのデジタルアナログ変換器は第１ホールド信号線６０が再利用されて直列に接続される。
【0084】
７段目の構成は、８段目の構成と同様である。したがって、７段目においても８段目と同様に、第３ホールド信号線６２に接続されるデジタルアナログ変換器から分岐して備えられる８つのデジタルアナログ変換器と当該デジタルアナログ変換にそれぞれ対応する８つのトランスが並列に備えられ、対応するビットの値に応じて＋８Φ、または－８Φの磁束が生成される。
【0085】
６段目、及び５段目の構成は、８段目、７段目に比べて、第２ホールド信号線６１に接続されるデジタルアナログ変換器は、第１ホールド信号線６０に接続されるデジタルアナログ変換器から分岐していない点が異なる。つまり、６段目、及び５段目の構成では、第２ホールド信号線６１に接続されるデジタルアナログ変換器は、第１ホールド信号線６０に接続されるデジタルアナログ変換器に直列に接続される。６段目、及び５段目の構成では、８段目、７段目の構成と同様に、第３ホールド信号線６２に接続されるデジタルアナログ変換器は、第２ホールド信号線６１に接続されるデジタルアナログ変換器から分岐して備えらえる。６段目、及び５段目の構成では、８段目、７段目の構成と同様に、第３ホールド信号線６２に接続される２つのデジタルアナログ変換器それぞれから２つのデジタルアナログ変換器が分岐して備えられる。第３ホールド信号線６２に接続される２つのデジタルアナログ変換器から分岐して備えられる４つのデジタルアナログ変換器は、第１ホールド信号線６０が再利用されて直列に接続される。６段目、及び５段目ではそれぞれ、第３ホールド信号線６２に接続されるデジタルアナログ変換器から分岐して備えられる４つのデジタルアナログ変換器と当該デジタルアナログ変換にそれぞれ対応する４つのトランスが並列に備えられ、対応するビットの値に応じて＋４Φ、または－４Φの磁束が生成される。
【0086】
４段目、及び３段目の構成は、６段目、及び５段目に比べて、第３ホールド信号線６２に接続されるデジタルアナログ変換器は、第２ホールド信号線６１に接続されるデジタルアナログ変換器から分岐していない点が異なる。つまり、４段目、及び３段目の構成では、第３ホールド信号線６２に接続されるデジタルアナログ変換器は、第２ホールド信号線６１に接続されるデジタルアナログ変換器に直列に接続される。４段目、及び３段目の構成では、第３ホールド信号線６２に接続される１つのデジタルアナログ変換器から２つのデジタルアナログ変換器が分岐して備えられる。第３ホールド信号線６２に接続される１つのデジタルアナログ変換器から分岐して備えられる２つのデジタルアナログ変換器は、第１ホールド信号線６０が再利用されて直列に接続される。４段目、及び３段目ではそれぞれ、第３ホールド信号線６２に接続される１つのデジタルアナログ変換器から分岐して備えられる２つのデジタルアナログ変換器と当該デジタルアナログ変換にそれぞれ対応する２つのトランスが並列に備えられ、対応するビットの値に応じて＋２Φ、または－２Φの磁束が生成される。
【0087】
磁束バイアス回路１Ｂでは、図１０に示した例では、入力信号Ｉｉｎが８ビットの場合の一例について説明したが、これに限られない。磁束バイアス回路１Ｂでは、ホールド信号が三相（第１ホールド信号Ｉｈｏｌｄ１、第２ホールド信号Ｉｈｏｌｄ２、第３ホールド信号Ｉｈｏｌｄ３）であれば、入力信号Ｉｉｎのビット数ｍが増えた場合であっても、分岐を増やすことによって、何段でも動作可能である。ここで入力信号Ｉｉｎのビット数ｍが増えた場合に分岐を増やす方法の例について説明する。なお、当該方法は、以下に説明する例に限られない。
【0088】
例えば、入力信号Ｉｉｎのビット数が１０ビットの場合、上述した構成に加えて、第２ホールド信号線６１が分岐の最下層に備えられるデジタルアナログ変換器を直列に接続するために再利用される。
例えば、入力信号Ｉｉｎのビット数が１２ビットの場合、１０ビットの場合の構成に加えて、第３ホールド信号線６２が分岐の最下層に備えられるデジタルアナログ変換器を直列に接続するために再利用される。
例えば、入力信号Ｉｉｎのビット数が１４ビットの場合、１２ビットの場合の構成に加えて、第１ホールド信号線６０が分岐の最下層に備えられるデジタルアナログ変換器を直列に接続するために再利用される。
例えば、入力信号Ｉｉｎのビット数が１２ビットの場合、１０ビットの場合の構成に加えて、第３ホールド信号線６２が分岐の最下層に備えられるデジタルアナログ変換器を直列に接続するために再利用される。
例えば、入力信号Ｉｉｎのビット数が１４ビットの場合、１２ビットの場合の構成に加えて、第１ホールド信号線６０が分岐の最下層に備えられるデジタルアナログ変換器を直列に接続するために再利用される。
【0089】
したがって、磁束バイアス回路１Ｂでは、制御対象９の数や磁束分解能によらず、ホールド信号線の数は３本のまま一定である。３本のホールド信号線とは、上述したように、第１ホールド信号線６０、第２ホールド信号線６１、及び第３ホールド信号線６２である。したがって、磁束バイアス回路１Ｂでは、制御対象９の数や磁束分解能によらず、制御線の数は一定である。
【0090】
（第３の実施形態の変形例１）
本実施形態では、複数のトランス相互間において相互インダクタンスの値は共通である場合について説明した。ここで図１１を参照し、複数のトランス相互間において相互インダクタンスの値が異なる場合について説明する。
本実施形態に係る磁束バイアス回路を磁束バイアス回路１Ｃという。
なお、上述した第１の実施形態と同一の構成については同一の符号を付して、同一の構成及び動作についてはその説明を省略する場合がある。
本実施形態では、複数のトランス相互間において相互インダクタンスの値は共通である場合について説明した。ここで図１１を参照し、複数のトランス相互間において相互インダクタンスの値が異なる場合について説明する。
本実施形態に係る磁束バイアス回路を磁束バイアス回路１Ｃという。
なお、上述した第１の実施形態と同一の構成については同一の符号を付して、同一の構成及び動作についてはその説明を省略する場合がある。
【0091】
図１１は、本変形例に係る磁束バイアス回路１Ｃの構成の一例を示す図である。磁束バイアス回路１Ｃは、入力信号線２と、第１電流制御線３と、第２電流制御線４と、第３電流制御線５と、ホールド信号線６と、シフトレジスタ７０Ｃと、デジタルアナログ変換器７１Ｃと、トランス８Ｃとを備える。シフトレジスタ７０Ｃと、デジタルアナログ変換器７１Ｃとは、デジタルアナログ変換部７Ｃを構成する。なお、図１１に示すシフトレジスタ７０Ｃの構成、及びデジタルアナログ変換器７１Ｃの構成はそれぞれ一例であって、他の構成であってもよい。
【0092】
ここで本変形例に係る磁束バイアス回路１Ｃ（図１１）と第１の実施形態に係る磁束バイアス回路１（図１）とを比較すると、シフトレジスタ７０Ｃの段数と、トランス８Ｃに備えられるデジタルアナログ変換器７１Ｃの数が異なる。各段においてシフトレジスタ７０Ｃ、及びトランス８Ｃそれぞれの構成は、磁束バイアス回路１Ｃ（図１１）と磁束バイアス回路１（図１）とにおいて同じである。
【0093】
磁束バイアス回路１Ｃでは、一例として入力信号Ｉｉｎのビット数は、８ビットである。
トランス８Ｃは、入力信号Ｉｉｎが８ビットであることに応じて、トランス８－１と、トランス８－２と、トランス８－３と、トランス８－４と、トランス８－５と、トランス８－６と、トランス８－７と、トランス８－８との８つのトランスが備えられる。
トランス８Ｃでは、複数のトランス相互間において相互インダクタンスの値が異なる。例えば、トランス８－１、トランス８－２にはそれぞれ、磁束＋Φまたは磁束－Φがそれぞれ発生する。トランス８－３、トランス８－４にはそれぞれ、磁束＋２Φまたは磁束－２Φがそれぞれ発生する。トランス８－５、トランス８－６にはそれぞれ、磁束＋４Φまたは磁束－４Φがそれぞれ発生する。トランス８－７、トランス８－８にはそれぞれ、磁束＋８Φまたは磁束－８Φがそれぞれ発生する。
トランス８Ｃは、入力信号Ｉｉｎが８ビットであることに応じて、トランス８－１と、トランス８－２と、トランス８－３と、トランス８－４と、トランス８－５と、トランス８－６と、トランス８－７と、トランス８－８との８つのトランスが備えられる。
トランス８Ｃでは、複数のトランス相互間において相互インダクタンスの値が異なる。例えば、トランス８－１、トランス８－２にはそれぞれ、磁束＋Φまたは磁束－Φがそれぞれ発生する。トランス８－３、トランス８－４にはそれぞれ、磁束＋２Φまたは磁束－２Φがそれぞれ発生する。トランス８－５、トランス８－６にはそれぞれ、磁束＋４Φまたは磁束－４Φがそれぞれ発生する。トランス８－７、トランス８－８にはそれぞれ、磁束＋８Φまたは磁束－８Φがそれぞれ発生する。
【0094】
トランス８Ｃは、それぞれのトランスにおいて発生した磁束の和を印加磁束として制御対象９に印加する。磁束バイアス回路１Ｃでは、複数のトランス相互間において相互インダクタンスの値を異ならせて、複数のトランスによってそれぞれ印加される印加磁束の値が入力信号Ｉｉｎが示すビット列によって制御される。
【0095】
（第３の実施形態の変形例２）
ここで図１２を参照し、磁束バイアス回路が３つの制御対象に磁束を印加する場合について説明する。
図１２は、本変形例に係る磁束バイアス回路１Ｄの構成の一例を示す図である。磁束バイアス回路１Ｄは、入力信号線２と、第１電流制御線３と、第２電流制御線４と、第３電流制御線５と、第１ホールド信号線６０と、第２ホールド信号線６１と、第３ホールド信号線６２と、デジタルアナログ変換部７Ｄと、トランス８Ｄとを備える。デジタルアナログ変換部７Ｄは、デジタルアナログ変換部７－１、デジタルアナログ変換部７－２、及びデジタルアナログ変換部７－３から構成される。トランス８Ｄは、トランス８－１、トランス８－２、及びトランス８－３から構成される。
ここで図１２を参照し、磁束バイアス回路が３つの制御対象に磁束を印加する場合について説明する。
図１２は、本変形例に係る磁束バイアス回路１Ｄの構成の一例を示す図である。磁束バイアス回路１Ｄは、入力信号線２と、第１電流制御線３と、第２電流制御線４と、第３電流制御線５と、第１ホールド信号線６０と、第２ホールド信号線６１と、第３ホールド信号線６２と、デジタルアナログ変換部７Ｄと、トランス８Ｄとを備える。デジタルアナログ変換部７Ｄは、デジタルアナログ変換部７－１、デジタルアナログ変換部７－２、及びデジタルアナログ変換部７－３から構成される。トランス８Ｄは、トランス８－１、トランス８－２、及びトランス８－３から構成される。
【0096】
デジタルアナログ変換部７－１とトランス８－１との組、デジタルアナログ変換部７－２とトランス８－２との組、デジタルアナログ変換部７－３とトランス８－３との組はそれぞれが、図１、図７、図１０、図１１それぞれに示した磁束バイアス回路に相当する。
磁束バイアス回路１Ｄでは、デジタルアナログ変換部７－１、デジタルアナログ変換部７－２、及びデジタルアナログ変換部７－３のそれぞれの構成は、一例として、図１０に示したデジタルアナログ変換部７Ｂの構成と同様である。なお、デジタルアナログ変換部７－１、デジタルアナログ変換部７－２、及びデジタルアナログ変換部７－３の種類に応じて、ホールド信号線の数は３本から変更され得る。
磁束バイアス回路１Ｄでは、デジタルアナログ変換部７－１、デジタルアナログ変換部７－２、及びデジタルアナログ変換部７－３のそれぞれの構成は、一例として、図１０に示したデジタルアナログ変換部７Ｂの構成と同様である。なお、デジタルアナログ変換部７－１、デジタルアナログ変換部７－２、及びデジタルアナログ変換部７－３の種類に応じて、ホールド信号線の数は３本から変更され得る。
【0097】
入力信号線２、第１電流制御線３、第２電流制御線４、第３電流制御線５、第１ホールド信号線６０、第２ホールド信号線６１、第３ホールド信号線６２は、デジタルアナログ変換部７－１、デジタルアナログ変換部７－２、及びデジタルアナログ変換部７－３を直列に接続する。つまり、入力信号線２、第１電流制御線３、第２電流制御線４、第３電流制御線５、第１ホールド信号線６０、第２ホールド信号線６１、第３ホールド信号線６２は、デジタルアナログ変換部７－１、デジタルアナログ変換部７－２、及びデジタルアナログ変換部７－３の３つのデジタルアナログ変換部に対して共通に用いられる。
【0098】
トランス８－１、トランス８－２、トランス８－３はそれぞれ、デジタルアナログ変換部７－１、デジタルアナログ変換部７－２、及びデジタルアナログ変換部７－３からそれぞれ出力されるアナログ信号に基づいて、印加磁束を制御対象９－１、制御対象９－２、制御対象９－３それぞれに印加する。制御対象９－１、制御対象９－２、制御対象９－３はそれぞれが、図１、図７、図１０、図１１それぞれに示した制御対象９に相当する。
【0099】
磁束バイアス回路１Ｄでは、制御対象の数を４以上とする場合においても、図１２に示した構成と同様に、デジタルアナログ変換部、トランスをそれぞれ、制御線について直列に接続して増やすことによって、それらの４以上の制御対象に磁束を印加できる。したがって、磁束バイアス回路１Ｄでは、制御対象の数や磁束分解能によらず、制御線の数は一定である。なお、制御対象の数、または印加磁束の分解能を増加させる場合、入力ビット数とクロック数とを増やす必要がある。
【0100】
（第４の実施形態）
上記各実施形態では、デジタルアナログ変換部としてＱＦＰが備えられる場合の一例について説明した。本実施形態では、デジタルアナログ変換部として、ＱＦＰに単一磁束量子（Ｓｉｎｇｌｅ Ｆｌｕｘ Ｑｕａｎｔｕｍ：ＳＦＱ）回路が組み合わされて用いられる場合について説明する。
上記各実施形態では、デジタルアナログ変換部としてＱＦＰが備えられる場合の一例について説明した。本実施形態では、デジタルアナログ変換部として、ＱＦＰに単一磁束量子（Ｓｉｎｇｌｅ Ｆｌｕｘ Ｑｕａｎｔｕｍ：ＳＦＱ）回路が組み合わされて用いられる場合について説明する。
【0101】
ＳＦＱ回路では、超伝導ループに蓄積される磁束量子によって情報が表現される。ジョセフソン接合を介して、磁束量子が超伝導ループ中を伝搬し、伝搬の過程において磁束量子がジョセフソン接合を通過する際に、ジョセフソン接合の両端に電圧パルスが発生する。
ＳＦＱ回路では、超伝導素子を用いているため直流抵抗がなく低消費電力であることが知られている。ＳＦＱ回路では、ゲート当りの消費電力は１０μＷ程度である。また、ＳＦＱ回路では、クロック周波数が１００ＧＨｚ程度の超高速動作が可能である。なお、上述したＳＦＱ回路の消費電力、クロック周波数それぞれの値は、一例であって、回路パラメータや回路の種類によってそれらの値は変わり得る。
ＳＦＱ回路では、超伝導素子を用いているため直流抵抗がなく低消費電力であることが知られている。ＳＦＱ回路では、ゲート当りの消費電力は１０μＷ程度である。また、ＳＦＱ回路では、クロック周波数が１００ＧＨｚ程度の超高速動作が可能である。なお、上述したＳＦＱ回路の消費電力、クロック周波数それぞれの値は、一例であって、回路パラメータや回路の種類によってそれらの値は変わり得る。
【0102】
ＳＦＱ回路には様々なロジックがあり、いずれを用いてもよい。ＳＦＱ回路のロジックには、例えば、Ｒａｐｉｄ ｓｉｎｇｌｅ－ｆｌｕｘ－ｑｕａｎｔｕｍ（ＲＳＦＱ）、Ｌｏｗ－ｖｏｌｔａｇｅ ＲＳＦＱ（ＬＶ－ＲＳＦＱ）、Ｅｎｅｒｇｙ－ｅｆｆｉｃｉｅｎｔ ＲＳＦＱ（ＥＲＳＦＱ）、Ｅｎｅｒｇｙ－ｅｆｆｉｃｉｅｎｔ ＳＦＱ（ｅＳＦＱ）、Ｒｅｃｉｐｒｏｃａｌ ｑｕａｎｔｕｍ ｌｏｇｉｃ（ＲＱＬ）、Ｆｌｕｘ ｓｈｕｔｔｌｅなどがある。以下に説明するＳＦＱ回路では、いずれのロジックが用いられてもよい。
【0103】
本実施形態に係る磁束バイアス回路を磁束バイアス回路１Ｅという。
なお、上述した各実施形態と同一の構成については同一の符号を付して、同一の構成及び動作についてはその説明を省略する場合がある。
なお、上述した各実施形態と同一の構成については同一の符号を付して、同一の構成及び動作についてはその説明を省略する場合がある。
【0104】
【0105】
磁束バイアス回路１Ｅは、入力信号線２と、第１電流制御線３と、第２電流制御線４と、第３電流制御線５と、インターフェース制御線１０と、リセット信号線１１と、バイアス信号線１２と、シフトレジスタ７０と、ＱＦＰ／ＳＦＱインターフェース１３と、ＳＦＱデジタルアナログ変換器１４と、トランス８Ｅとを備える。シフトレジスタ７０と、ＱＦＰ／ＳＦＱインターフェース１３と、ＳＦＱデジタルアナログ変換器１４とは、デジタルアナログ変換部７Ｅを構成する。
【0106】
磁束バイアス回路１Ｅは、制御対象９－１、制御対象９－２、制御対象９－３の３つにそれぞれ磁束を印加する。制御対象９－１、制御対象９－２、制御対象９－３それぞれに印加される磁束の大きさは、互いに異ならせることができる。入力信号線２には、３ビット以上の入力信号Ｉｉｎが入力される。
【0107】
インターフェース制御線１０は、インターフェース励起電流Ｉｑｆｐ／ｓｆｑが入力される制御線である。インターフェース励起電流Ｉｑｆｐ／ｓｆｑは、ＱＦＰ／ＳＦＱインターフェース１３を駆動し入力に応じてＳＦＱデジタルアナログ変換器１４に磁束量子を追加するための電流である。
【0108】
リセット信号線１１は、リセット信号Ｉｒｓｔが入力される制御線である。リセット信号Ｉｒｓｔは、ＳＦＱデジタルアナログ変換器１４が保持する磁束量子をリセットするための電流である。
【0109】
バイアス信号線１２は、バイアス信号Ｉｂが入力される制御線である。バイアス信号Ｉｂは、ＳＦＱデジタルアナログ変換器１４をバイアスするための電流である。
【0110】
ＱＦＰ／ＳＦＱインターフェース１３は、ＱＦＰによって構成されるシフトレジスタ７０と、磁束量子を蓄えるＳＦＱデジタルアナログ変換器１４とを接続するための回路である。ＱＦＰ回路からは電流信号が出力されるのに対して、ＳＦＱ回路には電圧パルス信号が入力される。ＱＦＰ／ＳＦＱインターフェース１３は、ＱＦＰであるシフトレジスタ７０から出力される電流信号に応じて、ＳＦＱデジタルアナログ変換器１４に電圧パルス信号を入力し磁束量子を追加する。ＱＦＰ／ＳＦＱインターフェース１３は、超伝導素子を含み、ＱＦＰの構成を含む回路である。
【0111】
ここで図１５及び図１６を参照し、図１３に示すＱＦＰ／ＳＦＱインターフェース１３の回路構成の例について説明する。図１３に示すＱＦＰ／ＳＦＱインターフェース１３の回路構成は、例えば、図１５または図１６に示すＱＦＰ／ＳＦＱインターフェースの回路構成のいずれかである。なお、図１５及び図１６に示すＱＦＰ／ＳＦＱインターフェースの回路構成は一例であって、図１３に示すＱＦＰ／ＳＦＱインターフェース１３の回路構成は、図１５または図１６に示すＱＦＰ／ＳＦＱインターフェースの回路構成以外のＱＦＰ／ＳＦＱインターフェースの回路構成であってもよい。
【0112】
図１５は、本実施形態に係るＱＦＰ／ＳＦＱインターフェース１３の回路構成であるＱＦＰ／ＳＦＱインターフェース２００の一例を示す図である。ＱＦＰ／ＳＦＱインターフェース２００は、インターフェース励起電流Ｉｑｆｐ／ｓｆｑによって駆動、及びクロックされる。インターフェース励起電流Ｉｑｆｐ／ｓｆｑが電源線２０１を流れると、電源線２０１に備えられるインダクタＬｘ１、及びインダクタＬｘ２にそれぞれ磁束が生成される。
【0113】
インダクタＬｘ１と、回路要素２０３に備えられるインダクタＬ１とは、結合定数ｋ１によって磁気結合されている。インダクタＬｘ２と、回路要素２０２に備えられるインダクタＬ２とは、結合定数ｋ２によって磁気結合されている。インダクタＬ１及びインダクタＬ２に磁束が印加されると、一対のジョセフソン接合であるジョセフソン接合Ｊ１及びジョセフソン接合Ｊ２は、入力信号線２０４を流れる入力信号Ｉｉｎに応じて論理状態を決定するとともに、入力信号Ｉｉｎを電圧パルス信号Ｖｏｕｔに変換する。ここでジョセフソン接合Ｊ１は、回路要素２０３に備えられる。ジョセフソン接合Ｊ２は、回路要素２０２に備えられる。
【0114】
入力信号Ｉｉｎが正（論理状態「１」）のとき、ジョセフソン接合Ｊ２がスイッチして電圧パルスを発生し、出力信号線２０５の出力端に電圧パルス信号Ｖｏｕｔが出力される。一方、入力信号Ｉｉｎが負（論理状態「０」）のときは、ジョセフソン接合Ｊ１がスイッチし、出力信号線２０５の出力端には電圧パルス信号Ｖｏｕｔは出力されない。このようにして、ＱＦＰ／ＳＦＱインターフェース２００では、入力信号Ｉｉｎが電圧パルス信号Ｖｏｕｔに変換される。ここでジョセフソン接合がスイッチして発生させた電圧パルスは、抵抗Ｒｉｆ及びインダクタＬ３を介して出力信号線２０５の出力端から電圧パルス信号Ｖｏｕｔとして出力される。
【0115】
図１６は、本実施形態に係るＱＦＰ／ＳＦＱインターフェース１３の回路構成であるＱＦＰ／ＳＦＱインターフェース２００Ａの一例を示す図である。ＱＦＰ／ＳＦＱインターフェース２００Ａ（図１６）とＱＦＰ／ＳＦＱインターフェース２００（図１５）とを比較すると、信号電流線２０５Ａ、バイアス電流線２０６Ａ、回路要素２０７Ａ、回路要素２０８Ａ、回路要素２０９Ａが異なる。バイアス電流線２０６Ａ、回路要素２０７Ａ、回路要素２０８Ａ、回路要素２０９Ａは、ＱＦＰ／ＳＦＱインターフェース２００（図１５）における電圧パルス信号を増幅させる。ここで、他の構成要素（電源線２０１、回路要素２０２、回路要素２０３、入力信号線２０４）はＱＦＰ／ＳＦＱインターフェース２００（図１５）と同じである。ＱＦＰ／ＳＦＱインターフェース２００（図１５）と同じ構成の説明は省略し、図１６では、ＱＦＰ／ＳＦＱインターフェース２００（図１５）と異なる部分を中心に説明する。
【0116】
ジョセフソン接合Ｊ２を介して生成された電圧パルスが信号電流線２０５Ａに備えられる抵抗Ｒｉｆ及びインダクタＬ３によって電流に変換され回路要素２０７Ａに出力される。
【0117】
回路要素２０７Ａには、インダクタＬ４、インダクタＬ５、インダクタＬ６が備えられる。インダクタＬ４とインダクタＬ５との間には、ジョセフソン接合Ｊ３が備えられる回路要素２０８Ａが接続される。インダクタＬ５とインダクタＬ６との間には、ジョセフソン接合Ｊ４が備えられる回路要素２０９Ａが接続される。
【0118】
回路要素２０７Ａに、信号電流線２０５Ａからの電流が入力されると、ジョセフソン接合Ｊ３及びジョセフソン接合Ｊ４を介して、磁束量子が超伝導ループ中を伝搬し、伝搬の過程において磁束量子がジョセフソン接合を通過する際に、ジョセフソン接合の両端に電圧パルスが発生する。ジョセフソン接合Ｊ４の両端に発生した電圧パルス信号Ｖｏｕｔが出力信号として出力される。
【0119】
図１３に戻って磁束バイアス回路１Ｅの構成の説明を続ける。
ＱＦＰ／ＳＦＱインターフェース１３は、制御対象９の数だけ備えられる。磁束バイアス回路１Ｅは、ＱＦＰ／ＳＦＱインターフェース１３－１、ＱＦＰ／ＳＦＱインターフェース１３－２、ＱＦＰ／ＳＦＱインターフェース１３－３の３つのＱＦＰ／ＳＦＱインターフェースを備える。
ＱＦＰ／ＳＦＱインターフェース１３は、制御対象９の数だけ備えられる。磁束バイアス回路１Ｅは、ＱＦＰ／ＳＦＱインターフェース１３－１、ＱＦＰ／ＳＦＱインターフェース１３－２、ＱＦＰ／ＳＦＱインターフェース１３－３の３つのＱＦＰ／ＳＦＱインターフェースを備える。
【0120】
ＳＦＱデジタルアナログ変換器１４は、ＱＦＰ／ＳＦＱインターフェース１３から入力される電圧パルスに基づいて超伝導ループ内に磁束量子を保持する。ＳＦＱデジタルアナログ変換器１４は、制御対象９の数だけ備えられる。ＳＦＱデジタルアナログ変換器１４は、ＳＦＱデジタルアナログ変換器１４－１、ＳＦＱデジタルアナログ変換器１４－２、ＳＦＱデジタルアナログ変換器１４－３の３つのＳＦＱデジタルアナログ変換器を備える。
【0121】
ＳＦＱデジタルアナログ変換器１４－１、ＳＦＱデジタルアナログ変換器１４－２、ＳＦＱデジタルアナログ変換器１４－３はそれぞれ、ＱＦＰ／ＳＦＱインターフェース１３－１、ＱＦＰ／ＳＦＱインターフェース１３－２、ＱＦＰ／ＳＦＱインターフェース１３－３それぞれから出力される電圧パルスに基づいて超伝導ループ内に磁束量子を保持する。ここで図１４に示すように、ＳＦＱデジタルアナログ変換器１４－１、ＳＦＱデジタルアナログ変換器１４－２、ＳＦＱデジタルアナログ変換器１４－３は、インターフェース励起電流Ｉｑｆｐ／ｓｆｑがハイとなる場合に、入力信号Ｉｉｎに応じて磁束量子を蓄積する。磁束Φ１、Φ２、Φ３はそれぞれ、ＳＦＱデジタルアナログ変換器１４－１、ＳＦＱデジタルアナログ変換器１４－２、ＳＦＱデジタルアナログ変換器１４－３に蓄えられている磁束を表す。磁束Φ１、Φ２、Φ３の大きさはそれぞれ、図１４に示すように一例として、Φ０、２Φ０、３Φ０である。Φ０は、磁束量子を示す。つまり、磁束Φ１、Φ２、Φ３の大きさはそれぞれ、Φ０によって示される磁束量子のそれぞれ１倍、２倍、３倍の大きさである。
【0122】
トランス８Ｅは、制御対象９の数だけ備えられる。トランス８Ｅは、トランス８－１、トランス８－２、トランス８－３の３つのトランスを備える。トランス８－１、トランス８－２、トランス８－３はそれぞれ、ＳＦＱデジタルアナログ変換器１４－１、ＳＦＱデジタルアナログ変換器１４－２、ＳＦＱデジタルアナログ変換器１４－３がそれぞれ保持する磁束Φ１、Φ２、Φ３に基づいて印加磁束を制御対象９－１、制御対象９－２、制御対象９－３それぞれに印加する。トランス８－１は、印加磁束を制御対象９－１に印加する。トランス８－２は、印加磁束を制御対象９－２に印加する。トランス８－３は、印加磁束を制御対象９－３に印加する。トランス８－１、トランス８－２、及びトランス８－３それぞれが印加する印加磁束の大きさはそれぞれ、ＳＦＱデジタルアナログ変換器１４－１、ＳＦＱデジタルアナログ変換器１４－２、ＳＦＱデジタルアナログ変換器１４－３に蓄積される磁束Φ１、Φ２、Φ３の大きさにそれぞれ対応する。
【0123】
磁束バイアス回路１Ｅでは、制御線の数は、制御対象９の数によらず７本である。磁束バイアス回路１Ｅでは、接合数は印加磁束の分解能によらず変化しない。
磁束バイアス回路１Ｅでは、制御対象の数によらず制御線の数は７本であるため、制御対象の数が増えた場合であっても制御線の数（ケーブル数）が増加してしまうことを抑制できる。
磁束バイアス回路１Ｅでは、制御対象の数によらず制御線の数は７本であるため、制御対象の数が増えた場合であっても制御線の数（ケーブル数）が増加してしまうことを抑制できる。
【0124】
ここで図１７を参照し、入力信号Ｉｉｎのビット数が図１４の例より大きい場合について説明する。図１７は、本実施形態に係る磁束バイアス回路１Ｅに流れる各種信号の一例を示す図である。制御対象の数をＮ、印加磁束の分解能をＭレベルとする。
【0125】
図１７に示すように、磁束バイアス回路１Ｅでは、シフトレジスタ７０に３ビットよりも大きいビット数の入力信号Ｉｉｎのうち３ビットの入力信号が入力される度に、インターフェース励起電流Ｉｑｆｐ／ｓｆｑをハイの状態にする回数は、１回、２回、４回と２のべき乗に従って増やされる。その結果、ＳＦＱデジタルアナログ変換器１４のうち、入力として「１」が入力される全てのＳＦＱデジタルアナログ変換器には、同時に１個以上の磁束量子が次々と追加される。このため、磁束バイアス回路１Ｅでは、制御対象の数Ｎや磁束分解能Ｍが大きい場合であっても、高々ＮｌｏｇＭ＋Ｍの程度（オーダー）のステップで印加磁束を制御可能である。
【0126】
ここで図１８及び図１９を参照し、デジタルアナログ変換部としてＱＦＰにＳＦＱ回路が組み合わされる場合の磁束バイアス回路によるシミュレーションについて説明する。図１８は、本実施形態に係るシミュレーションに用いた磁束バイアス回路１ｅの構成の一例を示す図である。図１９は、本実施形態に係る磁束バイアス回路１ｅに流れる各種信号の一例を示す図である。
磁束バイアス回路１ｅは、図１３に示した磁束バイアス回路１Ｅにおいて、シフトレジスタの段数を１段として、ＱＦＰ／ＳＦＱインターフェースとして図１５に示したＱＦＰ／ＳＦＱインターフェース２００を用いた回路である。
磁束バイアス回路１ｅは、図１３に示した磁束バイアス回路１Ｅにおいて、シフトレジスタの段数を１段として、ＱＦＰ／ＳＦＱインターフェースとして図１５に示したＱＦＰ／ＳＦＱインターフェース２００を用いた回路である。
【0127】
磁束バイアス回路１ｅは、第１電流制御線３と、第２電流制御線４と、第３電流制御線５と、インターフェース制御線１０と、リセット信号線１１と、バイアス信号線１２と、シフトレジスタ７０ｅと、ＱＦＰ／ＳＦＱインターフェース１３ｅと、ＳＦＱデジタルアナログ変換器１４ｅとを備える。シフトレジスタ７０ｅでは、シフトレジスタの段数が１段であることに応じて、シフトレジスタ要素７２と、シフトレジスタ要素７３と、シフトレジスタ要素７４とが直列に接続されている。
【0128】
ＳＦＱデジタルアナログ変換器１４ｅに備えられるジョセフソン接合ＪｓｔｒとインダクタＬｓｔｒとの間には、当該ジョセフソン接合ＪｓｔｒとインダクタＬｓｔｒとを含む超伝導ループが形成されている。ジョセフソン接合Ｊｓｔｒの位相差φｓｔｒは、当該超伝導ループに蓄えられている磁束量子の数を表す。
【0129】
入力信号Ｉｉｎのビット列は、一例として、ビット列「１０１」である。図１９に示すように、ビット列「１０１」の入力信号Ｉｉｎによって５個の磁束量子がＳＦＱデジタルアナログ変換器１４ｅの超伝導ループに蓄えられる。ＳＦＱデジタルアナログ変換器１４ｅへの磁束量子の書き込みが終わった後は、バイアス信号Ｉｂの値は０とされる。超伝導ループには最終的に、５個の磁束量子を保持するための周回電流Ｉｓｔｒが流れる。
【0130】
（各実施形態のまとめ）
【0131】
以上に説明したように、各実施形態に係る磁束バイアス回路１、１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅは、入力信号線２と、第１電流制御線３と、第２電流制御線４と、第３電流制御線５と、デジタルアナログ変換部（各実施形態において、デジタルアナログ変換部７、７Ａ、７Ｂ、７Ｃ、７Ｄ、７Ｅ）と、磁束印加部（各実施形態において、トランス８、８Ａ、８Ｂ、８Ｃ、８Ｄ、８Ｅ）とを備える。
入力信号線２には、印加磁束をデジタル値によって示す入力信号Ｉｉｎが入力される。
第１電流制御線３、第２電流制御線４、及び第３電流制御線５には、入力信号Ｉｉｎに応じたクロック信号（各実施形態において、第１励起電流Ｉｘ１、第２励起電流Ｉｘ２、第３励起電流Ｉｘ３）がそれぞれ入力される。
デジタルアナログ変換部７は、入力信号線２に入力される入力信号Ｉｉｎと、第１電流制御線３、第２電流制御線４、第３電流制御線５それぞれに入力されるクロック信号（各実施形態において、第１励起電流Ｉｘ１、第２励起電流Ｉｘ２、第３励起電流Ｉｘ３）とに基づいて、ＱＦＰを含む回路によって入力信号Ｉｉｎをアナログ信号に変換する。
磁束印加部（各実施形態において、トランス８）は、デジタルアナログ変換部７から出力されるアナログ信号に基づいて印加磁束を制御対象９に印加する。
入力信号線２には、印加磁束をデジタル値によって示す入力信号Ｉｉｎが入力される。
第１電流制御線３、第２電流制御線４、及び第３電流制御線５には、入力信号Ｉｉｎに応じたクロック信号（各実施形態において、第１励起電流Ｉｘ１、第２励起電流Ｉｘ２、第３励起電流Ｉｘ３）がそれぞれ入力される。
デジタルアナログ変換部７は、入力信号線２に入力される入力信号Ｉｉｎと、第１電流制御線３、第２電流制御線４、第３電流制御線５それぞれに入力されるクロック信号（各実施形態において、第１励起電流Ｉｘ１、第２励起電流Ｉｘ２、第３励起電流Ｉｘ３）とに基づいて、ＱＦＰを含む回路によって入力信号Ｉｉｎをアナログ信号に変換する。
磁束印加部（各実施形態において、トランス８）は、デジタルアナログ変換部７から出力されるアナログ信号に基づいて印加磁束を制御対象９に印加する。
【0132】
この構成により、各実施形態に係る磁束バイアス回路１、１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅでは、制御対象９の数によらず制御線の数は一定であるため、少ない数の制御線で多数の制御対象を制御できる。ここで少ない数とは、制御対象の数が増えても制御線の数を増やす必要がないことである。
【0133】
従来の磁束バイアス回路では、制御対象の数の増加に伴い、制御線の数を増やす必要があった。一方、各実施形態に係る磁束バイアス回路１、１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅでは、制御対象の数が増えても制御線の数を増やす必要がないため、高いスケーラビリティを実現できる。
【0134】
従来の磁束バイアス回路では、複数のデジタルアナログ変換器を一つずつ制御し、各制御対象に印加する磁束の大きさを個別にプログラムしていた。一方、各実施形態に係る磁束バイアス回路１、１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅでは、デジタルアナログ変換部に備えられる全てのデジタルアナログ変換器を同時に制御するため、各制御対象に印加する磁束の大きさを並列にプログラムする。このため、各実施形態に係る磁束バイアス回路１、１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅでは、プログラム速度の向上が見込める。
【0135】
また、各実施形態に係る磁束バイアス回路１、１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅでは、ＱＦＰを用いることで、消費電力を低くできる。
また、磁束バイアス回路１Ｅでは、磁束分解能が増えても要素回路を追加する必要がない（つまり接合数が変化しない）ため、高い面積効率が期待できる。
また、磁束バイアス回路１Ｅでは、磁束分解能が増えても要素回路を追加する必要がない（つまり接合数が変化しない）ため、高い面積効率が期待できる。
【0136】
なお、例えばプログラム速度を向上させるために、各実施形態に係る磁束バイアス回路を複数並列に動作させることが考えられる。その場合は、プログラム速度向上のために制御線の数を増加させる必要がある。
【0137】
なお、上述した各実施形態においては、磁束バイアス回路１、１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅはそれぞれ、第１電流制御線３と、第２電流制御線４と、第３電流制御線５との３本の電流制御線を備える場合の一例について説明したが、これに限られない。磁束バイアス回路は、４本以上の電流制御線を備えてもよい。例えば、磁束バイアス回路が４本の電流制御線を備える場合には、当該４本の電流制御線にはそれぞれ４種類の励起電流が流れる。
また、磁束バイアス回路における電流制御線の配線は、上述した配線に限られず、他の配線であってもよい。
また、磁束バイアス回路における電流制御線の配線は、上述した配線に限られず、他の配線であってもよい。
【0138】
また、上述した各実施形態においては、３種類の励起電流はそれぞれクロック信号である場合の一例について説明したが、これに限られない。３種類の励起電流のうち、２つの励起電流がそれぞれクロック信号であって、１つの励起電流が直流（Ｄｉｒｅｃｔ Ｃｕｒｒｅｎｔ：ＤＣ）オフセット電流であってもよい。その場合、電流制御線の配線は、上述した配線に限られず、他の配線であってもよい。
【0139】
ここで上述したように、上述した第１、２、３の実施形態では、ホールド信号Ｉｈｏｌｄがハイの場合に、制御対象９に磁束が印加される。そのため、ホールド信号Ｉｈｏｌｄの電流は、量子ビットなどの制御対象９に影響を及ぼす場合がある。
磁束バイアス回路１、１Ａ、１Ｂ、１Ｃ、１Ｄそれぞれにおいて、デジタルアナログ変換器７１、７１Ａ、７１Ｂ、７１Ｃそれぞれにパイ接合が用いられてもよい。デジタルアナログ変換器７１、７１Ａ、７１Ｂ、７１Ｃそれぞれにパイ接合が用いられる場合、上述した第１、２、３の実施形態の場合とは反対に、ホールド信号Ｉｈｏｌｄがローの場合に、制御対象９に磁束が印加される。そのため、制御対象９に磁束が印加される期間において、ホールド信号Ｉｈｏｌｄの電流値を低く抑えることができ、ホールド信号Ｉｈｏｌｄの電流が量子ビットなどの制御対象９に与える影響を抑制できる。
磁束バイアス回路１、１Ａ、１Ｂ、１Ｃ、１Ｄそれぞれにおいて、デジタルアナログ変換器７１、７１Ａ、７１Ｂ、７１Ｃそれぞれにパイ接合が用いられてもよい。デジタルアナログ変換器７１、７１Ａ、７１Ｂ、７１Ｃそれぞれにパイ接合が用いられる場合、上述した第１、２、３の実施形態の場合とは反対に、ホールド信号Ｉｈｏｌｄがローの場合に、制御対象９に磁束が印加される。そのため、制御対象９に磁束が印加される期間において、ホールド信号Ｉｈｏｌｄの電流値を低く抑えることができ、ホールド信号Ｉｈｏｌｄの電流が量子ビットなどの制御対象９に与える影響を抑制できる。
【0140】
なお、上述した各実施形態では、磁束バイアス回路１、１Ａ、１Ｂ、１Ｃ、１ＤそれぞれがＱＦＰに基づくデジタルアナログ変換器を備える場合について説明したが、これに限られない。磁束バイアス回路１、１Ａ、１Ｂ、１Ｃ、１Ｄそれぞれは、ＱＦＰに基づくデジタルアナログ変換器に代えて、またはＱＦＰに基づくデジタルアナログ変換器とともに、断熱磁束量子パラメトロン（Ａｄｉａｂａｔｉｃ ＱＦＰ：ＡＱＦＰ）や直結式磁束量子パラメトロン（Ｄｉｒｅｃｔｌｙ ｃｏｕｐｌｅｄ ＱＦＰ：ＤＱＦＰ）に基づくデジタルアナログ変換器を備えてもよい。
【0141】
また、上述した各実施形態では、磁束バイアス回路１、１Ａ、１Ｂ、１Ｃ、１Ｄ、１ＥそれぞれがＱＦＰに基づくシフトレジスタを備える場合の一例について説明したが、これに限られない。磁束バイアス回路１、１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅそれぞれは、ＱＦＰに基づくシフトレジスタに代えて、またはＱＦＰに基づくシフトレジスタとともに、ＡＱＦＰやＤＱＦＰに基づくシフトレジスタを備えてもよい。
【0142】
なお、上述した各実施形態において、シフトレジスタ７０、７０Ｃの構成は一例であって、各実施形態において説明した構成以外の構成であってもよい。例えば、図１に示すシフトレジスタ７０の構成から第４シフトレジスタ要素は省略されてもよい。その場合は、第３シフトレジスタ要素（例えば、第３シフトレジスタ要素７４－４）の出力が２つに分岐され、一方の出力はデジタルアナログ変換器（例えば、デジタルアナログ変換器７１－４）へ入力され、他方の出力は、シフトレジスタ７０に備えられる段のうち当該第３シフトレジスタ要素が備えられる段と隣接する段に備えられる第１シフトレジスタ要素（例えば、第１シフトレジスタ要素７２－３）に入力される。
【0143】
以上、図面を参照してこの発明の一実施形態について詳しく説明してきたが、具体的な構成は上述のものに限られることはなく、この発明の要旨を逸脱しない範囲内において様々な設計変更等をすることが可能である。
【符号の説明】
【0144】
１、１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ…磁束バイアス回路、２…入力信号線、３…第１電流制御線、４…第２電流制御線、５…第３電流制御線、６…ホールド信号線、６０…第１ホールド信号線、６１…第２ホールド信号線、６２…第３ホールド信号線、７…デジタルアナログ変換部、８…トランス、Ｉｉｎ…入力信号、Ｉｘ１…第１励起電流、Ｉｘ２…第２励起電流、Ｉｘ３…第３励起電流、９…制御対象
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】