ホーム > 特許ランキング > ＴＥＫＴＲＯＮＩＸ，ＩＮＣ．
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022165946
(43)【公開日】2022-11-01
(54)【発明の名称】試験測定システム
(51)【国際特許分類】
G01R 13/20 20060101AFI20221025BHJP
【ＦＩ】
G01R13/20 L
【審査請求】未請求
【請求項の数】12
【出願形態】ＯＬ
【外国語出願】
(21)【出願番号】P 2022069631
(22)【出願日】2022-04-20
(31)【優先権主張番号】63/177,148
(32)【優先日】2021-04-20
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】17/724,393
(32)【優先日】2022-04-19
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】391002340
【氏名又は名称】テクトロニクス・インコーポレイテッド
【氏名又は名称原語表記】ＴＥＫＴＲＯＮＩＸ，ＩＮＣ．
(74)【代理人】
【識別番号】100090033
【弁理士】
【氏名又は名称】荒船 博司
(74)【代理人】
【識別番号】100093045
【弁理士】
【氏名又は名称】荒船 良男
(72)【発明者】
【氏名】ジョン・ジェイ・ピカード
(72)【発明者】
【氏名】カン・タン
(72)【発明者】
【氏名】ヘイケ・トリッチュラー
(72)【発明者】
【氏名】エヴァン・ダグラス・スミス
(72)【発明者】
【氏名】ウィリアムズ・ファブリシオ・フローレス・イエペス
(57)【要約】
【課題】測定のスループットを改善する。
【解決手段】試験測定システム１８は、フラッシュ・アレイ・デジタイザ（ＦＡＤ）アレイ２０から出力される波形画像を処理し、その画像を光トランシーバのチューニング・パラメータのセットに関連付ける機械学習システム３６を有する。ＦＡＤアレイ２０は、波形のバイナリ表現を作成しない。代わりに、サンプルの電圧と位置を表すアレイ中のカウンタをインクリメントして、波形画像を作成する。システム１８は、高速な波形画像捕捉と標準的なＹＴ（Ｙ軸対時間）波形取得のために、標準Ａ/Ｄコンバータ及びフラッシュ・コンバータの両方を組み込んでも良い。
【選択図】図２
【解決手段】試験測定システム１８は、フラッシュ・アレイ・デジタイザ（ＦＡＤ）アレイ２０から出力される波形画像を処理し、その画像を光トランシーバのチューニング・パラメータのセットに関連付ける機械学習システム３６を有する。ＦＡＤアレイ２０は、波形のバイナリ表現を作成しない。代わりに、サンプルの電圧と位置を表すアレイ中のカウンタをインクリメントして、波形画像を作成する。システム１８は、高速な波形画像捕捉と標準的なＹＴ（Ｙ軸対時間）波形取得のために、標準Ａ/Ｄコンバータ及びフラッシュ・コンバータの両方を組み込んでも良い。
【選択図】図２
【特許請求の範囲】
【請求項1】
被試験デバイスからの信号を受けて、パターン・トリガ信号を生成するように構成されたクロック・リカバリ回路と、
上記被試験デバイスから受けた上記信号を表す波形画像を記憶するように構成された行及び列を有するカウンタのアレイと、
該カウンタのアレイ内の行を選択するように構成された行選択回路と、
クロック信号を受信し、上記カウンタのアレイ内の列を選択し、行末信号を生成し、全ての列が掃引されたときに波形画像の完成を示す充填完了信号を生成するように構成されたリング・カウンタ回路と
を含むフラッシュ・アレイ・デジタイザと、
上記パターン・トリガ信号及び上記リング・カウンタからの上記行末信号を受信すると共に、上記リング・カウンタへの遅延を伴う上記クロック信号を、上記充填完了信号を受信するまでクロック遅延をインクリメントして生成するように構成された等価時間掃引ロジック回路と、
上記波形画像を受けて、上記被試験デバイスの動作パラメータを供給するように構成された機械学習システムと
を具える試験測定システム。
上記被試験デバイスから受けた上記信号を表す波形画像を記憶するように構成された行及び列を有するカウンタのアレイと、
該カウンタのアレイ内の行を選択するように構成された行選択回路と、
クロック信号を受信し、上記カウンタのアレイ内の列を選択し、行末信号を生成し、全ての列が掃引されたときに波形画像の完成を示す充填完了信号を生成するように構成されたリング・カウンタ回路と
を含むフラッシュ・アレイ・デジタイザと、
上記パターン・トリガ信号及び上記リング・カウンタからの上記行末信号を受信すると共に、上記リング・カウンタへの遅延を伴う上記クロック信号を、上記充填完了信号を受信するまでクロック遅延をインクリメントして生成するように構成された等価時間掃引ロジック回路と、
上記波形画像を受けて、上記被試験デバイスの動作パラメータを供給するように構成された機械学習システムと
を具える試験測定システム。
【請求項2】
上記行選択回路が、
サーモメータ・コードを出力する分圧回路及び比較器のスタックと、
上記サーモメータ・コードを受信し、上記カウンタのアレイ内の行を選択するための行選択信号を生成するように構成された一連の論理ゲートと
を有するフラッシュ・コンバータを含む請求項１の試験測定システム。
サーモメータ・コードを出力する分圧回路及び比較器のスタックと、
上記サーモメータ・コードを受信し、上記カウンタのアレイ内の行を選択するための行選択信号を生成するように構成された一連の論理ゲートと
を有するフラッシュ・コンバータを含む請求項１の試験測定システム。
【請求項3】
上記行選択回路が、アナログ・デジタル・コンバータ及びマルチプレクサを含む請求項１の試験測定システム。
【請求項4】
上記被試験デバイスからの上記信号を受信し、上記行選択回路に信号を送信するように構成されたトラック・アンド・ホールド回路を有するプリアンプを更に具える請求項１の試験測定システム。
【請求項5】
１つ以上のリセット信号を上記カウンタのアレイに供給して上記カウンタをクリアするリード及びライト制御ロジックを更に具える請求項１の試験測定システム。
【請求項6】
上記機械学習システムが、非フィルタ処理波形画像データ又はフィルタ処理波形画像データに対して動作するように構成される請求項１の試験測定システム。
【請求項7】
上記被試験デバイスから受けた上記信号を表す波形画像を記憶するように構成された行及び列を有するカウンタのアレイと、
該カウンタのアレイ内の行を選択するように構成された行選択回路と、
上記カウンタのアレイ内の列を選択するように構成された列選択回路と
を有するフラッシュ・アレイ・デジタイザと、
上記行選択回路及び上記列選択回路に接続されたサンプル・クロック回路と、
上記フラッシュ・アレイ・デジタイザから上記波形画像を受けて上記被試験デバイスの動作パラメータを供給するように構成された機械学習システムと
を具える試験測定システム。
該カウンタのアレイ内の行を選択するように構成された行選択回路と、
上記カウンタのアレイ内の列を選択するように構成された列選択回路と
を有するフラッシュ・アレイ・デジタイザと、
上記行選択回路及び上記列選択回路に接続されたサンプル・クロック回路と、
上記フラッシュ・アレイ・デジタイザから上記波形画像を受けて上記被試験デバイスの動作パラメータを供給するように構成された機械学習システムと
を具える試験測定システム。
【請求項8】
上記行選択回路及び上記列選択回路が、アナログ・デジタル・コンバータを有する請求項７の試験測定システム。
【請求項9】
上記行選択回路及び上記列選択回路のそれぞれに接続されたトラック・アンド・ホールド回路及びプリアンプを更に具え、上記トラック・アンド・ホールド回路は、上記サンプル・クロック回路にも接続される請求項７の試験測定システム。
【請求項10】
上記行選択回路及び上記列選択回路が、フラッシュ・アレイ・デジタイザを含み、該フラッシュ・アレイ・デジタイザの夫々は、サーモメータ・コードを出力する分圧回路及び比較器のスタックと、上記サーモメータ・コードを受けて、上記カウンタのアレイ内の行を選択するための行選択信号を生成するように構成された一連のロジック・ゲートとを有する請求項７の試験測定システム。
【請求項11】
１つ以上のプロセッサを更に具え、該１つ以上のプロセッサが、
上記被試験デバイスに動作パラメータを提供する処理と、
上記行選択回路及び上記列選択回路のためのトリガ・ゲート処理信号を生成する処理と、
上記行選択回路及び上記列選択回路のサンプル・クロックを生成する処理と
を上記１つ以上のプロセッサに行わせるプログラムを実行するよう構成される請求項７の試験測定システム。
上記被試験デバイスに動作パラメータを提供する処理と、
上記行選択回路及び上記列選択回路のためのトリガ・ゲート処理信号を生成する処理と、
上記行選択回路及び上記列選択回路のサンプル・クロックを生成する処理と
を上記１つ以上のプロセッサに行わせるプログラムを実行するよう構成される請求項７の試験測定システム。
【請求項12】
機械学習システムは、非フィルタ処理波形画像データ又はフィルタ処理波形画像データに対して動作するように構成される請求項７の試験測定システム。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、オシロスコープを含む試験測定システムに関する。
【背景技術】
【0002】
大規模なデータ・センターでは、スイッチやルータ中に何百万個もの光トランシーバが使用されている。これらのトランシーバは、販売前の試験の一環として、製造ラインでチューニング（最適化する調整）を受ける。メーカーの光トランシーバのチューニングには、最大２時間かかることがある。これには、典型的には、チューニング・パラメータの掃引（広い範囲にわたり、値を次々に変更）と、ＴＤＥＣＱ（Transmitter and Dispersion Eye Closure Quaternary）の測定が含まれる。このために、３～５回の反復処理から２００回の反復処理のチューニング・プロセスが生じることがある。光トランシーバのチューニングと試験に、これほど時間がかかることは、生産のボトルネックとなり、コストを増加させている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許第７０９８８３９号明細書
【特許文献2】米国特許公開第２０２１／０２６３０８５号明細書
【非特許文献】
【0004】
【非特許文献1】三菱電機技報2019年03月号論文04「400Gbps小型集積EML-TOSA」、特に「5. PAM-4変調方式」にTDECQの解説を記載、三菱電機株式会社、［オンライン］、［２０２２年４月２０日検索］、インターネット<https://www.giho.mitsubishielectric.co.jp/giho/pdf/2019/1903104.pdf>
【発明の概要】
【発明が解決しようとする課題】
【0005】
測定プロセスがより効率的になるにつれて、そのボトルネックは、オシロスコープのアクイジション（データ取り込み）時間になっている。よって、アクイジション時間は、測定のスループットの重大な制約要因となっており、スループットを向上させれば、生産量を改善することになろう。
【0006】
本開示技術の実施形態は、既存の技術分野におけるこれら及び他の制約に対処する。
【課題を解決するための手段】
【0007】
本開示技術の実施形態には、リアル等価時間フラッシュ・アレイ・デジタイザ（real equivalent time flash array digitizer：RETFADTM）を利用した統合型オシロスコープその他の試験測定装置がある。このアーキテクチャは、エレクトロニクスの多種多様な分野に応用できる。１つの領域では、その実施形態は、製造ライン上の光トランシーバのチューニングをスピードアップできる。
【0008】
実施形態には、フラッシュ・アレイ・デジタイザ（flash array digitizer）から出力される波形画像を処理し、この画像を光トランシーバのチューニング・パラメータのセットに関連付けるニューラル・ネットワーク（機械学習システムとも呼ばれる）もある。この実施形態には、標準的なＡ/Ｄコンバータを組み込まない構成がある。フラッシュ・アレイ・デジタイザは、波形のバイナリ表現を生成しない。その代わりに、サンプルの電圧と位置を表すアレイ内のカウンタをインクリメント（増加）させて、波形の画像を形成する。実施形態は、高速な波形画像の捕捉（キャプチャ）と標準的なＹＴ（時間対Ｙ軸：Y-axis v. time）の波形アクイジションのために、標準的なＡ/Ｄコンバータとフラッシュ・コンバータの両方を組み込んでも良い。どちらの場合も、オシロスコープは、等価時間（equivalent time：ＥＴ）モードだけで動作する。
【0009】
この実施形態の装置のアーキテクチャは、RETFADTMと呼ばれ、エレクトロニクス分野の多くの様々な分野に応用されても良い。１つの特定のアプリケーションは、製造ライン上で、光トランスミッタのチューニングを高速化することである。スイッチのサプライヤは、トランスミッタを購入し、何百万個ものトランシーバが設置されている大規模なデータ・センターで使用するために相互運用性ができるようにトランスミッタを適応させる。これは、顧客の光トランシーバ制御及びチューニング・ソフトウェアのインタフェースが、システムの必須の部分になることを意味する。このソフトウェアには、光トランシーバを制御してチューニング・パラメータを設定し、機械学習システムから、これらパラメータの次の推定値を読み出す主要な役割がある。
【0010】
このアーキテクチャは、等価時間（ＥＴ：equivalent time）モードでのみ動作し、ここは、標準的なサンプリング・オシロスコープと類似する。なお、オシロスコープは、典型的には、３つの異なる時間スケールのいずれかで動作する。第１に、オシロスコープは、リアルタイム（ＲＴ）で動作しても良く、この状態では、オシロスコープは、１サイクルで複数のサンプルを捕捉し、１回の処理（パス）で、波形全体を捕捉（キャプチャ）する。第２に、オシロスコープは、等価時間（ＥＴ）で動作しても良く、この状態では、オシロスコープは、トリガ・イベントごとに１つのサンプルを捕捉する。第３に、オシロスコープは、リアル等価時間（real-equivalent time：ＲＥＴ）で動作しても良く、これは、概して、リアルタイム・オシロスコープよりも低いが、等価時間オシロスコープよりは高いサンプル・レートで波形を捕捉し、そして、ハードウェア・トリガを使用せず、サンプルをアクイジションする（取り込む）のに、より高いアクイジション・レートで行うこともなく、ソフトウェア・クロック・リカバリを使用して信号を再現（reconstruct：再構築）する。
【0011】
本開示技術の実施形態の態様、特徴及び効果は、添付の図面を参照した実施形態の以下の説明から明らかになるであろう。
【図面の簡単な説明】
【0012】
【発明を実施するための形態】
【0013】
図１は、RETFADTMを内蔵したオシロスコープを用いた装置を積み上げたもの（Stack：スタック）の一実施形態を示す。このスタックは、光トランシーバ上で試験を実行する顧客のソフトウェア・アプリケーションを動作させるコンピューティング・デバイス１０を有していても良い。この説明では、光トランシーバに焦点を当てているが、他のタイプの被試験デバイス（ＤＵＴ）でも、このプロセスが利用できることに注意されたい。第２装置１２は、統合型のオシロスコープその他の試験測定装置から構成され、これは、ハードウェア・クロック・リカバリ回路、RETFADTM回路及び試験測定装置を有していても良い。これに代えて、このハードウェア・パターン・トリガ・クロック・リカバリ・モジュールが、独立したデバイスから構成されても良い。
【0014】
図２は、RETFADTM回路を含む試験測定システムの実施形態の全体的な概略図を示す。システムには、いくつかのコンポーネントがあり、その一部又は全部が統合型試験測定装置内に存在しても良い。これらは、全体的なシステムの図を提供する図２と共に、更なる図でより詳細に説明される。このシステムは、顧客のアプリケーション１４を示しており、これは、コンピューティング・デバイス１０上で実行されても良く、また、機械学習システムを含んでも良いし、又は、別のコンピューティング・デバイス上で動作しても良い。このシステムは、光トランシーバなどのＤＵＴ１６をチューニング及び試験するために動作する。試験測定システム１８は、また、これらＤＵＴに信号を送ったり、これらＤＵＴから信号を受信したりしても良い。機械学習システム３６は、内部のコンピューティング・デバイスに組み込まれても良いし、又は、ユーザの試験アプリケーションを動作させるデバイス以外のデバイスに組み込まれても良い。
【0015】
試験測定システムには、行及び列に構成されたカウンタのようなロジック素子のアレイを含むフラッシュ・アレイ・デジタイザ・アレイ２０がある。ＤＵＴは、試験を受けているときに、信号を生成する。この信号は、ブロック３２として示される１つ以上の回路によって、光から電気への変換やいくらかの前置（プリ）増幅（preamplification）を受けても良い。システムは、１つ以上の光電変換器３２を有していても良い。これらのコンバータなしでRETFADTMを実装しても良い。コンバータ３２の使用は、ＤＵＴの特性に依存する。
【0016】
クロック・リカバリ回路３０も、ＤＵＴからの信号を利用してクロック信号をリカバリする。クロック・リカバリ回路３０は、典型的には、サンプリング・オシロスコープに含まれるハードウェアに加えて、反復する波形データ・パターンの夫々の場合に対してトリガ・パルスを提供するハードウェア・パターン・トリガを有していても良い。以下で詳しく説明するように、これは、基準時間点として機能し、等価時間（ＥＴ）掃引ロジックとリング・カウンタを入力波形に同期させる。サンプル・クロックは、試験測定装置から供給され、ベース（基本）となるリアルタイム・サンプル・レートを定める。このクロックは、パターン・トリガに対してトラック・アンド・ホールド・サンプル時間を制御する。また、ＦＡＤアレイに接続されたリング・カウンタのインクリメント（increment：増加）を制御して、カウンタをクロックしてサンプルを記録する。クロック・リカバリ回路には、サンプル・クロックのエッジを、パターン・トリガの位置と時間的に整合（align）するように同期させる位相ロック・ループも含まれている。
【0017】
ある実施形態では、システムが、１つ以上のプロセッサ（３４など）上で動作するリアル等価時間（real-equivalent-time：RET）ソフトウェア・クロック・リカバリを有し、クロック・リカバリのハードウェアは、オプションとするか、又は、ソフトウェア・クロック・リカバリ及びハードウェア・クロック・リカバリの２つのオプションの間で選択可能としても良い。
【0018】
システムは、更に、この説明で行選択回路２４と呼ぶものを有する。システムは、波形メモリとして機能するために、波形データを記憶するアレイ内の行と列を選択する必要がある。後の図でより詳細に説明するように、行選択回路は、フラッシュ・コンバータ又はアナログ・デジタル・コンバータ（Ａ/Ｄ）から構成されても良い。リング・カウンタ２２は、列を選択する。上述のように、リング・カウンタは、アレイ内のカウンタのどの列を、連続するクロックの夫々でインクリメントするかを選択する。リング・カウンタは、行末（行の終わり）信号を供給する。リング・カウンタは、複数のフリップ・フロップから成る１つの連続したチェーンで構成されるが、システムは、これを、ある個数（この場合はＬ個）の行を持っているかのように扱う。アレイは、クロックと波形データを受信すると、波形のＬ番目のサンプル毎に捕捉する。例えば、サンプル・レートが１００ギガ・サンプル/秒で、クロックが１０ギガ・サンプル/秒の場合、アレイは、各掃引（sweep）で、そのアレイにおいて、１０番目のサンプル毎に捕捉する。最初の掃引は、最初のカウンタで開始され、次いで、１０回の掃引が完了するまで、オフセットのために、第２の掃引は、第２のカウンタで開始される、などが行われることで、空いている他のサンプルが「充填」されていく。
【0019】
等価時間（ＥＴ）掃引ロジック２８は、複数のハードウェア・ロジック・デバイスから構成され、これらは、クロック・リカバリ・ハードウェアから出力されるパターン・トリガと、リング・カウンタからの行末信号とを受信する。これに応じて、ＥＴロジックは、後でより詳細に説明するトラック＆ホールド回路を使用して、パターン・トリガ基準位置に対する掃引クロック信号の遅延をインクリメントする。これは、ＦＡＤアレイの幅に等しい入力波形の長さを充填するのに、Ｌ個のトリガを要する。これにより、１つのパターン・トリガに関して、入力波形の２つのユニット・インターバル（ＵＩ）の間隔が満たされる。ＥＴ掃引ロジックが、リング・カウンタの各行末信号を受けると、オフセットは、最初の２つのＵＩ間隔の後に、次のサンプルへとステップして進む。行末信号夫々についてのオフセットは、最終的なＥＴサンプル・レートの１サンプル間隔に等しくなる。反復するパターンの全サンプル間隔は、レコード長Ｎを有し、等価時間のサンプルで満たされる。
【0020】
アレイ内のカウンタが全てのサンプルを捕捉すると、結果として得られる波形画像は、時間に対する信号振幅（Ｙ軸）の画像（即ち、ＹＴ画像）で構成される。アレイは、この画像を、機械学習システム３６に転送する。この機械学習システムは、波形画像を特定のチューニング・パラメータに関連付けるように以前にトレーニングされており、そのため、ＤＵＴの動作パラメータを含む信号を試験アプリケーションに返す。これらのパラメータにより、試験アプリケーションは、これらのパラメータでＤＵＴをチューニングし、そして、ＤＵＴについて合否（合格/不合格：pass/fail）試験を実行できる。これにより、ＤＵＴのパラメータを手動で繰り返し設定、試験、チューニングして、ＤＵＴが合格か不合格かを確認するのに比較して、はるかに高速なＤＵＴのチューニングと試験の方法が得られる。システムには、また、ユーザ・インタフェース３８があっても良く、これは、ディスプレイや、ユーザがシステムをインタラクティブに操作できるようにする、例えば、キーボード、ボタン、ノブ又はマウスなど操作装置があっても良い。ユーザ・インタフェースは、システムの様々な構成要素に対する選択を提供しても良く、更に詳細に説明する。
【0021】
このシステムの主なコンポーネントは、フラッシュ・アレイ・デジタイザ（ＦＡＤ）と、ＦＡＤのカウンタのアレイである。これらは、米国特許第７,０９８,８３９号明細書（以下「ピカード」）に記載されているように動作し、これは、参照することにより、その全体が本願に組み込まれる。図３は、カウンタのアレイ及び選択回路のより詳細な図を示す。ＦＡＤには、基準電圧とグループ・ポイントの間に直列に配置された複数の抵抗（４０など）があり、分圧回路を形成する。この分圧回路は、基準電圧をＮ個の基準信号の部分に分割する（Ｎは、カウンタのアレイ中の行数）。各基準信号部分は、対応する比較器（４２など）の非反転入力端子に印加される一方、ＤＵＴからのアナログ信号は、比較器（コンパレータ）の反転入力端子に印加される。各比較器は、波形の電圧レベルが、その比較器の基準信号を超えると、正の出力を供給する。各比較器の出力は、対応するロジック・デバイス４４の入力に接続されると共に、次に続く各ロジック・デバイスは、対応する比較器の出力と、前のロジック・デバイスの入力とに接続される。この接続パターンは、全てのロジック・デバイスについて継続される。第１ロジック・デバイスの第２入力端子は、ロー又はゼロの論理レベルに接続される。これらロジック・デバイスの夫々は、ＸＯＲゲートであっても良い。
【0022】
各ロジック・デバイス（４４など）は、その出力信号を、直接又は１つ以上の遅延ライン素子を介してカウンタ・アレイに供給する。掃引機構４８は、上述したようなリング・カウンタであり、所与の事例（instance：場合）において、アレイの列を選択するように動作する。この所与の事例において、アレイ中の、あるカウンタについて、その付随するロジック素子（ＡＮＤゲートなど）への２つの入力がハイになると、結果として、そのカウンタが選択される。このカウンタは、インクリメントするか又はデクリメント（increment）するかのいずれかになる。カウンタ・アレイは、基本的に、波形のＹＴ画像を記憶し、これは、波形データ・ベースと考えることができ、これは、米国特許第７,２１６,０４６号及び米国特許第５,３４３,４０５号で説明されており、これらは、それぞれ、参照することにより、その全体が本願に組み込まれる。
【0023】
ＦＡＤは、ピカードで説明されているように、サンプルをバイナリ形式に変換することなく、サンプルを波形画像に直接マッピングする。なお、ピカードに開示されたトリガ機構４６は、本願の実施形態で説明するクロック・リカバリ及びパターン・トリガ・ハードウェアとは、やや異なる動作をするであろうことに留意されたい。
【0024】
図４～６は、機械学習システム用のＹＴ画像を作成し、そのチューニング・プロセス用の動作パラメータを供給するRETFADTMの実施形態を示す。図４において、顧客の試験自動化ソフトウェア・アプリケーション１４は、送信及び受信パラメータ（即ち、チューニング・パラメータ）を、被試験デバイス１６（光トランシーバ）に送信する。すると、これらのパラメータで動作するＤＵＴは、出力信号（典型的には、波形）を生成する。図１のブロック３２は、この実施形態では、光電変換器６０の形態をとり、これは、出力信号を電気信号に変換し、これが、ブロック６２において、前置（プリ）増幅（preamplification）を受け、オプションで一定の群遅延/位相遅延を与えるためにハードウェア・ベッセル・トムソン（ＢＴ）フィルタによってフィルタ処理される。このプリアンプは、クロック・リカバリ・ハードウェア５０とパターン・トリガ５２に出力信号を供給する。これらは、次に、サンプル・クロック５４と共に位相ロック・ループ５６に供給され、上述したように、ＥＴ掃引ロジック２８によって使用されるサンプル・クロックを生成する。ＥＴ掃引ロジックは、クロック信号をリング・カウンタ２２及びトラック・アンド・ホールド回路６４に供給する。
【0025】
上述したように、リング・カウンタ２２は、カウンタ・アレイの複数の列を掃引し、波形データのサンプルを格納する列を連続して選択する。この実施形態では、行選択回路は、サーモメータ・アナログ・デジタル・コンバータ（Ａ/Ｄ）７０を構成し、標準的なＡ/Ｄではない。このサーモメータＡ/Ｄは、フラッシュ・アレイ・コンバータと呼ぶこともあり、上述と同様の複数の比較器のスタックを備えた分圧回路を有していても良い。サーモメータＡ/Ｄは、トラック・アンド・ホールド回路６４からの信号を受信すると、サーモメータ・コード出力を生成する。すると、サーモメータ・コード（thermometer code：１がいくつあるかで数値を表現するもの、温度計コード、Unary codeとも呼ばれる）は、図３に示すような一連のＸＯＲゲートに供給され、これは、次に、カウンタ・アレイの複数の行の中の１つを選択する。
【0026】
この実施形態には、波形画像データを機械学習システム３６に転送するように構成されたリード及びライト制御ロジック７２もある。このロジックは、転送の完了後に、アレイ内の全てのカウンタをクリアしてリセットするためにも動作する。
【0027】
機械学習システム／ニューラル・ネットワーク３６は、ＹＴ波形画像（又は、ＹＴ画像を高速フーリエ変換したもの、ＸＹ画像などを含む他の波形画像など）及び関連する動作パラメータから構成されるデータ・セットを使用して、顧客の試験自動化ソフトウェアの制御下でトレーニングを受け、これにより、波形画像を受けて、光トランシーバをチューニングするための関連する動作パラメータを供給できるようにする。トレーニング後、システムは、ランタイムに移行し、このとき、動作パラメータを顧客の試験自動化ソフトウェアに供給することにより、このソフトウェアが、被試験トランシーバをチューニングできるようにする。
【0028】
図５の実施形態は、多くのコンポーネントが図４と同じであるが、行選択回路は、サーモメータＡ/Ｄの代わりに「標準」的なＡ/Ｄ７４を備える。これにより、いくつかの利点や異なるサンプリング間隔が供給される場合がある。例えば、３.１２５ギガ・サンプル/秒で動作するＡ/Ｄの場合、最終的に２００ギガ・サンプル/秒のサンプル・レートを得るのに、ＥＴ掃引の回数（即ち、ビン）を６４に設定することができる。これは１つの例を提供し、他の多くの例も、もちろん可能である。マルチプレクサ/デマルチプレクサ７６は、バイナリ出力サンプルを、カウンタのアレイの行選択に変換することになろう。Ａ/Ｄ７４は、また、ＥＴ掃引ロジックのタイミング制御の下で、サンプル及びストア・ロジック・ブロック７８を使用して送信前に完全なＹＴ波形を作成してから、ＹＴ波形を顧客の試験自動化ソフトウェアに供給する。
【0029】
図４及び図５において、カウンタ・アレイ、掃引ロジック、リング・カウンタ及びリセット回路は、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）に実装されても良い。このＦＰＧＡは、他のブロックを含んでいても良い。これらの実施形態は、顧客によってトレーニングされたニューラル・ネットワークに、波形画像のみを出力して、顧客の光トランシーバのためのチューニング・パラメータを推定する。このバージョンには、取り込まれた波形にフィルタを適用する機能はない。アレイは、ＲＴサンプル・クロックによって定まるサンプル・レートでサンプルを２進数に変換しない。ニューラル・ネットワークは、波形画像をそのままトランシーバ内のチューニング・パラメータのセットに関連付けるようにトレーニングされるので、アクイジション（データ取り込み）後のフィルタは必要としないことがある。機械学習システムは、フラッシュ・アレイ・デジタイザ・アレイからの非フィルタ処理波形についてトレーニングされても良いし、又は、以下で説明するリアル等価時間（ＲＥＴ：real-equivalent-time）ソフトウェアからのフィルタ処理波形からトレーニングされても良い。
【0030】
図６は、ユーザ・インタフェースを介して（即ち、試験のオペレータによる設定により）、顧客の試験自動化ソフトウェアによって選択可能な複数のオプションを有する実施形態を示す。この実施形態は、先に説明したようなクロック・リカバリ・ブロック、パターン・トリガ・ブロックなどのクロック・リカバリ・ハードウェアや、本願では、ＲＥＴソフトウェア８０と呼ぶソフトウェア・クロック・リカバリを有していても良い。ＲＥＴソフトウェアは、１つ以上のプロセッサでコード（プログラム）を実行し、１つ以上のプロセッサにソフトウェア・クロック・リカバリを実行させても良い。このプロセスは、米国特許公開第２０２１/０２６３０８５号として公開されている、米国特許出願第１７/１８３,０５６号「リアル等価時間オシロスコープ」（'０５６出願）において、詳細に説明されており、これは、その全体が参照により本願に組み込まれる。このＲＥＴアプローチでは、１つ以上のプロセッサが、コード（プログラム）を実行して信号の周波数を求め、この周波数、信号パターンの長さやサンプル・レートに基づいて、信号から再現（reconstruct：再構築）する。この説明では、ＲＥＴソフトウェアを使用してクロック・リカバリと波形画像のレンダリングを行うことを「ＲＥＴモード」と呼ぶ。
【0031】
ＲＥＴモードで波形画像をレンダリングする場合、ＲＥＴ ＢＷＥ（帯域幅拡大：Bandwidth Extend）、ＢＷＥｈ（帯域幅拡張：Bandwidth Enhance）、ディエンベッド（DeEmbed）などのフィルタが、ブロック８２でＹＴ波形に適用されても良い。波形画像をレンダリングする前にフィルタが適用されると、ブロック８４でのクロック・リカバリ及び波形画像レンダリングのために追加のオーバーヘッドが必要となる。ＦＡＤモードで波形画像が作成される場合には、その波形画像にはフィルタは適用されない。しかし、ニューラル・ネットがフィルタなしでトレーニングされている場合には、これは、光ＴＸチューニング・パラメータなどの一部のアプリケーションに適したオプションとなる。
【0032】
ＲＥＴモードは、ハードウェア・クロック・リカバリの有無にかかわらず、ユーザの好みに応じて動作させて良い。ソフトウェア・クロック・リカバリは、高周波数では、ハードウェア・ベースのリカバリよりも正確でありながら、ＦＡＤアクイジションを使用することで動作が、より高速になり、必要な演算処理時間が短くなることがある。
【0033】
図７～図８は、システムがＹＴ画像ではなく、ＸＹ画像を生成する実施形態を示す。この実施形態では、図７に示すように、第２Ａ/Ｄ９０及びデマルチプレクサ９２が水平掃引リング・カウンタを置き換える。これは、ＸＹデータを表示する必要がある任意のアプリケーションに応用できる。トリガ・ゲート処理９４及びサンプル・クロック９６は、ハードウェア又はソフトウェア・クロック・リカバリを置き換える。前置増幅及びトラック・アンド・ホールドは、ＸパスとＹパスの両方で行われる。これらの実施形態では、ＤＵＴ９８は、任意のタイプのチューニング可能なシステム又はコンポーネントから構成されても良い。
【0034】
ＸＹ ＦＡＤは、１秒当たり、より多くのサンプルをＸＹプロットにレンダリングするであろうし、これは、ニューラル・ネットワークの関連付けを高速化できる。上述の基本的なＦＡＤの実施形態では、入力信号についてデジタル信号処理ができないであろう。しかし、機械学習アプリケーションは、ＸＹプロットとチューニング・パラメータのような他のデータと関連付けを、このようなデジタル信号処理なしで行える。これは、ニューラル・ネットワークのトレーニングとランタイム動作を高速化する良い方法を提供できる。
【0035】
例えば、ＸチャンネルとＹチャンネルの両方にＩＱデータがある場合、ＸＹ ＦＡＤによれば、エイリアスのあるＸＹプロットを、多数のアクイジション（データ取り込み）を通して、所望の表示形態に補充することが可能となる。更に、この表示は、様々な目的のために展開された機械学習アルゴリズムにおいて、追加のデジタル信号処理なしで使用するのに有用であろう。低サンプル・レートのＡ/Ｄコンバータにおける広帯域幅フロント・エンドは、全帯域幅で高性能のオシロスコープよりも、ビット数がより多い分解能、低消費電力、低コストを提供することができる。同時に、サンプリング・オシロスコープよりも、はるかに高速なデータ・ポイントのアクイジションが可能になる。
【0036】
図８は、標準のＡ/Ｄコンバータを使用しない、ＸＹ ＦＡＤに関するもう１つ別の実施形態を示す。このバージョンでは、ＸパスとＹパス中のトラック・アンド・ホールド回路は、そのままであるが、図４と同様のフラッシュ・コンバータ（比較器のアレイ１００及び１０２）を使用しており、これは、サーモメータ・コードを出力し、これにＸＯＲゲートが続き、カウンタ・アレイ中の個々の行と個々の列を選択する。
【0037】
どちらのＸＹ ＦＡＤ構成も、ＦＰＧＡロジックでの実装に、とても適している。このロジック（論理回路）では、より低いサンプル・レートでＸＹディスプレイへ入力する必要がある。しかし、この動作モードでは、低いサンプル・レートで入力波形にエイリアスが生じても良く、それでも、ＸＹ表示では、目的の表示を生成できる。これにより、一部のアプリケーションついては、機械学習アルゴリズムへの入力が望ましいものになる。
【0038】
プロセッサ３４は、１つ以上のプロセッサから構成されても良く、コンピュータの試験自動化ソフトウェアを実行しているコンピューティング・デバイス、試験測定装置内のプロセッサ及びシステム内に存在することがある他のプロセッサの間で、分散された形で機能しても良いことに留意されたい。
【0039】
RETFADTMは、リアル等価時間サンプリングとフラッシュ・アレイ・デジタイザの組み合わせである。これは、同様の帯域幅とサンプル・レートを備えながら、ＲＴオシロスコープよりも、低コストのハードウェアと低消費電力という利点がある。これは、ＥＴモードでのみ動作し、波形画像図を表すカウンタ・アレイに波形を直接取り込むからである。標準的なＡ/Ｄコンバータを備えたバージョンでは、等価時間でＹＴ波形も構築する。従って、サンプリング・オシロスコープよりも数千倍高速に取り込み、ＲＥＴのみのオシロスコープよりも、高速にクロック・リカバリと波形図を実行する。これの全オプションには、ディエンベッド処理その他のフィルタ処理に関するＲＥＴ動作に加えて、クロック・リカバリ、ソフトウェアによる画像レンダリングが含まれ、ハードウェア・クロック・リカバリを必要としない。また、ＦＡＤ波形画像のレンダリングなしで、ハードウェア・クロック・リカバリをＲＥＴモードでのみ使用可能としている。
【0040】
本開示技術の態様は、特別に作成されたハードウェア、ファームウェア、デジタル・シグナル・プロセッサ又はプログラムされた命令に従って動作するプロセッサを含む特別にプログラムされた汎用コンピュータ上で動作できる。本願における「コントローラ」又は「プロセッサ」という用語は、マイクロプロセッサ、マイクロコンピュータ、ＡＳＩＣ及び専用ハードウェア・コントローラ等を意図する。本開示技術の態様は、１つ又は複数のコンピュータ（モニタリング・モジュールを含む）その他のデバイスによって実行される、１つ又は複数のプログラム・モジュールなどのコンピュータ利用可能なデータ及びコンピュータ実行可能な命令で実現できる。概して、プログラム・モジュールとしては、ルーチン、プログラム、オブジェクト、コンポーネント、データ構造などを含み、これらは、コンピュータその他のデバイス内のプロセッサによって実行されると、特定のタスクを実行するか、又は、特定の抽象データ形式を実現する。コンピュータ実行可能命令は、ハードディスク、光ディスク、リムーバブル記憶媒体、ソリッド・ステート・メモリ、ＲＡＭなどのコンピュータ可読記憶媒体に記憶しても良い。当業者には理解されるように、プログラム・モジュールの機能は、様々な実施例において必要に応じて組み合わせられるか又は分散されても良い。更に、こうした機能は、集積回路、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）などのようなファームウェア又はハードウェア同等物において全体又は一部を具体化できる。特定のデータ構造を使用して、本開示技術の１つ以上の態様をより効果的に実施することができ、そのようなデータ構造は、本願に記載されたコンピュータ実行可能命令及びコンピュータ使用可能データの範囲内と考えられる。
【0041】
開示された態様は、場合によっては、ハードウェア、ファームウェア、ソフトウェア又はこれらの任意の組み合わせで実現されても良い。開示された態様は、１つ以上のプロセッサによって読み取られ、実行され得る１つ又は複数のコンピュータ可読媒体によって運搬されるか又は記憶される命令として実現されても良い。そのような命令は、コンピュータ・プログラム・プロダクトと呼ぶことができる。本願で説明するコンピュータ可読媒体は、コンピューティング装置によってアクセス可能な任意の媒体を意味する。限定するものではないが、一例としては、コンピュータ可読媒体は、コンピュータ記憶媒体及び通信媒体を含んでいても良い。
【0042】
コンピュータ記憶媒体とは、コンピュータ読み取り可能な情報を記憶するために使用することができる任意の媒体を意味する。限定するものではないが、例としては、コンピュータ記憶媒体としては、ランダム・アクセス・メモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、電気消去可能プログラマブル読み出し専用メモリ（ＥＥＰＲＯＭ）、フラッシュメモリやその他のメモリ技術、コンパクト・ディスク読み出し専用メモリ（ＣＤ-ＲＯＭ）、ＤＶＤ（Digital Video Disc）やその他の光ディスク記憶装置、磁気カセット、磁気テープ、磁気ディスク記憶装置やその他の磁気記憶装置、及び任意の技術で実装された任意の他の揮発性又は不揮発性の取り外し可能又は取り外し不能の媒体を含んでいても良い。コンピュータ記憶媒体としては、信号そのもの及び信号伝送の一時的な形態は除外される。
【0043】
通信媒体とは、コンピュータ可読情報の通信に利用できる任意の媒体を意味する。限定するものではないが、例としては、通信媒体には、電気、光、無線周波数（ＲＦ）、赤外線、音又はその他の形式の信号の通信に適した同軸ケーブル、光ファイバ・ケーブル、空気又は任意の他の媒体を含んでも良い。
【0044】
加えて、本願の説明は、特定の特徴に言及している。本明細書における開示には、これらの特定の特徴の全ての可能な組み合わせが含まれると理解すべきである。ある特定の特徴が特定の態様又は実施例に関連して開示される場合、その特徴は、可能である限り、他の態様及び実施例との関連においても利用できる。
【0045】
また、本願において、２つ以上の定義されたステップ又は工程を有する方法に言及する場合、これら定義されたステップ又は工程は、状況的にそれらの可能性を排除しない限り、任意の順序で又は同時に実行しても良い。
実施例
実施例
【0046】
以下では、本願で開示される技術の理解に有益な実施例が提示される。この技術の実施形態は、以下で記述する実施例の１つ以上及び任意の組み合わせを含んでいても良い。
【0047】
実施例１は、試験測定システムであって、被試験デバイスからの信号を受けて、パターン・トリガ信号を生成するように構成されたクロック・リカバリ回路と、上記被試験デバイスから受けた上記信号を表す波形画像を記憶するように構成された行及び列を有するカウンタのアレイと、該カウンタのアレイ内の行を選択するように構成された行選択回路と、クロック信号を受信し、上記カウンタのアレイ内の列を選択し、行末信号を生成し、全ての列が掃引されたときに波形画像の完成を示す充填完了信号を生成するように構成されたリング・カウンタ回路とを含むフラッシュ・アレイ・デジタイザと、上記パターン・トリガ信号及び上記リング・カウンタからの上記行末信号を受信すると共に、上記リング・カウンタへの遅延を伴う上記クロック信号を、上記充填完了信号を受信するまでクロック遅延をインクリメントして生成するように構成された等価時間掃引ロジック回路と、上記波形画像を受けて、上記被試験デバイスの動作パラメータを供給するように構成された機械学習システムとを具える。
【0048】
実施例２は、実施例１の試験測定システムであって、上記行選択回路が、サーモメータ・コードを出力する分圧回路及び比較器のスタック（一連の比較器）と、上記サーモメータ・コードを受信し、上記カウンタのアレイ内の行を選択するための行選択信号を生成するように構成された一連の論理ゲートとを有するフラッシュ・コンバータを含む。
【0049】
実施例３は、実施例１又は２のいずれかの試験測定システムであって、上記行選択回路が、アナログ・デジタル・コンバータ及びマルチプレクサを含む。
【0050】
実施例４は、実施例１の試験測定システムであって、ユーザ・インタフェースを更に具え、該ユーザ・インタフェースは、上記行選択回路として、フラッシュ・コンバータ、又は、アナログ・デジタル・コンバータ及びマルチプレクサのいずれかを指定する選択を提供するように構成される。
【0051】
実施例５は、実施例１から４のいずれかの試験測定システムであって、上記クロック・リカバリ回路は、ハードウェア・クロック・リカバリ回路を有する。
【0052】
実施例６は、実施例１から５のいずれかの試験測定システムであって、１つ以上のプロセッサに、ソフトウェア・クロック・リカバリを実行させるコード（プログラム）を実行するように構成された１つ以上のプロセッサを更に具える。
【0053】
実施例７は、実施例６の試験測定システムであって、上記１つ以上のプロセッサは、上記波形画像を受ける前に、上記波形画像に対するフィルタ処理を上記１つ以上のプロセッサに実行させるコード（プログラム）を実行するように更に構成されている。
【0054】
実施例８は、実施例１から７のいずれかの試験測定システムであって、上記被試験デバイスからの上記信号を受信し、上記行選択回路に信号を送信するように構成されたトラック・アンド・ホールド回路を有するプリアンプを更に具える。
【0055】
実施例９は、実施例８の試験測定システムであって、上記プリアンプは、上記被試験デバイスからの上記信号に適用されるように構成されたベッセル・トムソン・フィルタを含む。
【0056】
実施例１０は、実施例１から９のいずれかの試験測定システムであって、光電変換器を更に具える。
【0057】
実施例１１は、実施例１から１０のいずれかの試験測定システムであって、１つ以上のリセット信号を上記カウンタのアレイに供給して上記カウンタをクリアするリード（read）及びライト（write）制御ロジックを更に具える。
【0058】
実施例１２は、実施例１から１１のいずれかの試験測定システムであって、上記機械学習システムは、フィルタ処理されていない波形データに対して動作するように構成されている。
【0059】
実施例１３は、実施例１から１０のいずれかの試験測定システムであって、上記機械学習システムは、フィルタ処理された波形データに対して動作するように構成されている。
【0060】
実施例１４は、試験測定システムであって、上記被試験デバイスから受けた上記信号を表す波形画像を記憶するように構成された行及び列を有するカウンタのアレイと、該カウンタのアレイ内の行を選択するように構成された行選択回路と、上記カウンタのアレイ内の列を選択するように構成された列選択回路とを有するフラッシュ・アレイ・デジタイザ（flash array digitizer）と、上記行選択回路及び上記列選択回路に接続されたサンプル・クロック回路とを具える。
【0061】
実施例１５は、実施例１４の試験測定システムであって、上記行選択回路及び上記列選択回路が、アナログ・デジタル・コンバータを有する。
【0062】
実施例１６は、実施例１４又は１５のいずれかの試験測定システムであって、上記行選択回路及び上記列選択回路のそれぞれに接続されたトラック・アンド・ホールド回路及びプリアンプを更に具え、上記トラック・アンド・ホールド回路は、上記サンプル・クロック回路にも接続される。
【0063】
実施例１７は、実施例１４から１６のいずれかの試験測定システムであって、上記行選択回路及び上記列選択回路が、フラッシュ・アレイ・デジタイザを含み、該フラッシュ・アレイ・デジタイザの夫々は、サーモメータ・コードを出力する分圧回路及び比較器のスタックと、上記サーモメータ・コードを受けて、上記カウンタのアレイ内の行を選択するための行選択信号を生成するように構成された一連のロジック・ゲートとを有する。
【0064】
実施例１８は、実施例１４から１７のいずれかの試験測定システムであって、１つ以上のプロセッサを更に具え、該１つ以上のプロセッサが、上記被試験デバイスに動作パラメータを提供する処理と、上記行選択回路及び上記列選択回路のためのトリガ・ゲート処理信号を生成する処理と、上記行選択回路及び上記列選択回路のサンプル・クロックを生成する処理とを上記１つ以上のプロセッサに行わせるコード（プログラム）を実行するよう構成される。
【0065】
実施例１９は、実施例１４から１８のいずれかの試験測定システムであって、機械学習システムは、フィルタ処理されていない波形画像データに対して動作するように構成されている。
【0066】
実施例２０は、実施例１４から１８のいずれかの試験測定システムであって、機械学習システムは、フィルタ処理された波形画像データに対して動作するように構成されている。
【0067】
明細書、要約書、特許請求の範囲及び図面に開示される全ての機能、並びに開示される任意の方法又はプロセスにおける全てのステップは、そのような機能やステップの少なくとも一部が相互に排他的な組み合わせである場合を除いて、任意の組み合わせで組み合わせることができる。明細書、要約書、特許請求の範囲及び図面に開示される機能の夫々は、特に明記されない限り、同じ、等価、又は類似の目的を果たす代替の機能によって置き換えることができる。
【0068】
説明の都合上、本開示技術の具体的な態様を図示し、説明してきたが、本発明の要旨と範囲から離れることなく、種々の変更が可能なことが理解できよう。従って、本開示技術は、添付の請求項以外では、限定されるべきではない。
【符号の説明】
【0069】
１０ コンピューティング・デバイス
１２ 第２デバイス
１４ 顧客のアプリケーション
１６ 被試験デバイス（ＤＵＴ）
１８ 試験測定システム
２０ フラッシュ・アレイ・デジタイザ・アレイ
２２ リング・カウンタ
２４ 行選択回路
２８ 等価時間（ＥＴ）掃引ロジック
３０ クロック・リカバリ回路
３２ 光電変換又はプリアンプ・ブロック
３４ プロセッサ
３６ 機械学習システム
３８ ユーザ・インタフェース
４２ 比較器
４４ ロジック・デバイス
４８ 掃引機構
５０ クロック・リカバリ・ハードウェア
５２ パターン・トリガ部
５４ サンプル・クロック回路
５６ 位相ロック・ループ
６０ 光電変換器
６２ プリアンプ/ベッセル・トムソン（ＢT）フィルタ・ブロック
６４ トラック・アンド・ホールド回路
７０ サーモメータ・アナログ・デジタル・コンバータ（Ａ/Ｄ）
７２ リード及びライト制御ロジック
７４ 標準的なＡ/Ｄ
７６ マルチプレクサ/デマルチプレクサ
７８ サンプル及びストア・ロジック・ブロック
８０ ＲＥＴソフトウェア
８２ フィルタ
８４ クロック・リカバリ及び波形画像レンダリング・ブロック
９０ 第２Ａ/Ｄ
９２ デマルチプレクサ
９４ トリガ・ゲート処理ブロック
９６ サンプル・クロック回路
９８ ＤＵＴ（チューナブル・システム）
１００ 比較器のアレイ
１０２ 比較器のアレイ
１２ 第２デバイス
１４ 顧客のアプリケーション
１６ 被試験デバイス（ＤＵＴ）
１８ 試験測定システム
２０ フラッシュ・アレイ・デジタイザ・アレイ
２２ リング・カウンタ
２４ 行選択回路
２８ 等価時間（ＥＴ）掃引ロジック
３０ クロック・リカバリ回路
３２ 光電変換又はプリアンプ・ブロック
３４ プロセッサ
３６ 機械学習システム
３８ ユーザ・インタフェース
４２ 比較器
４４ ロジック・デバイス
４８ 掃引機構
５０ クロック・リカバリ・ハードウェア
５２ パターン・トリガ部
５４ サンプル・クロック回路
５６ 位相ロック・ループ
６０ 光電変換器
６２ プリアンプ/ベッセル・トムソン（ＢT）フィルタ・ブロック
６４ トラック・アンド・ホールド回路
７０ サーモメータ・アナログ・デジタル・コンバータ（Ａ/Ｄ）
７２ リード及びライト制御ロジック
７４ 標準的なＡ/Ｄ
７６ マルチプレクサ/デマルチプレクサ
７８ サンプル及びストア・ロジック・ブロック
８０ ＲＥＴソフトウェア
８２ フィルタ
８４ クロック・リカバリ及び波形画像レンダリング・ブロック
９０ 第２Ａ/Ｄ
９２ デマルチプレクサ
９４ トリガ・ゲート処理ブロック
９６ サンプル・クロック回路
９８ ＤＵＴ（チューナブル・システム）
１００ 比較器のアレイ
１０２ 比較器のアレイ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【外国語明細書】