ホーム > 特許ランキング > インテル・コーポレーション
知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022169431
(43)【公開日】2022-11-09
(54)【発明の名称】表のガラスサポートがある裏側電力供給
(51)【国際特許分類】
H01L 25/065 20060101AFI20221101BHJP
H01L 25/00 20060101ALI20221101BHJP
H01L 21/822 20060101ALI20221101BHJP
H01L 21/8234 20060101ALI20221101BHJP
【ＦＩ】
H01L25/08 Z
H01L25/00 B
H01L27/04 C
H01L27/04 L
H01L27/04 P
H01L27/06 102A
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
【外国語出願】
(21)【出願番号】P 2022017490
(22)【出願日】2022-02-07
(31)【優先権主張番号】17/241,374
(32)【優先日】2021-04-27
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】591003943
【氏名又は名称】インテル・コーポレーション
(74)【代理人】
【識別番号】110000877
【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所
(72)【発明者】
【氏名】アビーシェク エー． シャーマ
(72)【発明者】
【氏名】ウィルフレッド ゴメス
(72)【発明者】
【氏名】テレスポー カムゲイン
【テーマコード（参考）】
5F038
5F048
【Ｆターム（参考）】
5F038CA16
5F048AA01
5F048AB01
5F048AB03
5F048AC01
5F048AC10
5F048BA01
5F048BA14
5F048BA15
5F048BA16
5F048BA19
5F048BD06
5F048CB01
5F048CB02
(57)【要約】 （修正有）
【課題】より多くの数のメモリ又はロジックデバイスをチップ上に組み込みことが可能となり、容量を増大させたＩＣアセンブリ、ＩＣパッケージおよびＩＣアセンブリを製造する方法を提供する。
【解決手段】裏側コンタクトを有するトランジスタの使用に基づくＩＣアセンブリ６００において、裏側コンタクトを有するトランジスタは、ＩＣ構造のトランジスタのようなＩＣコンポーネントへの裏側電力供給を可能にする。このことは、いくつかの実装における表側電力供給より有利である。更に、裏側電力供給を有するＩＣ構造の表側におけるガラスサポート構造４５０を使用することにより、表のシリコンベースサポート構造を使用する場合と比較して、ＩＣ構造における寄生効果が有利に低減する。
【選択図】図６
【解決手段】裏側コンタクトを有するトランジスタの使用に基づくＩＣアセンブリ６００において、裏側コンタクトを有するトランジスタは、ＩＣ構造のトランジスタのようなＩＣコンポーネントへの裏側電力供給を可能にする。このことは、いくつかの実装における表側電力供給より有利である。更に、裏側電力供給を有するＩＣ構造の表側におけるガラスサポート構造４５０を使用することにより、表のシリコンベースサポート構造を使用する場合と比較して、ＩＣ構造における寄生効果が有利に低減する。
【選択図】図６
【特許請求の範囲】
【請求項1】
集積回路（ＩＣ）アセンブリであって、
複数のＦＥＯＬデバイスを含む基板工程（ＦＥＯＬ）層と、
様々な前記複数のＦＥＯＬデバイスに結合する複数の電力インターコネクトを含む裏側電力供給構造と、
前記複数のＦＥＯＬデバイスの１または複数に結合する複数のＢＥＯＬインターコネクトを含む配線工程（ＢＥＯＬ）層と、
ガラスサポート構造と
を備え、前記ＦＥＯＬ層は前記裏側電力供給構造と前記ＢＥＯＬ層との間にあり、
前記ＢＥＯＬ層は前記ＦＥＯＬ層と前記ガラスサポート構造との間にある、
ＩＣアセンブリ。
複数のＦＥＯＬデバイスを含む基板工程（ＦＥＯＬ）層と、
様々な前記複数のＦＥＯＬデバイスに結合する複数の電力インターコネクトを含む裏側電力供給構造と、
前記複数のＦＥＯＬデバイスの１または複数に結合する複数のＢＥＯＬインターコネクトを含む配線工程（ＢＥＯＬ）層と、
ガラスサポート構造と
を備え、前記ＦＥＯＬ層は前記裏側電力供給構造と前記ＢＥＯＬ層との間にあり、
前記ＢＥＯＬ層は前記ＦＥＯＬ層と前記ガラスサポート構造との間にある、
ＩＣアセンブリ。
【請求項2】
前記複数のＢＥＯＬインターコネクトは、第１ＢＥＯＬインターコネクトおよび第２ＢＥＯＬインターコネクトを含み、
前記ガラスサポート構造は、前記第１ＢＥＯＬインターコネクトに結合された第１端子と、前記第２ＢＥＯＬインターコネクトに結合された第２端子とを有する薄膜デバイスを含む、
請求項１に記載のＩＣアセンブリ。
前記ガラスサポート構造は、前記第１ＢＥＯＬインターコネクトに結合された第１端子と、前記第２ＢＥＯＬインターコネクトに結合された第２端子とを有する薄膜デバイスを含む、
請求項１に記載のＩＣアセンブリ。
【請求項3】
前記薄膜デバイスは薄膜抵抗器である、請求項２に記載のＩＣアセンブリ。
【請求項4】
前記薄膜デバイスは薄膜コンデンサである、請求項２に記載のＩＣアセンブリ。
【請求項5】
前記薄膜デバイスは薄膜インダクタである、請求項２に記載のＩＣアセンブリ。
【請求項6】
前記ＢＥＯＬ層と前記ガラスサポート構造との間のボンディングインタフェースを更に備える、請求項１から５のいずれか一項に記載のＩＣアセンブリ。
【請求項7】
前記ボンディングインタフェースは酸化物を含む、請求項６に記載のＩＣアセンブリ。
【請求項8】
前記酸化物は、
前記ガラスサポート構造の１または複数の部分に接触する部分と、
前記ＢＥＯＬ層の１または複数の部分に接触する部分と
を含む、請求項７に記載のＩＣアセンブリ。
前記ガラスサポート構造の１または複数の部分に接触する部分と、
前記ＢＥＯＬ層の１または複数の部分に接触する部分と
を含む、請求項７に記載のＩＣアセンブリ。
【請求項9】
複数のＩＣデバイスおよびインターコネクトを含む活性層を更に備え、
前記活性層は、前記ガラスサポート構造と前記ボンディングインタフェースとの間にあり、
前記ボンディングインタフェースは、前記活性層と前記ＢＥＯＬ層との間にあり、
前記活性層の前記複数のＩＣデバイスおよびインターコネクトの少なくとも１つは、前記複数のＢＥＯＬインターコネクトの１または複数に結合する、
請求項６または７に記載のＩＣアセンブリ。
前記活性層は、前記ガラスサポート構造と前記ボンディングインタフェースとの間にあり、
前記ボンディングインタフェースは、前記活性層と前記ＢＥＯＬ層との間にあり、
前記活性層の前記複数のＩＣデバイスおよびインターコネクトの少なくとも１つは、前記複数のＢＥＯＬインターコネクトの１または複数に結合する、
請求項６または７に記載のＩＣアセンブリ。
【請求項10】
前記ボンディングインタフェースはハイブリッドボンディングインタフェースである、請求項９に記載のＩＣアセンブリ。
【請求項11】
前記ボンディングインタフェースは、
前記活性層の１または複数の部分に接触する部分と、
前記ＢＥＯＬ層の１または複数の部分に接触する部分と
を含む、請求項９または１０に記載のＩＣアセンブリ。
前記活性層の１または複数の部分に接触する部分と、
前記ＢＥＯＬ層の１または複数の部分に接触する部分と
を含む、請求項９または１０に記載のＩＣアセンブリ。
【請求項12】
前記活性層の少なくとも１つのインターコネクト、および、前記ＢＥＯＬインターコネクトの少なくとも１つのインターコネクトの各々の断面は、２つの平行な辺を含む台形であり、前記２つの平行な辺の１つは短辺であり、別の１つは長辺であり、
前記活性層の前記少なくとも１つのインターコネクトの前記台形について、前記短辺は前記長辺より前記ガラスサポート構造に近く、
前記ＢＥＯＬインターコネクトの前記少なくとも１つのインターコネクトの前記台形について、前記長辺は前記短辺より前記ガラスサポート構造に近い、
請求項９から１１のいずれか一項に記載のＩＣアセンブリ。
前記活性層の前記少なくとも１つのインターコネクトの前記台形について、前記短辺は前記長辺より前記ガラスサポート構造に近く、
前記ＢＥＯＬインターコネクトの前記少なくとも１つのインターコネクトの前記台形について、前記長辺は前記短辺より前記ガラスサポート構造に近い、
請求項９から１１のいずれか一項に記載のＩＣアセンブリ。
【請求項13】
前記電力インターコネクトの少なくとも１つのインターコネクトの断面は、２つの平行な辺を含む台形であり、前記２つの平行な辺の１つは短辺であり、別の１つは長辺であり、
前記電力インターコネクトの前記少なくとも１つのインターコネクトの前記台形については、前記短辺は前記長辺より前記ガラスサポート構造に近い、
請求項１２に記載のＩＣアセンブリ。
前記電力インターコネクトの前記少なくとも１つのインターコネクトの前記台形については、前記短辺は前記長辺より前記ガラスサポート構造に近い、
請求項１２に記載のＩＣアセンブリ。
【請求項14】
前記複数のＦＥＯＬデバイスは、ソース領域およびドレイン領域を有するＦＥＯＬトランジスタを含み、
前記複数の電力インターコネクトの少なくとも１つの電力インターコネクトは、前記ソース領域または前記ドレイン領域に結合される、
請求項１から１３のいずれか一項に記載のＩＣアセンブリ。
前記複数の電力インターコネクトの少なくとも１つの電力インターコネクトは、前記ソース領域または前記ドレイン領域に結合される、
請求項１から１３のいずれか一項に記載のＩＣアセンブリ。
【請求項15】
前記裏側電力供給構造は、前記複数の電力インターコネクトの少なくとも一部を包含する絶縁体材料を含む、請求項１から１４のいずれか一項に記載のＩＣアセンブリ。
【請求項16】
前記ＢＥＯＬ層は１または複数のメモリ層を含み、前記１または複数のメモリ層は、薄膜トランジスタを含むメモリセルを含む、請求項１から１５のいずれか一項に記載のＩＣアセンブリ。
【請求項17】
集積回路（ＩＣ）パッケージであって、
ＩＣアセンブリと、
前記ＩＣアセンブリに結合された更なるＩＣコンポーネントと
を備え、前記ＩＣアセンブリは、
フィン型トランジスタ、ナノリボントランジスタ、およびナノワイヤトランジスタの１または複数を含む複数のトランジスタを含む層と、
前記複数のトランジスタの１または複数に結合された複数のバックエンドインターコネクトを含むバックエンド層と、
前記複数のトランジスタの１または複数に結合された複数の電力インターコネクトを含む裏側電力供給構造と、
ガラスサポート構造と
を含み、
前記複数のトランジスタを含む前記層は、前記裏側電力供給構造と前記バックエンド層との間にあり、
前記バックエンド層は、前記複数のトランジスタを含む前記層と前記ガラスサポート構造との間にある、
ＩＣパッケージ。
ＩＣアセンブリと、
前記ＩＣアセンブリに結合された更なるＩＣコンポーネントと
を備え、前記ＩＣアセンブリは、
フィン型トランジスタ、ナノリボントランジスタ、およびナノワイヤトランジスタの１または複数を含む複数のトランジスタを含む層と、
前記複数のトランジスタの１または複数に結合された複数のバックエンドインターコネクトを含むバックエンド層と、
前記複数のトランジスタの１または複数に結合された複数の電力インターコネクトを含む裏側電力供給構造と、
ガラスサポート構造と
を含み、
前記複数のトランジスタを含む前記層は、前記裏側電力供給構造と前記バックエンド層との間にあり、
前記バックエンド層は、前記複数のトランジスタを含む前記層と前記ガラスサポート構造との間にある、
ＩＣパッケージ。
【請求項18】
前記更なるＩＣコンポーネントは、パッケージ基板、インタポーザ、または更なるＩＣダイの１つを含む、請求項１７に記載のＩＣパッケージ。
【請求項19】
集積回路（ＩＣ）アセンブリを製造する方法であって、
基板工程（ＦＥＯＬ）デバイスを半導体サポート構造の上に設ける段階と、
配線工程（ＢＥＯＬ）層を前記ＦＥＯＬデバイスの上に設ける段階であって、前記ＢＥＯＬ層は、複数の前記ＦＥＯＬデバイスの１または複数に結合された複数のＢＥＯＬインターコネクトを含む、段階と、
前記ＢＥＯＬ層および前記ＦＥＯＬデバイスの構成を非半導体サポート構造に接合する段階と、
前記ＦＥＯＬデバイスの一部を露出するために、前記半導体サポート構造の少なくとも一部を除去する段階と、
前記ＦＥＯＬデバイスの露出された前記一部に結合された複数の電力インターコネクトを含む裏側電力供給構造を設ける段階と
を備える方法。
基板工程（ＦＥＯＬ）デバイスを半導体サポート構造の上に設ける段階と、
配線工程（ＢＥＯＬ）層を前記ＦＥＯＬデバイスの上に設ける段階であって、前記ＢＥＯＬ層は、複数の前記ＦＥＯＬデバイスの１または複数に結合された複数のＢＥＯＬインターコネクトを含む、段階と、
前記ＢＥＯＬ層および前記ＦＥＯＬデバイスの構成を非半導体サポート構造に接合する段階と、
前記ＦＥＯＬデバイスの一部を露出するために、前記半導体サポート構造の少なくとも一部を除去する段階と、
前記ＦＥＯＬデバイスの露出された前記一部に結合された複数の電力インターコネクトを含む裏側電力供給構造を設ける段階と
を備える方法。
【請求項20】
前記ＢＥＯＬ層および前記ＦＥＯＬデバイスの前記構成を前記非半導体サポート構造に接合する段階は、
前記非半導体サポート構造に接合される前記ＢＥＯＬ層の面、および、前記ＢＥＯＬ層に接合される前記非半導体サポート構造の面の少なくとも１つに１または複数のボンディング材料を設ける段階と、
前記非半導体サポート構造に接合される前記ＢＥＯＬ層の前記面を、前記ＢＥＯＬ層に接合される前記非半導体サポート構造の前記面に取り付ける段階と
を含む、請求項１９に記載の方法。
前記非半導体サポート構造に接合される前記ＢＥＯＬ層の面、および、前記ＢＥＯＬ層に接合される前記非半導体サポート構造の面の少なくとも１つに１または複数のボンディング材料を設ける段階と、
前記非半導体サポート構造に接合される前記ＢＥＯＬ層の前記面を、前記ＢＥＯＬ層に接合される前記非半導体サポート構造の前記面に取り付ける段階と
を含む、請求項１９に記載の方法。
【発明の詳細な説明】
【背景技術】
【0001】
過去数十年にわたり、集積回路におけるフィーチャのスケーリングは、成長を続ける半導体産業を後押しする原動力であった。より小さいフィーチャへのスケーリングは、半導体チップの限定された面積上の機能単位の密度を増加することを可能にする。例えば、トランジスタのサイズを縮小することにより、より多くの数のメモリまたはロジックデバイスをチップ上に組み込みことが可能となり、容量を増大させた製品の製造をもたらす。しかしながら、容量を増加させ続けるための取り組みは、問題が無いわけではない。各デバイスおよび各インターコネクトの性能を最適化するための要件は、著しく高くなっている。
【図面の簡単な説明】
【0002】
添付図面と併せて以下の詳細な説明を読むことにより、実施形態が容易に理解されよう。この説明を容易にするように、類似の参照符号は類似の構造要素を指す。添付図面中の実施形態は、限定ではなく例示として示すものである。
【0003】
【図1】本開示のいくつかの実施形態による裏側コンタクトを有する例示的なトランジスタの断面図の模式図を提供する。
【0004】
【図2】本開示のいくつかの実施形態による、ＦｉｎＦＥＴとして実装される裏側コンタクトを有する例示的なトランジスタの透視図（Ａ）および断面図（Ｂ）である。
【0005】
【図3】本開示のいくつかの実施形態による、裏側コンタクトを有するトランジスタを含む例示的メモリセルの断面図の模式図を提供する。
【0006】
【図4】本開示のいくつかの実施形態による、裏側電力供給および表のガラスサポートを有する集積回路（ＩＣ）アセンブリのブロック図を提供する。
【0007】
【図5】本開示の様々な実施形態による、裏側電力供給および表のガラスサポートを有するＩＣアセンブリの模式図を提供する。
【図6】本開示の様々な実施形態による、裏側電力供給および表のガラスサポートを有するＩＣアセンブリの模式図を提供する。
【図7】本開示の様々な実施形態による、裏側電力供給および表のガラスサポートを有するＩＣアセンブリの模式図を提供する。
【図8】本開示の様々な実施形態による、裏側電力供給および表のガラスサポートを有するＩＣアセンブリの模式図を提供する。
【0008】
【図9】（Ａ）～（Ｄ）は、本開示のいくつかの実施形態による、裏側電力供給および表のガラスサポートを有するＩＣアセンブリを形成する第１の例示的方法を示す。
【0009】
【図10】（Ａ）～（Ｄ）本開示のいくつかの実施形態による、裏側電力供給および表のガラスサポートを有するＩＣアセンブリを形成する第２の例示的方法を示す。
【0010】
【図11】本明細書に開示される実施形態のいずれかによる、裏側電力供給および表のガラスサポートを有するＩＣアセンブリを含み得るＩＣパッケージの側断面図である。
【0011】
【図12】本明細書に開示される実施形態のいずれかによる、裏側電力供給および表のガラスサポートを有するＩＣアセンブリを含み得るＩＣデバイスアセンブリの側断面図である。
【0012】
【図13】本明細書に開示される実施形態のいずれかによる、裏側電力供給および表のガラスサポートを有するＩＣアセンブリを含み得る例示的コンピューティングデバイスのブロック図である。
【発明を実施するための形態】
【0013】
［概要］
本開示のシステム、方法およびデバイスの各々は、複数の革新的態様を有し、そのいずれの１つも、本明細書に開示される望ましい属性のすべてを単独で担当しない。本明細書において説明される主題の１または複数の実装の詳細は、下記の説明および添付図面において説明される。
本開示のシステム、方法およびデバイスの各々は、複数の革新的態様を有し、そのいずれの１つも、本明細書に開示される望ましい属性のすべてを単独で担当しない。本明細書において説明される主題の１または複数の実装の詳細は、下記の説明および添付図面において説明される。
【0014】
本明細書に説明される裏側電力供給および表のガラスサポートを有するＩＣアセンブリを説明する目的で、特定のＩＣ配置において作用し得る現象を最初に理解することが役立ち得る。以下の基礎的な情報は、本開示が適切に説明され得る上での基礎として見なされてよい。そのような情報は、説明の目的のみで提供される。したがって、本開示および潜在的用途の広い範囲を何等かの方式で限定するものとして解釈されるべきでない。
【0015】
モノリシックＩＣは一般的に、シリコンウェハなどのプレーナ型基板上で製造される金属酸化物半導体（ＭＯＳ）電界効果トランジスタ（ＦＥＴ）（ＭＯＳＦＥＴ）など複数のトランジスタを含む。ムーアの法則はＩＣ業界において数十年間有効であったが、現在の２０ナノメートル以下のＭＯＳＦＥＴゲート寸法では、ＩＣ寸法の側方スケーリングは、ますます困難になっている。デバイスサイズは縮小の一途をたどるので、標準的なプレーナ型スケーリングを継続することは非実用的となる時がくるであろう。この変革点はとてつもない大容量または量子ベースの変動性といった経済的または物理的なものに起因する可能性がある。したがって、典型的には垂直スケーリングまたは３次元（３Ｄ）集積化と称される、３次元におけるトランジスタのスタックは、トランジスタ密度を大きくするための有望な手段である。
【0016】
３次元集積化は、例えば別個に製造されたチップを重ねることによってパッケージレベルで実現され得るが、モノリシック３Ｄの手法は、最大の層間インターコネクト密度を提供し、３Ｄ論理回路などの３Ｄ回路が最低レベルかつ最密の回路密度で構築されることを可能にする。電力、性能、およびフットプリント面積の点において好ましいメトリクスを有するモノリシック３Ｄ ＩＣアーキテクチャを実現することは、簡単な課題ではなく、更なる改善が常に望まれている。
【0017】
本開示の実施形態は、裏側コンタクトを有するトランジスタを使用することに基づく。従来の基板工程（ＦＥＯＬ）トランジスタは、トランジスタの一方の側（通常、基板とは逆を向く側）にソースコンタクトおよびドレインコンタクトの両方を有する。そのような従来のＦＥＯＬトランジスタを有するロジックおよびメモリデバイスを構築する手法とは対照的に、本開示の様々な実施形態は、トランジスタ、そのようなトランジスタを内蔵する様々なＩＣデバイス（例えば、ロジックデバイス、メモリセル、およびアレイなど）、ならびに、トランジスタが一方の側の少なくとも１つのソースまたはドレイン（Ｓ／Ｄ）コンタクト、および、他の側の別のＳ／Ｄコンタクトを有する、関連する方法およびより大きいデバイスを提供する。トランジスタの一方の側は、「表側」と称され得、他の側は「裏側」と称され得、一般的には、本開示の文脈において、トランジスタの「側」とは、トランジスタのチャネル材料の層の上または下のいずれかの領域または層を指す。したがって、本明細書において説明されるトランジスタは、表側のＳ／Ｄコンタクト（「表側コンタクト」と称されるコンタクト）の１つ、および、裏側のＳ／Ｄコンタクト（「裏側コンタクト」と称されるコンタクト）の他の１つを有し得る。更なる実施形態において、本明細書において説明されるＩＣアセンブリにおいて使用されるトランジスタの少なくともいくつかのＳ／Ｄコンタクトの両方は、トランジスタの裏側にあり得る。以下では、１つの表側Ｓ／Ｄコンタクトおよび１つの裏側Ｓ／Ｄコンタクトを有するトランジスタ、ならびに、２つの裏側Ｓ／Ｄコンタクトを有するトランジスタは単に、「裏側コンタクトを有するトランジスタ」と称され得る。
【0018】
裏側コンタクトを有するトランジスタを使用することにより、複数の利点を提供し、両方のＳ／Ｄコンタクトが一方の側にある従来のＦＥＯＬ論理トランジスタでは可能でなかった独自のアーキテクチャを可能にする。１つの利点として、そのようなトランジスタは、ＩＣ構造のＩＣコンポーネント（例えば、トランジスタなど）への裏側電力供給、すなわち、ＩＣ構造の裏側からの電力の供給を可能にする。いくつかの実装、例えば、モノリシック３Ｄ ＩＣアーキテクチャにおいて、裏側電力供給は、表側電力供給より有利であり得る。別の利点として、そのようなトランジスタは、高度な相補金属酸化物半導体（ＣＭＯＳ）プロセスの配線工程（ＢＥＯＬ）層に移動させられ得る。更に別の利点として、異なる側にＳ／Ｄコンタクトを有するトランジスタの少なくともいくつかを実装することにより、これらのトランジスタに電気的接続を行うための大きな柔軟性が可能になる。その結果、そのようなトランジスタを内蔵するロジックデバイスおよびメモリセルの少なくとも一部は、サポート構造の上の異なる層に提供され得、それにより、メモリおよびロジックデバイスの３次元集積化を可能にし、特に、多くの層のメモリおよび／またはロジックデバイスを有する重ねられたアーキテクチャを可能にする。３Ｄメモリおよび／またはロジックデバイスを提供することにより、所与のフットプリント面積（基板の平面、または、基板の平面に平行な平面、すなわち、本開示の図面に示される例示的な座標系のｘ‐ｙ平面における面積として定義されるフットプリント面積）を有するこれらのデバイスの密度（例えば、メモリアレイにおけるメモリセルの密度）を著しく増加させることが可能となり、または、反対に、メモリおよびロジックデバイスの所与の密度を有する構造のフットプリント面積を著しく低減することが可能となる。
【0019】
裏側電力供給が実装されるとき、電力を供給するためのインターコネクトの他に、裏側電力供給構造は、アセンブリの寄生効果を低減するために、例えば、電力供給に使用されるインターコネクトに関連する寄生効果を低減するために、様々なＩＣデバイス（例えば、コンデンサ、インダクタ、抵抗器など）を含み得る。しかしながら、より多くのＩＣコンポーネントがＩＣ構造の表側に実装されるにつれて、裏側における電力インターコネクトの密度は、アセンブリの寄生効果を低減するための追加のＩＣデバイスも実装することが困難なところまで増加する。
【0020】
本開示の実施形態は、裏側電力供給を有するＩＣ構造の表側におけるガラスサポート構造を使用することにより、例えば、表のシリコンベース（Ｓｉ）サポート構造を使用する場合と比較して、ＩＣ構造における寄生効果が有利に低減し得るという認識に基づく。本明細書において使用されるように、「ガラスサポート構造」という用語は、Ｓｉより低い、例えば、約１１より低い誘電率を有する任意のサポート構造を指す。そのようなガラスサポート構造は、いくつかの実施形態における任意の種類のガラス材料を含み得るので、そのようなガラスは、約５～１０．５の範囲の誘電率を有する。しかしながら、いくつかの実施形態において、ガラスサポート構造として本明細書において説明されるものは、材料が十分な低誘電率を有するという条件で、ガラス以外の材料、例えばマイカを含み得る。ＩＣ構造の表においてＳｉより低い誘電率を有するサポート構造を配置することにより、有利なことに、ＩＣ構造に関連する様々な寄生効果が減少し得る。なぜなら、それらは典型的には、周囲の媒体の誘電率に比例するからである。さらに、そのようなサポート構造を配置することにより、ＩＣ構造の表側においてアセンブリの寄生効果を低減するための追加のＩＣデバイスの少なくともいくつかを実装することが可能となり、したがって、有利なことに、裏側電力インターコネクトの貴重な面積（ｒｅａｌ－ｅｓｔａｔｅ）を混雑させることなく、裏側電力供給を拡張する。
【0021】
例示的なＩＣアセンブリは、複数のＦＥＯＬデバイスを有するＦＥＯＬ層、複数のＦＥＯＬデバイスの様々なものに電気的に結合される（例えば、その少なくとも一部に導電接触する）複数の電力インターコネクトを有する裏側電力供給構造、複数のＦＥＯＬデバイスの１または複数に電気的に結合される（例えば、その少なくとも一部に導電接触する）複数のＢＥＯＬインターコネクトを有するＢＥＯＬ層、および、ガラスサポート構造（例えば、ガラスウェハの少なくとも一部）を含み、ＦＥＯＬ層は、裏側電力供給構造とＢＥＯＬ層との間にあり、ＢＥＯＬ層は、ＦＥＯＬ層とガラスサポート構造との間にある。
【0022】
本開示の文脈において、「上」という用語は、ＩＣデバイスのサポート構造またはＦＥＯＬから更に離れることを指し得、「下」という用語は、ＩＣデバイスのサポート構造またはＦＥＯＬに近づくことを指す。
【0023】
以下において、いくつかの説明は、異なる側にＳ／Ｄコンタクトを有するトランジスタの一般的な概念を示すために、表側と称されるトランジスタの特定の側、および、裏側と称される他の側を参照し得る。しかしながら、別段の定めが無い限り、トランジスタのどちらの側が表側とみなされるか、どちらの側が裏側とみなされるかは重要でない。したがって、トランジスタのためのＳ／Ｄコンタクトの１つがチャネル層の１つの側に、別の１つが他の側に提供されるという条件で、本明細書において提供される表側および裏側のいくつかの例示的な実施形態の説明は、表側および裏側の指定が反転され得る実施形態に適用可能である。さらに、いくつかの説明は、ソース領域／コンタクトまたはドレイン領域／コンタクトのいずれかである特定のＳ／Ｄ領域またはコンタクトを参照し得る。しかしながら、別段の定めが無い限り、トランジスタのどの領域／コンタクトがソース領域／コンタクトとみなされ、どの領域／コンタクトがドレイン領域／コンタクトとみなされるかは重要でない。なぜなら、ＦＥＴの分野においては一般的であるように、ソースおよびドレインの指定は交換可能であることが多いからである。したがって、本明細書において提供されるソースおよびドレイン領域／コンタクトのいくつかの例示的な実施形態の説明は、ソースおよびドレイン領域／コンタクトの指定が反転され得る実施形態に適用可能である。
【0024】
本明細書において提供されるいくつかの説明は、トップゲートトランジスタであるトランジスタを参照し得るが、本開示の実施形態は、この設計のみに限定されるものではなく、様々な他のアーキテクチャ、または、異なるアーキテクチャの混合のトランジスタを含む。例えば、様々な実施形態において、本明細書に説明される裏側Ｓ／Ｄコンタクトを有するトランジスタは、ボトムゲートトランジスタ、トップゲートトランジスタ、ＦｉｎＦＥＴ、ナノワイヤトランジスタ、プレーナ型トランジスタなどを含み得、これらはすべて、本開示の範囲内にある。さらに、本開示の説明は、所与の層において提供されるロジックデバイスまたはメモリセルを参照し得るが、本明細書において説明されるＩＣデバイスの各層はまた、本明細書において説明されるロジックまたはメモリデバイス以外に、他の種類のデバイスを含み得る。例えば、いくつかの実施形態において、裏側Ｓ／Ｄコンタクトを有するトランジスタを内蔵するロジックデバイスを有するＩＣデバイスはまた、層のいずれかにメモリセルを含み得る。
【0025】
さらに、以下の詳細な説明において、他の当業者が研究の内容を他の当業者に伝えるために一般に採用する用語を使用して、例示的な実装の様々な態様が説明される。
【0026】
例えば、「インターコネクト」という用語は、ＩＣに関連する１または複数のコンポーネントに対する、または／および、様々なそのようなコンポーネント間の電気的接続を提供するための導電性材料から形成される任意の要素を説明するために使用され得る。一般的に、「インターコネクト」とは、導電線／配線（場合により、「線」または「金属線」または「トレンチ」と称されることもある）および導電性ビア（場合により、「ビア」または「金属ビア」と称されることもある）の両方を指し得る。一般的に、「導電線」という用語は、典型的にはＩＣチップの平面内に提供される層間ｌｏｗ‐ｋ誘電体を含む誘電体材料によって絶縁される導電素子を説明するために使用され得る。そのような導電線は典型的には、メタライゼーションスタックの複数のレベルまたは複数層に配置される。一方で、「導電性ビア」という用語は、メタライゼーションスタックの異なるレベルの２以上の導電線をインターコネクトする導電素子を説明するために使用され得る。その目的で、ビアは、ＩＣ構造が提供されるＩＣチップまたはサポート構造の平面に対して実質的に垂直に提供され得、隣接するレベルの２つの導電線、または、隣接するレベルにない２つの導電線をインターコネクトし得る。「メタライゼーションスタック」という用語は、ＩＣチップの異なる回路コンポーネントに接続を提供するための１または複数のインターコネクトのスタックを指すために使用され得る。
【0027】
別の例において、「ダイ」および「ＩＣダイ」という用語と同様に、「パッケージ」および「ＩＣパッケージ」という用語は同義語であり、別段の定めが無い限り、「絶縁」という用語は、「電気的絶縁」を意味し、「伝導」という用語は、「電気的伝導」を意味する。ある要素が本明細書で単数で称され得るが、そのような要素は複数のサブ要素を含んでよい。例えば、「導電性材料」は、１または複数の導電性材料を含み得る。「酸化物」、「炭化物」、「窒化物」などの用語が使用される場合、それぞれ、酸素、炭素、窒素などを含む化合物を指し、「ｈｉｇｈ‐ｋ誘電体」という用語は、酸化ケイ素より高い誘電率を有する材料を指し、「ｌｏｗ‐ｋ誘電体」という用語は、酸化ケイ素より低い誘電率を有する材料を指す。さらに、「接続」という用語は、いずれの中間デバイスも無く接続されるものの間の直接の電気的または磁気的接続を説明するために使用され得る一方、「結合」という用語は、接続されるものの間の直接の電気的または磁気的接続、または、１または複数の受動的もしくは能動的な中間デバイスを通じた間接的な接続のいずれかを説明するために使用され得る。「回路」という用語は、所望の機能を提供するために互いに協働するように配置された１または複数の受動的および／または能動的コンポーネントを説明するために使用され得る。「実質的に」、「近い」、「およそ」、「近く」、および「約」という用語は一般的に、本明細書において説明される、または、当技術分野において知られている特定の値の文脈に基づく、目標値の＋／－２０％内であることを指す。同様に、様々な要素の向きを示す用語、例えば、「同一平面」、「垂直」、「直交」、「平行」、または、要素間の任意の他の角度は一般的に、本明細書において説明される、または、当技術分野において知られている特定の値の文脈に基づく目標値の＋／－５－２０％以内であることを指す。
【0028】
本開示の目的において、「Ａおよび／またはＢ」という文言は、（Ａ）、（Ｂ）または（ＡおよびＢ）を意味する。本開示の目的において、「Ａ、Ｂおよび／またはＣ」という文言は、（Ａ）、（Ｂ）、（Ｃ）、（ＡおよびＢ）、（ＡおよびＣ）、（ＢおよびＣ）または（Ａ、ＢおよびＣ）を意味する。「間」という用語が測定範囲について用いられるとき、測定範囲の両端の値が含まれる。本明細書で用いる表記「Ａ／Ｂ／Ｃ」は、（Ａ）、（Ｂ）、および／または（Ｃ）を意味する。
【0029】
説明は、「一実施形態において」または「実施形態において」という文言を用い得る。当該文言は各々、同じまたは異なる実施形態のうちの１または複数を使用し得る。さらに、本開示の実施形態に関して用いられる「備える（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｉｎｇ）」、「有する（ｈａｖｉｎｇ）」等の用語は、同義語である。本開示は、「上方」、「下方」、「上部」、「底部」および「側面」等の視点に基づく説明を用いてよいが、このような説明は、説明を容易化するため用いられており、開示された実施形態の適用を限定する意図ではない。添付図面は必ずしも縮尺通り描画されていない。別段の定めが無い限り、共通の対象を説明するための「第１」、「第２」、「第３」などの序数詞の使用は単に、同様の対象の異なるインスタンスを示すものに過ぎず、そのように説明された対象が、時間的、空間的、ランク、または、任意の他の方式のいずれかで、所与の順番である必要があることを示唆することを意図しない。
【0030】
以下の詳細な説明においては、本明細書の一部を成す添付図面への参照がなされる。添付図面中に、実施してよい実施形態を例示として示す。本開示の範囲から逸脱することなく、他の実施形態が利用されてよく、かつ、構造的または論理的な変更がなされてよいことが理解されよう。したがって、以下の詳細な説明は、限定的な意味で解釈されるべきではない。便宜上、異なる文字で指定された図面の集合（例えば、図９の（Ａ）～図９の（Ｄ））が存在する場合、そのような集合は、本明細書において、例えば「図９」のように、文字無しで参照され得る。
【0031】
図面において、本明細書において説明される様々なデバイスおよびアセンブリの例示的構造のいくつかの模式図は、厳密な直角および直線で示され得るが、本明細書において説明される構造のいずれかが、例えば、走査電子顕微鏡検査（ＳＥＭ）画像または透過型電子顕微鏡（ＴＥＭ）画像を使用して検討されるとき、そのような模式図は、フィーチャがそのように「理想的」に見えなくなり得る実際のプロセスの制限を反映しないことがあり得ることが理解されるべきである。実際の構造のそのような画像において、起こり得る加工不良は、可視である可能性もあり、加工不良は、例えば、材料の完全にまっすぐでない縁端部、テーパ状のビアもしくは他の開口部、角部の意図しない丸まりまたは異なる材料層の厚さのばらつき、時折発生する結晶領域内でのらせん転位、刃状転位、もしくは組み合わせの転位、および／または時折発生する単一原子または原子のクラスタの転位欠陥である。ここに列挙されないがデバイス製造の分野内で一般的な、他の欠陥があり得る。
【0032】
様々な動作は、特許請求された発明の理解に最も良く寄与する態様において、複数の個々の動作または操作として順番に記載されてよい。しかしながら、説明の順序は、これらの動作が必ず順序に依存することを示唆しているものと解釈されるべきではない。特に、これらの動作は、提示された順序で実行されなくてもよい。説明された動作は、説明された実施形態とは異なる順序で実行されてもよい。様々な追加の動作が実行されてよく、および／または、説明された動作は追加の実施形態において省略されてよい。
【0033】
本明細書に説明されるような、裏側電力供給および表のガラスサポートを有する様々なＩＣアセンブリは、ＩＣに関連する１または複数のコンポーネントにおいて、または、それに関連して実装され得る、または／および、様々なそのようなコンポーネント間に実装され得る。様々な実施形態において、ＩＣに関連するコンポーネントは、例えば、トランジスタ、ダイオード、電源、抵抗器、コンデンサ、インダクタ、センサ、トランシーバ、レシーバ、アンテナなどを含む。ＩＣに関連するコンポーネントは、ＩＣに搭載されるもの、または、ＩＣに接続されるものを含み得る。ＩＣは、アナログまたはデジタルのいずれかであり得、ＩＣに関連するコンポーネントに応じて、マイクロプロセッサ、光電子工学、論理ブロック、オーディオアンプなど、複数の用途で使用され得る。ＩＣは、コンピュータにおける１または複数の関連する機能を実行するためにチップセットの一部として採用され得る。
例示的なトランジスタアーキテクチャ
例示的なトランジスタアーキテクチャ
【0034】
図１は、本開示のいくつかの実施形態による、裏側コンタクトを有する、ＦＥＴとして実装される例示的なトランジスタ１００の断面図の模式図を提供する。
【0035】
図１および後続の図の少なくともいくつかにおいて参照番号でラベルが付された複数の要素が、これらの図を含む各図面ページの下部に提供される参照番号とパターンとの間の対応関係を示す凡例を用いて、異なるパターンでこれらの図において示される。例えば、凡例は、図１が異なるパターンを使用して、チャネル材料１０２、Ｓ／Ｄ領域１０４、Ｓ／Ｄ領域へのコンタクト１０４などを示すことを示す。さらに、特定の数の所与の要素が図１および後続の図の少なくともいくつかに示され得るが、これも単に説明を容易にするためであり、それより多くの、または、少ない数が、本開示の様々な実施形態によるＩＣデバイスに含まれ得る。なお更に、図１および後続の図の少なくともいくつかに示される様々なＩＣデバイスの表示は、その中の様々な要素の相対的配置を示すことを意図するものであり、その様々なＩＣデバイスまたはその部分は、示されていない他の要素またはコンポーネント（例えば、トランジスタ１００のゲートスタックを囲み得るスペーサ材料、エッチングストップ材料など、任意の更なる材料）を含み得る。
【0036】
一般的に、ＦＥＴ、例えばＭＯＳＦＥＴは、ソース、ドレインおよびゲート端子を含む３端子デバイスであり、電界を使用して、デバイスを流れる電流を制御する。ＦＥＴは典型的には、チャネル材料、チャネル材料において提供されるソース領域およびドレイン領域、ならびに、ソース領域とドレイン領域との間のチャネル材料の部分の上に設けられる、代替的に「仕事関数」（ＷＦ）材料と称されるゲート電極材料を含むゲートスタックを含み、任意で、ゲート電極材料とチャネル材料との間のゲート誘電体材料も含む。チャネル材料１０２、Ｓ／Ｄ領域１０４（例えばソース領域である第１Ｓ／Ｄ領域１０４－１、および、例えばドレイン領域である第２Ｓ／Ｄ領域１０４－２として示される）、Ｓ／Ｄ領域へのコンタクト１０６（第１Ｓ／Ｄ領域１０４－１に電気的接触を提供する第１Ｓ／Ｄコンタクト１０６－１、および、第２Ｓ／Ｄ領域１０４－２に電気的接触を提供する第２Ｓ／Ｄコンタクト１０６－２として示される）、ならびに、少なくともゲート電極１１０を含み任意でゲート誘電体１１２も含み得るゲートスタック１０８を示す本全体構造が図１に示される。
【0037】
本開示の実装は、例えば基板、ダイ、ウェハまたはチップであり得るサポート構造上に形成され得る、または、実行され得る。基板は例えば、下で説明される図１１のウェハ２０００であり得、例えば、下で説明される図１１の単一化ダイ２００２であり得る、または、ダイに含まれ得る。基板は、例えばＮ型またはＰ型材料系を含む半導体材料系から構築される半導体基板であり得る。一実装において、半導体基板は、バルクシリコンまたはシリコンオンインシュレータ（ＳＯＩ）基礎構造を使用して形成される結晶基板であり得る。他の実装において、半導体基板は、これらに限定されるものではないが、ゲルマニウム、シリコンゲルマニウム、アンチモン化インジウム、テルル化鉛、ヒ化インジウム、リン化インジウム、ヒ化ガリウム、ヒ化アルミニウムガリウム、ヒ化アルミニウム、ヒ化インジウムアルミニウム、アンチモン化アルミニウムインジウム、ヒ化インジウムガリウム、窒化ガリウム、窒化インジウムガリウム、窒化アルミニウムインジウム、もしくはアンチモン化ガリウム、または、ＩＩＩ‐Ｖ族材料（すなわち、元素の周期系のＩＩＩ族およびＶ族の材料）、ＩＩ‐ＶＩ族（すなわち、元素の周期系のＩＩ族およびＩＶ族の材料）、または、ＩＶ族材料（すなわち、元素の周期系のＩＶ族の材料）の他の組み合わせを含む、シリコンに結合してもしなくてもよい代替的な材料を使用して形成され得る。いくつかの実施形態において、基板は非晶質であり得る。いくつかの実施形態において、基板はプリント回路基板（ＰＣＢ）基板であり得る。基板が形成され得る元となる材料のいくつかの例をここで説明するが、本明細書に説明されるような裏側電力供給および表のガラスサポートを有するＩＣアセンブリが構築され得る基礎として機能し得る任意の材料が、本開示の趣旨および範囲に属する。様々な実施形態において、チャネル材料１０２は、トランジスタ１００を形成するための好適な表面を提供する任意の基板材料を含み得る、または、その上に形成され得る。
【0038】
いくつかの実施形態において、チャネル材料１０２は、例えば、Ｎ型またはＰ型材料系を含む半導体材料系から構成され得る。いくつかの実施形態において、チャネル材料１０２は、酸化スズ、酸化アンチモン、酸化インジウム、酸化インジウムスズ、酸化チタン、酸化亜鉛、酸化亜鉛インジウム、酸化ガリウム、酸窒化チタン、酸化ルテニウム、または酸化タングステンなどの高移動性酸化物半導体材料を含み得る。いくつかの実施形態において、チャネル材料１０２は、１つの半導体材料がチャネル部分（例えば、チャネル材料１０２の最上部を指すことが想定される、図１に示される部分１１４）に使用され得る半導体材料の組み合わせを含み得、場合により「ブロッキング材料」と称される別の材料は、チャネル部分１１４と、トランジスタ１００がその上に提供されるサポート構造との間に使用され得る。いくつかの実施形態において、チャネル材料１０２は、シリコン（Ｓｉ）またはゲルマニウム（Ｇｅ）などの単結晶の半導体を含み得る。いくつかの実施形態において、チャネル材料１０２は、周期表のＩＩＩ族からの少なくとも１つの元素（例えば、Ａｌ、Ｇａ、Ｉｎ）の第１副格子、および、周期表（例えば、Ｐ、Ａｓ、Ｓｂ）のＶ族の少なくとも１つの元素の第２副格子を有する化合物半導体を含み得る。
【0039】
いくつかの例示的なＮ型トランジスタの実施形態について（すなわち、トランジスタ１００がＮ型金属酸化物半導体（ＮＭＯＳ）である実施形態について）、チャネル材料１０２のチャネル部分１１４は有利なことに、これらに限定されるものではないが、ＩｎＧａＡｓ、ＩｎＰ、ＩｎＳｂおよびＩｎＡｓなど、高電子移動度を有するＩＩＩ‐Ｖ族材料を含み得る。いくつかのそのような実施形態について、チャネル材料１０２のチャネル部分１１４は、ＩｎＧａＡｓ、ＧａＡｓＳｂ、ＩｎＡｓＰ、またはＩｎＰＳｂなど、三元ＩＩＩ‐Ｖ合金であり得る。いくつかのＩｎｘＧａ１‐ｘＡｓフィンの実施形態において、Ｉｎ含有量（ｘ）は、０．６から０．９の間であり得、有利なことに、少なくとも０．７（例えば、Ｉｎ０．７Ｇａ０．３Ａｓ）であり得る。最高の移動性を有するいくつかの実施形態において、チャネル材料１０２のチャネル部分１１４は、本質的なＩＩＩ‐Ｖ族材料、すなわち、任意の電気的な活性不純物で意図的にドープされていないＩＩＩ－Ｖ族半導体材料であり得る。代替的な実施形態において、公称不純物ドーパントレベルは、例えば、閾値電圧Ｖｔを更に微調整するために、または、ＨＡＬＯポケットインプラントを提供するなどのために、チャネル材料１０２のチャネル部分１１４内に存在し得る。しかしながら、不純物でドープされた実施形態でも、チャネル材料１０２のチャネル部分１１４内の不純物ドーパントレベルは比較的低いことがあり得、例えば、立方センチメートル（ｃｍ－３）あたり１０１５ドーパント原子より下であり、有利なことに、１０１３ｃｍ－３より下である。
【0040】
いくつかの例示的なＰ型トランジスタの実施形態について（すなわち、トランジスタ１００がＰ型金属酸化物半導体（ＰＭＯＳ）である実施形態について）、チャネル材料１０２のチャネル部分１１４は有利なことに、これらに限定されるものではないが、Ｇｅ、または、ＧｅリッチＳｉＧｅ合金など、高い孔移動性を有するＩＶ族材料であり得る。いくつかの例示的な実施形態において、チャネル材料１０２のチャネル部分１１４は、０．６から０．９の間のＧｅ含有量を有し得、有利なことに、少なくとも０．７であり得る。最高の移動性を有するいくつかの実施形態において、チャネル部分１１４は、本質的なＩＩＩ‐Ｖ族（または、Ｐ型デバイスについてはＩＶ族）材料であり得る、任意の電気的活性不純物で意図的にドープされないことがあり得る。代替的な実施形態において、１または複数の公称不純物ドーパントレベルは、例えば、更に閾値電圧（Ｖｔ）を設定するために、または、ＨＡＬＯポケットインプラントなどを提供するために、チャネル部分１１４内に存在し得る。しかしながら、不純物でドープされた実施形態でも、チャネル部分内の不純物ドーパントレベルは比較的低く、例えば、１０１５ｃｍ－３より下であり、有利なことには、１０１３ｃｍ－３より下である。
【0041】
いくつかの実施形態において、トランジスタ１００は薄膜トランジスタ（ＴＦＴ）であり得る。ＴＦＴは、非導電層であり得るサポート層の上に活性半導体材料の薄膜ならびに誘電体層および金属コンタクトを堆積することによって作られる特殊な種類の電界効果トランジスタである。活性半導体材料の少なくとも一部は、ＴＦＴのチャネルを形成する。トランジスタ１００がＴＦＴである場合、チャネル材料１０２は、酸化スズ、酸化アンチモン、酸化インジウム、酸化インジウムスズ、酸化チタン、酸化亜鉛、酸化亜鉛インジウム、酸化インジウムガリウム亜鉛（ＩＧＺＯ）、酸化ガリウム、酸窒化チタン、酸化ルテニウムまたは酸化タングステンなどの高移動性酸化物半導体材料を含み得る。一般的に、トランジスタ１００がＴＦＴである場合、チャネル材料１０２は、酸化スズ、酸化コバルト、酸化銅、酸化アンチモン、酸化ルテニウム、酸化タングステン、酸化亜鉛、酸化ガリウム、酸化チタン、酸化インジウム、酸窒化チタン、酸化インジウムスズ、酸化亜鉛インジウム、酸化ニッケル、酸化ニオブ、過酸化銅、ＩＧＺＯ、テルル化インジウム、モリブデン酸、二セレン化モリブデン、二セレン化タングステン、二硫化タングステン、Ｎ型またはＰ型アモルファスまたは多結晶シリコン、ゲルマニウム、ヒ化インジウムガリウム、シリコンゲルマニウム、窒化ガリウム、窒化アルミニウムガリウム、リン化インジウム、および黒リン（ その各々が、ガリウム、インジウム、アルミニウム、フッ素、ホウ素、リン、ヒ素、窒素、タンタル、タングステン、およびマグネシウムの１または複数でドープされる可能性があり得る）などのうち１または複数を含み得る。いくつかの実施形態において、チャネル材料１０２は、約５から７５ナノメートル（その中のすべての値および範囲を含む）の間の厚さを有し得る。いくつかの実施形態において、薄膜チャネル材料１０２は、比較的低温で堆積され得、それにより、バックエンド製造に課される熱履歴内にチャネル材料１０２を堆積させ、例えば、ロジックデバイスなどのフロントエンドコンポーネントなどの他のコンポーネントを損傷させることを回避することを可能にする。
【0042】
図１に示されるように、第１Ｓ／Ｄ領域１０４－１および第２Ｓ／Ｄ領域１０４－２（「Ｓ／Ｄ領域１０４」と総称される）は、ゲートスタック１０８のいずれかの側に含まれ得、それにより、トランジスタを実現する。当技術分野において知られているように、ソースおよびドレイン領域（場合により、交換可能に「拡散領域」とも称される）が、ＦＥＴのゲートスタックのために形成される。いくつかの実施形態において、トランジスタ１００のＳ／Ｄ領域１０４は、トランジスタチャネルに電荷キャリアを供給するように、ドープされた半導体の領域、例えば、好適なドーパント濃度まで好適なドーパントでドープされた（例えば、チャネル部分１１４の）チャネル材料１０２の領域であり得る。いくつかの実施形態において、それぞれのＳ／Ｄコンタクト１０６とのオーミック接触を有利に形成するべく、Ｓ／Ｄ領域１０４は、例えば約１～１０２１ｃｍ－３のドーパント濃度で高度にドープされ得るが、他の実施形態において、これらの領域はまた、より低いドーパント濃度を有し得、いくつかの実装においてショットキー接触を形成し得る。厳密なドープレベルに関係なく、トランジスタ１００のＳ／Ｄ領域１０４は、他の領域より高い、例えば、第１Ｓ／Ｄ領域１０４－１と第２Ｓ／Ｄ領域１０４－２との間のチャネル材料１０２の領域におけるドーパント濃度より高いドーパント濃度を有する領域であり得、したがって、「高ドープ」（ＨＤ）領域と称され得る。いくつかの実施形態においてＳ／Ｄ領域１０４は一般的にインプラント／拡散プロセス、または、エッチング／堆積プロセスのいずれかを使用して形成され得る。成形プロセスにおいて、ホウ素、アルミニウム、アンチモン、リン、またはヒ素などのドーパントは、Ｓ／Ｄ領域１０４を形成するためにチャネル材料１０２の上部の１または複数の半導体材料にイオン注入され得る。ドーパントを活性化してチャネル材料１０２に更に拡散させるアニール処理がイオン注入プロセスに続き得る。後者のプロセスにおいて、チャネル材料１０２の１または複数の半導体材料が最初にエッチングされて、後のＳ／Ｄ領域のための場所にリセスが形成され得る。次に、Ｓ／Ｄ領域１０４を製造するために使用される材料（異なる材料の組み合わせを含み得る）でリセスを充填するために、エピタキシャル堆積プロセスが実行され得る。いくつかの実装において、Ｓ／Ｄ領域１０４は、シリコンゲルマニウムまたは炭化ケイ素のようなシリコン合金を用いて製造されてよい。いくつかの実装において、エピタキシャル堆積シリコン合金は、ホウ素、ヒ素またはリンなどのドーパントで、ｉｎ ｓｉｔｕでドープされ得る。更なる実施形態において、Ｓ／Ｄ領域１０４は、ゲルマニウムまたはＩＩＩ－Ｖ族材料もしくは合金などの１または複数の代替的な半導体材料を用いて形成され得る。図１は、単一のパターンを有する第１および第２のＳ／Ｄ領域１０４を示し、第１および第２のＳ／Ｄ領域１０４の材料組成が同一であることが示唆されるが、これは、トランジスタ１００のいくつかの他の実施形態においては当てはまらないことがあり得る。したがって、いくつかの実施形態において、第１Ｓ／Ｄ領域１０４－１の材料組成は、第２Ｓ／Ｄ領域１０４－２の材料組成と異なることがあり得る。
【0043】
図１において更に示されるように、１または複数の導電性材料から形成されるＳ／Ｄコンタクト１０６－１および１０６－２（「Ｓ／Ｄコンタクト１０６」と総称される）は、電気的接続をＳ／Ｄ領域１０４－１および１０４－２のそれぞれに提供するために使用され得る。様々な実施形態において、金属および／または金属合金の１または複数の層は、Ｓ／Ｄコンタクト１０６を形成するために使用され得る。例えば、Ｓ／Ｄコンタクト１０６の導電性材料は、銅、ルテニウム、パラジウム、白金、コバルト、ニッケル、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、窒化タンタル、タングステン、ドープされたシリコン、ドープされたゲルマニウム、または、これらのいずれかの合金および混合物などの材料を有する１または複数の金属または金属合金を含み得る。いくつかの実施形態において、Ｓ／Ｄコンタクト１０６は、１または複数の金属の１または複数の導電性合金、酸化物、または炭化物を含み得る。いくつかの実施形態において、Ｓ／Ｄコンタクト１０６は、シリコンなどのドープされた半導体、または、Ｎ型ドーパントもしくはＰ型ドーパントでドープされた別の半導体を含み得る。金属はより高い導電性を提供し得る一方、ドープされた半導体は、製造中により容易にパターニングされ得る。図１は、単一のパターンを有する第１および第２Ｓ／Ｄコンタクト１０６を示し、第１および第２Ｓ／Ｄコンタクト１０６の材料組成が同一であることが示唆されるが、これは、トランジスタ１００のいくつかの他の実施形態においては当てはまらないことがあり得る。したがって、いくつかの実施形態において、第１Ｓ／Ｄコンタクト１０６－１の材料組成は、第２Ｓ／Ｄコンタクト１０６－２の材料組成と異なることがり得る。
【0044】
ゲートスタック１０８について、ゲート電極１１０は、トランジスタ１００がＰＭＯＳトランジスタであるか、または、ＮＭＯＳトランジスタであるかに応じて、少なくとも１つのＰ型ＷＦ金属またはＮ型ＷＦ金属を含み得る。ＰＭＯＳトランジスタの場合、ゲート電極１１０に用いられ得る金属は、限定されるものではないが、ルテニウム、パラジウム、白金、コバルト、ニッケル、および導電性金属酸化物（例えば、酸化ルテニウム）を含み得る。ＮＭＯＳトランジスタの場合、ゲート電極１１０に用いられ得る金属は、限定されるものではないが、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、これらの金属の合金、およびこれらの金属の炭化物（例えば、炭化ハフニウム、炭化ジルコニウム、炭化チタン、炭化タンタルおよび炭化アルミニウム）を含む。いくつかの実施形態において、ゲート電極１１０は、２以上の金属層のスタックを含み得、１または複数の金属層はＷＦ金属層であり、少なくとも１つの金属層は充填金属層である。下に説明される拡散障壁層として作用するなど、他の目的のために更なる金属層が含まれ得る。
【0045】
使用される場合、ゲート誘電体１１２はチャネル部分１１４を少なくとも横方向において囲み得、ゲート電極１１０は、ゲート誘電体１１２がゲート電極１１０とチャネル材料１０４との間に配置されるように、ゲート誘電体１１２を横方向に囲み得る。様々な実施形態において、ゲート誘電体１１２は、１または複数のｈｉｇｈ‐ｋ誘電体材料を含み得、ハフニウム、シリコン、酸素、チタン、タンタル、ランタン、アルミニウム、ジルコニウム、バリウム、ストロンチウム、イットリウム、鉛、スカンジウム、ニオビウムおよび亜鉛などの元素を含み得る。ゲート誘電体１１２において用いられ得るｈｉｇｈ‐ｋ材料の例は、限定されるものではないが、酸化ハフニウム、酸化ハフニウムケイ素、酸化ランタン、酸化ランタンアルミニウム、酸化ジルコニウム、酸化ジルコニウムケイ素、酸化タンタル、酸化チタン、酸化バリウムストロンチウムチタン、酸化バリウムチタン、酸化ストロンチウムチタン、酸化イットリウム、酸化アルミニウム、酸化タンタル、酸化ケイ素タンタル、酸化鉛スカンジウムタンタル、及び亜鉛ニオブ酸鉛を含み得る。いくつかの実施形態において、ゲート誘電体１１２の品質を改善するために、トランジスタ１００の製造中にゲート誘電体１１２上でアニール処理が実行され得る。いくつかの実施形態において、ゲート誘電体１１２は、約０．５ナノメートル～３ナノメートル、例えば、約１ナノメートル～３ナノメートル、または、約１ナノメートル～２ナノメートルの厚さ（そのすべての値および範囲を含む）を有し得る。
【0046】
いくつかの実施形態において、ゲート誘電体１１２は、マルチレイヤゲート誘電体であり得、例えば、１層におけるｈｉｇｈ‐ｋ誘電体材料、および、ＩＧＺＯの層のいずれかを含み得る。いくつかの実施形態において、ＩＧＺＯがｈｉｇｈ‐ｋ誘電体とチャネル材料１０４との間に配置されるようにゲートスタック１０８が配置され得る。そのような実施形態において、ＩＧＺＯは、チャネル材料１０４に接触し得、チャネル材料１０４とマルチレイヤゲート誘電体１１２の残り部分との間のインタフェースを提供し得る。ＩＧＺＯは、１：１のガリウム：インジウム比率、１より大きいガリウム：インジウム比率（例えば、２：１、３：１、４：１、５：１、６：１、７：１、８：１、９：１または１０：１）、および／または、１より小さいガリウム：インジウム比率（例えば、１：２、１：３、１：４、１：５、１：６、１：７、１：８、１：９または１：１０）を有し得る。
【0047】
いくつかの実施形態において、ゲートスタック１０８は、図１において具体的に示されないが、誘電体スペーサによって囲まれ得る。誘電体スペーサは、互いに隣接して提供され得る異なるトランジスタ１００（例えば、トランジスタ１００がＦｉｎＦＥＴである場合に単一フィンに沿って提供される異なるトランジスタ１００）のゲートスタック１０８間、および、ゲートスタック１０８と、ゲートスタック１０８と同一の側に配置されるＳ／Ｄコンタクト１０６の１つとの間の分離を提供するよう構成され得る。そのような誘電体スペーサは、１または複数のｌｏｗ‐ｋ誘電材料を含み得る。誘電体スペーサとして使用され得るｌｏｗ‐ｋ誘電材料の例は、これらに限定されるものではないが、二酸化ケイ素、炭素ドープ酸化物、窒化ケイ素、溶融石英ガラス（ＦＳＧ）、ならびに、シルセスキオキサン、シロキサンおよび有機ケイ酸塩ガラスなどの有機シリケートを含む。誘電体スペーサとして使用され得るｌｏｗ‐ｋ誘電材料の他の例は、ポリイミド、ポリノルボルネン、ベンゾシクロブテン、パーフルオロシクロブタンまたはポリテトラフルオロエチレン（ＰＴＦＥ）などの有機ポリマーを含む。誘電体スペーサとして使用され得るｌｏｗ‐ｋ誘電材料の更に他の例は、水素シルセスキオキサン（ＨＳＱ）およびメチルシルセスキオキサン（ＭＳＱ）などのシリコンベースポリマー誘電体を含む。誘電体スペーサにおいて使用され得るｌｏｗ‐ｋ材料の他の例は、ボイドは１に近い誘電率を有し得るので層の全体的な誘電率を低減するべく大きいボイドまたは孔が誘電体に形成される、例えば、多孔性二酸化ケイ素または多孔性炭素ドープ二酸化ケイ素など様々な多孔性誘電体材料を含む。
【0048】
両方のＳ／Ｄコンタクトが典型的にはトランジスタの単一の側、典型的には（例えばゲートスタック１０８が設けられる）表側に設けられる従来の実装とは全く対照的に、２つのＳ／Ｄコンタクト１０６は異なる側に設けられる。すなわち、図１に示されるように、第２Ｓ／Ｄコンタクト１０６－２は、トランジスタ１００の表側とみなされ得る、ゲートスタック１０８と同一の側に設けられる一方、第１Ｓ／Ｄコンタクト１０６－１は、トランジスタ１００の裏側とみなされ得る反対側に設けられる。したがって、第１Ｓ／Ｄコンタクト１０６－１は裏側コンタクトであり、第２Ｓ／Ｄコンタクト１０６－２はトランジスタ１００の表側コンタクトである。トランジスタ１００がその上に構築されるサポート構造（図１では不図示）の上の層を考慮する場合、第１Ｓ／Ｄコンタクト１０６－１は、サポート構造の上の第１層１２０－１にあるとみなされ得、第２Ｓ／Ｄコンタクト１０６－２は、サポート構造の上の第２層１２０－２にあるとみなされ得、第１Ｓ／Ｄ領域１０４－１と第２Ｓ／Ｄ領域１０４－２との間のチャネル材料１０２の部分（例えばチャネル部分１１４）は、サポート構造の上の第３層１２０－３にある。図１から分かるように、第３層１２０－３は第１層１２０－１と第２層１２０－２との間にある。ゲートスタック１０８の少なくとも一部、または、ゲートスタック１０８とのコンタクト（図１に具体的に示されないゲートコンタクト）は、Ｓ／Ｄコンタクト１０６の１つと同一の層、例えば、図１に示される第２層１２０－２に設けられ得る。トランジスタ１００の更なる実施形態において、第１Ｓ／Ｄコンタクト１０６－１はまた、第２層１２０－２において実装され得る。
【0049】
トランジスタ１００など、本明細書において説明される裏側Ｓ／Ｄコンタクトを有するトランジスタは、任意の好適なトランジスタアーキテクチャ、例えばプレーナまたは非プレーナ型アーキテクチャを使用して実装され得る。本開示のいくつかの実施形態による、ＦｉｎＦＥＴとして実装される少なくとも１つの裏側コンタクトを有するトランジスタを有する例示的なＩＣデバイス２００の透視図および断面図をそれぞれ示す図２の（Ａ）、図２の（Ｂ）に１つの例示的な構造が示される。したがって、ＩＣデバイス２００は、トランジスタ１００の１つの例示的な実装を示す。したがって、図２の（Ａ）～図２の（Ｂ）に示される参照番号のいくつかは、図１において使用されるものと同一であり、図１を参照して説明されるものと同一または同様の要素を示し、図２の（Ａ）～図２の（Ｂ）では説明を繰り返さない。
【0050】
ＦｉｎＦＥＴは、１または複数の半導体材料から形成されるフィンがベースから離れて延在する非プレーナ型アーキテクチャを有するトランジスタを指す（「ベース」という用語は、トランジスタがその上に構築され得る任意の好適なサポート構造、例えば基板を指す。）。ベースにもっとも近いフィンの部分は、絶縁体材料によって包含され得る。典型的には酸化物であるそのような絶縁体材料は、一般に「シャロートレンチアイソレーション」（ＳＴＩ）と称され、ＳＴＩによって包含されるフィンの一部は典型的には、「サブフィン部分」、または単に「サブフィン」と称される。ゲート電極材料の層を少なくとも含み、任意でゲート誘電体の層を含むゲートスタックは、フィンの残りの上部（すなわち、ＳＴＩの上にあり、それによって包含されない部分）の頂部および側部の上に設けられ得、これによって、フィンの最上部の周りを覆う。ゲートスタックが覆うフィンの部分は典型的には、フィンの「チャネル部分」と称される。なぜなら、トランジスタの動作中、ここで導電性チャネルが形成し、フィンのアクティブ領域の一部であるからである。ソース領域およびドレイン領域は、ゲートスタックの反対側に設けられ、それぞれ、トランジスタのソース端子およびドレイン端子を形成する。ＦｉｎＦＥＴは、「トライゲートトランジスタ」として実装され得、「トライゲート」という名称は、使用中にそのようなトランジスタがフィンの３つの「側」で伝導チャネルを形成し得るという事実に由来する。ＦｉｎＦＥＴは潜在的に、単一ゲートトランジスタおよびダブルゲートトランジスタに対して性能を改善する。
【0051】
図２の（Ａ）は、本開示のいくつかの実施形態による、１つの表側および１つの裏側Ｓ／Ｄコンタクトを有するＩＣデバイス／ＦｉｎＦＥＴ２００の透視図であり、図２の（Ｂ）はその側断面図である。図２の（Ａ）～図２の（Ｂ）は、上に説明されるゲート電極１１０およびゲート誘電体１１２を示すチャネル材料１０２、Ｓ／Ｄ領域１０４、およびゲートスタック１０８を示す。図２の（Ａ）～図２の（Ｂ）に示されるように、トランジスタ１００がＦｉｎＦＥＴとして実装されるとき、ＦｉｎＦＥＴ２００は更に、ベース２０２、フィン２０４、および、フィン２０４のサブフィン部分を包含するＳＴＩ材料２０６を含み得る。図面を複雑化しないようにするべく、Ｓ／Ｄコンタクト１０６は、図２の（Ａ）～図２の（Ｂ）において具体的に示されない。図２の（Ｂ）の側断面図は、図２の（Ａ）に示される例示的な座標系ｘ‐ｙ‐ｚのｙ－ｚ平面における表示であり、図２の（Ｂ）の断面は、（例えば、図２の（Ａ）において平面Ａ‐Ａとして示される平面に沿って）フィン２０４を通るものである。一方、図１の側断面図は、図２の（Ａ）において示される例示的な座標系のｘ－ｚ平面における表示であり、断面は、ゲートスタック１０８の１つの例示的な部分についてのフィン２０４を（例えば、図２の（Ａ）および図２の（Ｂ）において平面Ｂ‐Ｂにおいて示される平面に沿って）通る。
【0052】
図２の（Ａ）～図２の（Ｂ）に示されるように、フィン２０４は、ベース２０２から離れて延在し得、ベース２０２に対して実質的に垂直であり得る。フィン２０４は、１または複数の半導体材料、例えば、半導体材料のスタックを含み得、その結果、フィンの最上部（すなわち、ゲートスタック１０８によって包含されるフィン２０４の部分）は、ＦｉｎＦＥＴ２００のチャネル領域として機能し得る。したがって、フィン２０４の最上部は、上で説明されたようにチャネル材料１０２から形成され得、チャネル部分１１４を含み得る。
【0053】
フィン２０４のサブフィンは、ホウ素、アルミニウム、インジウム、ガリウム、窒素、ヒ素、リン、アンチモン、およびビスマスを含む、周期表のＩＩＩ族およびＶ族の２、３、または更には４種類の元素の合金である二元、三元、または四元ＩＩＩ‐Ｖ化合物半導体であり得る。いくつかの例示的なＮ型トランジスタの実施形態では、フィン２０４のサブフィン部分は、チャネル部分からのバンドオフセット（例えば、Ｎ型デバイスについては伝導バンドオフセット）を有するＩＩＩ‐Ｖ族材料であり得る。例示的な材料は、これらに限定されるものではないが、ＧａＡｓ、ＧａＳｂ、ＧａＡｓＳｂ、ＧａＰ、ＩｎＡｌＡｓ、ＧａＡｓＳｂ、ＡｌＡｓ、ＡｌＰ、ＡｌＳｂ、ＡｌＧａＡｓを含む。フィン２０４のチャネル部分（例えばチャネル部分１１４）がＩｎＧａＡｓであるＦｉｎＦＥＴ２００のいくつかのＮ型トランジスタの実施形態において、サブフィンはＧａＡｓであり得、サブフィンの少なくとも一部はまた、チャネル部分より高い不純物レベルまで不純物（例えばＰ型）でドープされ得る。交互ヘテロ接合の実施形態において、フィン２０４のサブフィンおよびチャネル部分は各々、ＩＶ族半導体（例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ）である、または、それを含む。フィン２０４のサブフィンは、第１元素半導体（例えば、ＳｉまたはＧｅ）または第１ＳｉＧｅ合金（例えば、広いバンドギャップを有する）であり得る。いくつかの例示的なＰ型トランジスタの実施形態において、フィン２０４のサブフィンは、チャネル部分からのバンドオフセット（例えば、Ｐ型デバイスについての原子価バンドオフセット）を有するＩＶ族材料であり得る。例示的な材料は、これらに限定されるものではないが、ＳｉまたはＳｉリッチＳｉＧｅを含む。いくつかのＰ型トランジスタの実施形態において、フィン２０４のサブフィンはＳｉであり、サブフィンの少なくとも一部はまた、チャネル部分より高い不純物レベルまで不純物（例えばＮ型）でドープされ得る。
【0054】
図２の（Ａ）～図２の（Ｂ）において更に示されるように、ＳＴＩ材料２０６は、フィン２０４の側部の一部を包含し得る。ＳＴＩ１０６によって包含されるフィン２０４の一部はサブフィンを形成する。様々な実施形態において、ＳＴＩ材料２０６は、これらに限定されるものではないが、ハフニウム、シリコン、酸素、窒素、チタン、タンタル、ランタン、アルミニウム、ジルコニウム、バリウム、ストロンチウム、イットリウム、鉛、スカンジウム、ニオビウム、亜鉛などの元素を含むｌｏｗ‐ｋまたはｈｉｇｈ‐ｋ誘電体であり得る。ＳＴＩ材料２０６において使用され得る誘電体材料の更なる例は、これらに限定されるものではないが、窒化ケイ素、酸化ケイ素、二酸化ケイ素、炭化ケイ素、炭素でドープされた窒化ケイ素、酸窒化シリコン、酸化ハフニウム、酸化ハフニウムケイ素、酸化ランタン、酸化ランタンアルミニウム、酸化ジルコニウム、酸化ジルコニウムケイ素、酸化タンタル、酸化チタン、酸化バリウムストロンチウムチタン、酸化バリウムチタン、酸化ストロンチウムチタン、酸化イットリウム、酸化アルミニウム、酸化タンタル、酸化ケイ素タンタル、酸化鉛スカンジウムタンタル、亜鉛ニオブ酸鉛を含み得る。
【0055】
ゲートスタック１０８は、図２の（Ａ）～図２の（Ｂ）に示されるように、フィン２０４の上部（ＳＴＩ２０６の上の部分）を覆い得、フィン２０４のチャネル部分（例えば、上で説明されたチャネル部分１１４）は、図２の（Ａ）～図２の（Ｂ）において示されるようなゲートスタック１０８によって覆われるフィン２０４の一部に対応する。特に、ゲート誘電体１１２（使用される場合）は、フィン２０４の最上部を覆い得、ゲート電極１１０はゲート誘電体１１２を覆い得る。フィン２０４のチャネル部分とサブフィン部分との間のインタフェースは、ゲート電極１１０が終わる場所の近くに配置される。
【0056】
いくつかの実施形態において、ＦｉｎＦＥＴ２００は、いくつかの実施形態において約５～４０ナノメートル（その中のすべての値および範囲を含み、例えば、約２２～３５ナノメートル、または、約２０～３０ナノメートル）であり得る、図１および図２の（Ａ）～図２の（Ｂ）に示される例示的な基準座標系ｘ‐ｙ‐ｚのｘ軸の方向においてフィン２０４に沿って測定される寸法であるゲート長ＧＬ（すなわち、第１Ｓ／Ｄ領域１０４－１と第２Ｓ／Ｄ領域１０４－２との間の距離）を有し得る。フィン２０４は、いくつかの実施形態において約５～３０ナノメートルであり得る（その中のすべての値および範囲を含み、例えば、約７～２０ナノメートル、または、約１０～１５ナノメートル）、図２の（Ａ）～図２の（Ｂ）において示される基準座標系ｘ‐ｙ‐ｚのｙ軸の方向において測定される寸法である厚さを有し得る。フィン２０４は、いくつかの実施形態において、約３０～３５０ナノメートル（その中のすべての値および範囲を含み、例えば、約３０～２００ナノメートル、約７５～２５０ナノメートル、または、約１５０～３００ナノメートル）であり得る、図１に示される基準座標系ｘ‐ｙ‐ｚのｚ軸の方向において測定される寸法である高さを有し得る。
【0057】
図２の（Ａ）～図２の（Ｂ）において示されるフィン２０４は、示される基準座標系のｙ－ｚ平面において長方形の断面を有するものとして示されるが、フィン２０４はそれ以外に、フィン２０４の「頂部」において丸みを帯びた、または、傾きがある断面を有し得、ゲートスタック１０８は、丸みを帯びた、または、傾きがあるフィン２０４に適合し得る。使用中、ＦｉｎＦＥＴ２００は、フィン２０４のチャネル部分の３つの「側部」上に伝導チャネルを形成し得、潜在的に、シングルゲートトランジスタ（チャネル材料または基板の１つの「側部」上に伝導チャネルを形成し得る）およびダブルゲートトランジスタ（チャネル材料または基板の２つの「側部」上に伝導チャネルを形成し得る）に対して性能を改善する。
【0058】
図２の（Ａ）において具体的に示されないが、Ｓ／Ｄコンタクト１０６は、Ｓ／Ｄ領域１０４に電気的に接続され得るが、フィン２０４に対して異なる垂直方向に延在する。例えば、第１Ｓ／Ｄコンタクト１０６－１は、第１Ｓ／Ｄ領域１０４－１に電気的に接続され得、第１Ｓ／Ｄ領域１０４－１からベース２０２に向かって延在し得、それにより、図１の説明と同様に、ＦｉｎＦＥＴ２００のための裏側Ｓ／Ｄコンタクトを形成する。そのような実装において、第２Ｓ／Ｄコンタクト１０６－２は、第２Ｓ／Ｄ領域１０４－２に電気的に接続され得、第２Ｓ／Ｄ領域１０４－２から、ベース２０２から離れるように延在し得、それにより、また図１の説明と同様であるＦｉｎＦＥＴ２００についての表側Ｓ／Ｄコンタクトを形成する。
【0059】
図２の（Ａ）～図２の（Ｂ）は、単一のＦｉｎＦＥＴ２００を示すが、いくつかの実施形態において、フィン２０４に沿って、複数のＦｉｎＦＥＴが（間のいくつかのスペースを伴って）互いの隣に配置され得る。さらに、様々な更なる実施形態において、１つの表側Ｓ／Ｄコンタクトおよび１つの裏側Ｓ／Ｄコンタクトを有するトランジスタ１００は、プレーナ型ＦＥＴ、ナノワイヤＦＥＴ、またはナノリボンＦＥＴなどのＦｉｎＦＥＴ２００以外に、多くの他のトランジスタアーキテクチャにおいて実装され得る。
例示的なメモリ実装
例示的なメモリ実装
【0060】
組み込みメモリは、特に３Ｄモノリシック集積を可能にするために、現代のシステムオンチップ（ＳｏＣ）技術の性能にとって重要である。裏側電力供給および表のガラスサポートを有するＩＣアセンブリは、組み込みメモリを含み得る。したがって、メモリに関するいくつかの考慮事項をここで説明する。
【0061】
いくつかのメモリデバイスは、計算ロジックも含まないチップに含まれるという点で「スタンドアロン」デバイスとみなされ得る（本明細書において使用される場合、用語は「計算ロジックデバイス」または単に「計算ロジック」または「ロジックデバイス」は、デバイス、例えば、計算処理動作を実行するためのトランジスタを指す）。他のメモリデバイスが、計算ロジックに沿ってチップに含まれ得、「組み込み」メモリデバイスと称され得る。組み込みメモリを使用して計算ロジックをサポートすると、メモリおよび計算ロジックを共に近づけて、レイテンシを増加させるインタフェースを除去することにより、性能が改善され得る。本開示の様々な実施形態は、組み込みメモリアレイ、および、対応する方法およびデバイスに関する。
【0062】
本開示のいくつかの実施形態は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）に、特に、組み込みＤＲＡＭ（ｅＤＲＡＭ）を参照し得る。なぜなら、この種類のメモリは、大きいスタティックランダムアクセスメモリ（ＳＲＡＭ）ベースキャッシュの密度およびスタンバイ電力の限界に対処するために過去に導入されたからである。しかしながら、本開示の実施形態は、メモリセルが実装された他の技術に等しく適用可能である。したがって、一般的に、本明細書において説明されるメモリセルは、ｅＤＲＡＭセル、スピン転送トルクランダムアクセスメモリ（ＳＴＴＲＡＭ）セル、抵抗変化型メモリ（ＲＲＡＭ（登録商標））セル、または、任意の他の不揮発性メモリセルとして実装され得る。
【0063】
メモリセル、例えばｅＤＲＡＭセルは、ビット値、またはセルのメモリ状態（例えば論理的「１」または「０」）を格納するためのコンデンサ、ならびに、セルへのアクセス（例えば、情報をセルに書き込むためのアクセス、または、情報をセルから読み込むためのアクセス）を制御するアクセストランジスタを含み得る。そのようなメモリセルは、１つのトランジスタ（すなわち、用語「１Ｔ‐１Ｃメモリセル」における「１Ｔ」）および１つのコンデンサ（すなわち、用語「１Ｔ‐１Ｃメモリセル」における「１Ｃ」）を使用するという事実を強調して、「１Ｔ‐１Ｃメモリセル」と称され得る。１Ｔ‐１Ｃメモリセルのコンデンサは、アクセストランジスタの１つのソース／ドレイン（Ｓ／Ｄ）端子（例えば、アクセストランジスタのソース端子）に結合され得る一方、アクセストランジスタの他のＳ／Ｄ端子は、ビット線（ＢＬ）に結合され得、トランジスタのゲート端子は、ワード線（ＷＬ）に結合され得る。そのようなメモリセルは、単一のアクセストランジスタだけで製造され得るので、同一のプロセス技術におけるＳＲＡＭに対して、より高い密度、および、より低いスタンバイ電力を提供し得る。
【0064】
様々な１Ｔ‐１Ｃメモリセルは従来、ＦＥＯＬ、半導体基板の最上層において実装されるロジックプロセスベースのトランジスタであるアクセストランジスタで実装されてきた。本開示の発明者は、従来の論理トランジスタを使用すると、そのようなトランジスタが３次元メモリおよびロジックデバイスを形成するために使用される場合、複数の課題が生じることに気付いた。
【0065】
１つの課題は、そのようなメモリセルのコンデンサの場所に関する。すなわち、対応するアクセストランジスタに近い金属層におけるコンデンサを提供することが望ましいことがあり得る。論理トランジスタは、半導体基板上に直接設けられたＦＥＯＬトランジスタとして実装されるので、１Ｔ‐１Ｃメモリセルの対応するコンデンサは次に、ロジックアクセストランジスタに十分近づくべく、より低い金属層に組み込まれる必要がある。より低い金属層のピッチは、高度テクノロジーノードにおいて著しくスケーリングするので、より低い金属層にコンデンサを組み込むことは、１Ｔ‐１Ｃベースのメモリのスケーリング、および、３次元メモリデバイスの作成に著しい課題を生じさせる。
【0066】
別の課題は、基板の使用可能な表面面積を考慮すると、その面積において形成され得るＦＥＯＬトランジスタの数は限られ、そのようなトランジスタを内蔵するメモリセルまたはロジックデバイスの密度に対して著しい制限を課す。
【0067】
裏側コンタクトを有するトランジスタとしてメモリセルのトランジスタ（例えばメモリセルのアクセストランジスタ）を実装することにより、上で説明した課題および問題の少なくともいくつかが改善し得る。例えば、メモリセルのアクセストランジスタをＢＥＯＬ層に移動させること（裏側コンタクトアーキテクチャによって可能となる）は、それらの対応するコンデンサは、より高い容量を実現するために対応してより厚い層間誘電体（ＩＬＤ）およびより大きい金属ピッチを有する上部金属層において実装され得、コンデンサを組み込むことによってもたらされる集積課題が容易になり得ることを意味する。
【0068】
図３は、本開示のいくつかの実施形態による、裏側コンタクトを有するトランジスタを含む例示的なメモリセル３００の断面図の模式図を提供する。図３は、１Ｔ‐１Ｃメモリセルを形成するためにトランジスタ１００がどのように使用され得るかを示す。特に、メモリセル３００は、図１のトランジスタ１００のコンポーネントのすべてを示し（したがって、それらの説明はここでは繰り返さない）、いくつかの実施形態において、コンデンサ３０２はトランジスタ１００の裏側Ｓ／Ｄコンタクト１０６－１に結合され得ることを更に概略的に示す。コンデンサ３０２は、任意の好適なコンデンサ、例えば、ビット値、または、メモリセル３００のメモリ状態（例えば、論理的「１」または「０」）を格納するための金属‐絶縁体‐金属（ＭＩＭ）コンデンサであり得、トランジスタ１００は次に、メモリセル３００へのアクセス（例えば、セルへ情報を書き込むためのアクセス、または、セルから情報を読み込むためのアクセス）を制御するアクセストランジスタとして機能し得る。コンデンサ３０２をＳ／Ｄ領域１０４－１に結合することにより、コンデンサ３０２は、メモリセル３００のメモリ状態を格納するよう構成される。いくつかの実施形態において、コンデンサ３０２は、Ｓ／Ｄ領域１０４－１に結合されるストレージノード（図３には具体的に示されない）を介してＳ／Ｄ領域１０４－１に結合され得る。いくつかの実施形態において、Ｓ／Ｄコンタクト１０６－１は、ストレージノードであるとみなされ得る。
【0069】
図３には具体的に示されないが、メモリセル３００は、コンデンサ３０２が結合されないＳ／Ｄ領域１０４の１つ（例えば、図３の説明ではＳ／Ｄ領域１０４－２）に結合された、メモリ状態を転送するためのビット線を更に含み得る。そのようなビット線は、例えば、メモリセル３００が含まれ得るメモリアレイに関連するメモリペリフェラル回路において提供され得るセンスアンプおよびビット線ドライバに接続され得る。さらに、また図３において具体的に示されないが、メモリセル３００は更に、ゲート信号を供給するために、トランジスタ１００のゲート端子に結合された、例えば、ゲートスタック１０８に結合されたワード線を含み得る。トランジスタ１００は、ゲート信号に応答して、ビット線と、ストレージノードまたはコンデンサ３０２との間のメモリセル３００のメモリ状態の転送を制御するよう構成され得る。
表にガラスサポートを有する例示的なＩＣアセンブリ
表にガラスサポートを有する例示的なＩＣアセンブリ
【0070】
裏側コンタクトを有するトランジスタは、裏側電力供給および表のガラスサポートを有するＩＣアセンブリの３次元集積化を可能にし得る。例示的なＩＣアセンブリが図４に示される。これは、本開示のいくつかの実施形態による、裏側電力供給および表のガラスサポートを有するＩＣアセンブリ４００のブロック図を提供する。
【0071】
図４に示されるように、ＩＣアセンブリ４００は、ＦＥＯＬ層４２０と、ＦＥＯＬ層４２０の上のＢＥＯＬ層４３０とを含み得る。ＦＥＯＬ層４２０は、複数のＦＥＯＬデバイス、例えば、裏側コンタクトのトランジスタとして実装されるＦＥＯＬトランジスタを含み得る。ＢＥＯＬ層４３０は、ＦＥＯＬ層４２０の複数のＦＥＯＬデバイスの１または複数に電気的に結合される（例えば、その少なくとも一部に導電接触する）少なくとも複数のインターコネクトを含み得る。いくつかの実施形態において、ＢＥＯＬ層４３０は更にＢＥＯＬデバイス、例えばバックエンドトランジスタを含み得、それらの少なくともいくつかは、裏側コンタクトを有するトランジスタとして実装され得る。
【0072】
様々な実施形態において、ＦＥＯＬ層４２０において実装される、裏側コンタクトを有するＦＥＯＬトランジスタは、計算ロジックの一部、および／または、メモリアレイの一部であり得る。
【0073】
例えばいくつかの実施形態において、ＦＥＯＬ層４２０のＦＥＯＬトランジスタのいくつかは、メモリアレイのメモリセル、例えば、上で説明された１Ｔ‐１Ｃメモリセルのアクセストランジスタであり得る。そのような実施形態において、そのようなメモリセルのコンデンサは次に、ＢＥＯＬ層４３０において実装され得る。他の実施形態において、ＦＥＯＬ層４２０のＦＥＯＬトランジスタのいくつかは、１Ｔ‐１Ｃ以外の種類のメモリセルのアクセストランジスタであり得る。そのような実施形態において、メモリセルの他の部分（例えばストレージトランジスタ）はＢＥＯＬ層４３０において実装され得る。
【0074】
別の例において、ＦＥＯＬ層４２０のＦＥＯＬトランジスタのいくつかは、ＩＣアセンブリ４００の計算ロジックの一部であり得る。例えば、そのようなトランジスタは、ＢＥＯＬ層４３０において実装され得るメモリセルにおいて格納されるデータについての読み出し／書き込み動作に関する計算ロジック機能を担当し得る。その目的で、ＦＥＯＬ層４２０のＦＥＯＬトランジスタのいくつかは、ＩＣアセンブリ４００において実装されるメモリセル（例えば、ＢＥＯＬ層４３０において実装されるメモリセル）を制御する（例えば、アクセス（読み込み／書き込み）、格納、更新を制御する）よう構成される１または複数の入力／出力（Ｉ／Ｏ）ＩＣ（例えばメモリペリフェラル回路）の一部であり得る。いくつかの実施形態において、ＦＥＯＬ層４２０のＦＥＯＬトランジスタのいくつかは、ＩＣアセンブリ４００において実装されるメモリセルに格納されるデータについて様々な動作（例えば、算術および論理演算、ＩＣアセンブリ４００において実装されるメモリアレイの１または複数からのデータ、ならびに、場合によってはまた、外部デバイスチップからのデータのパイプライン）を実行するよう構成される高性能計算ロジックの一部であり得る。
【0075】
スタンドアロントランジスタ（例えばトランジスタ１００）としての、または、メモリセル（例えばメモリセル３００）の一部として含まれる、本明細書において説明される裏側コンタクトを有するトランジスタは、ＩＣアセンブリ４００における様々な領域／場所に含まれ得る。例えば、トランジスタ１００は、例えば計算ロジックにおける論理トランジスタ（例えばＦＥＯＬ層４２０に含まれる）として使用され得る。別の例において、トランジスタ１００は、例えば、ＢＥＯＬ４３０の１または複数のメモリ層におけるアクセストランジスタとして使用され得る。トランジスタに裏側コンタクトを提供すると、メモリセルのストレージノード（例えばストレージコンデンサ）を組み込むことによってもたらされる集積課題が容易になり得、多くの層のメモリおよび／または計算ロジックを有するスタックアーキテクチャを有する３次元メモリおよびロジックデバイスの構築を実現可能にする。
【0076】
図４の説明は、互いに対する様々な層の全体的な向きおよび配置を提供することを意図し、本開示において別段の定めが無い限り、図４に示される層の１つについて説明される要素の一部が１または複数の他の層内に延在し得る、または、その中に存在し得るＩＣデバイス４００の実施形態を含む。例えば、図４において具体的に示されないが、ＩＣアセンブリ４００の様々なＩＣコンポーネントの電力および信号インターコネクトは、図４に示される層のいずれかに存在し得る。さらに、図４において単一のＢＥＯＬ層４３０が示されるが、様々な実施形態において、ＩＣアセンブリ４００のＢＥＯＬ層４３０は複数のＢＥＯＬ層を含み得る。
【0077】
いくつかの実施形態において、ＢＥＯＬ層４３０は、１または複数のメモリアレイを形成し得る１または複数のメモリ層を含み得る。そのようなメモリアレイは、アクセストランジスタ（例えばトランジスタ１００）、ストレージノード（例えばストレージコンデンサまたはストレージトランジスタ）、ならびに、メモリセルを構成するワード線（例えば行セレクタ）およびビット線（例えば列セレクタ）を含み得る。いくつかの実施形態において、ＢＥＯＬ層４３０のメモリ層はＴＦＴ型メモリセルを含み得る。一方、ＦＥＯＬ層４２０は、ロジックＩＣを駆動および制御するために様々なロジック層、回路、およびデバイス（例えば論理トランジスタ）を含み得る。例えば、ＦＥＯＬ層４２０のロジックデバイスは、ＢＥＯＬ層４３０のメモリセルを制御する（例えば、アクセスする（読み込む／書き込む）、格納する、更新する）ためのメモリペリフェラル回路を形成し得る。ＩＣアセンブリ４００のいくつかの実施形態において、計算ロジックはＦＥＯＬ４２０において、および、ＢＥＯＬ層４３０の１または複数の最低の金属層において提供され得る一方、１または複数のメモリアレイは、ＢＥＯＬ層４３０の上位層において提供され得る。ＩＣアセンブリ４００の他の実施形態において、ＦＥＯＬ層４２０を参照して説明される計算ロジックは、ＦＥＯＬ層４２０の上に（例えば、ＢＥＯＬ層４３０に）、ＢＥＯＬ層４３０のメモリ層の間に、または、ＢＥＯＬ層４３０のメモリ層に結合して提供され得る。
【0078】
ＢＥＯＬ層４３０の様々なＢＥＯＬ層は、ＩＣアセンブリ４００のメタライゼーションスタックの金属層を含み得る。ＢＥＯＬの様々な金属層は、ＦＥＯＬ層４２０の計算ロジックにおけるロジックデバイスの様々な入力および出力、および／または、ＢＥＯＬ層４３０のメモリ層におけるメモリセルをインターコネクトするために使用され得る。一般的には、ＢＥＯＬ層４３０の金属層の各々は、ビア部分およびトレンチ／インターコネクト部分を含み得る。金属層のトレンチ部分は、ｘ‐ｙ平面（例えば、ｘまたはｙ方向）において延在する導電性（例えば金属）線（場合により、「トレンチ」とも称される）に沿って信号および電力を転送するよう構成される一方、金属層のビア部分は、ｚ方向に延在する導電性ビアを通じて、例えば上または下の隣接する金属層のいずれかに信号および電力を転送するよう構成される。したがって、ビアは１つの金属層から隣接する金属層の金属構造（例えば金属線またはビア）へ金属構造を接続する。「金属」層と称されるが、ＢＥＯＬ層４３０の様々な層は、導電性金属、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、またはコバルト（Ｃｏ）、または金属合金の特定のパターンのみ、またはより一般的に、ＩＬＤなどの絶縁媒体において形成される導電性材料のパターンを含み得る。絶縁媒体は、酸化ケイ素、炭素ドープ酸化ケイ素、炭化ケイ素、窒化ケイ素、酸化アルミニウム、および／または酸窒化シリコンなどの任意の好適なＩＬＤ材料を含み得る。
【0079】
ＦＥＯＬ層４２０は元々、基板、ダイ、ウェハまたはチップなどの半導体サポート構造の上に設けられ得、図１～図３の実施形態のサポート構造を参照して説明される材料のいずれか、または材料の組み合わせを含み得る。しかしながら、ＦＥＯＬ層４２０のＦＥＯＬデバイスの裏側部分を露出させるために、そのような半導体サポート構造は後に除去され得、その結果、裏側電力供給構造４１０はＦＥＯＬ層４２０の裏側に設けられ得る（したがって、ＢＥＯＬ層４３０がＦＥＯＬ層４２０の表側に設けられ、裏側電力供給構造４１０がＦＥＯＬ層４２０の裏側に設けられる）。
【0080】
また、図４に示されるように、ＩＣアセンブリ４００は更に、ボンディングインタフェース４４０およびガラスサポート構造４５０を含み得、ボンディングインタフェース４４０は、ＢＥＯＬ層４３０の上面がガラスサポート構造４５０の面に接合するインタフェースであり得る。したがって、ＩＣアセンブリ４００において、ＦＥＯＬ層４２０は裏側電力供給構造４１０とＢＥＯＬ層４３０との間にあり、ＢＥＯＬ層４３０はＦＥＯＬ層４２０とガラスサポート構造４５０との間にある。
【0081】
【0082】
図５は、本開示のいくつかの実施形態による、裏側電力供給および表のガラスサポートを有するＩＣアセンブリ５００の模式図を提供する。裏側電力供給構造４１０、ＦＥＯＬ４２０など、図４に示されたＩＣアセンブリ４００の一部は、図５のＩＣアセンブリ５００においてラベルが付される。ＩＣアセンブリ５００は更に、これらの一部の各々の例示的な実装を示す。
【0083】
図５に示されるように、裏側電力供給構造４１０は、１または複数の層に配置された複数の電力インターコネクト５１２を含み得る（水平方向のラインによって分離される、３つのそのような層が図５に示されるが、そのような分離は他の実施形態において存在しないことがあり得、または、他の実施形態は、図５に示されるものとは異なる数の層および／または異なる構成の電力インターコネクト５１２を含み得る）。電力インターコネクト５１２は、ビア５１２‐１および線５１２－２の任意の好適な組み合わせを含み得、そのいくつかは図５においてラベルが付され、そのいくつかは、図面を複雑にしないようにするべく、ラベルが付されない。電力インターコネクト５１２は、上に説明されるような導電性金属または金属合金のいずれかなどの任意の好適な導電性材料を含み得る。様々な電力インターコネクト５１２の一部は、上で説明されるＩＬＤ材料のいずれかを含み得る絶縁体材料５１４によって包含され得る。
【0084】
図５に更に示されるように、ＦＥＯＬ層４２０は複数のＦＥＯＬデバイス５２６を含み得る。ＦＥＯＬデバイス５２６の１または複数は、上で説明される裏側コンタクトを有するトランジスタ、例えば、トランジスタ１００であり得る。様々な実施形態において、ＦＥＯＬデバイス５２６は、当技術分野において知られているが、本明細書において説明されるような１または複数の裏側コンタクトを有するフィン型トランジスタ、ナノリボントランジスタ、およびナノワイヤトランジスタの１または複数を含み得る。電力インターコネクト５１２の１または複数は次に、裏側コンタクトを有するそのようなトランジスタの１または複数のＳ／Ｄ領域に結合され得る（すなわち、１または複数の電力インターコネクト５１２は、ＦＥＯＬデバイス５２６のトランジスタの１または複数のＳ／Ｄ領域に対する裏側コンタクトを形成し得る）。
【0085】
また、図５に示されるように、ＢＥＯＬ層４３０は、上で説明されたような導電性金属または金属合金のいずれかなどの任意の好適な導電性材料を含み得る複数のＢＥＯＬインターコネクト５３２を含み得る。ＢＥＯＬインターコネクト５３２は、ビア５３２‐１および線５３２－２の任意の好適な組み合わせを含み得、そのいくつかは図５においてラベルが付され、そのいくつかは、図面を複雑にしないようにするべく、ラベルが付されない。ＢＥＯＬインターコネクト５３２の１または複数は、複数のＦＥＯＬデバイス５２６の１または複数に電気的に結合され得る（例えば、その少なくとも一部に導電接触する）。ＢＥＯＬインターコネクト５３２の少なくとも一部は、上で説明されたＩＬＤ材料のいずれかを含み得る絶縁体材料５３４によって包含され得る。いくつかの実施形態において、絶縁体材料５３４などの絶縁体材料はまた、ＦＥＯＬデバイス５２６の一部を少なくとも部分的に包含し得る。図５はまた、ＢＥＯＬ層４３０がメモリセル５３６の層を含み得ることを概略的に示す。メモリセル５３６は、上で説明されたメモリセルのいずれか、例えばＴＦＴ型メモリセル、例えばメモリセル３００であり得る。更なる実施形態において、ＩＣアセンブリ５００は、メモリセル５３６の複数の層を含み得る。
【0086】
いくつかの実施形態において、ＢＥＯＬインターコネクト５３２および電力インターコネクト５１２の側断面図は、ＢＥＯＬインターコネクト５３２および電力インターコネクト５１２がＦＥＯＬ層４２０の異なる側に形成されるという事実に起因して、特性の差を有し得る。特に、そのような実施形態において、ＢＥＯＬインターコネクト５３２の少なくともいくつか、および、電力インターコネクト５１２の少なくともいくつかの、ＦＥＯＬ層４２０に対して垂直な平面における断面は台形であり得る。そのような台形は２つの平行な辺を含み得、その１つは短辺であり、その１つは長辺である（すなわち、長辺の長さは短辺の長さより大きい）。ＢＥＯＬインターコネクト５３２および電力インターコネクト５１２がＦＥＯＬ層４２０の異なる側に形成されるという事実に特徴的なこととして、ＢＥＯＬインターコネクト５３２の台形では、長辺は短辺よりガラスサポート構造４５０に近く、短辺は長辺よりＦＥＯＬ層４２０に近く、一方、電力インターコネクト５１２の台形では、短辺は長辺よりガラスサポート構造４５０およびＦＥＯＬ層４２０の両方に近い。
【0087】
図５は、ボンディングインタフェース４４０を実装するために使用され得るボンディングインタフェース材料５４０を更に示す。これは、上で説明されたようなガラスサポート構造４５０を実装するために使用され得る非半導体サポート構造５５０にＢＥＯＬ層４３０の上面を接合する。いくつかの実施形態において、ボンディングインタフェース材料５４０は酸化物、例えば酸化ケイ素を含み得る。図５に示されるように、いくつかの実施形態において、ボンディングインタフェース材料５４０の一部（例えば、１面）はガラスサポート構造４５０の１または複数の一部に接触し得る一方、ボンディングインタフェース材料５４０の他の部分（例えば反対の面）は、ＢＥＯＬ層４３０の１または複数の一部に接触し得る。いくつかの実施形態において、ボンディングインタフェース材料５４０は、約１ナノメートルと１００ナノメートルとの間の厚さ、例えば、約１～５０ナノメートル、または、約１～２０ナノメートルを有し得る。
【0088】
いくつかの実施形態において、非半導体サポート構造５５０はガラス材料を含み得る。ガラス材料の例は、場合によってはホウ素、炭素、アルミニウム、酸化ハフニウムなどの元素および化合物でドープされる酸化シリコン材料を含み得、ドープ濃度は例えば約０．０１％～１０％である。他の実施形態において、非半導体サポート構造５５０は、Ｓｉより低い、例えば約１０．５より低い誘電率を有する他の固体材料を含み得る。いくつかの実施形態において、非半導体サポート構造５５０はマイカを含み得る。ガラスサポート構造４５０の厚さは、ＩＣアセンブリ４００のための機械的安定性を提供し、場合によっては、ＩＣアセンブリにおける寄生効果を更に低減させるために様々なデバイス（いくつかのそのようなデバイスは、図６に示され、上で説明される）を含むことをサポートするガラスサポート構造４５０についての任意の値であり得る。いくつかの実施形態において、ガラスサポート構造４５０は、約０．２マイクロメートル（ミクロン）～１００ミクロンの厚さ、例えば、約０．５～５ミクロン、または、約１～３ミクロンを有し得る。
【0089】
図６は、本開示のいくつかの実施形態による、裏側電力供給、ならびに、表の薄膜デバイスを有するガラスサポートを有するＩＣアセンブリ６００の模式図を提供する。裏側電力供給構造４１０、ＦＥＯＬ４２０など、図４に示されたＩＣアセンブリ４００の一部は、図６のＩＣアセンブリ６００においてラベルが付される。ＩＣアセンブリ６００は更に、これらの一部の各々の例示的な実装を示す。特に、ＩＣアセンブリ６００は、上で説明されたようなＩＣアセンブリ５００（図６では、図５において示されるＩＣアセンブリ５００に含まれるものと同一の要素のいくつかを含むＩＣアセンブリ６００で示され、同一パターンを使用して示される）として実装され得る。ただし、ＩＣアセンブリ６００は更に、ガラスサポート構造４５０に配置された１または複数の薄膜デバイス５５６を含む。簡潔にするために、ＩＣアセンブリ５００の詳細な説明は、ＩＣアセンブリ６００に関しては繰り返されず、違いのみが説明される。さらに、図６の図面を複雑にしないようにするべく、電力インターコネクト５１２－１および５１２－２ならびにＢＥＯＬインターコネクト５３２－１および５３２－２は、図５においてラベルが付されたように図６において具体的にラベルが付されない。
【0090】
様々な実施形態において、薄膜デバイス５５６は、ＩＣアセンブリ６００内の寄生効果を低減するよう構成される、薄膜抵抗器、薄膜コンデンサ、および薄膜インダクタなどの２端子デバイスであり得る。そのような２端子薄膜デバイス５５６の第１端子は、複数のＢＥＯＬインターコネクト５３２の第１ＢＥＯＬインターコネクトに電気的に結合され得る（例えば、導電接触する）一方で、第２端子は、複数のＢＥＯＬインターコネクト５３２の第２ＢＥＯＬインターコネクトに電気的に結合され得る（例えば、導電接触する）。そのような２端子結合の一例は、図６において、薄膜デバイス５５６の１つ（ただし、図６の例には３つの異なる薄膜デバイス５５６が示される）についてラベルが付される。ＩＣアセンブリ６００の右側に示される薄膜デバイス５５６の第１端子は、複数のＢＥＯＬインターコネクト５３２（図６において、点線の輪郭６５２‐１に示される上記結合）の第１ＢＥＯＬインターコネクト６１２－１に結合され、ＩＣアセンブリ６００の右側に示される薄膜デバイス５５６の第２端子は、複数のＢＥＯＬインターコネクト５３２（図６において、点線の輪郭６５２‐２に示される結合）の第２ＢＥＯＬインターコネクト６１２－２に結合される。図６に示されるように、いくつかの実施形態において、薄膜デバイス５５６の一部は、ボンディングインタフェース４５０を通って延在し、ＢＥＯＬインターコネクト５３２のそれぞれの一部と電気的に接触し得る。
【0091】
図７は、本開示のいくつかの実施形態による、裏側電力供給、および、表の活性層を有するガラスサポートを有するＩＣアセンブリ７００の模式図を提供する。裏側電力供給構造４１０、ＦＥＯＬ４２０など、図４に示されたＩＣアセンブリ４００の一部は、図７のＩＣアセンブリ７００においてラベルが付される。ＩＣアセンブリ７００は更に、これらの一部の各々の例示的な実装を示す。特に、ＩＣアセンブリ７００は、上で説明されたようなＩＣアセンブリ５００（図７では、図５において示されるＩＣアセンブリ５００に含まれるものと同一の要素のいくつかを含むＩＣアセンブリ７００で示され、同一パターンを使用して示される）として実装され得る。ただし、ＩＣアセンブリ７００は更に、ガラスサポート構造４５０とＢＥＯＬ層４３０との間の活性層６５０を含む。簡潔にするために、ＩＣアセンブリ５００の詳細な説明は、ＩＣアセンブリ７００について繰り返されず、違いのみが説明される。さらに、図７の図面を複雑にしないようにするべく、電力インターコネクト５１２－１および５１２－２、ならびに、ＢＥＯＬインターコネクト５３２－１および５３２－２は、図５においてラベルが付されたように図７において具体的にラベルが付されない。
【0092】
図７に示されるように、活性層７５０は、ガラスサポート構造４５０とボンディングインタフェース４４０との間に設けられ得、ボンディングインタフェース４４０は次に、活性層７５０とＢＥＯＬ層４３０との間に設けられ得る。いくつかの実施形態において、ボンディングインタフェース４４０のいくつかの一部は、活性層７５０の１または複数の一部に接触し得、ボンディングインタフェース４４０の他の部分は、ＢＥＯＬ層４３０の１または複数の一部に接触し得る。ボンディングインタフェース４４０は、例えば、図１０を参照して下で説明されるような、そのような実施形態におけるハイブリッドボンディングインタフェースであり得る。
【0093】
図７に示されるように、活性層７５０は、１または複数の層に配置される複数のインターコネクト７５２を含み得る（２つのそのような層が図７に示され、水平方向のラインによって分離されるが、そのような分離は他の実施形態において存在しないことがあり得、または、他の実施形態は、図７に示されるものとは異なる数の層および／または異なる構成のインターコネクト７５２を含み得る）。インターコネクト７５２は、ビア７５２‐１および線７５２－２の任意の好適な組み合わせを含み得、そのいくつかは図７においてラベルが付され、そのいくつかは、図面を複雑にしないようにするべく、ラベルが付されない。インターコネクト７５２は、上で説明されたような導電性金属または金属合金のいずれかなど、任意の好適な導電性材料を含み得る。様々なインターコネクト７５２の一部は、上で説明されたＩＬＤ材料のいずれかを含み得る絶縁体材料７５４によって包含され得る。活性層７５０のインターコネクト７５２の１または複数は、複数のＢＥＯＬインターコネクト５３２の１または複数に電気的に結合され得る（例えば、その少なくとも一部に導電接触する）。
【0094】
図７において更に示されるように、ＩＣアセンブリ７００は、トランジスタまたはメモリセルなどの複数のデバイス７５６を更に含み得る。図７は、ガラスサポート構造４５０の一部としてデバイス７５６を示すが、ＩＣアセンブリ７００の他の実施形態において、デバイス７５６は活性層７５０の一部であり得る。いくつかの実施形態において、デバイス７５６の１または複数は、例えばトランジスタ１００など、上で説明されたトランジスタであり得る。いくつかの実施形態において、デバイス７５６の１または複数は、上で説明されたようなメモリセル、例えばメモリセル３００であり得る、または、任意の他の組み込みメモリセルであり得る。インターコネクト７５２の１または複数は次に、デバイス７５６の１または複数の一部に、および、複数のＢＥＯＬインターコネクト５３２の１または複数に結合され得る。
【0095】
いくつかの実施形態において、インターコネクト７５２の側断面図は、インターコネクト７５２およびＢＥＯＬインターコネクト５３２がボンディングインタフェース４４０の異なる側で形成されるという事実に起因する特性の違いを有し得る。特に、そのような実施形態において、インターコネクト７５２の少なくともいくつかの、ＦＥＯＬ層４２０に対して垂直な平面における断面は、１つの短辺および１つの長辺を有する台形であり得る。そのような台形は、２つの平行な辺を含み得、その１つは短辺であり、その１つは長辺である（すなわち、長辺の長さは短辺の長さより大きい）。インターコネクト７３２およびＢＥＯＬインターコネクト５３２がボンディングインタフェース４４０の異なる側に形成されるという事実に特徴的なこととして、インターコネクト７３２の台形では、短辺は長辺よりガラスサポート構造４５０に近く、長辺は短辺よりボンディングインタフェース４４０およびＦＥＯＬ層４２０に近く、一方、ＢＥＯＬインターコネクト５１２の台形では、長辺は短辺よりガラスサポート構造４５０およびボンディングインタフェース４４０の両方に近い。
【0096】
図８は、本開示のいくつかの実施形態による、裏側電力供給、ならびに、表の薄膜デバイスおよび活性層を有するガラスサポートを有するＩＣアセンブリ８００の模式図を提供する。裏側電力供給構造４１０、ＦＥＯＬ４２０など、図４に示されたＩＣアセンブリ４００の一部は、図８のＩＣアセンブリ８００においてラベルが付される。ＩＣアセンブリ８００は更に、これらの一部の各々の例示的な実装を示す。特に、ＩＣアセンブリ８００は、上で説明されるようなガラスサポート構造４５０において配置される１または複数の薄膜デバイス５５６を有し、上で説明されるようなＩＣアセンブリ７００の活性層７５０を更に含むＩＣアセンブリ６００として実装され得る。これは、図８において、同一の要素のいくつかを含むＩＣアセンブリ８００を用いて示され、図６において示されるＩＣアセンブリ６００、および、図７において示されるＩＣアセンブリ７００に含まれるものと同一パターンを使用して示す。図６および図７を参照して提供される、ガラスサポート構造４５０に配置される１または複数の薄膜デバイス５５６、および、活性層７５０を有するＩＣアセンブリの説明は、図８のＩＣアセンブリ８００に適用可能であり、したがって、簡潔にするために、繰り返されない。
例示的な製造方法
例示的な製造方法
【0097】
本明細書において説明される、裏側電力供給および表のガラスサポートを有するＩＣアセンブリは、任意の好適な技法、例えば、サブトラクティブ、アディティブ、ダマシン、デュアルダマシンなどを使用して製造され得る。そのような技法のいくつかは、好適な堆積およびパターニング技法を含み得る。本明細書に使用される「パターニング」は、任意の好適な技法（例えば、レジストを適用し、リソグラフィを使用してレジストをパターニングし、次に、ドライエッチング、ウェットエッチング、または、任意の適切な技法を使用して１または複数の材料のエッチングする）を使用して１または複数の材料のパターンを形成することを指し得る。
【0098】
図９の（Ａ）～図９の（Ｄ）は、本開示のいくつかの実施形態による、裏側電力供給および表のガラスサポートを有するＩＣアセンブリを形成する第１の例示的方法を示す。図１０の（Ａ）～図１０の（Ｄ）は、本開示のいくつかの実施形態による、裏側電力供給および表のガラスサポートを有するＩＣアセンブリを形成する第２の例示的方法を示す。図９および図１０に示されるＩＣアセンブリは、図５～図８に示されるＩＣアセンブリに含まれるものと同一の要素のいくつかを含み、同一パターンを使用して示す。簡潔にするために、それらの元素の詳細な説明は、図９および図１０に示されるＩＣ組み立てに適用可能であり、繰り返されない。
【0099】
図９の（Ａ）は、ＩＣ構造９００Ａを示し、第１製造方法が、図１～図３を参照して説明されるサポート構造のいずれかを含み得る半導体サポート構造９０２の上に複数のＦＥＯＬデバイス５２６を形成することで開始し得、次に、ＦＥＯＬデバイス５２６を有するＦＥＯＬ層４２０の上にＢＥＯＬ４３０を形成し、次に、ＢＥＯＬ層４３０の最上面の上にボンディングインタフェース材料５４０の層を提供することを示す。図９の（Ｂ）はＩＣ構造９００Ｂを示し、第１製造方法が次に、図９の（Ａ）のＩＣ構造９００Ａを上下反転させ、ＩＣ構造９００Ａのボンディングインタフェース材料５４０を、ガラスサポート構造４５０の上面に提供されるボンディングインタフェース材料に接触させることに進み得、それにより、ＩＣ構造９００Ａとガラスサポート構造４５０との接合を実行することを示す。一般的に、本明細書に説明される接合は、絶縁体‐絶縁体の接合、例えば、酸化物‐酸化物の接合であり得、ボンディングインタフェース材料は、接合される構造の一方または両方の面に適用され得、次に、場合によっては一定の期間にわたって好適な圧力を適用してアセンブリを好適な温度（例えば、やや高温、例えば、約５０～２００℃）まで加熱しながら、構造は共に組み立てられる。いくつかの実施形態において、ボンディングインタフェース材料５４０は、図９の（Ｂ）および図９の（Ｃ）に示されるように、ＩＣ構造９００Ａおよびガラスサポート構造４５０を互いに取り付けることを確実にする接着材料であり得る。いくつかの実施形態において、ボンディングインタフェース材料５４０は、エッチングストップ材料であり得る。いくつかの実施形態において、ボンディングインタフェース材料５４０は、両方ともエッチングストップ材料であり、本明細書において説明されるようなＩＣ構造を互いに取り付けることを保証するための好適な接着剤特性を有し得る。いくつかの実施形態において、意図的に追加された接着剤ボンディング材料が使用されないことがあり得、その場合、本図面における層ラベル「５４０」または「４４０」は、それぞれのＩＣ構造を互いに接合することによりもたらされるボンディングインタフェースを表す。共に接合されたＩＣ構造の絶縁体の特定の材料が同一であり得るときでも（この場合、ボンディングインタフェースは、さもなければバルク絶縁体（例えばバルク酸化物）層として現れるものにおいてシームまたは薄い層としてなお認識可能である）、ボンディングインタフェースは、例えば制限視野電子回折（ＳＥＤ）を使用して、本明細書に説明されるＩＣアセンブリにおけるシームまたは薄い層として認識可能であり得る。本明細書において使用される場合、「ボンディングインタフェース材料５４０」または「ボンディングインタフェース４４０」への言及は、別段の定めが無い限り、本明細書において説明されるＩＣ構造を接合するために、意図的に追加された接着材料が使用されない実施形態についての「ボンディングインタフェース」に適用可能である。図９の（Ｃ）は、ＩＣ構造９００Ｃを示し、ＩＣ構造９００Ａおよびガラスサポート構造４５０の接合が実行された後に、第１製造方法は、ＦＥＯＬ４２０のＦＥＯＬデバイス５２６の裏側を暴露するために、（例えば、好適な研磨または研削プロセスを使用する）半導体サポート構造９０２の除去に進み得ることを示す。図９の（Ｄ）はＩＣ構造９００Ｄを示しＦＥＯＬ４２０のＦＥＯＬデバイス５２６の裏側が暴露された後に、第１製造方法は、上で説明されたような裏側電力供給構造４１０を提供することに進み得ることを示す。
【0100】
図１０の（Ａ）はＩＣ構造１０００Ａを示し、第２製造方法が、図１～図３を参照して説明されるサポート構造のいずれかを含み得る半導体サポート構造９０２の上に複数のＦＥＯＬデバイス５２６を形成することから開始し、次に、ＦＥＯＬデバイス５２６を有するＦＥＯＬ層４２０の上にＢＥＯＬ４３０を形成し得ることを示す。図１０の（Ｂ）はＩＣ構造１０００Ｂを示し、第２製造方法が次に、図１０の（Ａ）のＩＣ構造１０００Ａを上下反転して、ＩＣ構造１０００ＡのＢＥＯＬ層４３０を、ガラスサポート構造４５０の上に設けられる活性層７５０の上面に接触させることに進み得、それにより、ＩＣ構造１０００Ａとガラスサポート構造４５０とのハイブリッド接合を実行することを示す。図９の（Ａ）～図９の（Ｄ）について提供される接合の説明は、ＩＣ構造１０００Ａとガラスサポート構造４５０との接合に適用可能であり、したがって、簡潔にするために、繰り返されない。図１０の（Ｃ）は、ＩＣ構造１０００Ｃを示し、ＩＣ構造９００ＡのＢＥＯＬ層４３０と活性層７５０との接合が実行された後に、ボンディングインタフェース４４０が活性層７５０とＢＥＯＬ層４３０との間に形成され得ることを示す。図１０の（Ｄ）は後に、第２製造方法が、ＦＥＯＬ４２０のＦＥＯＬデバイス５２６の裏側を暴露させるために、（例えば、好適な研磨または研削プロセスを使用する）半導体サポート構造９０２の除去に進み、その後、上で説明されたような裏側電力供給構造４１０を提供し得ることを示す。
例示的な電子デバイス
例示的な電子デバイス
【0101】
本明細書に開示される裏側電力供給および表のガラスサポートを有するＩＣアセンブリは、任意の好適な電子デバイスに含まれ得る。図１１～図１３は、本明細書に開示されるような、裏側電力供給および表のガラスサポートを有する１または複数のＩＣアセンブリを含み得るデバイスおよびコンポーネントの様々な例を示す。
【0102】
図１１は、本明細書に開示される実施形態のいずれかによる、裏側電力供給および表側のガラスサポートを有する１または複数のＩＣアセンブリを含み得る例示的なＩＣパッケージ２２００の側断面図である。いくつかの実施形態において、ＩＣパッケージ２２００はシステムインパッケージ（ＳｉＰ）であり得る。
【0103】
パッケージ基板２２５２は、誘電体材料（例えば、セラミック、ビルドアップ膜、充填剤粒子を有するエポキシ膜など）から形成され得、面２２７２と面２２７４との間、または、面２２７２上の異なる位置の間、および／または、面２２７４上の異なる位置の間に、誘電体材料を通って延在する導電性経路を有し得る。
【0104】
パッケージ基板２２５２は、パッケージ基板２２５２を通って導電性経路２２６２に結合される導電性コンタクト２２６３を含み得、ダイ２２５６および／またはインタポーザ２２５７内の回路が様々な導電性コンタクト２２６４に（または、図示されないパッケージ基板２２５２に含まれる他のデバイスに）電気的に結合することを可能にする。
【0105】
ＩＣパッケージ２２００は、インタポーザ２２５７の導電性コンタクト２２６１、第１レベルインターコネクト２２６５、および、パッケージ基板２２５２の導電性コンタクト２２６３を介してパッケージ基板２２５２に結合されるインタポーザ２２５７を含み得る。図１３に示される第１レベルインターコネクト２２６５は、はんだバンプであるが、任意の好適な第１レベルインターコネクト２２６５が使用され得る。いくつかの実施形態において、インタポーザ２２５７がＩＣパッケージ２２００に含まれないことがあり得、むしろ、ダイ２２５６は、第１レベルインターコネクト２２６５によって面２２７２において導電性コンタクト２２６３に直接結合され得る。
【0106】
ＩＣパッケージ２２００は、ダイ２２５６の導電性コンタクト２２５４、第１レベルインターコネクト２２５８、および、インタポーザ２２５７の導電性コンタクト２２６０を介してインタポーザ２２５７に結合される１または複数のダイ２２５６を含み得る。導電性コンタクト２２６０は、インタポーザ２２５７を通じて導電性経路（不図示）に結合され得、ダイ２２５６内の回路が様々な導電性コンタクト２２６１に（または、図示されないインタポーザ２２５７に含まれる他のデバイスに）電気的に結合することを可能にする。図１１に示される第１レベルインターコネクト２２５８ははんだバンプであるが、任意の好適な第１レベルインターコネクト２２５８が使用され得る。本明細書において用いられる場合、「導電性コンタクト」は、異なるコンポーネント間のインタフェースとして機能する導電性材料（例えば、金属）の一部分を指し得る。導電性コンタクトは、あるコンポーネントの表面内へ窪んでいてもよく、当該表面と同一平面上にあってもよく、当該表面から離れて延在してもよく、かつ、任意の適切な形態（例えば、導電性パッドまたはソケット）を取ってよい。
【0107】
いくつかの実施形態において、アンダーフィル材料２２６６は、第１レベルインターコネクト２２６５の周りのパッケージ基板２２５２とインタポーザ２２５７との間に配置され得、モールド化合物２２６８は、ダイ２２５６およびインタポーザ２２５７の周りに、パッケージ基板２２５２と接触して配置され得る。いくつかの実施形態において、アンダーフィル材料２２６６は、モールド化合物２２６８と同一であり得る。アンダーフィル材料２２６６およびモールド化合物２２６８に使用され得る例示的な材料は、好適なエポキシ成形材料である。第２レベルインターコネクト２２７０は導電性コンタクト２２６４に結合され得る。図１１に示される第２レベルインターコネクト２２７０は、（例えば、ボールグリッドアレイ構成用の）はんだボールであるが、任意の適切な第２レベルインターコネクト２２７０（例えば、ピングリッドアレイ構成におけるピンまたはランドグリッドアレイ構成におけるランド）が用いられ得る。第２レベルインターコネクト２２７０は、回路基板（例えば、マザーボード）、インタポーザ、または当技術分野において既知であり、かつ、図１２を参照して下に述べられる別のＩＣパッケージなどの別のコンポーネントにＩＣパッケージ２２００を結合させるために用いられ得る。
【0108】
ダイ２２５６は、本明細書において説明される、裏側電力供給および表のガラスサポートを有するＩＣアセンブリの実施形態のいずれかの形態をとり得る。ＩＣパッケージ２２００が複数のダイ２２５６を含む実施形態において、ＩＣパッケージ２２００は、マルチチップパッケージ（ＭＣＰ）と称され得る。ダイ２２５６は、任意の所望の機能を実行するための回路を含み得る。例えば、ダイ２２５６の１または複数は、ロジックダイ（例えばシリコンベースダイ）であり得、ダイ２２５６の１または複数は、本明細書において説明されるような組み込みロジックおよびメモリデバイスを含むメモリダイ（例えば、高帯域幅メモリ）であり得る。いくつかの実施形態において、ダイ２２５６のいずれかは、例えば上で説明されたような、裏側電力供給および表のガラスサポートを有する１または複数のＩＣアセンブリを含み得る。いくつかの実施形態において、ダイ２２５６の少なくともいくつかは、裏側電力供給および表のガラスサポートを有するＩＣアセンブリのいずれかを含まないことがあり得る。
【0109】
図１１に示されるＩＣパッケージ２２００は、フリップチップパッケージであり得るが、他のパッケージアーキテクチャが使用され得る。例えば、ＩＣパッケージ２２００は、埋め込みウェハレベルボールグリッドアレイ（ｅＷＬＢ）パッケージなどのボールグリッドアレイ（ＢＧＡ）パッケージであり得る。別の例において、ＩＣパッケージ２２００は、ウェハレベルチップスケールパッケージ（ＷＬＣＳＰ）またはパネルファンアウト（ＦＯ）パッケージであってよい。２つのダイ２２５６が図１１のＩＣパッケージ２２００において示されるが、ＩＣパッケージ２２００は、任意の所望の数のダイ２２５６を含み得る。ＩＣパッケージ２２００は、パッケージ基板２２５２の第１面２２７２または第２面２２７４上に、または、インタポーザ２２５７のいずれかの面上に配置される表面実装型の抵抗器、コンデンサおよびインダクタなど、追加の受動コンポーネントを含み得る。より一般的には、ＩＣパッケージ２２００は、当技術分野において知られている任意の他の能動または受動コンポーネントを含み得る。
【0110】
図１２は、本明細書において開示される実施形態のいずれかによる、裏側電力供給および表のガラスサポートを有する１または複数のＩＣアセンブリを有するコンポーネントを含み得るＩＣデバイスアセンブリ２３００の側断面図である。ＩＣデバイスアセンブリ２３００は、回路基板２３０２（例えばマザーボードであり得る）上に配置された複数のコンポーネントを含み得る。ＩＣデバイスアセンブリ２３００は、回路基板２３０２の第１面２３４０および回路基板２３０２の反対の第２面２３４２上に配置されたコンポーネントを含む。一般的に、コンポーネントは面２３４０および面２３４２の一方または両方に配置され得る。特に、ＩＣデバイスアセンブリ２３００のコンポーネントのいずれか好適なものは、本明細書に開示される実施形態のいずれかによる、裏側電力供給および表のガラスサポートを有する１または複数のＩＣアセンブリのいずれかを含み得る。例えば、ＩＣデバイスアセンブリ２３００を参照して下で説明されたＩＣパッケージのいずれかは、図１１を参照して上で説明されたＩＣパッケージ２２００（例えば、ダイ２２５６上に提供される、裏側電力供給および表のガラスサポートを有する１または複数のＩＣアセンブリを含み得る）の実施形態のいずれかの形態をとり得る。
【0111】
いくつかの実施形態において、回路基板２３０２は、誘電体材料の層により互いに分離され、かつ、導電性ビアにより相互接続された複数の金属層を含むＰＣＢであってよい。当該金属層のうちのいずれか１または複数が、回路基板２３０２に結合されたコンポーネント間で電気信号を（任意で、他の金属層と連携して）転送するために、所望の回路パターンで形成され得る。他の実施形態において、回路基板２３０２は、非ＰＣＢ基板であってよい。
【0112】
図１２に示されるＩＣデバイスアセンブリ２３００は、結合コンポーネント２３１６によって回路基板２３０２の第１面２３４０に結合されたパッケージ－オン－インタポーザ構造２３３６を含む。結合コンポーネント２３１６は、パッケージ－オン－インタポーザ構造２３３６を回路基板２３０２へ電気的かつ機械的に結合させてよく、はんだボール（例えば、図１２に示される）、ソケットの雄部分および雌部分、接着剤、アンダーフィル材料、および／または任意の他の適切な電気的および／または機械的な結合構造を含んでよい。
【0113】
パッケージ－オン－インタポーザ構造２３３６は、結合コンポーネント２３１８によってインタポーザ２３０４に結合されたＩＣパッケージ２３２０を含み得る。結合コンポーネント２３１８は、結合コンポーネント２３１６を参照して上述した形態など、当該用途での任意の適切な形態を取り得る。ＩＣパッケージ２３２０は、本明細書において説明される裏側電力供給および表側のガラスサポートを有する１または複数のＩＣアセンブリを含む。図１２には単一のＩＣパッケージ２３２０が示されるが、複数のＩＣパッケージがインタポーザ２３０４に結合され得る。実際、追加のインタポーザがインタポーザ２３０４に結合され得る。インタポーザ２３０４は、回路基板２３０２およびＩＣパッケージ２３２０をブリッジするために使用される介在基板を提供し得る。一般的に、インタポーザ２３０４は、より幅広のピッチに接続を広げてよく、または、異なる接続へと接続をリルートしてよい。例えば、インタポーザ２３０４は、回路基板２３０２との結合のために、ＩＣパッケージ２３２０（例えばダイ）を、結合コンポーネント２３１６のＢＧＡに結合し得る。図１２に示される実施形態において、ＩＣパッケージ２３２０および回路基板２３０２は、インタポーザ２３０４の反対側に付着される。他の実施形態において、ＩＣパッケージ２３２０および回路基板２３０２は、インタポーザ２３０４の同一の側に付着され得る。いくつかの実施形態において、３以上のコンポーネントは、インタポーザ２３０４によって相互接続され得る。
【0114】
インタポーザ２３０４は、エポキシ樹脂、ガラス繊維強化エポキシ樹脂、セラミック材料、またはポリイミドなどのポリマー材料で形成され得る。いくつかの実装において、インタポーザ２３０４は、シリコン、ゲルマニウム、ならびに他のＩＩＩ‐Ｖ族およびＩＶ族材料などの、半導体基板に使用される上記で説明された材料と同一の材料を含み得る、交互に重なる強固または柔軟な材料で形成され得る。インタポーザ２３０４は、これらに限定されるものではないが、スルーシリコンビア（ＴＳＶ）２３０６を含む金属インターコネクト２３０８およびビア２３１０を含み得る。インタポーザ２３０４は、受動デバイスおよび能動デバイスの両方を含む組み込みデバイス２３１４を更に含み得る。そのようなデバイスは、限定されるものではないが、コンデンサ、デカップリングコンデンサ、抵抗器、インダクタ、ヒューズ、ダイオード、変圧器、センサ、静電気放電（ＥＳＤ）保護デバイスおよびメモリデバイスを含み得る。無線周波数（ＲＦ）デバイス、電力増幅器、電力管理デバイス、アンテナ、アレイ、センサおよび微小電気機械システム（ＭＥＭＳ）デバイスなどのより複雑なデバイスもインタポーザ２３０４上に形成され得る。パッケージ－オン－インタポーザ構造２３３６は、当技術分野において既知のパッケージ－オン－インタポーザ構造のいずれかの形態を取り得る。
【0115】
ＩＣデバイスアセンブリ２３００は、結合コンポーネント２３２２によって回路基板２３０２の第１面２３４０に結合されるＩＣパッケージ２３２４を含み得る。結合コンポーネント２３２２は、結合コンポーネント２３１６を参照して上で説明される実施形態のいずれかの形態を取り得、ＩＣパッケージ２３２４は、ＩＣパッケージ２３２０を参照して上で説明される実施形態のいずれかの形態を取り得る。
【0116】
図１２に示されるＩＣデバイスアセンブリ２３００は、結合コンポーネント２３２８によって回路基板２３０２の第２面２３４２に結合されたパッケージ－オン－パッケージ構造２３３４を含む。パッケージ－オン－パッケージ構造２３３４は、ＩＣパッケージ２３２６が回路基板２３０２とＩＣパッケージ２３３２との間に配置されるように、結合コンポーネント２３３０によって共に結合されたＩＣパッケージ２３２６およびＩＣパッケージ２３３２を含み得る。結合コンポーネント２３２８および２３３０は、上で説明された結合コンポーネント２３１６の実施形態のいずれかの形態をとり得、ＩＣパッケージ２３２６および２３３２は、上で説明されたＩＣパッケージ２３２０の実施形態のいずれかの形態をとり得る。パッケージ－オン－パッケージ構造２３３４は、当技術分野において既知のパッケージ－オン－パッケージ構造のいずれかに従って構成され得る。
【0117】
図１３は、本明細書に開示される実施形態のいずれかによる、裏側電力供給および表のガラスサポートを有する１または複数のＩＣアセンブリを有する１または複数のコンポーネントを備え得る例示的なコンピューティングデバイス２４００のブロック図である。コンピューティングデバイス２４００のコンポーネントのいずれかは、図１１を参照して説明されるＩＣパッケージ２２００を含み得る。コンピューティングデバイス２４００のコンポーネントのいずれかは、図１２を参照して説明されるＩＣデバイスアセンブリ２３００を含み得る。
【0118】
複数のコンポーネントがコンピューティングデバイス２４００に含まれるものとして図１３に示されているが、これらのコンポーネントのうちのいずれか１または複数は、当該用途に適している場合、省略または重複され得る。いくつかの実施形態において、コンピューティングデバイス２４００に含まれるコンポーネントのいくつかまたはすべては１または複数のマザーボードに付着され得る。いくつかの実施形態において、これらのコンポーネントのいくつかまたはすべては、単一のＳｏＣダイ上で製造される。
【0119】
追加的に、様々な実施形態において、コンピューティングデバイス２４００は、図１３に示されるコンポーネントのうちの１または複数を含まなくてよいが、コンピューティングデバイス２４００は、１または複数のコンポーネントを結合させるためのインタフェース回路を含んでよい。例えば、コンピューティングデバイス２４００は、ディスプレイデバイス２４０６を含まなくてよいが、ディスプレイデバイス２４０６が結合され得るディスプレイデバイスインタフェース回路（例えば、コネクタおよびドライバ回路）を含んでよい。別の一連の例において、コンピューティングデバイス２４００は、オーディオ入力デバイス２４１８またはオーディオ出力デバイス２４０８を含まなくてよいが、オーディオ入力デバイス２４１８またはオーディオ出力デバイス２４０８が結合され得るオーディオ入力または出力デバイスインタフェース回路（例えば、コネクタおよび支持回路）を含んでよい。
【0120】
コンピューティングデバイス２４００は、処理デバイス２４０２（例えば、１または複数の処理デバイス）を含み得る。本明細書で用いられる用語「処理デバイス」または「プロセッサ」は、レジスタおよび／またはメモリからの電子データを処理して、当該電子データをレジスタおよび／またはメモリに格納可能な他の電子データに変換する任意のデバイスまたはデバイスの一部を指してよい。処理デバイス２４０２は、１または複数のデジタル信号プロセッサ（ＤＳＰ）、特定用途向けＩＣ（ＡＳＩＣ）、中央処理装置（ＣＰＵ）、グラフィックス処理ユニット（ＧＰＵ）、暗号プロセッサ（ハードウェア内で暗号アルゴリズムを実行する専用プロセッサ）、サーバプロセッサまたは任意の他の適切な処理デバイスを含み得る。コンピューティングデバイス２４００はメモリ２４０４を含んでよく、メモリ２４０４はそれ自身が、揮発性メモリ、（例えば、ＤＲＡＭ）、不揮発性メモリ（例えば、リードオンリメモリ（ＲＯＭ））、フラッシュメモリ、ソリッドステートメモリ、および／またはハードドライブなどの１または複数のメモリデバイスを含んでよい。いくつかの実施形態において、メモリ２４０４は、処理デバイス２４０２を有するダイを共有するメモリを含んでよい。メモリは、キャッシュメモリとして使用され得、本明細書において説明されるような裏側電力供給および表側のガラスサポートを有する１または複数のＩＣアセンブリを含み得る。
【0121】
いくつかの実施形態において、コンピューティングデバイス２４００は、通信チップ２４１２（例えば、１または複数の通信チップ）を含み得る。例えば、通信チップ２４１２は、コンピューティングデバイス２４００との間でのデータの転送のための無線通信を管理するように構成されてよい。用語「無線」およびその派生語は、非固体媒体を通して変調された電磁放射を用いて、データを通信し得る回路、デバイス、システム、方法、技術、通信チャネル等を説明するために用いられてよい。当該用語は、関連するデバイスが一切の配線を含まないことを示唆するものではないが、いくつかの実施形態においてこれらが配線を含まないことはある。
【0122】
通信チップ２４１２は、複数の無線規格またはプロトコルのうち任意のものを実装してよく、これらとしては、限定ではないが、Ｗｉ‐Ｆｉ（ＩＥＥＥ６０２．１１ファミリ）、ＩＥＥＥ６０２．１６規格（例えば、ＩＥＥＥ６０２．１６‐２００５修正）を含む米国電気電子学会（ＩＥＥＥ）規格、任意の修正、更新および／または改定（例えば、アドバンストＬＴＥプロジェクト、ウルトラモバイルブロードバンド（ＵＭＢ）プロジェクト（「３ＧＰＰ２」とも呼ばれる）等）を含むＬｏｎｇ‐Ｔｅｒｍ Ｅｖｏｌｕｔｉｏｎ（ＬＴＥ）プロジェクトが含まれる。ＩＥＥＥ６０２．１６と互換性があるブロードバンド無線アクセス（ＢＷＡ）ネットワークは、概して、ＷｉＭＡＸ（Ｗｏｒｌｄｗｉｄｅ Ｉｎｔｅｒｏｐｅｒａｂｉｌｉｔｙ ｆｏｒ Ｍｉｃｒｏｗａｖｅ Ａｃｃｅｓｓを表す頭字語）ネットワークと称され、これはＩＥＥＥ６０２．１６標準規格に対する適合性と相互運用性のテストに合格した製品用の認証マークである。通信チップ２４１２は、移動通信用グローバルシステム（ＧＳＭ（登録商標））、汎用パケット無線サービス（ＧＰＲＳ）、ユニバーサル移動体通信システム（ＵＭＴＳ）、高速パケットアクセス（ＨＳＰＡ）、次世代ＨＳＰＡ（Ｅ－ＨＳＰＡ）またはＬＴＥネットワークに従って動作してよい。通信チップ２４１２は、ＧＳＭエボリューション用エンハンストデータ（ＥＤＧＥ）、ＧＳＭ（登録商標） ＥＤＧＥ無線アクセスネットワーク（ＧＥＲＡＮ）、ユニバーサル地上波無線アクセスネットワーク（ＵＴＲＡＮ）または次世代ＵＴＲＡＮ（Ｅ－ＵＴＲＡＮ）に従って動作してよい。通信チップ２４１２は、符号分割多重アクセス（ＣＤＭＡ）、時分割多重アクセス（ＴＤＭＡ）、デジタルエンハンストコードレス電気通信（ＤＥＣＴ）、エボリューションデータオプティマイズド（ＥＶ－ＤＯ）およびそれらの派生物、ならびに３Ｇ、４Ｇ、５Ｇおよびそれ以降のものとして指定される任意の他の無線プロトコルに従って動作してよい。他の実施形態において、通信チップ２４１２は、他の無線プロトコルに従って動作してよい。コンピューティングデバイス２４００は、無線通信を容易にするための、および／または（ＡＭまたはＦＭ無線伝送のような）他の無線通信を受信するためのアンテナ２４２２を含んでよい。
【0123】
いくつかの実施形態において、通信チップ２４１２は、電気、光または任意の他の適切な通信プロトコル（例えば、Ｅｔｈｅｒｎｅｔ（登録商標））などの有線通信を管理し得る。上述したように、通信チップ２４１２は、複数の通信チップを含んでよい。例えば、第１通信チップ２４１２は、Ｗｉ－Ｆｉ（登録商標）またはＢｌｕｅｔｏｏｔｈ（登録商標）のような短距離無線通信専用であってよく、第２通信チップ２４１２は、全地球測位システム（ＧＰＳ）、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ（登録商標）、ＬＴＥ、ＥＶ－ＤＯ等のような長距離無線通信専用であってよい。いくつかの実施形態において、第１通信チップ２４１２は無線通信専用であってよく、第２通信チップ２４１２は、有線通信専用であってよい。
【0124】
コンピューティングデバイス２４００は、バッテリ／電源回路２４１４を含み得る。バッテリ／電源回路２４１４は、１または複数のエネルギー貯蔵デバイス（例えば、バッテリまたはキャパシタ）、および／またはコンピューティングデバイス２４００とは別個のエネルギー源（例えば、ＡＣ線電力）にコンピューティングデバイス２４００のコンポーネントを結合させるための回路を含んでよい。
【0125】
コンピューティングデバイス２４００は、ディスプレイデバイス２４０６（または上述したように、対応するインタフェース回路）を含んでよい。ディスプレイデバイス２４０６は、例えば、ヘッドアップディスプレイ、コンピュータモニタ、プロジェクタ、タッチスクリーンディスプレイ、液晶ディスプレイ（ＬＣＤ）、発光ダイオードディスプレイまたはフラットパネルディスプレイ等の任意の視覚的インジケータを含んでよい。
【0126】
コンピューティングデバイス２４００は、オーディオ出力デバイス２４０８（または上述したように、対応するインタフェース回路）を含んでよい。オーディオ出力デバイス２４０８は、例えば、スピーカ、ヘッドセット、またはイヤホン等の可聴インジケータを生成する任意のデバイスを含んでよい。
【0127】
コンピューティングデバイス２４００は、オーディオ入力デバイス２４１８（または上述したように、対応するインタフェース回路）を含んでよい。オーディオ入力デバイス２４１８は、マイクロフォン、マイクロフォンアレイ、またはデジタル機器（例えば、ＭＩＤＩ（ｍｕｓｉｃａｌ ｉｎｓｔｒｕｍｅｎｔ ｄｉｇｉｔａｌ ｉｎｔｅｒｆａｃｅ）出力を有する機器）のような、音を表現する信号を生成する任意のデバイスを含んでよい。
【0128】
コンピューティングデバイス２４００は、ＧＰＳデバイス２４１６（または上述したように、対応するインタフェース回路）を含んでよい。ＧＰＳデバイス２４１６は、衛星ベースシステムと通信してよく、当技術分野において公知の方法でコンピューティングデバイス２４００の位置を受信してよい。
【0129】
コンピューティングデバイス２４００は、他の出力デバイス２４１０（または上述したように、対応するインタフェース回路）を含んでよい。他の出力デバイス２４１０の例は、オーディオコーデック、ビデオコーデック、プリンタ、情報を他のデバイスに提供するための有線または無線の送信機、または追加のストレージデバイスを含んでよい。
【0130】
コンピューティングデバイス２４００は、他の入力デバイス２４２０（または上述したように、対応するインタフェース回路）を含んでよい。他の入力デバイス２４２０の例は、加速度計、ジャイロスコープ、コンパス、イメージキャプチャデバイス、キーボード、マウスのようなカーソル制御デバイス、スタイラス、タッチパッド、バーコードリーダ、クイックレスポンス（ＱＲ）コードリーダ、任意のセンサ、または無線周波数識別（ＲＦＩＤ）リーダを含んでよい。
【0131】
コンピューティングデバイス２４００は、ハンドヘルド電気デバイスもしくはモバイルコンピューティングデバイス（例えば、携帯電話、スマートフォン、モバイルインターネットデバイス、音楽プレーヤ、タブレットコンピュータ、ラップトップコンピュータ、ネットブックコンピュータ、ウルトラブックコンピュータ、パーソナルデジタルアシスタント（ＰＤＡ）、ウルトラモバイルパーソナルコンピュータ等）、デスクトップコンピューティングデバイス、サーバデバイスもしくは他のネットワーク接続されたコンピューティングコンポーネント、プリンタ、スキャナ、モニタ、セットトップボックス、エンタテインメント制御ユニット、車両制御ユニット、デジタルカメラ、デジタルビデオレコーダまたはウェアラブルコンピューティングデバイスなど、任意の所望のフォームファクタを有し得る。いくつかの実施形態において、コンピューティングデバイス２４００は、データを処理する任意の他の電子デバイスであってよい。
選択例
選択例
【0132】
以下の段落は、本明細書に開示した実施形態のうちの様々な例を提供する。
【0133】
例１は、複数のＦＥＯＬデバイスを有するＦＥＯＬ層、複数のＦＥＯＬデバイスの様々なものに電気的に結合される（例えば、その少なくとも一部に導電接触する）複数の電力インターコネクトを有する裏側電力供給構造、複数のＦＥＯＬデバイスの１または複数に電気的に結合される（例えば、その少なくとも一部に導電接触する）複数のＢＥＯＬインターコネクトを有するＢＥＯＬ層、および、ガラスサポート構造（例えば、ガラスウェハの少なくとも一部）を含むＩＣアセンブリを提供し、ＦＥＯＬ層は、裏側電力供給構造とＢＥＯＬ層との間にあり、ＢＥＯＬ層は、ＦＥＯＬ層とガラスサポート構造との間にある。
【0134】
例２は、複数のＢＥＯＬインターコネクトが第１ＢＥＯＬインターコネクトおよび第２ＢＥＯＬインターコネクト（例えば、第１および第２金属線）を含み、ガラスサポート構造が、第１ＢＥＯＬインターコネクトに電気的に結合された（例えば導電接触する）第１端子を有し、かつ、第２ＢＥＯＬインターコネクトに電気的に結合された（例えば導電接触する）第２端子を有する２端子薄膜デバイスを含む、例１によるＩＣアセンブリを提供する。
【0135】
例３は、薄膜デバイスが薄膜抵抗器である、例２によるＩＣアセンブリを提供する。
【0136】
例４は、薄膜デバイスが薄膜コンデンサである、例２によるＩＣアセンブリを提供する。
【0137】
例５は、薄膜デバイスが薄膜インダクタである、例２によるＩＣアセンブリを提供する。
【0138】
例６は、ＢＥＯＬ層とガラスサポート構造との間のボンディングインタフェースを更に含む、上記例のいずれか１つによるＩＣアセンブリを提供する。
【0139】
例７は、ボンディングインタフェースが酸化物を含む、例６によるＩＣアセンブリを提供する。
【0140】
例８は、酸化物が、ガラスサポート構造の１または複数の一部に接触する一部、および、ＢＥＯＬ層の１または複数の一部に接触する一部を含む、例７によるＩＣアセンブリを提供する。
【0141】
例９は、複数のＩＣデバイスおよびインターコネクトを含む活性層を含に更える、例１－７のいずれか１つによるＩＣアセンブリを提供し、活性層はガラスサポート構造とボンディングインタフェースとの間にあり、ボンディングインタフェースは活性層とＢＥＯＬ層との間にあり、活性層の複数のＩＣデバイスおよびインターコネクトの少なくとも１つは、複数のＢＥＯＬインターコネクトの１または複数に電気的に結合する（例えば、その少なくとも一部と導電接触する）。
【0142】
例１０は、ボンディングインタフェースがハイブリッドボンディングインタフェースである、例９によるＩＣアセンブリを提供する。
【0143】
例１１は、ボンディングインタフェースが活性層の１または複数の部分に接触する部分と、ＢＥＯＬ層の１または複数の部分に接触する部分とを含む、例９または１０によるＩＣアセンブリを提供する。
【0144】
例１２は、活性層の少なくとも１つのインターコネクト、および、ＢＥＯＬインターコネクトの少なくとも１つのインターコネクトの各々の断面は、２つの平行な辺を含む台形であり、２つの平行な辺の１つは短辺であり、別の１つは長辺であり、活性層の少なくとも１つのインターコネクトの台形について、短辺は長辺よりガラスサポート構造に近く、ＢＥＯＬインターコネクトの少なくとも１つのインターコネクトの台形について、長辺は短辺よりガラスサポート構造に近い、例９～１１のいずれか１つによるＩＣアセンブリを提供する。
【0145】
例１３は、電力インターコネクトの少なくとも１つのインターコネクトの断面は、２つの平行な辺を含む台形であり、２つの平行な辺の１つは短辺であり、別の１つは長辺であり、電力インターコネクトの少なくとも１つのインターコネクトの台形については、短辺は長辺よりガラスサポート構造に近い、例１２によるＩＣアセンブリを提供する。
【0146】
例１４は、複数のＦＥＯＬデバイスは、ソース領域およびドレイン領域を有するＦＥＯＬトランジスタを含み、複数の電力インターコネクトの少なくとも１つの電力インターコネクトがソース領域またはドレイン領域に電気的に結合される（例えば導電接触する）、上記例のいずれか一項によるＩＣアセンブリを提供する。
【0147】
例１５は、裏側電力供給構造は複数の電力インターコネクトの少なくとも一部を包含する絶縁体材料を含む、上記例のいずれか１つによるＩＣアセンブリを提供する。
【0148】
例１６は、ＢＥＯＬ層は１または複数のメモリ層を含み、１または複数のメモリ層は、薄膜トランジスタを含むメモリセルを含む、上記例のいずれか１つによるＩＣアセンブリを提供する。
【0149】
例１７は、ガラスサポート構造が、これに限定されないが、ガラスであり得る、１０より低い誘電率を有する材料のサポート構造に置き換えられる、上記例のいずれか１つによるＩＣアセンブリを提供する。例えば、サポート構造の材料はマイカであり得る。
【0150】
例１８は、上記例のいずれか一項によるＩＣアセンブリ、および、ＩＣアセンブリに結合された更なるＩＣコンポーネントを含むＩＣパッケージを提供する。
【0151】
例１９は、更なるＩＣコンポーネントが、パッケージ基板、インタポーザ、または更なるＩＣダイの１つを含む、例１８によるＩＣパッケージを提供する。
【0152】
例２０は、ＩＣアセンブリは、メモリデバイス、コンピューティングデバイス、ウェアラブルデバイス、ハンドヘルド電子デバイス、および無線通信デバイスの少なくとも１つを含む、またはその一部である、例１８または２０によるＩＣパッケージを提供する。
【0153】
例２１は、キャリア基板、ならびに、キャリア基板に結合された、上記例のいずれか１つによるＩＣアセンブリ、および、上記例のいずれか１つによるＩＣパッケージの１または複数を含む電子デバイスを提供する。
【0154】
例２２は、キャリア基板がマザーボードである、例２１による電子デバイスを提供する。
【0155】
例２３は、キャリア基板がＰＣＢである、例２１による電子デバイスを提供する。
【0156】
例２４は、電子デバイスがウェアラブル電子デバイス（例えばスマートウォッチ）またはハンドヘルド電子デバイス（例えば携帯電話）である、例２１～２３のいずれか１つによる電子デバイスを提供する。
【0157】
例２５は、電子デバイスが１または複数の通信チップおよびアンテナを更に含む、例２１～２４のいずれか１つによる電子デバイスを提供する。
【0158】
例２６は、電子デバイスがＲＦ送受信機である、例２１～２５のいずれか１つによる電子デバイスを提供する。
【0159】
例２７は、電子デバイスが、ＲＦ通信デバイス、例えばＲＦ送受信機のスイッチ、電力増幅器、低雑音増幅器、フィルタ、フィルタバンク、デュープレクサ、アップコンバータ、またはダウンコンバータの１つである、例２１～２５のいずれか１つによる電子デバイスを提供する。
【0160】
例２８は、電子デバイスはコンピューティングデバイスである、例２１～２５のいずれか１つによる電子デバイスを提供する。
【0161】
例２９は、電子デバイスが無線通信システムの基地局に含まれる、例２１～２８のいずれか１つによる電子デバイスを提供する。
【0162】
例３０は、電子デバイスが無線通信システムのユーザ機器デバイス（すなわちモバイルデバイス）に含まれる、例２１～２８のいずれか１つによる電子デバイスを提供する。
【0163】
例３１は、ＩＣアセンブリを製造する方法を提供し、方法は、ＦＥＯＬデバイスを半導体サポート構造の上に設ける段階と、ＢＥＯＬ層をＦＥＯＬデバイスの上に設ける段階であって、ＢＥＯＬ層は、複数のＦＥＯＬデバイスの１または複数に電気的に結合された（例えば、少なくとも一部と導電接触する）複数のＢＥＯＬインターコネクトを含む、段階と、ＢＥＯＬ層およびＦＥＯＬデバイスの構成を非半導体サポート構造に接合する段階と、ＦＥＯＬデバイスの一部を露出させるために、半導体サポート構造の少なくとも一部を除去することによって、裏側の暴露を実行する段階と、ＦＥＯＬデバイスの露出部分に電気的に結合された（例えば、その少なくとも一部に導電接触する）複数の電力インターコネクトを含む裏側電力供給構造を提供する段階とを備える。
【0164】
例３２は、ＢＥＯＬ層およびＦＥＯＬデバイスの構成を非半導体サポート構造に接合する段階は、非半導体サポート構造に接合されるＢＥＯＬ層の面、および、ＢＥＯＬ層に接合される非半導体サポート構造の面の少なくとも１つに１または複数のボンディング材料を設ける段階と、非半導体サポート構造に接合されるＢＥＯＬ層の面を、ＢＥＯＬ層に接合される非半導体サポート構造の面に取り付ける段階とを含む、例３１による方法を提供する。
【0165】
例３３は、１または複数のボンディング材料が酸化物を含む、例３２による方法を提供する。
【0166】
例３４は、ＦＥＯＬデバイスの一部を露出させるために、半導体サポート構造の少なくとも一部を除去する段階は、ＦＥＯＬデバイスの一部が露出するまで、半導体サポート構造を研磨または研削する段階を含む、例３１～３３のいずれか１つによる方法を提供する。
【0167】
例３５は、半導体サポート構造の少なくとも一部は、ＢＥＯＬ層およびＦＥＯＬデバイスの構成を非半導体サポート構造に接合した後に除去される、例３１～３４のいずれか１つによる方法を提供する。
【0168】
例３６は、裏側電力供給構造は、複数の電力インターコネクトの少なくとも一部を包含する絶縁体材料を含む、例３１～３５のいずれか１つによる方法を提供する。
【0169】
例３７は、非半導体サポート構造がガラスを含む、例３１～３６のいずれか１つによる方法を提供する。
【0170】
例３８は、非半導体サポート構造はマイカを含む、例３１～３７のいずれか１つによる方法を提供する。
【0171】
例３９は、非半導体サポート構造は複数のＩＣデバイスおよびインターコネクトを含む活性層を含み、ＢＥＯＬ層およびＦＥＯＬデバイスの構成を非半導体サポート構造に接合する段階は、ＢＥＯＬ層およびＦＥＯＬデバイスの構成を活性層に接合して、活性層の複数のＩＣデバイスおよびインターコネクトの少なくとも１つを、複数のＢＥＯＬインターコネクトの１または複数に電気的に結合する段階を含む、例３１～３７のいずれか１つによる方法を提供する。
【0172】
例４０は、上記例のいずれか１つによるＩＣアセンブリを形成するための（例えば、例１～１７のいずれか１つによるＩＣアセンブリを形成するためにの）プロセスを更に含む、例３１～３９のいずれか１つによる方法を提供する。
【0173】
要約書で説明される事項を含む、示された本開示の実装の上述の説明は、包括的であること、または開示された厳密な形式に開示を限定することを意図するものではない。本開示の特定の実装および例は、本明細書において、例示目的で説明されており、当業者であれば理解するように、様々な等価の変形が、本開示の範囲内で可能である。これらの修正は、上の詳細な説明を考慮して、本開示に加えられ得る。
［考えられる他の項目］
（項目１）
集積回路（ＩＣ）アセンブリであって、
複数のＦＥＯＬデバイスを含む基板工程（ＦＥＯＬ）層と、
様々な前記複数のＦＥＯＬデバイスに結合する複数の電力インターコネクトを含む裏側電力供給構造と、
前記複数のＦＥＯＬデバイスの１または複数に結合する複数のＢＥＯＬインターコネクトを含む配線工程（ＢＥＯＬ）層と、
ガラスサポート構造と
を備え、前記ＦＥＯＬ層は前記裏側電力供給構造と前記ＢＥＯＬ層との間にあり、
前記ＢＥＯＬ層は前記ＦＥＯＬ層と前記ガラスサポート構造との間にある、
ＩＣアセンブリ。
（項目２）
前記複数のＢＥＯＬインターコネクトは、第１ＢＥＯＬインターコネクトおよび第２ＢＥＯＬインターコネクトを含み、
前記ガラスサポート構造は、前記第１ＢＥＯＬインターコネクトに結合された第１端子と、前記第２ＢＥＯＬインターコネクトに結合された第２端子とを有する薄膜デバイスを含む、
項目１に記載のＩＣアセンブリ。
（項目３）
前記薄膜デバイスは薄膜抵抗器である、項目２に記載のＩＣアセンブリ。
（項目４）
前記薄膜デバイスは薄膜コンデンサである、項目２に記載のＩＣアセンブリ。
（項目５）
前記薄膜デバイスは薄膜インダクタである、項目２に記載のＩＣアセンブリ。
（項目６）
前記ＢＥＯＬ層と前記ガラスサポート構造との間のボンディングインタフェースを更に備える、項目１に記載のＩＣアセンブリ。
（項目７）
前記ボンディングインタフェースは酸化物を含む、項目６に記載のＩＣアセンブリ。
（項目８）
前記酸化物は、
前記ガラスサポート構造の１または複数の部分に接触する部分と、
前記ＢＥＯＬ層の１または複数の部分に接触する部分と
を含む、項目７に記載のＩＣアセンブリ。
（項目９）
複数のＩＣデバイスおよびインターコネクトを含む活性層を更に備え、
前記活性層は、前記ガラスサポート構造と前記ボンディングインタフェースとの間にあり、
前記ボンディングインタフェースは、前記活性層と前記ＢＥＯＬ層との間にあり、
前記活性層の前記複数のＩＣデバイスおよびインターコネクトの少なくとも１つは、前記複数のＢＥＯＬインターコネクトの１または複数に結合する、
項目１に記載のＩＣアセンブリ。
（項目１０）
前記ボンディングインタフェースはハイブリッドボンディングインタフェースである、項目９に記載のＩＣアセンブリ。
（項目１１）
前記ボンディングインタフェースは、
前記活性層の１または複数の部分に接触する部分と、
前記ＢＥＯＬ層の１または複数の部分に接触する部分と
を含む、項目９に記載のＩＣアセンブリ。
（項目１２）
前記活性層の少なくとも１つのインターコネクト、および、前記ＢＥＯＬインターコネクトの少なくとも１つのインターコネクトの各々の断面は、２つの平行な辺を含む台形であり、前記２つの平行な辺の１つは短辺であり、別の１つは長辺であり、
前記活性層の前記少なくとも１つのインターコネクトの前記台形について、前記短辺は前記長辺より前記ガラスサポート構造に近く、
前記ＢＥＯＬインターコネクトの前記少なくとも１つのインターコネクトの前記台形について、前記長辺は前記短辺より前記ガラスサポート構造に近い、
項目９に記載のＩＣアセンブリ。
（項目１３）
前記電力インターコネクトの少なくとも１つのインターコネクトの断面は、２つの平行な辺を含む台形であり、前記２つの平行な辺の１つは短辺であり、別の１つは長辺であり、
前記電力インターコネクトの前記少なくとも１つのインターコネクトの前記台形については、前記短辺は前記長辺より前記ガラスサポート構造に近い、
項目１２に記載のＩＣアセンブリ。
（項目１４）
前記複数のＦＥＯＬデバイスは、ソース領域およびドレイン領域を有するＦＥＯＬトランジスタを含み、
前記複数の電力インターコネクトの少なくとも１つの電力インターコネクトは、前記ソース領域または前記ドレイン領域に結合される、
項目１に記載のＩＣアセンブリ。
（項目１５）
前記裏側電力供給構造は、前記複数の電力インターコネクトの少なくとも一部を包含する絶縁体材料を含む、項目１に記載のＩＣアセンブリ。
（項目１６）
前記ＢＥＯＬ層は１または複数のメモリ層を含み、前記１または複数のメモリ層は、薄膜トランジスタを含むメモリセルを含む、項目１に記載のＩＣアセンブリ。
（項目１７）
集積回路（ＩＣ）パッケージであって、
ＩＣアセンブリと、
前記ＩＣアセンブリに結合された更なるＩＣコンポーネントと
を備え、前記ＩＣアセンブリは、
フィン型トランジスタ、ナノリボントランジスタ、およびナノワイヤトランジスタの１または複数を含む複数のトランジスタを含む層と、
前記複数のトランジスタの１または複数に結合された複数のバックエンドインターコネクトを含むバックエンド層と、
前記複数のトランジスタの１または複数に結合された複数の電力インターコネクトを含む裏側電力供給構造と、
ガラスサポート構造と
を含み、
前記複数のトランジスタを含む前記層は、前記裏側電力供給構造と前記バックエンド層との間にあり、
前記バックエンド層は、前記複数のトランジスタを含む前記層と前記ガラスサポート構造との間にある、
ＩＣパッケージ。
（項目１８）
前記更なるＩＣコンポーネントは、パッケージ基板、インタポーザ、または更なるＩＣダイの１つを含む、項目１７に記載のＩＣパッケージ。
（項目１９）
集積回路（ＩＣ）アセンブリを製造する方法であって、
基板工程（ＦＥＯＬ）デバイスを半導体サポート構造の上に設ける段階と、
配線工程（ＢＥＯＬ）層を前記ＦＥＯＬデバイスの上に設ける段階であって、前記ＢＥＯＬ層は、前記複数のＦＥＯＬデバイスの１または複数に結合された複数のＢＥＯＬインターコネクトを含む、段階と、
前記ＢＥＯＬ層および前記ＦＥＯＬデバイスの構成を非半導体サポート構造に接合する段階と、
前記ＦＥＯＬデバイスの一部を露出するために、前記半導体サポート構造の少なくとも一部を除去する段階と、
前記ＦＥＯＬデバイスの前記露出部分に結合された複数の電力インターコネクトを含む裏側電力供給構造を設ける段階と
を備える方法。
（項目２０）
前記ＢＥＯＬ層および前記ＦＥＯＬデバイスの前記構成を前記非半導体サポート構造に接合する前記段階は、
前記非半導体サポート構造に接合される前記ＢＥＯＬ層の面、および、前記ＢＥＯＬ層に接合される前記非半導体サポート構造の面の少なくとも１つに１または複数のボンディング材料を設ける段階と、
前記非半導体サポート構造に接合される前記ＢＥＯＬ層の前記面を、前記ＢＥＯＬ層に接合される前記非半導体サポート構造の前記面に取り付ける段階と
を含む、項目１９に記載の方法。
［考えられる他の項目］
（項目１）
集積回路（ＩＣ）アセンブリであって、
複数のＦＥＯＬデバイスを含む基板工程（ＦＥＯＬ）層と、
様々な前記複数のＦＥＯＬデバイスに結合する複数の電力インターコネクトを含む裏側電力供給構造と、
前記複数のＦＥＯＬデバイスの１または複数に結合する複数のＢＥＯＬインターコネクトを含む配線工程（ＢＥＯＬ）層と、
ガラスサポート構造と
を備え、前記ＦＥＯＬ層は前記裏側電力供給構造と前記ＢＥＯＬ層との間にあり、
前記ＢＥＯＬ層は前記ＦＥＯＬ層と前記ガラスサポート構造との間にある、
ＩＣアセンブリ。
（項目２）
前記複数のＢＥＯＬインターコネクトは、第１ＢＥＯＬインターコネクトおよび第２ＢＥＯＬインターコネクトを含み、
前記ガラスサポート構造は、前記第１ＢＥＯＬインターコネクトに結合された第１端子と、前記第２ＢＥＯＬインターコネクトに結合された第２端子とを有する薄膜デバイスを含む、
項目１に記載のＩＣアセンブリ。
（項目３）
前記薄膜デバイスは薄膜抵抗器である、項目２に記載のＩＣアセンブリ。
（項目４）
前記薄膜デバイスは薄膜コンデンサである、項目２に記載のＩＣアセンブリ。
（項目５）
前記薄膜デバイスは薄膜インダクタである、項目２に記載のＩＣアセンブリ。
（項目６）
前記ＢＥＯＬ層と前記ガラスサポート構造との間のボンディングインタフェースを更に備える、項目１に記載のＩＣアセンブリ。
（項目７）
前記ボンディングインタフェースは酸化物を含む、項目６に記載のＩＣアセンブリ。
（項目８）
前記酸化物は、
前記ガラスサポート構造の１または複数の部分に接触する部分と、
前記ＢＥＯＬ層の１または複数の部分に接触する部分と
を含む、項目７に記載のＩＣアセンブリ。
（項目９）
複数のＩＣデバイスおよびインターコネクトを含む活性層を更に備え、
前記活性層は、前記ガラスサポート構造と前記ボンディングインタフェースとの間にあり、
前記ボンディングインタフェースは、前記活性層と前記ＢＥＯＬ層との間にあり、
前記活性層の前記複数のＩＣデバイスおよびインターコネクトの少なくとも１つは、前記複数のＢＥＯＬインターコネクトの１または複数に結合する、
項目１に記載のＩＣアセンブリ。
（項目１０）
前記ボンディングインタフェースはハイブリッドボンディングインタフェースである、項目９に記載のＩＣアセンブリ。
（項目１１）
前記ボンディングインタフェースは、
前記活性層の１または複数の部分に接触する部分と、
前記ＢＥＯＬ層の１または複数の部分に接触する部分と
を含む、項目９に記載のＩＣアセンブリ。
（項目１２）
前記活性層の少なくとも１つのインターコネクト、および、前記ＢＥＯＬインターコネクトの少なくとも１つのインターコネクトの各々の断面は、２つの平行な辺を含む台形であり、前記２つの平行な辺の１つは短辺であり、別の１つは長辺であり、
前記活性層の前記少なくとも１つのインターコネクトの前記台形について、前記短辺は前記長辺より前記ガラスサポート構造に近く、
前記ＢＥＯＬインターコネクトの前記少なくとも１つのインターコネクトの前記台形について、前記長辺は前記短辺より前記ガラスサポート構造に近い、
項目９に記載のＩＣアセンブリ。
（項目１３）
前記電力インターコネクトの少なくとも１つのインターコネクトの断面は、２つの平行な辺を含む台形であり、前記２つの平行な辺の１つは短辺であり、別の１つは長辺であり、
前記電力インターコネクトの前記少なくとも１つのインターコネクトの前記台形については、前記短辺は前記長辺より前記ガラスサポート構造に近い、
項目１２に記載のＩＣアセンブリ。
（項目１４）
前記複数のＦＥＯＬデバイスは、ソース領域およびドレイン領域を有するＦＥＯＬトランジスタを含み、
前記複数の電力インターコネクトの少なくとも１つの電力インターコネクトは、前記ソース領域または前記ドレイン領域に結合される、
項目１に記載のＩＣアセンブリ。
（項目１５）
前記裏側電力供給構造は、前記複数の電力インターコネクトの少なくとも一部を包含する絶縁体材料を含む、項目１に記載のＩＣアセンブリ。
（項目１６）
前記ＢＥＯＬ層は１または複数のメモリ層を含み、前記１または複数のメモリ層は、薄膜トランジスタを含むメモリセルを含む、項目１に記載のＩＣアセンブリ。
（項目１７）
集積回路（ＩＣ）パッケージであって、
ＩＣアセンブリと、
前記ＩＣアセンブリに結合された更なるＩＣコンポーネントと
を備え、前記ＩＣアセンブリは、
フィン型トランジスタ、ナノリボントランジスタ、およびナノワイヤトランジスタの１または複数を含む複数のトランジスタを含む層と、
前記複数のトランジスタの１または複数に結合された複数のバックエンドインターコネクトを含むバックエンド層と、
前記複数のトランジスタの１または複数に結合された複数の電力インターコネクトを含む裏側電力供給構造と、
ガラスサポート構造と
を含み、
前記複数のトランジスタを含む前記層は、前記裏側電力供給構造と前記バックエンド層との間にあり、
前記バックエンド層は、前記複数のトランジスタを含む前記層と前記ガラスサポート構造との間にある、
ＩＣパッケージ。
（項目１８）
前記更なるＩＣコンポーネントは、パッケージ基板、インタポーザ、または更なるＩＣダイの１つを含む、項目１７に記載のＩＣパッケージ。
（項目１９）
集積回路（ＩＣ）アセンブリを製造する方法であって、
基板工程（ＦＥＯＬ）デバイスを半導体サポート構造の上に設ける段階と、
配線工程（ＢＥＯＬ）層を前記ＦＥＯＬデバイスの上に設ける段階であって、前記ＢＥＯＬ層は、前記複数のＦＥＯＬデバイスの１または複数に結合された複数のＢＥＯＬインターコネクトを含む、段階と、
前記ＢＥＯＬ層および前記ＦＥＯＬデバイスの構成を非半導体サポート構造に接合する段階と、
前記ＦＥＯＬデバイスの一部を露出するために、前記半導体サポート構造の少なくとも一部を除去する段階と、
前記ＦＥＯＬデバイスの前記露出部分に結合された複数の電力インターコネクトを含む裏側電力供給構造を設ける段階と
を備える方法。
（項目２０）
前記ＢＥＯＬ層および前記ＦＥＯＬデバイスの前記構成を前記非半導体サポート構造に接合する前記段階は、
前記非半導体サポート構造に接合される前記ＢＥＯＬ層の面、および、前記ＢＥＯＬ層に接合される前記非半導体サポート構造の面の少なくとも１つに１または複数のボンディング材料を設ける段階と、
前記非半導体サポート構造に接合される前記ＢＥＯＬ層の前記面を、前記ＢＥＯＬ層に接合される前記非半導体サポート構造の前記面に取り付ける段階と
を含む、項目１９に記載の方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【外国語明細書】