(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022172300
(43)【公開日】2022-11-15
(54)【発明の名称】NANDメモリデバイスおよびNANDメモリデバイスを形成するための方法
(51)【国際特許分類】
H01L 27/11582 20170101AFI20221108BHJP
H01L 21/336 20060101ALI20221108BHJP
H01L 27/11573 20170101ALI20221108BHJP
【FI】
H01L27/11582
H01L29/78 371
H01L27/11573
【審査請求】有
【請求項の数】20
【出願形態】OL
(21)【出願番号】P 2022141341
(22)【出願日】2022-09-06
(62)【分割の表示】P 2020502283の分割
【原出願日】2018-03-01
(31)【優先権主張番号】201710716657.1
(32)【優先日】2017-08-21
(33)【優先権主張国・地域又は機関】CN
(31)【優先権主張番号】201710716640.6
(32)【優先日】2017-08-21
(33)【優先権主張国・地域又は機関】CN
(71)【出願人】
【識別番号】519237948
【氏名又は名称】長江存儲科技有限責任公司
【氏名又は名称原語表記】Yangtze Memory Technologies Co.,Ltd.
【住所又は居所原語表記】No.88 Weilai 3rd Road,East Lake High-tech Development Zone,Wuhan,Hubei,China
(74)【代理人】
【識別番号】100109210
【弁理士】
【氏名又は名称】新居 広守
(72)【発明者】
【氏名】ル・ゼンユ
(72)【発明者】
【氏名】チェン・ジュン
(72)【発明者】
【氏名】ズ・ジフェン
(72)【発明者】
【氏名】フ・ユシ
(72)【発明者】
【氏名】タオ・チャン
(72)【発明者】
【氏名】ヤン・サイモン シ-ニン
(72)【発明者】
【氏名】ヤン・スティーブ ウェイイ
(57)【要約】
【課題】より小さなダイサイズ、より高いデバイス密度、および向上した性能を有する3Dメモリデバイスを提供する。
【解決手段】三次元(3D)メモリデバイスおよび3Dメモリデバイスを形成する方法の実施形態が、開示される。一例では、NANDメモリデバイスは、基板と、基板上の1つまたは複数の周辺デバイスと、周辺デバイスの上側の複数のNANDストリングと、NANDストリングの上側にあり、NANDストリングに接触する単結晶シリコン層と、周辺デバイスとNANDストリングとの間に形成された相互接続層とを含む。いくつかの実施形態では、NANDメモリデバイスは、アレイ相互接続層が周辺相互接続層に接触するところに結合インターフェースを含む。
【選択図】
図2
【特許請求の範囲】
【請求項1】
NANDメモリデバイスであって、
基板と、
前記基板上の1つまたは複数の周辺デバイスと、
前記1つまたは複数の周辺デバイスの上側の複数のNANDストリングと、
前記複数のNANDストリングの上側にあり、前記複数のNANDストリングに接触する単結晶シリコン層であって、分離領域およびドープ領域を含む単結晶シリコン層と、
前記1つまたは複数の周辺デバイスと前記複数のNANDストリングとの間に形成された1つまたは複数の第1の相互接続層と、
交互の導体/誘電体スタックであって、前記分離領域は、前記交互の導体/誘電体スタックの上側で前記交互の導体/誘電体スタックに接触している、交互の導体/誘電体スタックと、
前記交互の導体/誘電体スタックを通って延び、かつ、前記単結晶シリコン層における前記分離領域の少なくとも一部を通って延びる貫通アレイ接点と、を備える、
NANDメモリデバイス。
【請求項2】
交互の導体/誘電体スタックをさらに備え、
前記NANDストリングのそれぞれは、
前記交互の導体/誘電体スタックを通って垂直に延びる半導体チャネルと、
前記交互の導体/誘電体スタックと前記半導体チャネルとの間のトンネル層と、
前記トンネル層と前記交互の導体/誘電体スタックとの間の蓄積層とを有する、
請求項1に記載のNANDメモリデバイス。
【請求項3】
複数の第1の接点をさらに備え、前記複数の第1の接点のそれぞれは、垂直に延びており、前記交互の導体/誘電体スタックの導体層に接触する上端を有する、
請求項2に記載のNANDメモリデバイス。
【請求項4】
第2の接点をさらに備え、前記第2の接点は、前記交互の導体/誘電体スタックを通って垂直に延びており、前記単結晶シリコン層に接触する上端を有する、
請求項2に記載のNANDメモリデバイス。
【請求項5】
前記複数のNANDストリングの上側に第2の相互接続層をさらに備え、前記第2の相互接続層は、1つまたは複数の誘電体層内に1つまたは複数の導体層を有する、
請求項1に記載のNANDメモリデバイス。
【請求項6】
前記複数のNANDストリングは、別のNANDストリングの上側のNANDストリングを含む、
請求項1に記載のNANDメモリデバイス。
【請求項7】
前記NANDストリングおよび前記別のNANDストリングは、導体によって電気的に接続される、
請求項6に記載のNANDメモリデバイス。
【請求項8】
NANDメモリデバイスであって、
基板と、
前記基板上の交互の導体/誘電体スタックと、
複数のNANDストリングであって、前記複数のNANDストリングのそれぞれは、
前記交互の導体/誘電体スタックを通って垂直に延びる半導体チャネルと、
前記交互の導体/誘電体スタックと前記半導体チャネルとの間のトンネル層と、
前記トンネル層と前記交互の導体/誘電体スタックとの間の蓄積層とを有する、
複数のNANDストリングと、
前記複数のNANDストリングに接触する、前記複数のNANDストリングの上側の単結晶シリコン層であって、分離領域およびドープ領域を含む単結晶シリコン層と、
前記交互の導体/誘電体スタックを通って延び、かつ、前記単結晶シリコン層における前記分離領域の少なくとも一部を通って延びる貫通アレイ接点と、を備え、
前記分離領域は、前記交互の導体/誘電体スタックの上側で前記交互の導体/誘電体スタックに接触している、
NANDメモリデバイス。
【請求項9】
前記複数のNANDストリングのそれぞれは、前記NANDストリングの上端にエピタキシャルプラグをさらに有する、
請求項8に記載のNANDメモリデバイス。
【請求項10】
複数の第1の接点をさらに備え、前記複数の第1の接点のそれぞれは、前記複数のNANDストリングの対応する1つの下端の下側にあり、前記複数のNANDストリングの対応する1つの下端に接触する、
請求項8に記載のNANDメモリデバイス。
【請求項11】
第2の接点をさらに備え、前記第2の接点は、前記交互の導体/誘電体スタックを通って垂直に延びており、前記単結晶シリコン層に接触する上端を有する、
請求項8に記載のNANDメモリデバイス。
【請求項12】
前記複数のNANDストリングのそれぞれは、前記NANDストリングの端部に選択ゲートをさらに有する、
請求項8に記載のNANDメモリデバイス。
【請求項13】
前記基板上かつ前記複数のNANDストリングの下側に周辺デバイスをさらに備える、
請求項8に記載のNANDメモリデバイス。
【請求項14】
前記複数のNANDストリングの下側に第1の相互接続層をさらに備え、前記第1の相互接続層は、1つまたは複数の誘電体層内に1つまたは複数の導体層を有する、
請求項8に記載のNANDメモリデバイス。
【請求項15】
前記複数のNANDストリングの上側に第2の相互接続層をさらに備え、前記第2の相互接続層は、1つまたは複数の誘電体層内に1つまたは複数の導体層を有する、
請求項8に記載のNANDメモリデバイス。
【請求項16】
NANDメモリデバイスを形成するための方法であって、
第1の基板上に1つまたは複数の周辺デバイスの形成を行うことと、
第2の基板上に交互の導体/誘電体スタックの形成を行うことと、
前記第2の基板上に複数のNANDストリングの形成を行うことと、
前記第2の基板が前記複数のNANDストリングの上側になる、前記1つまたは複数の周辺デバイスの上側に前記複数のNANDストリングの位置決めを行うことと、
前記複数のNANDストリングと前記1つまたは複数の周辺デバイスとの接合を行うことと、
薄くされた前記第2の基板が前記複数のNANDストリングの上側で前記複数のNANDストリングに接触する単結晶シリコン層としての役割を果たすように、前記第2の基板の薄化を行うことと、
前記第2の基板に分離領域であって、前記分離領域は、前記交互の導体/誘電体スタックの上側で前記交互の導体/誘電体スタックに接触している分離領域およびドープ領域を形成することと、
前記交互の導体/誘電体スタックを通って延び、かつ、前記単結晶シリコン層における前記分離領域の少なくとも一部を通って延びる貫通アレイ接点を形成することと、を含む、
方法。
【請求項17】
前記複数のNANDストリングと前記1つまたは複数の周辺デバイスとの前記接合の前に、前記1つまたは複数の周辺デバイス用の第1の相互接続層の形成を行うことをさらに含む、
請求項16に記載の方法。
【請求項18】
前記NANDストリングと前記1つまたは複数の周辺デバイスとの前記接合の前に、前記複数のNANDストリング用の第2の相互接続層の形成を行うことをさらに含む、
請求項16に記載の方法。
【請求項19】
前記単結晶シリコン層の上側に第3の相互接続層の形成を行うことをさらに含む、
請求項16に記載の方法。
【請求項20】
前記接合が、熱処理および/またはプラズマ処理によって接合することを含む、
請求項16に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
[関連出願の相互参照]
本出願は、2017年8月21日に出願された中国特許出願第201710716657.1号および2017年8月21日に出願された中国特許出願第201710716640.6号の優先権を主張し、どちらの文献もその内容全体は参照により本明細書に組み込まれる。
【0002】
本開示の実施形態は、三次元(3D)メモリデバイスおよびその製造方法に関する。
【背景技術】
【0003】
平面メモリセルは、プロセス技術、回路設計、プログラミングアルゴリズム、および製造プロセスを改良することによって、より小さいサイズに縮小される。ただし、メモリセルの特徴サイズが下限に近づくと、平面プロセスおよび製造技術は、困難になり、コストがかかるようになる。その結果、平面メモリセルのメモリ密度は、上限に近づく。
【0004】
3Dメモリアーキテクチャは、平面メモリセルにおける密度制限に対処することができる。3Dメモリアーキテクチャは、メモリアレイと、メモリアレイとの間で信号を制御するための周辺デバイスとを含む。
【発明の概要】
【0005】
本明細書では、3Dメモリアーキテクチャおよびその製造方法の実施形態を開示する。
【0006】
いくつかの実施形態では、半導体装置は、シリコン基板であって、シリコン基板上の周辺デバイスと、周辺デバイスの上側の1つまたは複数の相互接続層とを備えた、シリコン基板を含む。半導体装置はまた、1つまたは複数の相互接続層の上側に(本明細書では「アレイデバイス」とも呼ばれる)メモリアレイを含むことができる。いくつかの実施形態では、半導体装置は、アレイデバイスの上端に単結晶シリコン層を含む。半導体装置は、単結晶シリコン層の上側に複数のバックエンドオブライン(BEOL)相互接続層およびパッド層をさらに含むことができる。
【0007】
いくつかの実施形態では、周辺デバイスは、複数の金属酸化膜半導体(MOS)電界効果トランジスタ(FET)を含む。周辺デバイスは、1つまたは複数のドープ領域および分離領域を含むシリコン基板上に形成され得る。周辺デバイスのMOSFETは、ページバッファ、センスアンプ、列デコーダ、および行デコーダ機能など、半導体装置にさまざまな機能を提供することができる。
【0008】
いくつかの実施形態では、1つまたは複数の相互接続層は、複数の導体層および接触層を含む周辺相互接続層を含む。導体層は、複数の金属層を含むことができ、その中で金属層のうちの1つまたは複数は、タングステン(W)、銅(Cu)、アルミニウム(Al)、または任意の他の適切な材料を含むことができる。接触層もまた、W、Cu、Al、または任意の他の適切な材料を含むことができる。周辺相互接続層は、異なる周辺トランジスタ間および周辺デバイスとアレイデバイスとの間で電気信号を転送することができる。
【0009】
いくつかの実施形態では、1つまたは複数の相互接続層は、複数の導体層および接触層を含むアレイ相互接続層も含む。導体層は、複数の金属層を含むことができ、その中で金属層のうちの1つまたは複数は、W、Cu、Al、または任意の他の適切な材料を含むことができる。接触層もまた、W、Cu、Al、または任意の他の適切な材料を含むことができる。アレイ相互接続層は、アレイデバイスの異なる領域間、および周辺デバイスとアレイデバイスとの間で電気信号を転送することができる。
【0010】
いくつかの実施形態では、アレイデバイスは、複数のNANDストリングを含む。アレイデバイスは、NANDストリングの下方に複数の相互接続層をさらに含むことができる。さらに、単結晶シリコン層は、NANDストリングの上側にあり、NANDストリングに接触することができる。いくつかの実施形態では、単結晶シリコン層は、裏面研削、湿式/乾式エッチング、および/または化学機械研磨(CMP)などの任意の適切な技術によって薄くされたシリコン基板の一部である。単結晶シリコン層は、200nmから50μmの間、500nmから10μmの間、または500nmから5μmの間の厚さを有することができる。いくつかの実施形態では、単結晶シリコン層は、約1μm未満の厚さを有する。いくつかの実施形態では、単結晶シリコン層は、n型および/もしくはp型ドーパントで部分的または完全にドープされる。
【0011】
いくつかの実施形態では、NANDストリングは、複数の導体/誘電体層の対を通って垂直に延びる半導体チャネル(例えば、シリコンチャネル)を含む。複数の導体/誘電体層の対は、本明細書では「交互の導体/誘電体スタック」とも呼ばれる。交互の導体/誘電体スタックの導体層は、(1つまたは複数の制御ゲートを電気的に接続する)ワード線として使用され得る。交互の導体/誘電体スタックの導体層(制御ゲート)と半導体チャネルとの間に、複数の層が形成され得る。いくつかの実施形態では、複数の層は、トンネル酸化物層などのトンネル層を含み、それを介して半導体チャネルからの電子またはホールはNANDストリングの蓄積層までトンネリングすることができる。複数の層は、電荷を蓄積するための(「電荷トラップ/蓄積層」とも呼ばれる)蓄積層を含むこともできる。蓄積層における電荷の蓄積または除去は、半導体チャネルのオン/オフ状態および/もしくはコンダクタンスに影響を与え得る。蓄積層は、多結晶シリコン(ポリシリコン)または窒化ケイ素を含むことができる。いくつかの実施形態では、複数の層は、酸化ケイ素層または酸化ケイ素/窒化ケイ素/酸化ケイ素(ONO)層の組み合わせなどのブロッキング層をさらに含む。いくつかの実施形態では、ブロッキング層は、高誘電率(高k)誘電体(例えば、酸化アルミニウム)を含む。
【0012】
いくつかの実施形態では、NANDストリングは、半導体チャネルの上端にエピタキシャルシリコン層をさらに含む。エピタキシャルシリコン層は、単結晶シリコン層からエピタキシャル成長させることができる。
【0013】
いくつかの実施形態では、NANDストリングは、交互の導体/誘電体スタックの1つまたは複数の上部導体層によって形成された選択ゲートをさらに含む。選択ゲートは、NANDストリングの半導体チャネルのオン/オフ状態および/またはコンダクタンスを制御することができる。NANDストリングの選択ゲートは、交互の導体/誘電体スタックの上側の別の導体層によっても形成され得る。いくつかの実施形態では、NANDストリングは、交互の導体/誘電体スタックの1つまたは複数の下部導体層によって形成された選択ゲートをさらに含む。NANDストリングの選択ゲートは、交互の導体/誘電体スタックの下側の別の導体層によっても形成され得る。
【0014】
いくつかの実施形態では、NANDストリングは、NANDストリングの上側の単結晶シリコン層のドープ領域によってソース接点に電気的に接続される。単結晶シリコン層のドープ領域は、p型ドーパントを含むことができる。ソース接点は、交互の導体/誘電体スタックを通って垂直に延びることができ、その上端上で単結晶シリコン層に接触することができる。いくつかの実施形態では、ソース接点の下端は、ソース接点の下側の接点に接触している。
【0015】
いくつかの実施形態では、アレイデバイスは、垂直に延びる複数のワード線接点をさらに含む。複数のワード線接点のそれぞれは、対応するワード線に接触する上端を含んで、アレイデバイスの対応するワード線を個別にアドレス指定することができる。複数のワード線接点は、導体(例えば、W)で充填された(例えば、湿式エッチングプロセスまたは乾式エッチングプロセスによって形成された)コンタクトホールおよび/またはコンタクトトレンチであることができる。いくつかの実施形態では、コンタクトホールおよびコンタクトトレンチは、導体の下にバリア層、接着層、および/またはシード層を含む。コンタクトホールおよび/またはコンタクトトレンチは、化学気相堆積(CVD)プロセス、物理気相堆積(PVD)プロセス、または原子層堆積(ALD)プロセスによって充填され得る。
【0016】
いくつかの実施形態では、NANDストリングの下側の相互接続層は、それぞれが対応するNANDストリングの下端に接触する複数のビット線接点を含む。複数のビット線接点は、互いから分離された接点ビアを含むことができる。各ビット線接点は、対応するNANDストリングに電気的に接続されて、対応するNANDストリングを個別にアドレス指定することができる。ビット線接点は、導体(例えば、W)で充填された(例えば、湿式エッチングプロセスもしくは乾式エッチングプロセスによって形成された)コンタクトホールおよび/またはコンタクトトレンチであることができる。コンタクトホールおよび/またはコンタクトトレンチは、CVDプロセス、PVDプロセス、またはALDプロセスによって充填され得る。いくつかの実施形態では、ビット線接点は、最初にNANDストリングの上側に形成され、その後、ビット線接点が半導体装置内でNANDストリングの下側に位置決めされるように、構造を上下逆にするウェハフリッププロセスが続く。
【0017】
いくつかの実施形態では、1つまたは複数の相互接続層は、窒化ケイ素層と酸化ケイ素層との間など、2つの誘電体層間の結合インターフェースをさらに含む。結合インターフェースは、2つの金属(例えば、Cu)層間などの2つの導体層間にあることもできる。いくつかの実施形態では、結合インターフェースは、誘電体層間のインターフェースと導体層間のインターフェースの両方を含む。結合インターフェースは、結合インターフェースの両側の誘電体層および/または導体層の間の化学結合によって形成され得る。結合インターフェースは、結合インターフェースの両側の誘電体層および/または導体層の間の物理的相互作用(例えば、相互拡散)によって形成され得る。いくつかの実施形態では、結合インターフェースは、結合プロセスの前に、結合インターフェースの両側の表面のプラズマ処理または熱処理の後に形成される。
【0018】
いくつかの実施形態では、半導体装置は、複数の交互の導体/誘電体スタックをさらに含む。いくつかの実施形態では、スタック間層は、隣接する交互の導体/誘電体スタック間にある。スタック間層は、上部の交互の導体/誘電体スタックからのNANDストリングを、下部の交互の導体/誘電体スタックからの別のNANDストリングに電気的に接続することができる。いくつかの実施形態では、上部の交互の導体/誘電体スタックからのNANDストリングは、スタック間層の導体を介して下部の交互の導体/誘電体スタックからのNANDストリングに電気的に接続され、それによって、より長いNANDストリングを作りだす。
【0019】
いくつかの実施形態では、半導体装置は、交互の導体/誘電体スタックを通って垂直に延びる複数の貫通アレイ接点(TAC)をさらに含む。複数のTACは、交互の導体/誘電体スタックの下側の相互接続層(例えば、アレイ相互接続層)に接触しており、交互の導体/誘電体スタック上側の別の相互接続層(例えば、BEOL相互接続層)にも接触している。TACは、導体(例えば、W、Cu、もしくはケイ化物)で充填された(例えば、湿式エッチングプロセスもしくは乾式エッチングプロセスによって形成された)コンタクトホールおよび/またはコンタクトトレンチであることができる。
【0020】
いくつかの実施形態では、BEOL相互接続層は、アレイデバイスおよび周辺デバイスを含む半導体装置のデバイス間で電気信号を転送する。いくつかの実施形態では、パッド層が、半導体装置から外部電気信号経路に電気信号を転送するために形成される。BEOL相互接続層は、導体層および接触層を含むことができる。導体層および接触層は、W、Cu、Al、ケイ化物、および/または任意の適切な導体材料などの導体材料を含むことができる。パッド層もまた、W、Cu、Al、ケイ化物、または任意の他の適切な導体材料などの導体材料を含むことができる。
【0021】
半導体装置を製造するための典型的な方法は、周辺デバイスを形成することと、アレイデバイスを形成することと、結合インターフェースにおいて周辺デバイスをアレイデバイスに結合することとを含む。方法は、MOSトランジスタを含む周辺デバイスを第1のシリコン基板上に形成することと、周辺デバイスの上側に周辺相互接続層を形成することとをさらに含む。
【0022】
いくつかの実施形態では、典型的な方法は、第2のシリコン基板内に1つまたは複数のドープ領域および分離領域を形成することと、第2のシリコン基板上に1つまたは複数のNANDストリングを形成することとをさらに含む。NANDストリングは、複数の導体/誘電体層の対と、複数の導体/誘電体層の対を通って垂直に延びる半導体チャネルと、半導体チャネルと導体/誘電体層の対との間のトンネル層と、トンネル層と導体/誘電体層の対との間に複数の蓄積ユニットを含む蓄積層と、蓄積層と導体/誘電体層の対との間のブロッキング層と、半導体チャネルの端部上に形成されたエピタキシャル単結晶シリコン層(エピタキシャルプラグ)とを含む。NANDストリングは、第2のシリコン基板に接触することができる。エピタキシャル単結晶シリコン層は、第2のシリコン基板からエピタキシャル成長させることができる。各NANDストリングは、NANDストリングの端部に選択ゲートを含むことができる。
【0023】
いくつかの実施形態では、典型的な方法は、NANDストリングの上側にアレイ相互接続層を形成することをさらに含む。アレイ相互接続層は、NANDストリングに接触するビット線接点を含むことができる。アレイ相互接続層は、1つまたは複数の導体層および接触層を含むこともでき、そのそれぞれは、W、Al、Cu、または任意の他の適切な導体材料などの導体材料を含む。
【0024】
いくつかの実施形態によれば、アレイ相互接続層は、NANDストリング用のソース接点をさらに含む。ソース接点は、交互の導体/誘電体スタックを通って垂直に延びることができる。ソース接点は、一端において第2のシリコン基板に接触し、別の端部上でアレイ相互接続層に接触することができる。いくつかの実施形態では、ソース接点は、第2のシリコン基板によってNANDストリングに電気的に接続される。
【0025】
周辺デバイスは、アレイデバイスを上下逆にし、アレイ相互接続層を周辺デバイスに向かって下向きにして、上向きの相互接続層と(向かい合わせて)位置合わせし、アレイ相互接続層が周辺相互接続層の上側になり、周辺相互接続層に接触するように、アレイデバイスを周辺デバイスの上側に置き、結合処理を実行し、アレイ相互接続層と周辺相互接続層との間に結合インターフェースを形成することによって、アレイデバイスに結合され得る。いくつかの実施形態では、結合処理は、プラズマプロセス、湿式プロセス、および/または熱プロセスを含んで、結合インターフェースにおいてアレイ相互接続層と周辺相互接続層との間に物理的結合および/または化学的結合を作りだす。いくつかの実施形態では、アレイ相互接続層は、窒化ケイ素層または酸化ケイ素層を含み、周辺相互接続層は、酸化ケイ素層または窒化ケイ素層を含む。いくつかの実施形態では、アレイ相互接続層および周辺相互接続層の導体は、Cuを含む。
【0026】
いくつかの実施形態では、アレイ相互接続層と周辺相互接続層との間の結合は、インターフェースにおける誘電体層(例えば、窒化ケイ素層および酸化ケイ素層)ならびに/または導体との間の物理的相互作用(例えば、相互拡散)によって形成される。アレイ相互接続層と周辺相互接続層との間のインターフェースは、本明細書では「結合インターフェース」と呼ばれる。いくつかの実施形態では、結合プロセスの前に、表面間の結合強度を高めるために、アレイ相互接続層および周辺相互接続層の表面上でプラズマ処理が実行される。結合プロセスの前に、結合強度を高めるために、アレイ相互接続層および周辺相互接続層の表面上で湿式プロセス処理を実行することもできる。いくつかの実施形態では、周辺相互接続層の上側にアレイ相互接続層を置くことは、アレイ相互接続層および周辺相互接続層の接触領域を位置合わせして、2つの相互接続層が結合されたときの電気接触を確実にすることを含む。いくつかの実施形態では、相互接続層を互いに接触させた後、熱処理が実行されて、アレイ相互接続層と周辺相互接続層の導体材料(例えば、Cu)間の相互拡散を促進する。
【0027】
いくつかの実施形態では、1つまたは複数の結合インターフェースは、製造プロセスによって形成され得る。例えば、複数のアレイデバイスが、周辺デバイスに結合され得る。別の例では、アレイデバイスは、複数の周辺デバイスに結合され得る。さらに別の例では、複数のアレイデバイスが、複数の周辺デバイスに結合され得る。
【0028】
典型的な方法は、2つ以上の交互の導体/誘電体スタックを形成することをさらに含むことができる。各交互の導体/誘電体スタックは、複数の導体/誘電体層の対を含むことができる。いくつかの実施形態では、隣接する交互の導体/誘電体スタック間にスタック間層が形成される。スタック間層は、上部の交互の導体/誘電体スタックを通って垂直に延びるNANDストリングを、下部の交互の導体/誘電体スタックを通って垂直に延びる別のNANDストリングに電気的に接続することができる。
【0029】
典型的な方法は、アレイデバイスおよび周辺デバイスを結合した後、アレイデバイスの第2のシリコン基板を薄くすることをさらに含むことができる。第2のシリコン基板を薄くすることは、CMPプロセス、湿式エッチングプロセス、乾式エッチングプロセス、またはそれらの任意の組み合わせによって実行され得る。
【0030】
いくつかの実施形態では、アレイデバイス/アレイ相互接続層および周辺デバイス/周辺相互接続層を形成する順序を変更することができ、またはアレイデバイス/アレイ相互接続層の製造および周辺デバイス/周辺相互接続層の製造を並行して実行することができる。
【図面の簡単な説明】
【0031】
本明細書に組み込まれ、明細書の一部を形成している添付の図面は本開示の実施形態を例示しており、本明細書と共に本開示の原理を説明し、当業者による本開示の製造および使用を有効にする役割をさらに果たしている。
【
図1】典型的な3Dメモリデバイスの断面図である。
【
図2】いくつかの実施形態による、3Dメモリデバイスの断面図である。
【
図3A】いくつかの実施形態による、周辺デバイスおよび周辺相互接続層を形成するための典型的な製造プロセスを示す図である。
【
図3B】いくつかの実施形態による、周辺デバイスおよび周辺相互接続層を形成するための典型的な製造プロセスを示す別の図である。
【
図3C】いくつかの実施形態による、周辺デバイスおよび周辺相互接続層を形成するための典型的な製造プロセスを示す別の図である。
【
図3D】いくつかの実施形態による、周辺デバイスおよび周辺相互接続層を形成するための典型的な製造プロセスを示す別の図である。
【
図4A】いくつかの実施形態による、アレイデバイスおよびアレイ相互接続層を形成するための典型的な製造プロセスを示す図である。
【
図4B】いくつかの実施形態による、アレイデバイスおよびアレイ相互接続層を形成するための典型的な製造プロセスを示す別の図である。
【
図4C】いくつかの実施形態による、アレイデバイスおよびアレイ相互接続層を形成するための典型的な製造プロセスを示す別の図である。
【
図4D】いくつかの実施形態による、アレイデバイスおよびアレイ相互接続層を形成するための典型的な製造プロセスを示す別の図である。
【
図5A】いくつかの実施形態による、アレイデバイスが周辺デバイスに結合された、3Dメモリデバイスを形成するための典型的な製造プロセスを示す図である。
【
図5B】いくつかの実施形態による、アレイデバイスが周辺デバイスに結合された、3Dメモリデバイスを形成するための典型的な製造プロセスを示す別の図である。
【
図5C】いくつかの実施形態による、アレイデバイスが周辺デバイスに結合された、3Dメモリデバイスを形成するための典型的な製造プロセスを示す別の図である。
【
図6】いくつかの実施形態による、周辺デバイスおよび周辺相互接続層を形成するための典型的な方法のフローチャートである。
【
図7】いくつかの実施形態による、アレイデバイスおよびアレイ相互接続層を形成するための典型的な方法のフローチャートである。
【
図8】いくつかの実施形態による、アレイデバイスおよび周辺デバイスを接合するための典型的な方法のフローチャートである。
【0032】
本開示の実施形態を、添付の図を参照しながら説明する。
【発明を実施するための形態】
【0033】
特有の構成および配置が論じられるが、これは例示のみを目的として行われていることを理解されたい。当業者は、本開示の趣旨および範囲から逸脱することなく、他の構成および配置を使用できることを認識するであろう。本開示を他の種々の用途にも使用できることは、当業者には明らかであろう。
【0034】
本明細書における「一(one)実施形態」、「一(an)実施形態」、「典型的な一実施形態」、「いくつかの実施形態」などへの言及は、記載している実施形態が特定の特徴、構造、または特性を含み得るが、全ての実施形態がこの特定の機能、構造、または特性を必ずしも含まなくてよいことを示すことが、留意される。さらに、そのような語句は、必ずしも同じ実施形態を指すとは限らない。さらに、特定の特徴、構造、または特性が一実施形態に関連して記載されている場合、明示的に記載されているかどうかに関係なく、他の実施形態に関連して、そのような特徴、構造、または特性をもたらすことは、当業者の知識の範囲内であろう。
【0035】
一般に、用語は、文脈の中での使用から少なくとも部分的に理解され得る。例えば、文脈に少なくとも部分的に依存して、本明細書で使用する「1つまたは複数(one or
more)」という用語は、任意の特徴、構造、または特性を単数の意味で説明するために使用されても、特徴、構造または特性の組合わせを複数の意味で説明するために使用されてもよい。同様に、「1つの(a)」、「1つの(an)」、または「その(the)」などの用語もまた、文脈に少なくとも部分的に依存して、単数形の使用法を伝えるか、または複数形の使用法を伝えると理解され得る。
【0036】
本開示における「上(on)」、「上側(above)」、および「上方(over)」の意味は、「上(on)」が何かの「直接上」を意味するだけでなく、何かとの間に中間の特徴または層を備えて何かの「上にある」意味も含み、また「上側(above)」または「上方(over)」は、何かの「上側」または「上方」の意味だけでなく、これがそれらの間に中間の特徴または層を何ら備えずに何かの「上側」または「上方」にある(すなわち何かの上に直接ある」という意味を含むこともできる。
【0037】
さらに、「下(beneath)」、「下側(below)」、「下部(lower)」、「上側(above)」、「上部(upper)」などの空間的な相対語は、ある要素または特徴と別の要素または特徴との図に示すような関係を説明する際、説明を簡単にするために本明細書において使用され得る。空間的な相対語は、図に示す配向に加えて、使用中または操作中のデバイスのさまざまな配向を包含するように意図される。装置は別の方向に配向され(90度または他の配向に回転され)てよく、本明細書で使用する空間的な相対記述子もそれにしたがって同様に解釈され得る。
【0038】
本明細書で使用する場合、「基板」という用語は、後続の材料層がその上に追加される材料を指す。基板自体を、パターン化することができる。基板の上部に追加される材料をパターン化することが可能であり、またはパターン化しないままにすることもできる。さらに、基板は、シリコン、ゲルマニウム、ヒ化ガリウム、リン化インジウムなどの幅広い半導体材料を含むことができる。あるいは、基板は、ガラス、プラスチック、またはサファイアウェハなどの非導電性材料から作製され得る。
【0039】
本明細書で使用する場合、「層」という用語は、ある厚みを有する領域を含む材料部分を指す。層は、下にあるもしくは上にある構造の全体にわたって延在することができるか、または下にあるもしくは上にある構造の範囲よりも小さい範囲を有することができる。さらに、層は、連続構造の厚さよりも小さい厚さを有する均一または不均一な連続構造の領域であることができる。例えば、層は、連続構造の上面と底面との間、または上面および底面にある任意の一対の水平面間に位置することができる。層は、水平、垂直、および/またはテーパ表面に沿って延在することができる。基材は、層であることができ、その中に1つもしくは複数の層を含むことができ、ならびに/またはその上、その上側、および/もしくはその下側に1つもしくは複数の層を有することができる。層は、複数の層を含むことができる。例えば、相互接続層は、1つまたは複数の導体層および接触層(その中に接点、相互接続線、および/またはビアが形成される)と、1つまたは複数の誘電体層とを含むことができる。
【0040】
本明細書で使用する場合、「名目の/名目上」という用語は、製品またはプロセスの設計段階中に設定される、コンポーネントもしくはプロセス操作上の特性またはパラメータにおいて、希望値または目標値を指し、希望値を上回るおよび/または下回る値の範囲も有する。値の範囲は、製造プロセスまたは公差のわずかな変動によるものになり得る。本明細書で使用する場合、「約」という用語は、対象の半導体デバイスに関連付けられた特定のテクノロジーノードに基づいて変動し得る所与の量の値を示す。特定のテクノロジーノードに基づいて、「約」という用語は、例えば値の10~30%以内で変動する所与の量の値を示すことができる(例えば、値の±10%、±20%、または±30%)。
【0041】
本明細書で使用する場合、「3Dメモリデバイス」という用語は、メモリセルトランジスタの垂直に配向されたストリング(NANDストリングなど、本明細書では「メモリストリング」と呼ばれる)を横方向に配向された基板上に有し、それによってメモリストリングが、基板に対して垂直方向に延びる、半導体デバイスを指す。本明細書で使用する場合、「垂直の/垂直に」という用語は、基板の横方向面に対して名目上垂直であることを意味する。
【0042】
本開示による様々な実施形態は、他の3Dメモリデバイスと比較して、より小さなダイサイズ、より高いデバイス密度、および向上した性能を有する3Dメモリデバイスを提供する。周辺デバイスの上側にアレイデバイスおよびBEOL相互接続を垂直に積み重ねることにより、3Dメモリデバイスの密度を高めることができる。さらに、周辺デバイス処理とアレイデバイス処理を分離することにより、アレイデバイスの処理と関連するサーマルバジェットは、周辺デバイスの性能要件によって限定されない。同様に、周辺デバイスの性能は、アレイデバイス処理による影響を受けない。例えば、周辺デバイスおよびアレイデバイスは、異なる基板上に別々に製造できるため、アレイデバイスを製造するためのある特定の高温プロセスは、周辺デバイスの製造に悪影響を与えない(例えば、ドーパントの過剰拡散を避け、ドーピング濃度および/またはイオン注入の厚さなどを制御する)。
【0043】
図1は、典型的な3Dメモリデバイス100の断面図を示す。3Dメモリデバイス100は、基板102と、基板102上の周辺デバイスとを含む。周辺デバイス用の相互接続層104が、基板102の上側に形成される。メモリアレイ構造106が、相互接続層104の上側に形成される。
【0044】
3Dメモリデバイス100は、モノリシック3Dメモリデバイスの一例を表す。「モノリシック」という用語は、3Dメモリデバイスの構成要素が単一の基板上に形成されていることを意味する。モノリシック3Dメモリデバイスの場合、周辺デバイス処理およびメモリアレイ処理の入り組みにより、製造には追加の制限が発生する。例えば、メモリアレイ構造(例えば、NANDストリング)の製造は、同じ基板上に形成されている、または形成される予定の周辺デバイスに関連するサーマルバジェットによって制約される。対照的に、本開示で詳細に説明するように、3Dメモリデバイスの構成要素(例えば、周辺デバイスおよびメモリアレイ構造)は、異なる基板上に別々に形成され、次いで接合されて非モノリシック3Dメモリデバイスを形成することができる。周辺デバイス処理およびメモリアレイ処理の互いからの入り組み解除により、結果として生じる3Dメモリデバイスの性能を向上させることができる。
【0045】
さらに、3Dメモリデバイス100のメモリアレイ構造106は、NANDストリング用のアレイ共通ソースを含む。例えば、多結晶シリコン(ポリシリコン)層が、例えば物理気相堆積(PVD)または化学気相堆積(CVD)によって相互接続層104上に形成される。ポリシリコン層内のドープ領域が、例えばイオン注入または拡散によってアレイ共通ソースとして形成される。ポリシリコン内の電荷キャリアの可動性は単結晶シリコン内の可動性よりも低いため、3Dメモリデバイス100のメモリアレイ構造106の性能は、低下し得る。対照的に、本開示で詳細に説明するように、単結晶シリコン層は、シリコン基板を薄くすることによって形成することができ、3DメモリデバイスのNANDストリング用のアレイ共通ソースを形成するために使用することができ、それによって、本開示のいくつかの実施形態による3Dメモリデバイスの性能を向上させる。
【0046】
図2は、本開示のいくつかの実施形態による典型的な3Dメモリデバイス200の断面図を示す。3Dメモリデバイス200は、シリコン(例えば、単結晶シリコン)、シリコンゲルマニウム(SiGe)、ヒ化ガリウム(GaAs)、ゲルマニウム(Ge)、絶縁体上のシリコン(SOI)、または任意の他の適切な材料を含むことができる基板202を含むことができる。
【0047】
3Dメモリデバイス200は、基板202上に周辺デバイスを含むことができる。周辺デバイスは、基板202「上」に形成することができ、ここで、周辺デバイスの全体または一部は、基板202内に(例えば、基板202の上面の下側に)および/もしくは基板202上に直接形成される。周辺デバイスは、基板202上に形成された複数のトランジスタ206を含むことができる。同様に、分離領域204およびドープ領域208(例えば、トランジスタ206のソース領域またはドレイン領域)が、基板202内に形成され得る。
【0048】
いくつかの実施形態では、周辺デバイスは、3Dメモリデバイス200の操作を容易にするために使用される任意の適切なデジタル、アナログ、および/または混合信号周辺回路を含むことができる。例えば、周辺デバイスは、ページバッファ、デコーダ(例えば、行デコーダおよび列デコーダ)、センスアンプ、ドライバ、チャージポンプ、電流または電圧リファレンス、あるいは回路の任意のアクティブまたはパッシブ構成要素(例えば、トランジスタ、ダイオード、レジスタ、もしくはコンデンサ)を含むことができる。いくつかの実施形態では、周辺デバイスは、(「CMOSチップ」としても知られる)相補型金属酸化膜半導体(CMOS)技術を使用して基板202上に形成される。
【0049】
3Dメモリデバイス200は、トランジスタ206との間で電気信号を転送するために、トランジスタ206の上側に周辺相互接続層222を含むことができる。周辺相互接続層222は、接点207および接点214などの1つまたは複数の接点と、それぞれが1つもしくは複数の相互接続線および/またはビアを含む、導体層216および導体層220などの1つまたは複数の相互接続導体層とを含むことができる。本明細書で使用する場合、「接点」という用語は、垂直相互接続アクセス(例えば、ビア)および横方向線(例えば、相互接続線)を含む、ミドルエンドオブライン(MEOL)相互接続およびバックエンドオブライン(BEOL)相互接続などの任意の適切なタイプの相互接続を広く含むことができる。周辺相互接続層222は、誘電体層210、212、および218などの1つまたは複数の層間誘電体(ILD)層をさらに含むことができる。すなわち、周辺相互接続層222は、導体層216および220と、誘電体層210、212、および218とを含むことができる。周辺相互接続層222内の接点および導体層は、タングステン(W)、コバルト(Co)、銅(Cu)、アルミニウム(Al)、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導体材料を含むことができる。周辺相互接続層222内の誘電体層は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、ドープ酸化ケイ素、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体材料を含むことができる。
【0050】
3Dメモリデバイス200は、周辺デバイスの上側にメモリアレイデバイスを含むことができる。3Dメモリデバイス200内の構成要素の空間的関係をさらに示すために、
図2ではx軸およびy軸が追加されていることに留意されたい。基板202は、x方向(横方向または幅方向)に横方向に延びる2つの横方向面(例えば、上面および底面)を含む。本明細書で使用する場合、1つの構成要素(例えば、層またはデバイス)が半導体デバイス(例えば、3Dメモリデバイス200)の別の構成要素(例えば、層もしくはデバイス)の「上」、「上側」、または「下側」であるかどうかは、基板がy方向に半導体デバイスの最下平面内に位置決めされたときに半導体デバイスの基板(例えば、基板202)に対してy方向(垂直方向または厚さ方向)に決定される。空間的関係を説明するための同じ概念が、本開示を通して適用される。
【0051】
いくつかの実施形態では、3Dメモリデバイス200は、メモリセルが基板202の上側に垂直に延びるNANDストリング230のアレイの形態で設けられる、NANDフラッシュメモリデバイスである。アレイデバイスは、複数の導体層234および誘電体層236の対を通って延びる複数のNANDストリング230を含むことができる。複数の導体/誘電体層の対は、本明細書では「交互の導体/誘電体スタック」242とも呼ばれる。交互の導体/誘電体スタック242内の導体層234および誘電体層236は、垂直方向に交互する。換言すれば、交互の導体/誘電体スタック242の上部または底部のものを除き、各導体層234は、両側の2つの誘電体層236に隣接することができ、各誘電体層236は、両側の2つの導体層234に隣接することができる。導体層234は、それぞれ同じ厚さを有するか、または異なる厚さを有することができる。同様に、誘電体層236は、それぞれ同じ厚さを有するか、または異なる厚さを有することができる。いくつかの実施形態では、交互の導体/誘電体スタック242は、異なる材料および/もしくは厚さを有する、この導体/誘電体層の対より多くの導体層または多くの誘電体層を含む。導体層234は、W、Co、Cu、Al、ドープシリコン、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導体材料を含むことができる。誘電体層236は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体材料を含むことができる。
【0052】
図2に示すように、各NANDストリング230は、半導体チャネル228と、(「メモリ膜」としても知られる)誘電体層229とを含むことができる。いくつかの実施形態では、半導体チャネル228は、アモルファスシリコン、ポリシリコン、または単結晶シリコンなどのシリコンを含む。いくつかの実施形態では、誘電体層229は、トンネル層、蓄積層(「電荷トラップ/蓄積層」としても知られる)、およびブロッキング層を含む複合層である。各NANDストリング230は、円柱形状(例えば、柱形状)を有することができる。いくつかの実施形態によれば、半導体チャネル228、トンネル層、蓄積層、およびブロッキング層は、柱の中心から外面に向かう方向にこの順序で配置される。トンネル層は、酸化ケイ素、窒化ケイ素、またはそれらの任意の組み合わせを含むことができる。ブロッキング層は、酸化ケイ素、窒化ケイ素、高誘電率(高k)誘電体、またはそれらの任意の組み合わせを含むことができる。蓄積層は、窒化ケイ素、酸窒化ケイ素、シリコン、またはそれらの任意の組み合わせを含むことができる。いくつかの実施形態では、誘電体層229は、ONO誘電体(例えば、酸化ケイ素を含むトンネル層、窒化ケイ素を含む蓄積層、および酸化ケイ素を含むブロッキング層)を含む。
【0053】
いくつかの実施形態では、NANDストリング230は、NANDストリング230用の(それぞれがワード線の一部である)複数の制御ゲートをさらに含む。交互の導体/誘電体スタック242内の各導体層234は、NANDストリング230の各メモリセル用の制御ゲートとして作用することができる。
図2に示すように、NANDストリング230は、NANDストリング230の上端に選択ゲート238(例えば、ソース選択ゲート)を含むことができる。NANDストリング230は、NANDストリング230の下端に別の選択ゲート240(例えば、ドレイン選択ゲート)を含むこともできる。本明細書で使用する場合、構成要素(例えば、NANDストリング230)の「上端」は、y方向に基板202からより遠く離れた端部であり、構成要素(例えば、NANDストリング230)の「下端」は、y方向に基板202により近い端部である。
図2に示すように、各NANDストリング230について、ソース選択ゲート238は、ドレイン選択ゲート240の上側にあることができる。いくつかの実施形態では、選択ゲート238および選択ゲート240は、W、Co、Cu、Al、ドープシリコン、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導体材料を含む。
【0054】
いくつかの実施形態では、3Dメモリデバイス200は、NANDストリング230の半導体チャネル228の上端上にエピタキシャル層251を含む。エピタキシャル層251は、シリコンなどの半導体材料を含むことができる。エピタキシャル層251は、半導体層244からエピタキシャル成長させることができる。例えば、半導体層244は単結晶シリコン層であることができ、エピタキシャル層251は単結晶シリコン層からエピタキシャル成長した単結晶シリコン層であることができる。半導体層244は、ドープされないか、p型もしくはn型ドーパントによって(厚さ方向および/もしくは幅方向に)部分的にドープされるか、または完全にドープされ得る。各NANDストリング230について、エピタキシャル層251は、本明細書では「エピタキシャルプラグ」と呼ばれる。各NANDストリング230の上端のエピタキシャルプラグ251は、半導体チャネル228と半導体層244のドープ領域250の両方に接触することができる。エピタキシャルプラグ251は、NANDストリング230の上端にある対応する選択ゲート238のチャネルとして機能することができる。
図2に示すように、半導体層244は、2つの横方向面(例えば、上面および底面)を含むことができる。いくつかの実施形態によれば、各NANDストリング230は、半導体層244の底面に接触しており、BEOL相互接続層253は、半導体層244の上面に接触している。
【0055】
いくつかの実施形態では、アレイデバイスは、交互の導体/誘電体スタック242を通って垂直に延びるソース接点232をさらに含む。
図2に示すように、ソース接点232の上端は、半導体層244のドープ領域250(例えば、NANDストリング230用のアレイ共通ソース)に接触することができる。いくつかの実施形態では、ソース接点232は、W、Co、Cu、Al、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導体材料を含む。
【0056】
いくつかの実施形態では、アレイデバイスは、階段構造領域内に1つまたは複数のワード線接点258をさらに含む。ワード線接点258は、誘電体層259内で垂直に延びることができる。各ワード線接点258は、交互の導体/誘電体スタック242内の対応する導体層234に接触する端部(例えば、上端)を有して、アレイデバイスの対応するワード線を個別にアドレス指定することができる。いくつかの実施形態では、各ワード線接点258は、対応するワード線234の下側にある。ワード線接点258は、導体(例えば、W)で充填された(例えば、湿式エッチングプロセスもしくは乾式エッチングプロセスにより形成された)コンタクトホールおよび/またはコンタクトトレンチであることができる。いくつかの実施形態では、コンタクトホールおよび/またはコンタクトトレンチを充填することは、導体を堆積する前にバリア層、接着層、および/またはシード層を堆積することを含む。
【0057】
いくつかの実施形態では、アレイデバイスは、各NANDストリング230の上端に半導体層244をさらに含む。半導体層244は、アレイデバイスがその上に形成される薄くされた基板であることができる。いくつかの実施形態では、半導体層244は単結晶シリコンを含み、ここでは、半導体層244は、「単結晶シリコン層」と呼ぶことができる。いくつかの実施形態では、半導体層244は、SiGe、GaAs、Ge、または任意の他の適切な材料を含むことができる。半導体層244は、(例えば、NANDストリング230用のアレイ共通ソースとして機能する)ドープ領域250と、分離領域246とを含むこともできる。分離領域246は、半導体層244の厚さ全体または厚さの一部にわたって延びることができる。
【0058】
いくつかの実施形態では、ソース接点232およびNANDストリング230はどちらも半導体層244に接触しているので、半導体層244が電気信号を伝導するとき(例えば、単結晶シリコン層が伝導のための反転層を形成するとき)、ソース接点232は、NANDストリング230に電気的に接続され得る。
【0059】
いくつかの実施形態では、アレイデバイスは、交互の導体/誘電体スタック242を通って垂直に延びる1つまたは複数の貫通アレイ接点(TAC)241をさらに含む。TAC241は、交互の導体/誘電体スタック242の全体(例えば、すべての導体/誘電体の対)および半導体層244内の分離領域246の少なくとも一部を通って延びることができる。TAC241の上端は、半導体層244上側の接触層248内の接点に接触することができる。TAC241は、接触層248内の接点によって、周辺デバイスからBEOL導体層254および/またはパッド層256に電気信号を運ぶことができる。
【0060】
図2に示すように、3Dメモリデバイス200は、周辺相互接続層222の上側にあり、これに接触するアレイ相互接続層223を含むことができる。アレイ相互接続層223は、ビット線接点226と、ワード線ビア257と、1つまたは複数の導体層(例えば、導体層224)と、1つまたは複数の誘電体層(例えば、誘電体層221および225)とを含むことができる。導体層は、W、Co、Cu、Al、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導体材料を含むことができる。誘電体層は、酸化ケイ素、窒化ケイ素、低k誘電体、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体材料を含むことができる。
【0061】
図2に示すように、各ビット線接点226は、対応するNANDストリング230の下端に接触して、対応するNANDストリング230を個別にアドレス指定することができる。各ワード線ビア257は、対応するワード線接点258の下端に接触して、NANDストリング230の対応するワード線234を個別にアドレス指定することができる。
【0062】
周辺相互接続層222の誘電体層218とアレイ相互接続層223の誘電体層221との間に、結合インターフェース219が形成され得る。結合インターフェース219は、アレイ相互接続層223の導体層224と周辺相互接続層222の導体層220との間にも形成され得る。誘電体層218および誘電体層221のそれぞれは、窒化ケイ素または酸化ケイ素を含むことができる。
【0063】
いくつかの実施形態では、第1の半導体構造260が、結合インターフェース219において第2の半導体構造262に結合される。第1の半導体構造260は、基板202と、基板202上の1つまたは複数の周辺デバイスと、周辺相互接続層222とを含むことができる。第2の半導体構造262は、半導体層244(例えば、薄くされた基板)と、アレイ相互接続層223と、複数の導体/誘電体層の対を有する交互の導体/誘電体スタック242と、NANDストリング230とを含むことができる。第1の半導体構造260は、
図2の結合インターフェース219の下側に示す要素を含むことができ、一方で第2の半導体構造262は、
図2の結合インターフェース219の上側に示す要素を含むことができる。周辺相互接続層222は、結合インターフェース219においてアレイ相互接続層223の導体層224に接触する導体層220を含むことができる。周辺相互接続層222は、結合インターフェース219においてアレイ相互接続層223の誘電体層221に接触する誘電体層218を含むこともできる。
【0064】
図2に示すように、3Dメモリデバイス200は、半導体層244の上側にBEOL相互接続層253をさらに含むことができる。いくつかの実施形態では、BEOL相互接続層253は、導体層254と、接触層248と、1つまたは複数の誘電体層(例えば、誘電体層252)と、1つまたは複数のパッド層(例えば、パッド層256)とを含む。BEOL相互接続層253は、3Dメモリデバイス200と外部回路との間で電気信号を転送することができる。BEOL相互接続層253内の導体層、接触層、およびパッド層は、W、Co、Cu、Al、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導体材料を含むことができる。BEOL相互接続層253内の誘電体層は、酸化ケイ素、窒化ケイ素、低k誘電体、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体材料を含むことができる。
【0065】
BEOL相互接続層253は、周辺デバイスに電気的に接続され得る。詳細には、BEOL相互接続層253の接触層248内の接点は、誘電体層252の少なくとも一部および半導体層244の分離領域246の少なくとも一部を通って垂直に延び、TAC241の上端に接触することができる。TAC241は、交互の導体/誘電体スタック242を通って垂直に延びることができる。TAC241の下端は、アレイ相互接続層223内の接点に接触することができる。
【0066】
図3Aから
図3Dは、周辺デバイスおよび周辺相互接続層を形成するための典型的な製造プロセスを示す。
図6は、周辺デバイスおよび周辺相互接続層を形成するための典型的な方法600のフローチャートである。
図3A~
図3Dおよび
図6に示す周辺デバイスおよび周辺相互接続層の一例は、
図2に示す周辺デバイス(例えば、トランジスタ206)および周辺相互接続層222である。方法600に示す作業は網羅的ではなく、図示する作業のいずれかの前、後、またはその間に他の作業を実行できることを理解されたい。
【0067】
図6を参照すると、方法600は作業602で開始し、ここでは、周辺デバイスが第1の基板上に形成される。第1の基板は、シリコン基板であることができる。
図3Aに示すように、周辺デバイスが、第1のシリコン基板302上に形成される。周辺デバイスは、第1のシリコン基板302上に形成された複数のトランジスタ304を含むことができる。トランジスタ304は、フォトリソグラフィ、乾式/湿式エッチング、薄膜堆積、熱成長、注入、CMP、またはそれらの任意の組み合わせを含むがこれらに限定されない複数の処理ステップによって形成され得る。いくつかの実施形態では、ドープ領域305が第1のシリコン基板302内に形成され、例えばトランジスタ304のソース領域および/またはドレイン領域として機能する。いくつかの実施形態では、第1のシリコン基板302内には、分離領域306も形成される。
【0068】
方法600は、
図6に示すように、作業604に進み、ここでは1つまたは複数の誘電体層および導体層が、周辺デバイスの上側に形成される。
図3Bに示すように、第1の誘電体層310が、第1のシリコン基板302上に形成され得る。第1の誘電体層310は、周辺デバイス(例えば、トランジスタ304)との電気接続を行うために、MEOL接点を含む接触層308を含むことができる。
【0069】
図3Cに示すように、第2の誘電体層316が、第1の誘電体層310上に形成される。いくつかの実施形態では、第2の誘電体層316は、別個のステップで形成された複数の層の組み合わせである。例えば、第2の誘電体層316は、導体層312と、接触層314とを含むことができる。導体層(例えば、導体層312)および接触層(例えば、接触層308および314)は、CVD、PVD、ALD、電気めっき、無電気めっき、もしくはそれらの任意の組み合わせを含むがこれらに限定されない1つまたは複数の薄膜堆積プロセスによって堆積された導体材料を含むことができる。導体層および接触層を形成するための製造プロセスは、フォトリソグラフィ、CMP、湿式/乾式エッチング、またはそれらの任意の組み合わせを含むこともできる。誘電体層(例えば、誘電体層310および316)は、CVD、PVD、ALD、もしくはそれらの任意の組み合わせを含むがこれらに限定されない1つまたは複数の薄膜堆積プロセスによって堆積された誘電体材料を含むことができる。
【0070】
方法600は、
図6に示すように、作業606に進み、ここでは周辺相互接続層の上部誘電体層および上部導体層が、形成される。作業604および606で形成された誘電体層および導体層は、「相互接続層」(例えば、周辺相互接続層)と総称することができる。誘電体層および導体層のそれぞれは、周辺デバイスとの間で電気信号を転送する周辺相互接続層の一部であることができる。
図3Dに示すように、第3の誘電体層(上部誘電体層)318が、第2の誘電体層316上に形成され、上部導体層320が、第3の誘電体層318内に形成される。その結果、周辺相互接続層322が、形成される。導体層(例えば、導体層320)は、CVD、PVD、ALD、電気めっき、無電気めっき、もしくはそれらの任意の組み合わせを含むがこれらに限定されない1つまたは複数の薄膜堆積プロセスによって堆積された導体材料を含むことができる。導体層および接触層を形成するための製造プロセスは、フォトリソグラフィ、CMP、湿式/乾式エッチング、またはそれらの任意の組み合わせを含むこともできる。誘電体層(例えば、誘電体層318)は、CVD、PVD、ALD、もしくはそれらの任意の組み合わせを含むがこれらに限定されない1つまたは複数の薄膜堆積プロセスによって堆積された誘電体材料を含むことができる。
【0071】
図4Aから
図4Dは、アレイデバイスおよびアレイ相互接続層を形成するための典型的な製造プロセスを示している。
図7は、アレイデバイスおよびアレイ相互接続層を形成するための典型的な方法700のフローチャートである。
図4A~
図4Dおよび
図7に示すアレイデバイスおよびアレイ相互接続層の一例は、
図2に示すアレイデバイス(例えば、NANDストリング230)およびアレイ相互接続層223である。方法700に示す作業は網羅的ではなく、図示する作業のいずれかの前、後、またはその間に他の作業を実行できることを理解されたい。
【0072】
図7を参照すると、方法700は作業702で開始し、ここではドープ領域および分離領域が、第2の基板上に形成される。第2の基板は、
図4Aの第2のシリコン基板402などのシリコン基板であることができる。アレイデバイスが、第2のシリコン基板402上に形成され得る。いくつかの実施形態では、ドープ領域404および分離領域406が、第2のシリコン基板402内に形成される。ドープ領域404は、イオン注入および/または拡散によって形成され得る。分離領域406は、熱成長および/または薄膜堆積によって形成され得る。パターン化プロセス(例えば、フォトリソグラフィおよび乾式/湿式エッチング)が、第2のシリコン基板402内にドープ領域404および分離領域406をパターン化するために使用され得る。
【0073】
方法700は、
図7に示すように作業704に進み、ここでは、(本明細書では「交互の誘電体スタック」とも呼ばれる)複数の誘電体層の対が、第2の基板上に形成される。
図4Bに示すように、誘電体層410および誘電体層412の層の複数の対が、第2のシリコン基板402上に形成される。複数の誘電体の対は、交互の誘電体スタック408を形成することができる。交互の誘電体スタック408は、第1の誘電体層410と、第1の誘電体層410とは異なる第2の誘電体層412との交互スタックを含むことができる。いくつかの実施形態では、各誘電体層の対は、窒化ケイ素の層と、酸化ケイ素の層とを含む。いくつかの実施形態では、交互の誘電体スタック408内には、異なる材料で作製され、異なる厚さを有する、この誘電体層の対よりも多くの層が存在する。交互の誘電体スタック408は、CVD、PVD、ALD、もしくはそれらの任意の組み合わせを含むがこれらに限定されない1つまたは複数の薄膜堆積プロセスによって形成され得る。いくつかの実施形態では、交互の誘電体スタック408は、複数の導体/誘電体層の対、すなわち、導体層(例えば、ポリシリコン)および誘電体層(例えば、酸化ケイ素)の交互スタックで置き換えられ得る。
【0074】
方法700は、
図7に示すように、作業706に進み、ここではアレイデバイスの複数のNANDストリングが、第2の基板上に形成される。
図4Cに示すように、複数のNANDストリング418が、第2のシリコン基板402上に形成される。交互の誘電体スタック408の各誘電体層410は、導体層416で置き換えられ、それによって交互の導体/誘電体スタック414内に複数の導体/誘電体層の対を形成することができる。誘電体層410の導体層416への置き換えは、誘電体層412に対して選択的に誘電体層410を湿式エッチングし、この構造体を導体層416で充填することによって、実行され得る。導体層416は、CVD、ALD、任意の他の適切なプロセス、またはそれらの任意の組み合わせによって充填され得る。導体層416は、W、Co、Cu、Al、ポリシリコン、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導体材料を含むことができる。
【0075】
いくつかの実施形態では、NANDストリング418を形成する製造プロセスは、交互の導体/誘電体スタック414を通って垂直に延びる半導体チャネル420を形成することをさらに含む。いくつかの実施形態では、NANDストリング418を形成する製造プロセスは、半導体チャネル420と交互の導体/誘電体スタック414内の複数の導体/誘電体層の対との間に誘電体層422を形成することをさらに含む。誘電体層422は、トンネル層、蓄積層、およびブロッキング層を含むがこれらに限定されない複数の誘電体層の組み合わせなどの複合誘電体層であることができる。トンネル層は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電材料を含むことができる。蓄積層は、メモリ操作のために電荷を蓄積するための材料を含むことができる。蓄積層材料は、窒化ケイ素、酸窒化ケイ素、酸化ケイ素と窒化ケイ素の組み合わせ、またはそれらの任意の組み合わせを含むが、これらに限定されない。ブロッキング層は、酸化ケイ素または酸化ケイ素/窒化ケイ素/酸化ケイ素(ONO)の組み合わせを含むがこれらに限定されない誘電体材料を含むことができる。ブロッキング層は、高k誘電体層(例えば、酸化アルミニウム)をさらに含むことができる。誘電体層422は、ALD、CVD、PVD、任意の他の適切なプロセス、またはそれらの任意の組み合わせなどのプロセスによって形成され得る。
【0076】
いくつかの実施形態では、NANDストリング418を形成する製造プロセスは、NANDストリング418の端部にエピタキシャル層426を形成することをさらに含む。
図4Cに示すように、エピタキシャル層426は、エピタキシャルプラグ426として各NANDストリング418の下端に形成され得る。エピタキシャル層426は、第2のシリコン基板402に接触し、そこからエピタキシャル成長したシリコン層であることができ、所望のドーピングレベルまで注入され得る。
【0077】
いくつかの実施形態では、作業706は、1つまたは複数のソース接点を形成することをさらに含む。
図4Cに示すように、交互の導体/誘電体スタック414を通って垂直に延びるソース接点424が、第2のシリコン基板402上に形成され得る。ソース接点424は、第2のシリコン基板402のドープ領域404に接触する端部を有することができる。一部の実施形態では、ソース接点424は、第2のシリコン基板402のドープ領域404によってNANDストリング418に電気的に接続される。選択ゲート428(例えば、ソース選択ゲート)がNANDストリング418の端部に形成されて、第2のシリコン基板402のドープ領域404をオンまたはオフにし、ソース接点424とNANDストリング418との間の伝導を制御することができる。ソース接点424は、W、Co、Cu、Al、ドープシリコン、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導体材料を含むことができる。ソース接点424は、乾式/湿式エッチングプロセスによって交互の導体/誘電体スタック414を通る垂直開口部を形成し、その後、充填プロセスによって開口部を導体材料および他の材料(例えば、誘電体材料)で充填することによって形成され得る。開口部は、ALD、CVD、PVD、電気めっき、任意の他の適切なプロセス、またはそれらの任意の組み合わせによって充填され得る。
【0078】
いくつかの実施形態では、作業706は、1つまたは複数のTACを形成することをさらに含む。
図4Cに示すように、TAC431が、第2のシリコン基板402上に形成される。TAC431は、交互の導体/誘電体スタック414を通って垂直に延びることができる。いくつかの実施形態では、TAC431の端部が、第2のシリコン基板402の分離領域406内に形成される。いくつかの実施形態では、TAC431を形成するための製造プロセスは、乾式/湿式エッチングプロセスによって交互の導体/誘電体スタック414を通る垂直開口部を形成することを含み、その後、絶縁目的のために開口部に導体材料および他の材料(例えば、誘電体材料433)を充填することが続く。TAC431は、W、Co、Cu、Al、ドープシリコン、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導体材料を含むことができる。TAC431の開口部は、ALD、CVD、PVD、電気めっき、任意の他の適切なプロセス、またはそれらの任意の組み合わせによって導体材料および他の材料で充填され得る。
【0079】
いくつかの実施形態では、作業706は、1つまたは複数のワード線接点を形成することをさらに含む。
図4Cに示すように、ワード線接点425が、第2のシリコン基板402上に形成される。各ワード線接点425は、誘電体層423を通って垂直に延びることができる。いくつかの実施形態では、ワード線接点425の端部はNANDストリング418のワード線(例えば、導体層416)上に着地し、それにより、各ワード線接点425は、対応する導体層416に電気的に接続される。各ワード線接点425が、対応する導体層416に電気的に接続されて、NANDストリング418の対応するワード線を個別にアドレス指定することができる。1つまたは複数のワード線接点425は、第2のシリコン基板402またはNANDストリング418の選択ゲート(例えば、ソース選択ゲート428もしくはドレイン選択ゲート430)上にさらに着地することができる。
【0080】
いくつかの実施形態では、ワード線接点425を形成する製造プロセスは、乾式/湿式エッチングプロセスを使用して誘電体層423を通る垂直開口部を形成することを含み、その後導体充填、接着、および/または他の目的のために、開口部を導体材料ならびに他の材料(例えば、バリア層、接着層、および/もしくはシード層)で充填することが続く。ワード線接点425は、W、Co、Cu、Al、ドープシリコン、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導体材料を含むことができる。ワード線接点425の開口部は、ALD、CVD、PVD、電気めっき、任意の他の適切なプロセス、またはそれらの任意の組み合わせによって、導体材料および他の材料で充填され得る。
【0081】
方法700は、
図7に示すように作業708に進み、ここではアレイ相互接続層が、複数のNANDストリングの上側に形成される。アレイ相互接続層は、NANDストリングと周辺デバイスなどの3Dメモリデバイスの他の部分との間で電気信号を転送することができる。
図4Dに示すように、アレイ相互接続層438が、NANDストリング418の上側に形成される。いくつかの実施形態では、アレイ相互接続層438を形成する製造プロセスは、誘電体層434を形成することを含み、その後、誘電体層434内にNANDストリング418に接触する複数のビット線接点432を形成することが続く。誘電体層434は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、もしくはそれらの任意の組み合わせなどの誘電体材料の1つまたは複数の層を含むことができる。ビット線接点432は、誘電体層434内に開口部を形成し、その後、開口部を導体材料および誘電体材料で充填することによって形成され得る。ビット線接点432は、W、Co、Cu、Al、ドープシリコン、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導体材料を含むことができる。ビット線接点432の開口部は、ALD、CVD、PVD、任意の他の適切なプロセス、またはそれらの任意の組み合わせによって、導体材料および誘電体材料で充填され得る。
【0082】
いくつかの実施形態では、アレイ相互接続層438を形成する製造プロセスは、誘電体層434内に複数のワード線ビア437を形成することをさらに含む。各ワード線ビア437は、対応するワード線接点425の端部に接触して、電気接続を有効にすることができる。ワード線ビア437は、誘電体層434内に開口部を形成し、その後開口部を導体材料で充填することによって形成され得る。バリア材料および/またはシード層材料などの他の材料を使用して、導体材料を充填する前に開口部を部分的に充填して、導体材料の接着または充填性能を強化することもできる。ワード線ビア437は、W、Co、Cu、Al、ドープシリコン、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導体材料を含むことができる。ワード線ビア437の開口部は、ALD、CVD、PVD、電気めっき、任意の他の適切なプロセス、またはそれらの任意の組み合わせによって、導体材料およびバリア材料で充填され得る。
【0083】
いくつかの実施形態では、アレイ相互接続層438を形成する製造プロセスは、誘電体層434内に1つまたは複数の導体層(例えば、導体層440)および1つまたは複数の接触層444を形成することをさらに含む。導体層440および接触層444は、W、Co、Cu、Al、ドープシリコン、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導体材料を含むことができる。導体層440および導体接触層444は、任意の適切な既知のBEOL方法によって形成され得る。
【0084】
いくつかの実施形態では、アレイ相互接続層438を形成する製造プロセスは、上部導体層442および上部誘電体層436を形成することをさらに含む。上部導体層442は、W、Co、Cu、Al、ドープシリコン、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導体材料を含むことができる。誘電体層436は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電材料を含むことができる。
【0085】
図5Aから
図5Cは、アレイデバイスおよび周辺デバイスを備えた3Dメモリデバイスを形成するための典型的な製造プロセスを示している。
図8は、アレイデバイスおよび周辺デバイスを接合する典型的な方法800のフローチャートである。
図5A~5Cおよび
図8に示す3Dメモリデバイスの一例は、
図2に説明する3Dメモリデバイス200である。方法800に示す作業は網羅的ではなく、図示する作業のいずれかの前、後、または間に他の作業も実行できることを理解されたい。
【0086】
図8を参照すると、方法800は、作業802で開始し、ここではアレイデバイス(およびアレイ相互接続層)は、第2の基板の下側に(例えば、第2の基板を上下逆にすることによって)位置決めされ、アレイ相互接続層は、周辺相互接続層と位置合わせされる。
図5Aに示すように、アレイ相互接続層438は、第2のシリコン基板402の下側に置かれ得る。いくつかの実施形態では、アレイ相互接続層438と周辺相互接続層322との位置合わせは、アレイ相互接続層438の導体層442と周辺相互接続層322の導体層320との位置合わせによって実行される。その結果、アレイデバイスが周辺デバイスと接合されたとき、導体層442は導体層320に接触することができる。
【0087】
方法800は、
図8に示すように、作業804に進み、ここではアレイ相互接続層は、周辺相互接続層と接合される。アレイ相互接続層は、第1および第2の基板をフリップチップ結合することにより、周辺相互接続層と接合され得る。いくつかの実施形態では、アレイ相互接続層および周辺相互接続層は、結果として生じる3Dメモリデバイスにおいて、アレイ相互接続層が周辺相互接続の上側にあり、周辺相互接続に接触するように、第1の基板および第2の基板を向かい合わせにハイブリッド結合することによって接合される。ハイブリッド結合(「金属/誘電体ハイブリッド結合」としても知られている)は、直接結合技術(例えば、はんだまたは接着剤などの中間層を使用せずに表面間に結合を形成する)であることができ、これによって金属間結合および誘電体間結合を同時に得る。
図5Bに示すように、アレイ相互接続層438を周辺相互接続層322に接合することができ、それによって結合インターフェース503を形成する。
【0088】
図5Aに示すように、処理プロセス502を使用して、2つの相互接続層の接合プロセスの前または最中に、アレイ相互接続層438と周辺相互接続層322との間の結合強度を高めることができる。いくつかの実施形態では、誘電体層436および誘電体層318のそれぞれは、酸化ケイ素または窒化ケイ素を含む。いくつかの実施形態では、処理プロセス502は、アレイ相互接続層438および周辺相互接続層322の表面を処理するプラズマ処理を含み、それにより、2つの相互接続層の表面は、誘電体層436と誘電体層318との間に化学結合を形成する。いくつかの実施形態では、処理プロセス502は、アレイ相互接続層438および周辺相互接続層322の表面を処理する湿式プロセスを含み、それにより、2つの相互接続層の表面は、好ましい化学結合を形成して2つの誘電体層436と318間の結合強度を高める。いくつかの実施形態では、処理プロセス502は、約250℃から約600℃(例えば、250℃から600℃)の温度で実行できる熱プロセスを含む。熱プロセスは、導体層442と導体層320との間の相互拡散を引き起こすことができる。その結果、導体層442は、接合プロセス後に導体層320と相互混合され得る。導体層442および導体層320は、それぞれCuを含むことができる。
【0089】
方法800は、
図8に示すように、作業806に進み、ここでは、第2の基板は薄くされ、それにより、薄くされた第2の基板は、アレイデバイス(例えば、NANDストリング)の上側で半導体層としての役割を果たす。
図5Bに示すように、薄くされた第2のシリコン基板402は、単結晶シリコン層504であることができる。いくつかの実施形態では、薄くするプロセス後、単結晶シリコン層504は、約200nmから約5μmの間、例えば200nmから5μmの間(例えば、200nm、300nm、400nm、500nm、600nm、700nm、800nm、900nm、1μm、2μm、3μm、4μm、5μm、これらの値のいずれかによって下端に制限された任意の範囲、またはこれらの値のいずれか2つで定義された任意の範囲)の厚さを有する。いくつかの実施形態では、単結晶シリコン層504は、約150nmから約50μmの間、例えば150nmから50μmの間(例えば、150nm、200nm、300nm、400nm、500nm、1μm、5μm、10μm、15μm、20μm、25μm、30μm、35μm、40μm、45μm、50μm、これらの値のいずれかによって下限上に境界付けられた任意の範囲、またはこれらの値の任意の2つによって定義された任意の範囲内)の厚さを有する。いくつかの実施形態では、単結晶シリコン層504は、約500nmから約10μmの間、例えば500nmから10μmの間(例えば、500nm、600nm、700nm、800nm、900nm、1μm、2μm、3μm、4μm、5μm、6μm、7μm、8μm、9μm、10μm、これらの値のいずれかによって下限上に境界付けられた任意の範囲、またはこれらの値の任意の2つによって定義された任意の範囲内)の厚さを有する。いくつかの実施形態では、単結晶シリコン層504は、約1μm未満、例えば1μm未満(例えば、1nm、5nm、10nm、20nm、30nm、40nm、50nm、60nm、70nm、80nm、90nm、100nm、150nm、200nm、300nm、400nm、500nm、600nm、700nm、800nm、900nm、これらの値のいずれかによって下端に制限された任意の範囲、またはこれらの値のいずれか2つで定義された任意の範囲)の厚さを有する。第2の基板402は、ウェーハ研削、乾式エッチング、湿式エッチング、CMP、任意の他の適切なプロセス、またはそれらの任意の組み合わせを含むがこれらに限定されないプロセスによって薄くされ得る。
【0090】
方法800は、
図8に示すように、作業808に進み、ここではBEOL相互接続層が、半導体層の上側に形成される。
図5Cに示すように、BEOL相互接続層505が、単結晶シリコン層504の上側に形成される。BEOL相互接続層505は、誘電体層506と、1つまたは複数の接触層508と、1つまたは複数の導体層510と、パッド層512とを含むことができる。誘電体層506は、別個のプロセスステップで形成された複数の誘電体層の組み合わせであることができる。接触層508、導体層510、およびパッド層512は、W、Co、Cu、Al、ドープシリコン、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導体材料を含むことができる。誘電体層506は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低k誘電体、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体材料を含むことができる。いくつかの実施形態では、パッド層512は、外部回路またはデバイスに電気的に接続されて、接合されたアレイ/周辺デバイスと外部回路またはデバイスとの間で電気信号を転送する。
【0091】
本開示による様々な実施形態は、他の3Dメモリデバイスと比較して、より小さなダイサイズ、より高いデバイス密度、および向上した性能を有する3Dメモリデバイスを提供する。周辺デバイスの上側にアレイデバイスおよびBEOL相互接続を垂直に積み重ねることにより、3Dメモリデバイスの密度を高めることができる。さらに、周辺デバイス処理とアレイデバイス処理を分離することにより、アレイデバイスの処理と関連するサーマルバジェットは、周辺デバイスの性能要件によって限定されない。同様に、周辺デバイスの性能は、アレイデバイス処理による影響を受けない。例えば、周辺デバイスおよびアレイデバイスは、異なる基板上に別々に製造できるため、アレイデバイスを製造するためのある特定の高温プロセスは、周辺デバイスの製造に悪影響を与えない(例えば、ドーパントの過剰拡散を避け、ドーピング濃度および/またはイオン注入の厚さなどを制御する)。
【0092】
いくつかの実施形態では、NANDメモリデバイスは、基板と、基板上の1つまたは複数の周辺デバイスと、1つまたは複数の周辺デバイスの上側の複数のNANDストリングと、複数のNANDストリングの上側にあり、複数のNANDストリングに接触する単結晶シリコン層と、1つまたは複数の周辺デバイスと複数のNANDストリングとの間に形成された1つまたは複数の第1の相互接続層とを含む。
【0093】
いくつかの実施形態では、NANDメモリデバイスは、基板と、基板上の交互の導体/誘電体スタックと、複数のNANDストリングと、複数のNANDストリングの上側にあり、複数のNANDストリングに接触する単結晶シリコン層とを含む。複数のNANDストリングのそれぞれは、交互の導体/誘電体スタック通って垂直に延びる半導体チャネルと、交互の導体/誘電体スタックと半導体チャネルとの間のトンネル層と、トンネル層と交互の導体/誘電体との間の蓄積層とを含む。
【0094】
いくつかの実施形態では、3Dメモリデバイスは、基板と、基板上の周辺デバイスと、周辺デバイスの上側に垂直に延びるメモリストリングと、メモリストリングの上側にあり、半導体層の底面に接触する半導体層と、半導体層の上面上の第1の相互接続層とを含む。
【0095】
いくつかの実施形態では、3Dメモリデバイスは、基板と、基板上の周辺デバイスと、周辺デバイスの上側の交互の導体/誘電体スタックと、交互の導体/誘電体スタックを通って垂直に延びる複数のメモリストリングとを含む。メモリストリングのそれぞれは、交互の導体/誘電体スタックを通って垂直に延びる半導体チャネルと、交互の導体/誘電体スタックと半導体チャネルとの間のトンネル層と、トンネル層と交互の導体/誘電体スタックとの間の蓄積層と、メモリストリングの上端にあり、半導体チャネルに接触するエピタキシャル半導体プラグとを含む。
【0096】
いくつかの実施形態では、NANDメモリデバイスは、第1の半導体構造と、第2の半導体構造と、第1の半導体構造と第2の半導体構造との間の結合インターフェースとを含む。第1の半導体構造は、第1の基板と、第1の基板上の1つまたは複数の周辺デバイスと、第1の相互接続層であって、第1の相互接続層の表面に第1の導体層を含む、第1の相互接続層とを含む。第2の半導体構造は、薄くされた第2の基板と、薄くされた第2の基板の下側の複数の導体/誘電体層の対と、複数の導体/誘電体層の対を通って垂直に延びる複数のNANDストリングと、第2の相互接続層であって、第2の相互接続層の表面に第2の導体層を含む、第2の相互接続層とを含む。第1の導体層は、結合インターフェースにおいて第2の導体層に接触する。
【0097】
いくつかの実施形態では、NANDメモリデバイスを形成するための方法が、開示される。1つまたは複数の周辺デバイスが、第1の基板上に形成される。複数のNANDストリングが、第2の基板上に形成される。複数のNANDストリングは、1つまたは複数の周辺デバイスの上側に位置決めされる。第2の基板は、複数のNANDストリングの上側にある。複数のNANDストリングおよび1つまたは複数の周辺デバイスは、接合される。第2の基板は薄くされ、それにより、薄くされた第2の基板は、複数のNANDストリングの上側で単結晶シリコン層としての役割を果たす。
【0098】
一部の実施形態では、3Dメモリデバイスを形成するための方法が、開示される。交互の導体/誘電体スタックおよび交互の導体/誘電体スタックを通って垂直に延びる複数のメモリストリングが、第1の基板上に形成される。第1の相互接続層が、第1の基板上のメモリストリングの上側に形成される。周辺デバイスが、第2の基板上に形成される。第2の相互接続層が、第2の基板上の周辺デバイスの上側に形成される。第1の基板および第2の基板は、第1の相互接続層が第2の相互接続層の上側にあり、第2の相互接続層に接触するように結合される。
【0099】
特有の実施形態の前述の説明は、本開示の一般的性質を十分に明らかにするので、当技術分野の知識を適用することにより、本開示の通常の概念から逸脱することなく、過度の実験なしにそのような特有の実施形態を様々な用途において容易に改変および/または適用できる。したがって、そのような適応および改変は、本明細書に提示した教示および手引きに基づいて、開示する実施形態の等価物の意味および範囲内にあるように意図される。本明細書の語法または用語は説明のためのものであり、限定するものではなく、したがって、本明細書の用語または語法は、その教示および手引きに照らして当業者によって解釈されるものであることを理解されたい。
【0100】
特定の機能およびそれらの関係の実装形態を示す機能的構成ブロックを用いて、本開示の実施形態を上記で説明してきた。これらの機能的構成ブロックの境界を、本明細書では説明の便宜上、任意に定義している。特定の機能とその関係とが適切に実行される限り、代替の境界を定義することができる。
【0101】
発明の概要および要約のセクションは、本発明者によって企図される本開示の全てではないが、1つまたは複数の典型的な実施形態を記載しており、したがって、いずれの形でも本開示および添付の特許請求の範囲を何ら限定することは意図されていない。
【0102】
本開示の範囲および領域を、上記の典型的な実施形態のいずれによっても限定するべきではなく、以下の特許請求の範囲およびそれらの等価物によってのみ定義すべきである。