特開 2022-176035 メモリシステム及びメモリシステムの動作方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022176035

(43)【公開日】2022-11-25

(54)【発明の名称】メモリシステム及びメモリシステムの動作方法

(51)【国際特許分類】

   G06F 11/14 20060101AFI20221117BHJP

   G06F 12/00 20060101ALI20221117BHJP

   G06F 11/10 20060101ALI20221117BHJP

   G06F 3/06 20060101ALI20221117BHJP

   G06F 3/08 20060101ALI20221117BHJP

【ＦＩ】

G06F11/14 641A

G06F12/00 597U

G06F11/10 604

G06F3/06 304Z

G06F3/08 H

【審査請求】未請求

【請求項の数】18

【出願形態】ＯＬ

(21)【出願番号】P 2021162686

(22)【出願日】2021-10-01

(31)【優先権主張番号】10-2021-0061361

(32)【優先日】2021-05-12

(33)【優先権主張国・地域又は機関】KR

【公序良俗違反の表示】

（特許庁注：以下のものは登録商標）

１．ＭＥＭＯＲＹ ＳＴＩＣＫ

(71)【出願人】

【識別番号】310024033

【氏名又は名称】エスケーハイニックス株式会社

【氏名又は名称原語表記】ＳＫ ｈｙｎｉｘ Ｉｎｃ．

【住所又は居所原語表記】２０９１， Ｇｙｅｏｎｇｃｈｕｎｇ－ｄａｅｒｏ，Ｂｕｂａｌ－ｅｕｂ，Ｉｃｈｅｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｋｏｒｅａ

(74)【代理人】

【識別番号】110000796

【氏名又は名称】弁理士法人三枝国際特許事務所

(72)【発明者】

【氏名】イ ウォン ヒョン

(72)【発明者】

【氏名】カン ジ ヨン

【テーマコード（参考）】

5B160

【Ｆターム（参考）】

5B160MM09

(57)【要約】

【課題】サドンパワーオフ復旧動作を行うメモリシステム及びメモリシステムの動作方法を提供する。
【解決手段】複数のメモリブロックを備えるメモリシステム１１０の動作方法は、サドンパワーオフの復旧のために、オープンブロックに連関したマップデータ及びオープンブロック識別情報を維持したまま、オープンブロックのデータを複数のメモリブロックの中で選択されたブロックに複写する第１ステップと、オープンブロックをイレイスする第２ステップと、選択されたブロックに複写されたデータをイレイスされたオープンブロックに複写する第３ステップとを含む。
【選択図】図１

【特許請求の範囲】

【請求項1】

複数のメモリブロックを備えるメモリシステムの動作方法において、
サドンパワーオフの復旧のために、オープンブロックに連関したマップデータ及びオープンブロック識別情報を維持したまま、前記オープンブロックのデータを前記複数のメモリブロックの中で選択されたブロックに複写する第１ステップと、
前記オープンブロックをイレイスする第２ステップと、
前記選択されたブロックに複写されたデータを前記イレイスされたオープンブロックに複写する第３ステップと、
を含む動作方法。

【請求項2】

前記第１ステップの完了に応答して有効なログデータをメタブロックに格納するステップと、
前記メモリシステムがパワーアップされれば、前記メタブロックに前記有効なログデータが格納されたか否かによって前記第１ステップまたは第２ステップを行うステップをさらに含む請求項１に記載の動作方法。

【請求項3】

前記有効なログデータは、
前記オープンブロックのデータが前記選択されたブロックに複写されたということを表す請求項２に記載の動作方法。

【請求項4】

前記第３ステップの完了に応答して、前記メタブロックに格納された前記有効なログデータを無効化するステップをさらに含む請求項２に記載の動作方法。

【請求項5】

前記第１ステップまたは第２ステップを行うステップは、
前記メタブロックに前記有効なログデータが格納された場合、以前パワーサイクルで維持されたオープンブロック識別情報に基づいてオープンブロックを識別するステップと、
前記有効なログデータに基づいて、以前パワーサイクルで使用された選択されたブロックを識別するステップと、
前記識別されたオープンブロック及び選択されたブロックに基づいて前記第２ステップを行うステップと、
を含む請求項２に記載の動作方法。

【請求項6】

前記第１ステップまたは第２ステップを行うステップは、
前記メタブロックに無効なログデータが格納された場合、以前パワーサイクルで維持されたオープンブロック識別情報に基づいてオープンブロックを識別するステップと、
前記識別されたオープンブロックに基づいて前記第１ステップを行うステップと、
を含む請求項２に記載の動作方法。

【請求項7】

前記第３ステップの完了に応答して正常動作を行うステップをさらに含み、
前記正常動作を行うステップは、
前記オープンブロックのイレイスページに新しいデータを逐次格納するステップを含む請求項１に記載の動作方法。

【請求項8】

前記正常動作を行うステップは、
前記マップデータを参照してオープンブロックにアクセスするステップをさらに含む請求項７に記載の動作方法。

【請求項9】

前記第１ステップは、
前記オープンブロックのデータのエラー訂正デコードを行って揮発性メモリにロードするステップと、
前記ロードされたデータのエラー訂正エンコードを行って前記選択されたブロックに格納するステップと、
を含む請求項１に記載の動作方法。

【請求項10】

メモリシステムにおいて、
複数のメモリブロックを備えるメモリ装置と、
前記メモリ装置を制御するコントローラと、
を備え、
前記コントローラは、
サドンパワーオフの復旧のために、オープンブロックに連関したマップデータ及びオープンブロック識別情報を維持したまま、前記オープンブロックのデータを前記複数のメモリブロックの中で選択されたブロックに複写し、前記オープンブロックをイレイスし、前記選択されたブロックに複写されたデータを前記イレイスされたオープンブロックに複写するメモリシステム。

【請求項11】

前記コントローラは、
前記オープンブロックのデータが前記選択されたブロックに複写されれば、有効なログデータをメタブロックに格納し、前記メモリシステムがパワーアップされれば、前記メタブロックに前記有効なログデータが格納されたか否かによって選択的に前記オープンブロックをイレイスする動作を行う請求項１０に記載のメモリシステム。

【請求項12】

前記有効なログデータは、
前記オープンブロックのデータが前記選択されたブロックに複写されたということを表す請求項１１に記載のメモリシステム。

【請求項13】

前記コントローラは、
前記選択されたブロックに複写されたデータが前記オープンブロックに複写されれば、前記メタブロックに格納された前記有効なログデータを無効化する請求項１１に記載のメモリシステム。

【請求項14】

前記コントローラは、
前記メタブロックに前記有効なログデータが格納された場合、以前パワーサイクルで維持されたオープンブロック識別情報に基づいて識別されたオープンブロックをイレイスする動作を行う請求項１１に記載のメモリシステム。

【請求項15】

前記コントローラは、
前記メタブロックに無効なログデータが格納された場合、以前パワーサイクルで維持されたオープンブロック識別情報に基づいて、前記オープンブロックのデータを前記複数のメモリブロックの中で選択されたブロックに複写する請求項１１に記載のメモリシステム。

【請求項16】

前記コントローラは、
前記選択されたブロックに複写されたデータを前記オープンブロックに複写した後、前記オープンブロックのイレイスページに新しいデータを逐次格納することにより正常動作を行う請求項１０に記載のメモリシステム。

【請求項17】

前記コントローラは、
前記選択されたブロックに複写されたデータを前記オープンブロックに複写した後、前記マップデータを参照してオープンブロックにアクセスすることにより正常動作を行う請求項１０に記載のメモリシステム。

【請求項18】

前記コントローラは、
前記オープンブロックのデータのエラー訂正デコードを行って揮発性メモリにロードし、前記ロードされたデータのエラー訂正エンコードを行って前記選択されたブロックに格納することにより、前記オープンブロックのデータを前記選択されたブロックに複写する請求項１０に記載のメモリシステム。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、メモリシステム及びメモリシステムの動作方法に関する。

【背景技術】

【0002】

近年、コンピュータ環境に対するパラダイム（ｐａｒａｄｉｇｍ）がいつ、どこでもコンピュータシステムを使用できるようにするユビキタスコンピューティング（ｕｂｉｑｕｉｔｏｕｓ ｃｏｍｐｕｔｉｎｇ）に切り換えられている。これにより、携帯電話、デジタルカメラ、ノートブックコンピュータなどのような携帯用電子装置の使用が急増している。このような携帯用電子装置は、一般に、メモリ装置を利用するメモリシステム、言い換えれば、データ格納装置を使用する。データ格納装置は、携帯用電子装置の主記憶装置または補助記憶装置として使用される。

【0003】

不揮発性メモリ装置を利用したデータ格納装置は、ハードディスクとは異なり、機械的な駆動部がないので、安定性及び耐久性に優れ、かつ、情報のアクセス速度が極めて速く、電力消費が少ないという長所がある。このような長所を有するメモリシステムの一例として、データ格納装置は、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）メモリ装置、様々なインターフェースを有するメモリカード、ソリッドステートドライブ（ＳＳＤ：Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）などを含む。

【発明の概要】

【発明が解決しようとする課題】

【0004】

本発明は、サドンパワーオフ復旧動作を行うメモリシステム及びメモリシステムの動作方法を提供しようとする。

【課題を解決するための手段】

【0005】

本発明の実施形態によれば、複数のメモリブロックを備えるメモリシステムの動作方法は、サドンパワーオフの復旧のために、オープンブロックに連関したマップデータ及びオープンブロック識別情報を維持したまま、前記オープンブロックのデータを前記複数のメモリブロックの中で選択されたブロックに複写する第１ステップと、前記オープンブロックをイレイスする第２ステップと、前記選択されたブロックに複写されたデータを前記イレイスされたオープンブロックに複写する第３ステップとを含む。

【0006】

また、前記動作方法は、前記第１ステップの完了に応答して有効なログデータをメタブロックに格納するステップと、前記メモリシステムがパワーアップされれば、前記メタブロックに前記有効なログデータが格納されたか否かによって前記第１ステップまたは第２ステップを行うステップとをさらに含むことができる。

【0007】

また、前記有効なログデータは、前記オープンブロックのデータが前記選択されたブロックに複写されたということを表すことができる。

【0008】

また、前記動作方法は、前記第３ステップの完了に応答して、前記メタブロックに格納された前記有効なログデータを無効化するステップをさらに含むことができる。

【0009】

また、前記第１ステップまたは第２ステップを行うステップは、前記メタブロックに前記有効なログデータが格納された場合、以前パワーサイクルで維持されたオープンブロック識別情報に基づいてオープンブロックを識別するステップと、前記有効なログデータに基づいて、以前パワーサイクルで使用された選択されたブロックを識別するステップと、前記識別されたオープンブロック及び選択されたブロックに基づいて前記第２ステップを行うステップとを含むことができる。

【0010】

また、前記第１ステップまたは第２ステップを行うステップは、前記メタブロックに無効なログデータが格納された場合、以前パワーサイクルで維持されたオープンブロック識別情報に基づいてオープンブロックを識別するステップと、前記識別されたオープンブロックに基づいて前記第１ステップを行うステップとを含むことができる。

【0011】

また、前記動作方法は、前記第３ステップの完了に応答して正常動作を行うステップをさらに含み、前記正常動作を行うステップは、前記オープンブロックのイレイスページに新しいデータを逐次格納するステップを含むことができる。

【0012】

また、前記正常動作を行うステップは、前記マップデータを参照してオープンブロックにアクセスするステップをさらに含むことができる。

【0013】

また、前記第１ステップは、前記オープンブロックのデータのエラー訂正デコードを行って揮発性メモリにロードするステップと、前記ロードされたデータのエラー訂正エンコードを行って前記選択されたブロックに格納するステップとを含むことができる。

【0014】

本発明の実施形態に係るメモリシステムは、複数のメモリブロックを備えるメモリ装置と、前記メモリ装置を制御するコントローラとを備え、前記コントローラは、サドンパワーオフの復旧のために、オープンブロックに連関したマップデータ及びオープンブロック識別情報を維持したまま、前記オープンブロックのデータを前記複数のメモリブロックの中で選択されたブロックに複写し、前記オープンブロックをイレイスし、前記選択されたブロックに複写されたデータを前記イレイスされたオープンブロックに複写する。

【0015】

また、前記コントローラは、前記オープンブロックのデータが前記選択されたブロックに複写されれば、有効なログデータをメタブロックに格納し、前記メモリシステムがパワーアップされれば、前記メタブロックに前記有効なログデータが格納されたか否かによって選択的に前記オープンブロックをイレイスする動作を行うことができる。

【0016】

また、前記有効なログデータは、前記オープンブロックのデータが前記選択されたブロックに複写されたということを表すことができる。

【0017】

また、前記コントローラは、前記選択されたブロックに複写されたデータが前記オープンブロックに複写されれば、前記メタブロックに格納された前記有効なログデータを無効化することができる。

【0018】

また、前記コントローラは、前記メタブロックに前記有効なログデータが格納された場合、以前パワーサイクルで維持されたオープンブロック識別情報に基づいて識別されたオープンブロックをイレイスする動作を行うことができる。

【0019】

また、前記コントローラは、前記メタブロックに無効なログデータが格納された場合、以前パワーサイクルで維持されたオープンブロック識別情報に基づいて、前記オープンブロックのデータを前記複数のメモリブロックの中で選択されたブロックに複写することができる。

【0020】

また、前記コントローラは、前記選択されたブロックに複写されたデータを前記オープンブロックに複写した後、前記オープンブロックのイレイスページに新しいデータを逐次格納することにより正常動作を行うことができる。

【0021】

また、前記コントローラは、前記選択されたブロックに複写されたデータを前記オープンブロックに複写した後、前記マップデータを参照してオープンブロックにアクセスすることにより正常動作を行うことができる。

【0022】

また、前記コントローラは、前記オープンブロックのデータのエラー訂正デコードを行って揮発性メモリにロードし、前記ロードされたデータのエラー訂正エンコードを行って前記選択されたブロックに格納することにより、前記オープンブロックのデータを前記選択されたブロックに複写することができる。

【発明の効果】

【0023】

本発明は、サドンパワーオフ復旧動作を行うメモリシステム及びメモリシステムの動作方法を提供できる。

【図面の簡単な説明】

【0024】

【図1】本発明の実施形態に係るメモリシステム１１０を備えるデータ処理システム１００の一例を示した図である。

【図2】メモリ装置１５０内のメモリブロックのメモリセルアレイの例示的な構成を示した回路図である。

【図3】メモリブロックに備えられたページのプログラム状態によるメモリブロックの類型を説明する図である。

【図4】本発明の実施形態に係るメモリシステム１１０に備えられたコントローラ１３０を詳細に説明する図である。

【図5A】本発明の実施形態に係るメモリシステム１１０の動作を説明する図である。

【図5B】本発明の実施形態に係るメモリシステム１１０の動作を説明する図である。

【図5C】本発明の実施形態に係るメモリシステム１１０の動作を説明する図である。

【図5D】本発明の実施形態に係るメモリシステム１１０の動作を説明する図である。

【図5E】本発明の実施形態に係るメモリシステム１１０の動作を説明する図である。

【図6】本発明の実施形態に係るメモリシステム１１０の動作を説明する図である。

【発明を実施するための形態】

【0025】

図１は、本発明の実施形態に係るメモリシステム１１０を備えるデータ処理システム１００の一例を示した図である。

【0026】

図１に示すように、データ処理システム１００は、ホスト１０２及びメモリシステム１１０を備える。

【0027】

ホスト１０２は、電子装置、例えば、携帯電話、ＭＰ３プレーヤ、ラップトップコンピュータなどのような携帯用電子装置、またはデスクトップコンピュータ、ゲーム機、ＴＶ、プロジェクタなどのような電子装置を含むことができる。

【0028】

ホスト１０２は、少なくとも１つの運営システム（ＯＳ：ｏｐｅｒａｔｉｎｇ ｓｙｓｔｅｍ）を含むことができる。運営システムは、ホスト１０２の機能及び動作を全般的に管理及び制御し、データ処理システム１００またはメモリシステム１１０を使用するユーザとホスト１０２との間に相互動作を提供する。運営システムは、ユーザの使用目的及び用途に相応した機能及び動作を支援し、ホスト１０２の移動性（ｍｏｂｉｌｉｔｙ）によって一般運営システムとモバイル運用システムとに区分することができる。運営システムにおける一般運営システムシステムは、ユーザの使用環境によって個人用運営システムと企業用運営システムとに区分することができる。

【0029】

メモリシステム１１０は、ホスト１０２の要請に応じてホスト１０２のデータを格納するために動作することができる。例えば、メモリシステム１１０は、ソリッドステートドライブ（ＳＳＤ：Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）、ＭＭＣ、ｅＭＭＣ（ｅｍｂｅｄｄｅｄ ＭＭＣ）、ＲＳ－ＭＭＣ（Ｒｅｄｕｃｅｄ Ｓｉｚｅ ＭＭＣ）、ｍｉｃｒｏ－ＭＭＣ形態のマルチメディアカード（ＭＭＣ：Ｍｕｌｔｉ Ｍｅｄｉａ Ｃａｒｄ）、ＳＤ、ｍｉｎｉ－ＳＤ、ｍｉｃｒｏ－ＳＤ形態のセキュアデジタル（ＳＤ：Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ）カード、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）格納装置、ＵＦＳ（Ｕｎｉｖｅｒｓａｌ Ｆｌａｓｈ Ｓｔｏｒａｇｅ）装置、ＣＦ（Ｃｏｍｐａｃｔ Ｆｌａｓｈ）カード、スマートメディア（Ｓｍａｒｔ Ｍｅｄｉａ（登録商標））カード、メモリスティック（Ｍｅｍｏｒｙ Ｓｔｉｃｋ）などのような様々な種類の格納装置のうち、いずれか１つで実現されることができる。

【0030】

メモリシステム１１０は、様々な種類の格納装置により実現されることができる。例えば、前記格納装置は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）などのような揮発性メモリ装置と、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＭＲＯＭ（Ｍａｓｋ ＲＯＭ）、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ ＲＯＭ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ＲＯＭ）、ＦＲＡＭ（登録商標）（Ｆｅｒｒｏｍａｇｎｅｔｉｃ ＲＯＭ）、ＰＲＡＭ（Ｐｈａｓｅ ｃｈａｎｇｅ ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ ＲＡＭ）、ＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）、フラッシュメモリなどのような不揮発性メモリ装置を備えることができる。前記フラッシュメモリは、３次元スタック構造を有することができる。

【0031】

メモリシステム１１０は、メモリ装置１５０及びコントローラ１３０を備えることができる。メモリ装置１５０は、ホスト１０２のためのデータを格納することができ、コントローラ１３０は、メモリ装置１５０へのデータ格納を制御することができる。

【0032】

コントローラ１３０は、ホスト１０２からの要請に応じてメモリ装置１５０を制御できる。例えば、コントローラ１３０は、メモリ装置１５０から読み出されたデータをホスト１０２に提供し、ホスト１０２から提供されたデータをメモリ装置１５０に格納することができる。このような動作のために、コントローラ１３０は、メモリ装置１５０の読み出し（ｒｅａｄ）、プログラム（ｐｒｏｇｒａｍ）、イレイス（ｅｒａｓｅ）などの動作を制御できる。

【0033】

例えば、コントローラ１３０は、メモリ装置１５０にデータをプログラムするために、ホスト１０２の論理アドレス（ｌｏｇｉｃａｌ ａｄｄｒｅｓｓ）をメモリ装置１５０の物理アドレス（ｐｈｙｓｉｃａｌ ａｄｄｒｅｓｓ）にマッピング（ｍａｐｐｉｎｇ）することができる。コントローラ１３０は、エラー訂正エンコードを行って書き込みデータにパリティビットを付加してメモリ装置１５０に格納することができる。

【0034】

コントローラ１３０は、メモリ装置１５０からデータを読み出すために、メモリシステム１１０のマップデータを参照し、ホスト１０２からの論理アドレスを物理アドレスに変換してメモリ装置１５０にアクセスすることができる。コントローラ１３０は、前記パリティビットを用いてエラー訂正デコードを行い、読み出しデータのエラーを検出及び訂正してホスト１０２に提供することができる。コントローラ１３０がホスト１０２からの読み出し要請に応じてアドレス変換動作、メモリ装置１５０からデータを読み出す動作、エラー訂正動作のような複数の動作を行うことができる。

【0035】

コントローラ１３０及びメモリ装置１５０は、１つの半導体装置で集積されることができる。一例として、コントローラ１３０及びメモリ装置１５０は、１つの半導体装置で集積されてＳＳＤを構成できる。メモリシステム１１０がＳＳＤとして使用されれば、メモリシステム１１０に連結されたホスト１０２の動作速度は向上することができる。さらに、コントローラ１３０及びメモリ装置１５０は、１つの半導体装置で集積されてメモリカードを構成することもできる。例えば、コントローラ１３０及びメモリ装置１５０は、ＰＣカード（ＰＣＭＣＩＡ：Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ Ｍｅｍｏｒｙ Ｃａｒｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ａｓｓｏｃｉａｔｉｏｎ）、コンパクトフラッシュ（登録商標）カード（ＣＦ）、スマートメディアカード（ＳＭ、ＳＭＣ）、メモリスティック、マルチメディアカード（ＭＭＣ、ＲＳ－ＭＭＣ、ＭＭＣｍｉｃｒｏ）、ＳＤカード（ＳＤ、ｍｉｎｉＳＤ、ｍｉｃｒｏＳＤ、ＳＤＨＣ）、ユニバーサルフラッシュ記憶装置（ＵＦＳ）などのようなメモリカードを構成できる。

【0036】

他の一例として、メモリシステム１１０は、コンピュータ、ＵＭＰＣ（Ｕｌｔｒａ Ｍｏｂｉｌｅ ＰＣ）、ワークステーション、ネットブック（ｎｅｔ－ｂｏｏｋ）、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ）、ポータブル（ｐｏｒｔａｂｌｅ）コンピュータ、ウェブタブレット（ｗｅｂ ｔａｂｌｅｔ）、タブレットコンピュータ（ｔａｂｌｅｔ ｃｏｍｐｕｔｅｒ）、無線電話機（ｗｉｒｅｌｅｓｓ ｐｈｏｎｅ）、モバイルフォン（ｍｏｂｉｌｅ ｐｈｏｎｅ）、スマートフォン（ｓｍａｒｔ ｐｈｏｎｅ）、ｅ－ブック（ｅ－ｂｏｏｋ）、ＰＭＰ（ｐｏｒｔａｂｌｅ ｍｕｌｔｉｍｅｄｉａ ｐｌａｙｅｒ）、携帯用ゲーム機、ナビゲーション（ｎａｖｉｇａｔｉｏｎ）装置、ブラックボックス（ｂｌａｃｋ ｂｏｘ）、デジタルカメラ（ｄｉｇｉｔａｌ ｃａｍｅｒａ）、ＤＭＢ（Ｄｉｇｉｔａｌ Ｍｕｌｔｉｍｅｄｉａ Ｂｒｏａｄｃａｓｔｉｎｇ）再生機、３次元テレビ（３－ｄｉｍｅｎｓｉｏｎａｌ ｔｅｌｅｖｉｓｉｏｎ）、スマートテレビ（ｓｍａｒｔ ｔｅｌｅｖｉｓｉｏｎ）、デジタル音声録音機（ｄｉｇｉｔａｌ ａｕｄｉｏ ｒｅｃｏｒｄｅｒ）、デジタル音声再生機（ｄｉｇｉｔａｌ ａｕｄｉｏ ｐｌａｙｅｒ）、デジタル映像録画機（ｄｉｇｉｔａｌ ｐｉｃｔｕｒｅ ｒｅｃｏｒｄｅｒ）、デジタル映像再生機（ｄｉｇｉｔａｌ ｐｉｃｔｕｒｅ ｐｌａｙｅｒ）、デジタル動画録画機（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｒｅｃｏｒｄｅｒ）、デジタル動画再生機（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｐｌａｙｅｒ）、データセンターを構成するストレージ、情報を無線環境で送受信できる装置、ホームネットワークを構成する様々な電子装置のうち１つ、コンピューターネットワークを構成する様々な電子装置のうち１つ、テレマティクスネットワークを構成する様々な電子装置のうち１つ、ＲＦＩＤ（ｒａｄｉｏ ｆｒｅｑｕｅｎｃｙ ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）装置、またはコンピューティングシステムを構成する様々な構成要素のうち１つなどを構成できる。

【0037】

メモリ装置１５０は、不揮発性メモリ装置であることができ、電源が供給されなくても格納されたデータを維持できる。メモリ装置１５０は、プログラム動作によってホスト１０２から提供されたデータを格納でき、読み出し動作によってホスト１０２にメモリ装置１５０に格納されたデータを提供できる。メモリ装置１５０は、複数のメモリブロックを備え、メモリブロックの各々は、複数のページを備え、前記ページの各々は、ワードラインに連結された複数のメモリセルを備えることができる。一実施形態において、メモリ装置１５０は、フラッシュメモリになることができる。前記フラッシュメモリは、３次元スタック構造を有することができる。

【0038】

フラッシュメモリ装置は、メモリセルトランジスタで構成されたメモリセルアレイにデータを格納できる。フラッシュメモリ装置は、メモリダイ、プレーン、メモリブロック、及びページ階層構造を有することができる。１つのメモリダイは、１回に１つのコマンドを受信することができる。フラッシュメモリは、複数のメモリダイを備えることができる。１つのメモリダイは、複数のプレーンを備えることができ、前記複数のプレーンは、前記メモリダイが受信したコマンドを並列に処理することができる。各プレーンは、複数のメモリブロックを備えることができる。

【0039】

図２は、メモリ装置１５０内のメモリブロックのメモリセルアレイの例示的な構成を示した回路図である。

【0040】

図２に示すように、メモリシステム１１０のメモリ装置１５０に備えられた複数のメモリブロックのうち、いずれのものとも対応できるメモリブロック３３０は、複数のビットラインＢＬ０～ＢＬｍ－１と連結された複数のセルストリング３４０を備えることができる。各列（ｃｏｌｕｍｎ）のセルストリング３４０は、少なくとも１つのドレイン選択トランジスタＤＳＴと少なくとも１つのソース選択トランジスタＳＳＴとを備えることができる。ドレイン選択トランジスタＤＳＴ及びソース選択トランジスタＳＳＴ間に複数個のメモリセルＭＣ０ ｔｏ ＭＣｎ－１が直列に連結され得る。それぞれのメモリセルＭＣ０ ｔｏ ＭＣｎ－１は、セル当たり複数のビットのデータ情報を格納するＭＬＣで実現されることができる。それぞれのセルストリング３４０は、対応するビットラインＢＬ０ ｔｏ ＢＬｍ－１に各々電気的に連結されることができる。例えば、図３に示されたように、第１のセルストリングは、第１のビットラインＢＬ０と連結され、最後のセルストリングは、最後のビットラインＢＬｍ－１と連結されることができる。参考として、図２において「ＤＳＬ」は、ドレイン選択ライン、「ＳＳＬ」は、ソース選択ライン、「ＣＳＬ」は、共通ソースラインを示す。

【0041】

図２は、ＮＡＮＤフラッシュメモリセルを示しているが、本発明は、これに限定されない。例えば、前記メモリセルは、ＮＯＲフラッシュメモリセルであることができる。また、メモリ装置１５０は、電荷蓄積層として伝導性フローティングゲートを備えるフラッシュメモリ装置、または電荷蓄積層が絶縁膜で構成されたチャージトラップ型フラッシュ（ＣＴＦ、Ｃｈａｒｇｅ Ｔｒａｐ Ｆｌａｓｈ）メモリ装置であることもできる。

【0042】

メモリ装置１５０は、動作モードによってワードラインに供給するためのプログラム電圧、読み出し電圧、パス電圧を含むワードライン電圧を提供する電圧供給部３１０をさらに備えることができる。電圧供給部３１０の電圧生成動作は、制御回路（図示せず）により制御されることができる。前記制御回路の制御下に、電圧供給部３１０は、メモリセルアレイのメモリブロック（または、セクタ）のうち１つを選択でき、前記選択されたメモリブロックのワードラインのうち１つを選択でき、前記ワードライン電圧を選択ワードラインに提供し、必要に応じて非選択ワードラインに提供することができる。

【0043】

メモリ装置１５０は、制御回路により制御される読み出し／書き込み回路３２０を備えることができる。検証／正常読み出し動作中に、読み出し／書き込み回路３２０は、メモリセルアレイからデータを読み出すために感知増幅器として動作することができる。プログラム動作中に、読み出し／書き込み回路３２０は、前記メモリセルアレイに格納されるデータによってビットラインを駆動する書き込みドライバとして動作することができる。プログラム動作中に、読み出し／書き込み回路３２０は、バッファ（図示せず）から前記メモリセルアレイに格納されるデータを受信し、前記受信されたデータによってビットラインを駆動できる。読み出し／書き込み回路３２０は、各々が列（ｃｏｌｕｍｎ）（または、ビットライン）または列対（ｃｏｌｕｍｎ ｐａｉｒ）（または、ビットライン対）と対応する複数のページバッファ３２２～３２６を備えることができ、それぞれのページバッファ３２２～３２６は、複数のラッチ（図示せず）を備えることができる。

【0044】

すなわち、メモリ装置１５０の各メモリブロック３３０は、複数のビットラインＢＬ、複数のドレイン選択ラインＤＳＬ、複数のソース選択ラインＳＳＬ、複数のワードラインＷＬ、複数のダミーワードラインＤＷＬ、そして複数の共通ソースラインＣＳＬに連結されることができ、各メモリブロック３３０は、複数のＮＡＮＤストリングＮＳを備えることができる。また、各メモリブロック３３０において１つのビットラインＢＬが複数のＮＡＮＤストリングＮＳと連結されて１つのＮＡＮＤストリングＮＳ内に複数のトランジスタを実現できる。また、各ＮＡＮＤストリングＮＳのドレイン選択トランジスタＤＳＴは、対応するビットラインＢＬと連結されることができ、各ＮＡＮＤストリングＮＳのソース選択トランジスタＳＳＴは、共通ソースラインＣＳＬと連結されることができる。メモリセルＭＣは、各ＮＡＮＤストリングＮＳのドレイン選択トランジスタＤＳＴとソース選択トランジスタＳＳＴとの間に提供されることができる。すなわち、メモリ装置１５０の各メモリブロック３３０には複数のメモリセルが実現されることができる。

【0045】

メモリ装置１５０のイレイス動作は、メモリブロック単位に行われ、プログラム動作は、ページ単位で行われることができる。メモリ装置１５０は、プログラム動作の単位とイレイス動作の単位とが相違し、上書き（ｏｖｅｒｗｒｉｔｅ）演算を支援しないことができる。したがって、コントローラ１３０は、既存ページに格納されたデータをアップデートするために、他のページに前記アップデートされるデータを有効データとして格納し、既存ページのデータを無効化（ｉｎｖａｌｉｄａｔｅ）することができる。

【0046】

図３は、メモリブロックに含まれたページのプログラム状態によるメモリブロックの類型を説明する図である。

【0047】

図３においてブロック別に示された区画（ｓｅｃｔｉｏｎ）は、各メモリブロックに属したページを示す。陰影が示された区画は、有効ページ、ドットパターンが示された区画は、無効ページ、何も示されていない区画は、イレイスページ（ｅｒａｓｅｄ ｐａｇｅ）を示す。有効ページは、有効データを格納するページを称することができる。コントローラ１３０は、マップデータを参照してホスト１０２の論理アドレスを物理アドレスに変換することにより、前記有効ページにアクセスすることができる。無効ページは、無効化されたデータを格納するページを称することができる。そして、イレイスページは、当該ページに備えられたメモリセルが全てイレイス状態であるページを称することができる。

【0048】

図３は、メモリブロックの類型としてイレイスブロック（ｅｒａｓｅｄ ｂｌｏｃｋ）を示す。イレイスブロックは、当該メモリブロックに含まれたメモリセルが全てイレイス状態であるメモリブロックであって、イレイスページのみを備えることができる。

【0049】

図３は、メモリブロックの類型としてオープンブロック（ｏｐｅｎ ｂｌｏｃｋ）を示す。オープンブロックは、全てのメモリセルに対するプログラム動作が完了していないメモリブロックであって、イレイスページを備えることができる。オープンブロックにおいて、プログラムされたページは、最近にプログラムされたデータを格納できる。そして、以後にプログラムされるデータは、オープンブロックのイレイスページに格納されることができる。オープンブロックの全てのメモリセルにプログラム動作が完了して、当該オープンブロックにそれ以上イレイスページがない場合、コントローラ１３０は、当該オープンブロックをクローズドブロック（ｃｌｏｓｅｄ ｂｌｏｃｋ）として決定することができる。前記クローズドブロックは、メモリブロックに対するイレイス動作が行われる前までは、それ以上プログラム動作が行われないメモリブロックを称することができる。

【0050】

図３は、メモリブロックの類型としてクローズドブロックを示す。具体的に、図３は、クローズドブロックの例として無効ページを備えるクローズドブロックを示す。

【0051】

クローズドブロックの全てのページが無効ページになると、コントローラ１３０は、前記クローズドブロックをフリーブロックとして決定することができる。

【0052】

図３は、メモリブロックの類型としてフリーブロック（ｆｒｅｅ ｂｌｏｃｋ）を示す。フリーブロックは、プログラムされたページが全て無効ページであるメモリブロックを称することができる。前記フリーブロックは、ガベージコレクション（ｇａｒｂａｇｅ ｃｏｌｌｅｃｔｉｏｎ）などの動作を要さずに直ちにイレイスされることができる。コントローラ１３０は、データを格納するために使用されたオープンブロックがクローズドブロックになると、フリーブロックをイレイスブロックに作り、前記イレイスブロックを新しいオープンブロックとして決定することができる。

【0053】

メモリ装置１５０に備えられるメモリブロックの各々は、イレイスブロック、オープンブロック、クローズドブロック、及びフリーブロックのうち、いずれか１つに該当することができる。

【0054】

メモリシステム１１０にサドンパワーオフが発生すれば、オープンブロックのデータが損傷され得る。例えば、メモリシステム１１０にサドンパワーオフが発生すれば、オープンブロックに既にプログラムされたデータが損傷され得る。そして、前記オープンブロックのイレイスページのメモリセル分布も損傷されることができる。メモリシステム１１０が前記オープンブロックに対する復旧措置なしに前記イレイスページにデータをプログラムすれば、前記イレイスページにプログラムされたデータも損傷されることができる。

【0055】

メモリシステム１１０は、サドンパワーオフのため、オープンブロックに格納されたデータの信頼性が低下することを防止するために、次のパワーサイクル（ｐｏｗｅｒ ｃｙｃｌｅ）でサドンパワーオフ復旧動作を行うことができる。パワーサイクルは、メモリシステム１１０がパワーアップされてパワーオフされるまでの１循環を称することができる。すなわち、メモリシステム１１０は、サドンパワーオフが発生した後にパワーアップされれば、サドンパワーオフ復旧動作を行うことができる。

【0056】

サドンパワーオフ復旧動作の第１例として、メモリシステム１１０は、前記オープンブロックの１番目のイレイスページにダミーデータをプログラムすることができる。１番目のイレイスページは、前記オープンブロックのイレイスページのうち、最後にプログラムされたページの次の順序でプログラムされることができるページを称することができる。

【0057】

サドンパワーオフ復旧動作の第２例として、メモリシステム１１０は、フリーブロックをイレイスし、前記オープンブロックに格納されたデータを前記イレイスされたフリーブロックに複写することができる。

【0058】

一方、メモリシステム１１０は、並列動作できる複数のメモリダイにわたって連続するデータをプログラムすることができる。メモリシステム１１０は、並列にプログラムされる複数のページのデータに対する並列パリティ演算、例えば、チップキル（ｃｈｉｐ－ｋｉｌｌ）演算を行ってパリティを生成できる。すなわち、メモリ装置１５０の複数のメモリダイにわたった複数のページのデータが互いに緊密に連関することができる。

【0059】

メモリシステム１１０が第１例によってサドンパワーオフ復旧動作を行う場合、前記１番目のイレイスページだけでなく、連関したページにプログラムされるデータを演算し、前記１番目のイレイスページ及び連関したページにプログラム動作を行わなければならない。したがって、第１例によるサドンパワーオフ復旧動作は、過度な演算を求めることができる。したがって、以下では、メモリシステム１１０が第２例によってサドンパワーオフ復旧動作を行う場合について説明される。

【0060】

メモリシステム１１０がサドンパワーオフ復旧動作を行う途中に、再度サドンパワーオフが発生し、次のパワーサイクルでサドンパワーオフ復旧動作を繰り返し実行する場合がある。仮りに、メモリシステム１１０がサドンパワーオフ復旧動作を繰り返し実行する度にフリーブロックをイレイスして新しいオープンブロックを生成するならば、メモリ装置１５０に備えられたフリーブロックが早期に消尽されることができる。メモリ装置１５０のフリーブロックが早期に消尽されれば、メモリブロックの寿命が残っていてもメモリシステム１１０を正常に使用できないようになる。したがって、繰り返されるサドンパワー復旧動作の際にも、メモリ装置１５０に備えられたフリーブロックが消尽されないようにするメモリシステム１１０が求められる。

【0061】

本発明の実施形態によれば、メモリシステム１１０は、サドンパワーオフ復旧動作の際に、内部に格納されたオープンブロック識別情報に基づいて復旧するオープンブロックを決定できる。メモリシステム１１０は、オープンブロックに格納されたデータを前記イレイスされたフリーブロックに複写することができる。メモリシステム１１０は、前記複写を完了した後にも、前記オープンブロック識別情報及び前記オープンブロックに格納されたデータのマップデータをアップデートしないことができる。サドンパワーオフ復旧動作が繰り返される場合にも、前記オープンブロック識別情報は維持されることができる。したがって、メモリシステム１１０は、サドンパワーオフ復旧動作を繰り返す場合、前記データが複写されたフリーブロックをオープンブロックとして復旧するものではなく、既存のオープンブロックを復旧することができる。

【0062】

メモリシステム１１０は、前記オープンブロック識別情報をアップデートしない代わりに、前記データが複写されたフリーブロックを識別するためのログデータをメモリ装置１５０に格納することができる。そして、メモリシステム１１０は、前記オープンブロックをイレイスすることによりオープンブロックの損傷されたデータを除去し、前記フリーブロックに複写されたデータを前記オープンブロックに再度複写し、前記ログデータを無効化することができる。

【0063】

図４～図６を参照して本発明の実施形態に係るメモリシステム１１０がより詳細に説明される。

【0064】

図４は、本発明の実施形態に係るメモリシステム１１０に備えられたコントローラ１３０を詳細に説明する図である。

【0065】

コントローラ１３０は、互いに内部バスを介して動作可能なように連結されたホストインターフェース１３２、プロセッサ１３４、ＥＣＣ（ｅｒｒｏｒ ｃｏｒｒｅｃｔｉｏｎ ｃｏｄｅ、１３８）、メモリインターフェース１４２、及びメモリ１４４を備えることができる。

【0066】

ホストインターフェース１３２は、ホスト１０２のコマンド（ｃｏｍｍａｎｄ）及びデータを処理し、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＭＭＣ（Ｍｕｌｔｉ－Ｍｅｄｉａ Ｃａｒｄ）、ＰＣＩ－Ｅ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ－Ｅｘｐｒｅｓｓ）、ＳＡＳ（Ｓｅｒｉａｌ－ａｔｔａｃｈｅｄ ＳＣＳＩ）、ＳＡＴＡ（Ｓｅｒｉａｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）、ＰＡＴＡ（Ｐａｒａｌｌｅｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）、ＳＣＳＩ（Ｓｍａｌｌ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ Ｉｎｔｅｒｆａｃｅ）、ＥＳＤＩ（Ｅｎｈａｎｃｅｄ Ｓｍａｌｌ Ｄｉｓｋ Ｉｎｔｅｒｆａｃｅ）、ＩＤＥ（Ｉｎｔｅｇｒａｔｅｄ Ｄｒｉｖｅ Ｅｌｅｃｔｒｏｎｉｃｓ）、ＭＩＰＩ（Ｍｏｂｉｌｅ Ｉｎｄｕｓｔｒｙ Ｐｒｏｃｅｓｓｏｒ Ｉｎｔｅｒｆａｃｅ）などのような様々なインターフェースプロトコルのうち、少なくとも１つによってホスト１０２と通信するように構成されることができる。

【0067】

ホストインターフェース１３２は、ホスト１０２とデータをやり取りする領域であって、ホストインターフェース階層（ＨＩＬ：Ｈｏｓｔ Ｉｎｔｅｒｆａｃｅ Ｌａｙｅｒ）と呼ばれるファームウェア（ｆｉｒｍｗａｒｅ）を介して駆動されることができる。

【0068】

メモリインターフェース１４２は、コントローラ１３０がホスト１０２からの要請に応答してメモリ装置１５０を制御するように、コントローラ１３０とメモリ装置１５０との間のインターフェーシングのためのメモリ／ストレージ（ｓｔｏｒａｇｅ）インターフェースとしての役割をすることができる。メモリ装置１５０がフラッシュメモリ、特に、ＮＡＮＤフラッシュメモリである場合、メモリインターフェース１４２は、メモリ装置１５０のための制御信号を生成し、プロセッサ１３４の制御下にメモリ装置１５０に提供されるデータを処理できる。メモリインターフェース１４２は、コントローラ１３０とメモリ装置１５０との間のコマンド及びデータを処理するためのインターフェース、例えば、ＮＡＮＤフラッシュインターフェースとして動作することができる。

【0069】

メモリインターフェース１４２は、フラッシュインターフェース階層（ＦＩＬ：Ｆｌａｓｈ Ｉｎｔｅｒｆａｃｅ Ｌａｙｅｒ）と呼ばれるファームウェア（ｆｉｒｍｗａｒｅ）を介して駆動されることができる。

【0070】

プロセッサ１３４は、メモリシステム１１０の全体的な動作を制御できる。プロセッサ１３４は、メモリシステム１１０の全般的な動作を制御するためにファームウェアを駆動できる。前記ファームウェアは、フラッシュ変換階層（ＦＴＬ：Ｆｌａｓｈ Ｔｒａｎｓｌａｔｉｏｎ Ｌａｙｅｒ）と呼ばれることができる。そして、プロセッサ１３４は、マイクロプロセッサまたは中央処理装置（ＣＰＵ）などで実現されることができる。

【0071】

プロセッサ１３４は、フラッシュ変換階層を駆動して、ホストから受信された要請に対応するフォアグラウンド動作（ｆｏｒｅｇｒｏｕｎｄ ｏｐｅｒａｔｉｏｎ）を行うことができる。例えば、プロセッサ１３４は、ホストからの書き込み要請に応じてメモリ装置１５０の書き込み動作を制御し、読み出し要請に応じてメモリ装置１５０の読み出し動作を制御することができる。

【0072】

また、コントローラ１３０は、マイクロプロセッサまたは中央処理装置（ＣＰＵ）などで実現されたプロセッサ１３４を介してメモリ装置１５０に対するバックグラウンド（ｂａｃｋ ｇｒｏｕｎｄ）動作を行うこともできる。例えば、メモリ装置１５０に対するバックグラウンド動作は、ガベージコレクション（ＧＣ：Ｇａｒｂａｇｅ Ｃｏｌｌｅｃｔｉｏｎ）動作、ウェアレベリング（ＷＬ：Ｗｅａｒ Ｌｅｖｅｌｉｎｇ）動作、マップフラッシュ（ｍａｐ ｆｌｕｓｈ）動作、バッドブロック管理（ｂａｄ ｂｌｏｃｋ ｍａｎａｇｅｍｅｎｔ）動作などを含むことができる。

【0073】

メモリ１４４は、メモリシステム１１０及びコントローラ１３０の動作メモリとしての役割を果たすことができ、メモリシステム１１０及びコントローラ１３０の駆動のためのデータを格納することができる。コントローラ１３０は、ホスト１０２からの要請に応じてメモリ装置１５０が読み出し、プログラム、イレイス動作を行うようにメモリ装置１５０を制御できる。コントローラ１３０は、メモリ装置１５０から読み出されるデータをホスト１０２に提供することができ、ホスト１０２から提供されるデータをメモリ装置１５０に格納することができる。メモリ１４４は、コントローラ１３０とメモリ装置１５０とがこのような動作を行うのに必要なデータを格納することができる。

【0074】

メモリ１４４は、揮発性メモリで実現されることができる。例えば、メモリ１４４は、静的ランダムアクセスメモリ（ＳＲＡＭ：Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、または動的ランダムアクセスメモリ（ＤＲＡＭ：Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などで実現されることができる。メモリ１４４は、コントローラ１３０の内部または外部に配置されることができる。図１は、コントローラ１３０内部に配置されたメモリ１４４を例示する。一実施形態において、メモリ１４４は、コントローラ１３０外部の揮発性メモリ装置で実現されることができる。メモリ１４４が外部揮発性メモリ装置で実現される場合、コントローラ１３０は、メモリ１４４とのデータ入出力を支援するインターフェースをさらに備えることができる。

【0075】

メモリ１４４は、ホスト１０２とメモリ装置１５０との間の書き込み、読み出しなどの動作を行うためのデータを格納するために、プログラムメモリ、データメモリ、書き込みバッファ（ｂｕｆｆｅｒ）／キャッシュ（ｃａｃｈｅ）、読み出しバッファ／キャッシュ、データバッファ／キャッシュ、マップ（ｍａｐ）バッファ／キャッシュなどを備えることができる。

【0076】

ＥＣＣ（１３８）は、メモリ装置１５０から読み出されるデータに含まれたエラーを検出及び訂正することができる。すなわち、ＥＣＣ（１３８）は、ＥＣＣエンコードプロセスで使用されたＥＣＣコードを介してメモリ装置１５０から読み出されたデータにエラー訂正デコードプロセスを行うことができる。エラー訂正デコードプロセスの結果に応じて、ＥＣＣ（１３８）は、例えば、エラー訂正成功／失敗信号のような信号を出力できる。エラービットの数が訂正可能なエラービットの閾値を超過すれば、ＥＣＣ（１３８）は、エラービットを訂正できず、エラー訂正失敗信号を出力することができる。

【0077】

ＥＣＣ（１３８）は、ＥＣＣエンコーダとＥＣＣデコーダとを備えることができる。前記ＥＣＣエンコーダは、メモリ装置１５０にプログラムされるデータをエラー訂正エンコードしてパリティビットが付加されたデータを生成できる。前記パリティビットが付加されたデータは、メモリ装置１５０に格納されることができる。そして、ＥＣＣデコーダは、メモリ装置１５０から読み出されるデータに含まれたエラーを検出及び訂正することができる。

【0078】

ＥＣＣ（１３８）は、ＬＤＰＣ（ｌｏｗ ｄｅｎｓｉｔｙ ｐａｒｉｔｙ ｃｈｅｃｋ）コード（ｃｏｄｅ）、ＢＣＨ（Ｂｏｓｅ、Ｃｈａｕｄｈｕｒｉ、Ｈｏｃｑｕｅｎｇｈｅｍ）コード、ターボコード（ｔｕｒｂｏ ｃｏｄｅ）、リード－ソロモンコード（Ｒｅｅｄ－Ｓｏｌｏｍｏｎ ｃｏｄｅ）、コンボリューションコード（ｃｏｎｖｏｌｕｔｉｏｎ ｃｏｄｅ）、ＲＳＣ（ｒｅｃｕｒｓｉｖｅ ｓｙｓｔｅｍａｔｉｃ ｃｏｄｅ）、ＴＣＭ（ｔｒｅｌｌｉｓ－ｃｏｄｅｄ ｍｏｄｕｌａｔｉｏｎ）、ＢＣＭ（Ｂｌｏｃｋ ｃｏｄｅｄ ｍｏｄｕｌａｔｉｏｎ）などのコーデッドモジュレーション（ｃｏｄｅｄ ｍｏｄｕｌａｔｉｏｎ）を使用してエラー訂正を行うことができる。しかし、ＥＣＣ（１３８）は、特定の構造に限定されるものではない。ＥＣＣ（１３８）は、エラー訂正のための回路、モジュール、システム、または装置を全て含むことができる。

【0079】

ランダマイザ１４０は、メモリ装置１５０に格納されるデータをランダマイズ（ｒａｎｄｏｍｉｚｅ）し、メモリ装置１５０から読み出されたデータをデ－ランダマイズ（ｄｅ－ｒａｎｄｏｍｉｚｅ）することができる。ランダマイザ１４０は、シード値（ｓｅｅｄ ｖａｌｕｅ）を演算してデータをランダマイズし、デ－ランダマイズすることができる。メモリ装置１５０に格納されるデータがランダマイズされれば、メモリ装置１５０のビットラインに連結されたメモリセルまたはワードラインに連結されたメモリセルにプログラムされるデータで「０」値を有するビットと「１」値を有するビットとが均等に分布され得る。例えば、エラー訂正エンコードされたデータは、ランダマイザ１４０によりランダマイズされてメモリ装置１５０に提供されることができる。そして、メモリ装置１５０から読み出されて、デ－ランダマイズされたデータは、ＥＣＣ（１３８）によりエラー訂正デコードされることができる。

【0080】

以下において、本発明の実施形態に係るメモリシステム１１０の動作が図５Ａ～図５Ｅ及び図６を参照して詳細に説明される。

【0081】

図５Ａ～図５Ｅは、本発明の実施形態に係るメモリシステム１１０のサドンパワーオフ復旧動作を説明するための図である。

【0082】

図５Ａは、メモリ装置１５０に備えれることができる複数のメモリブロックを示す。

【0083】

図５Ａは、複数のメモリブロックのうち、オープンブロックＯＰ＿ＢＫを示す。図２を参照して説明されたように、オープンブロックＯＰ＿ＢＫは、データ格納が完了していないメモリブロックであることができる。プロセッサ１３４は、オープンブロック識別情報に基づいてどのメモリブロックがオープンブロックＯＰ＿ＢＫであるか判断することができる。オープンブロック識別情報は、メモリ装置１５０に備えられたメモリブロックのうち、どのメモリブロックがオープンブロックＯＰ＿ＢＫであるかを表すことができる。

【0084】

図５Ａは、複数のメモリブロックのうち、臨時ブロックＴＭＰ＿ＢＫを示す。臨時ブロックＴＭＰ＿ＢＫは、本発明の実施形態に係るサドンパワーオフ復旧動作中にオープンブロックＯＰ＿ＢＫのデータを仮に格納するメモリブロックであることができる。例えば、臨時ブロックＴＭＰ＿ＢＫは、メモリ装置１５０のフリーブロックの中で選択されることができる。

【0085】

図５Ａは、複数のメモリブロックのうち、メタブロックＭＴ＿ＢＫを示す。メタブロックＭＴ＿ＢＫは、オープンブロック識別情報、マップデータ、ログデータをはじめとして様々なメタデータを格納することができる。メモリ装置１５０は、複数のメタブロックＭＴ＿ＢＫを備えることができる。図５Ａは、複数のメタブロックＭＴ＿ＢＫのうち、オープンブロック状態であるメタブロックＭＴ＿ＢＫを例示する。

【0086】

図５Ａは、メモリシステム１１０のサドンパワーオフ復旧動作が行われる前のオープンブロックＯＰ＿ＢＫ、臨時ブロックＴＭＰ＿ＢＫ、及びメタブロックＭＴ＿ＢＫの状態を示す。図５Ｂ～図５Ｅは、図５Ａに示されたメモリブロックにサドンパワーオフ復旧動作が行われる過程でのオープンブロックＯＰ＿ＢＫ、臨時ブロックＴＭＰ＿ＢＫ、及びメタブロックＭＴ＿ＢＫの状態を示す。図５Ｂ～図５Ｅに示されたオープンブロックＯＰ＿ＢＫ、臨時ブロックＴＭＰ＿ＢＫ、及びメタブロックＭＴ＿ＢＫは、図５Ａを参照して説明されたことと対応することができる。以下において、図５Ｂ～図５Ｅを参照してメモリシステム１１０のサドンパワーオフ復旧動作が説明される。

【0087】

図５Ｂに示すように、ステップＳ１０１においてプロセッサ１３４は、メモリ装置１５０のフリーブロックのうち、いずれか１つを臨時ブロックＴＭＰ＿ＢＫとして選択し、前記選択された臨時ブロックＴＭＰ＿ＢＫをイレイスするようにメモリ装置１５０を制御できる。図５Ｂは、イレイスされた臨時ブロックＴＭＰ＿ＢＫを例示する。

【0088】

図５Ｃに示すように、ステップＳ１０３においてプロセッサ１３４は、オープンブロックＯＰ＿ＢＫから臨時ブロックＴＭＰ＿ＢＫにデータを複写することができる。例えば、プロセッサ１３４は、オープンブロックＯＰ＿ＢＫのデータをメモリ１４４にロードし、メモリ１４４にロードされたデータを臨時ブロックＴＭＰ＿ＢＫに格納することによってデータを複写することができる。ＥＣＣ（１３８）は、メモリ１４４にロードされるデータにデ－ランダマイズ及びエラー訂正デコードを行い、臨時ブロックＴＭＰ＿ＢＫに格納されるデータにエラー訂正エンコード及びランダマイズを行うことによってオープンブロックＯＰ＿ＢＫの損傷されたデータを復旧し、臨時ブロックＴＭＰ＿ＢＫに複写されたデータの信頼性を保障できる。

【0089】

実施形態によって、メモリブロックの各ページは、当該ページに格納されたデータの論理アドレスを格納するためのスペア領域を含むことができる。

【0090】

臨時ブロックＴＭＰ＿ＢＫで複写されたデータが格納されたページは、臨時ページと称されることができる。図５Ｃにおいて臨時ページは、ハッチングされた区画で表示される。

【0091】

プロセッサ１３４は、オープンブロックＯＰ＿ＢＫのデータを臨時ブロックＴＭＰ＿ＢＫに複写した後にも、オープンブロック識別情報、オープンブロックＯＰ＿ＢＫのデータ、及びオープンブロックＯＰ＿ＢＫに連関したマップデータを除去しないことができる。すなわち、前記オープンブロック識別情報及び前記マップデータは、メタブロックＭＴ＿ＢＫに維持され、オープンブロックＯＰ＿ＢＫのデータは、オープンブロックＯＰ＿ＢＫに維持されることができる。したがって、プロセッサ１３４は、サドンパワーオフ復旧動作中に再度サドンパワーオフが発生しても前記オープンブロック識別情報を参照して、臨時ブロックＴＭＰ＿ＢＫでなく、オープンブロックＯＰ＿ＢＫに対する復旧動作を行うことができる。

【0092】

ステップＳ１０５において、プロセッサ１３４は、オープンブロックＯＰ＿ＢＫのデータが臨時ブロックＴＭＰ＿ＢＫに複写されたということを表すログデータをメタブロックＭＴ＿ＢＫに格納することができる。図５Ｃにおいて、「Ｏｐｅｎ ｂｌｏｃｋ ｃｏｐｉｅｄ」が記録された区画は、前記ログデータが格納されたページを表す。

【0093】

例えば、ログデータは、臨時ブロックＴＭＰ＿ＢＫのアドレス情報及びサドンパワーオフ復旧動作の進行ステップ情報を含むことができる。プロセッサ１３４は、メタブロックＭＴ＿ＢＫに有効なログデータが格納された場合、ステップＳ１０１～ステップＳ１０５の動作が省略されたサドンパワーオフ復旧動作を行うことができる。

【0094】

図５Ｄに示すように、ステップＳ１０７においてプロセッサ１３４は、オープンブロックＯＰ＿ＢＫをイレイスするようにメモリ装置１５０を制御できる。したがって、サドンパワーオフのために損傷されることができたオープンブロックＯＰ＿ＢＫのデータが除去され得る。

【0095】

図５Ｅに示すように、ステップＳ１０９において、プロセッサ１３４は、臨時ブロックＴＭＰ＿ＢＫに格納された臨時データをイレイスされたオープンブロックＯＰ＿ＢＫに複写することができる。

【0096】

ステップＳ１１１において、プロセッサ１３４は、メタブロックＭＴ＿ＢＫに格納されたログデータを無効化することができる。臨時データが格納された位置を指すログデータが無効化されれば、プロセッサ１３４がログデータを使用して前記位置にアクセスできないので、前記臨時データも無効化されることができる。図５Ｃ及び図５Ｄにおいてログデータが格納されたページと臨時データが格納されたページとは、図５Ｅにおいて各々無効ページとして表示される。

【0097】

本発明の実施形態に係るサドンパワーオフ復旧動作は、ステップＳ１０１～ステップＳ１１１を含むことができる。サドンパワーオフ復旧動作が完了すれば、オープンブロックＯＰ＿ＢＫの損傷されたデータが信頼できるデータに交替されることができる。

【0098】

図５Ａと図５Ｅを比較すれば、サドンパワーオフ復旧動作が行われる前にオープンブロックＯＰ＿ＢＫに格納されたデータは、サドンパワーオフ復旧動作が行われた後に同じオープンブロックＯＰ＿ＢＫに格納されることができる。そして、オープンブロックＯＰ＿ＢＫに格納されたデータのマップデータは変更されないことができる。したがって、プロセッサ１３４は、サドンパワーオフが発生する前と同様に、オープンブロックＯＰ＿ＢＫに格納されたデータにアクセスすることができる。そして、プロセッサ１３４は、オープンブロックＯＰ＿ＢＫのイレイスページに新しいデータを逐次格納することができる。

【0099】

本発明の実施形態によれば、プロセッサ１３４は、オープンブロックＯＰ＿ＢＫを復旧するために、オープンブロックＯＰ＿ＢＫのデータを臨時ブロックＴＭＰ＿ＢＫに複写した後にもオープンブロック識別情報を維持できる。したがって、プロセッサ１３４は、サドンパワーオフ復旧動作を繰り返す度に新しいオープンブロックに対するサドンパワーオフ復旧動作を行う代わりに、既存のオープンブロックＯＰ＿ＢＫに対する復旧動作を繰り返し実行することができる。したがって、プロセッサ１３４がサドンパワーオフ復旧動作を繰り返す度に新しいオープンブロックを生成してメモリ装置１５０のフリーブロックが消尽される現象を防止できる。

【0100】

図６は、本発明の実施形態によってメモリシステム１１０のパワーサイクルを示すフローチャートである。

【0101】

図６のステップＳ１０１～ステップＳ１１１は、図５Ｂ～図５Ｅを参照して説明されたステップＳ１０１～ステップＳ１１１に対応することができる。

【0102】

メモリシステム１１０がパワーアップされれば、ステップＳ６０１においてプロセッサ１３４は、サドンパワーオフ発生可否を感知できる。

【0103】

サドンパワーオフが発生したことが感知されれば、ステップＳ６０３においてプロセッサ１３４は、メタブロックＭＴ＿ＢＫを探索してメタブロックＭＴ＿ＢＫに有効なログデータが格納されたか判断することができる。

【0104】

メタブロックＭＴ＿ＢＫに有効なログデータが格納されなかった場合（ステップＳ６０３において、「ＮＯ」）、プロセッサ１３４は、サドンパワーオフ復旧動作をステップＳ１０１から行うことができる。

【0105】

第１例として、直前パワーサイクルにサドンパワーオフ復旧動作が行われなかったら、プロセッサ１３４はステップＳ１０１を行うことができる。第２例として、直前パワーサイクルでステップＳ１０１～ステップＳ１０５を行う途中にサドンパワーオフが発生した場合にも、プロセッサ１３４は、サドンパワーオフ復旧動作をステップＳ１０１から行うことができる。

【0106】

Ｓ１０１において、プロセッサ１３４は、フリーブロックの中で臨時ブロックＴＭＰ＿ＢＫを選択し、臨時ブロックＴＭＰ＿ＢＫをイレイスするようにメモリ装置１５０を制御できる。

【0107】

例えば、以前パワーサイクルでオープンブロックＯＰ＿ＢＫのデータが以前の臨時ブロックに複写され、メタブロックＭＴ＿ＢＫにログデータが記録される前にサドンパワーオフが発生しうる。以前の臨時ブロックに格納されたデータは、現在パワーサイクルでメタブロックＭＴ＿ＢＫを参照してアクセスされることができない。したがって、以前の臨時ブロックは、現在パワーサイクルでは、無効データのみを格納するフリーブロックと判断されることができる。プロセッサ１３４は、以前の臨時ブロックを含むフリーブロックの中で現在臨時ブロックＴＭＰ＿ＢＫを選択し、臨時ブロックＴＭＰ＿ＢＫをイレイスするようにメモリ装置１５０を制御できる。

【0108】

Ｓ１０３において、プロセッサ１３４は、オープンブロックＯＰ＿ＢＫのデータを臨時ブロックＴＭＰ＿ＢＫに複写することができる。

【0109】

以前パワーサイクルでオープンブロックＯＰ＿ＢＫのデータが以前の臨時ブロックに複写された後にも、オープンブロック識別情報及び前記データのマップデータは維持されることができる。プロセッサ１３４は、前記オープンブロック識別情報に基づいて以前のオープンブロックを依然としてオープンブロックＯＰ＿ＢＫとして識別することができる。プロセッサ１３４は、前記マップデータに基づいてオープンブロックＯＰ＿ＢＫのデータにアクセスすることができる。

【0110】

ステップＳ１０５において、プロセッサ１３４は、オープンブロックＯＰ＿ＢＫのデータが臨時ブロックＴＭＰ＿ＢＫに複写されたということを表すログデータをメタブロックＭＴ＿ＢＫに格納することができる。

【0111】

ステップＳ１０７において、プロセッサ１３４は、オープンブロックＯＰ＿ＢＫをイレイスするようにメモリ装置１５０を制御できる。

【0112】

ステップＳ１０９において、プロセッサ１３４は、臨時ブロックＴＭＰ＿ＢＫのデータをイレイスされたオープンブロックＯＰ＿ＢＫに複写することができる。

【0113】

ステップＳ１１１において、プロセッサ１３４は、前記ログデータを無効化することにより、臨時ブロックＴＭＰ＿ＢＫに格納された臨時データを無効化することができる。

【0114】

一方、メタブロックＭＴ＿ＢＫに有効なログデータが格納された場合（ステップＳ６０３において、「ＹＥＳ」）、プロセッサ１３４は、サドンパワーオフ復旧動作をステップＳ１０７から行うことができる。

【0115】

例えば、以前パワーサイクルで臨時ブロックＴＭＰ＿ＢＫのデータをイレイスされたオープンブロックＯＰ＿ＢＫに複写する途中にサドンパワーオフが発生しうる。プロセッサ１３４は、現在パワーサイクルでメタブロックＭＴ＿ＢＫに格納されたオープンブロック識別情報及びログデータを参照して、以前のオープンブロックＯＰ＿ＢＫと以前の臨時ブロックＴＭＰ＿ＢＫとを識別できる。プロセッサ１３４は、現在パワーサイクルでオープンブロックＯＰ＿ＢＫを再度イレイスし、臨時ブロックＴＭＰ＿ＢＫの臨時データをオープンブロックＯＰ＿ＢＫに複写し、臨時データを無効化することができる。

【0116】

ステップＳ１１１までのサドンパワーオフ復旧動作が完了すれば、ステップＳ６０５においてメモリシステム１１０は正常動作を行うことができる。

【0117】

例えば、プロセッサ１３４は、メタブロックＭＴ＿ＢＫのマップデータを参照してオープンブロックＯＰ＿ＢＫにアクセスすることができ、オープンブロックＯＰ＿ＢＫのイレイスページに新しいデータを逐次格納することができる。

【0118】

本発明の実施形態によれば、メモリシステム１１０がサドンパワーオフ復旧動作を繰り返し実行してもパワーサイクル毎に新しいオープンブロックを生成する動作が防止されるので、フリーブロックが早期に消尽されることも防止することができる。フリーブロックが早期に消尽されなければ、メモリブロックの寿命が尽きるまでメモリシステム１１０を正常に使用することができる。したがって、メモリシステム１１０の寿命が向上しうる。

【0119】

そして、メモリシステム１１０は、メモリ装置１５０に有効なログデータが格納された場合、前記サドンパワーオフ復旧動作を始めから始める代わりに、オープンブロックＯＰ＿ＢＫをイレイスする動作から始めることができる。したがって、サドンパワーオフ復旧動作が繰り返される場合、メモリシステム１１０のサドンパワーオフ復旧にかかる時間が短縮され得る。

【0120】

さらに、メモリシステム１１０は、サドンパワーオフ復旧動作が行われる間、オープンブロックＯＰ＿ＢＫのマップデータを維持することにより、マップデータの過度な修正及びロールバック（ｒｏｌｌｂａｃｋ）なしにサドンパワーオフ復旧動作を完了できる。サドンパワーオフ復旧動作が完了すれば、メモリシステム１１０は、既存のオープンブロックＯＰ＿ＢＫにアクセスすることができる。したがって、メモリシステム１１０の性能が向上しうる。

【0121】

以上、本発明の実施形態に係るメモリシステム及びメモリシステムの動作方法を具体的な実施形態として説明したが、これは例示に過ぎず、本発明は、これに限定されないものであり、本明細書に開示された基礎思想に広範な範囲を有することと解釈されなければならない。当業者は、開示された実施形態等を組み合わせ、置換して、適示されていない実施形態を実施できるが、これも本発明の権利範囲を逸脱しないものである。その他にも、当業者は、本明細書に基づいて開示された実施形態を容易に変更または変形することができ、このような変更または変形も本発明の権利範囲に属することは明らかである。

【図1】

【図2】

【図3】

【図4】

【図5A】

【図5B】

【図5C】

【図5D】

【図5E】

【図6】