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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022179098
(43)【公開日】2022-12-02
(54)【発明の名称】出力回路
(51)【国際特許分類】
H03K 19/0175 20060101AFI20221125BHJP
H03K 19/0185 20060101ALI20221125BHJP
H03K 19/0944 20060101ALI20221125BHJP
【ＦＩ】
H03K19/0175 220
H03K19/0185
H03K19/0944
【審査請求】未請求
【請求項の数】4
【出願形態】ＯＬ
(21)【出願番号】P 2021086354
(22)【出願日】2021-05-21
(71)【出願人】
【識別番号】000191238
【氏名又は名称】日清紡マイクロデバイス株式会社
(74)【代理人】
【識別番号】110002000
【氏名又は名称】弁理士法人栄光事務所
(72)【発明者】
【氏名】宮島 一之
(72)【発明者】
【氏名】▲高▼田 将伍
【テーマコード（参考）】
5J056
【Ｆターム（参考）】
5J056AA04
5J056BB17
5J056BB51
5J056CC01
5J056CC26
5J056DD13
5J056DD28
5J056FF08
(57)【要約】 （修正有）
【課題】簡単な構成で消費電流が小さくオープンドレインのトランジスタの小型化が可能な出力回路を提供する。
【解決手段】出力回路１Ａの電流生成部２は、ゲートアスペクト比が異なるトランジスタＭＮ１、ＭＮ２のゲートを差動入力段２２とするトランスコンダクタンスアンプＡＭＰと、トランジスタＭＮ１、ＭＮ２のゲート間に接続された抵抗Ｒ１と、トランスコンダクタンスアンプＡＭＰの出力に応じた電流を抵抗Ｒ１に供給するトランジスタＭＰ３とを有する。出力駆動部３は、トランジスタＭＰ３にゲートとソースが夫々共通接続されたトランジスタＭＰ４と、トランジスタＭＰ４にミラーされたトランジスタＭＰ３に流れる電流が供給される抵抗Ｒ２とトランジスタＭＮ５とを有する。出力駆動部３は、抵抗Ｒ２に発生する電圧降下とトランジスタＭＮ５のゲート・ソース電圧に応じたゲート・ソース電圧Ｖｇｓｎ６をトランジスタＭＮ６のゲート・ソース間に供給する。
【選択図】図１
【解決手段】出力回路１Ａの電流生成部２は、ゲートアスペクト比が異なるトランジスタＭＮ１、ＭＮ２のゲートを差動入力段２２とするトランスコンダクタンスアンプＡＭＰと、トランジスタＭＮ１、ＭＮ２のゲート間に接続された抵抗Ｒ１と、トランスコンダクタンスアンプＡＭＰの出力に応じた電流を抵抗Ｒ１に供給するトランジスタＭＰ３とを有する。出力駆動部３は、トランジスタＭＰ３にゲートとソースが夫々共通接続されたトランジスタＭＰ４と、トランジスタＭＰ４にミラーされたトランジスタＭＰ３に流れる電流が供給される抵抗Ｒ２とトランジスタＭＮ５とを有する。出力駆動部３は、抵抗Ｒ２に発生する電圧降下とトランジスタＭＮ５のゲート・ソース電圧に応じたゲート・ソース電圧Ｖｇｓｎ６をトランジスタＭＮ６のゲート・ソース間に供給する。
【選択図】図１
【特許請求の範囲】
【請求項1】
出力端子にドレインが接続される第１のＭＯＳトランジスタと、
ドレイン・ソースが前記第１のＭＯＳトランジスタのゲート・ソースに接続され、ゲートに前記第１のＭＯＳトランジスタをオン又はオフにするための駆動信号が入力される第２のＭＯＳトランジスタと、
ソースがお互いに電流源に接続され、ゲートアスペクト比が異なる第３のＭＯＳトランジスタ及び第４のＭＯＳトランジスタのゲートを差動入力段とするトランスコンダクタンスアンプと、第１の抵抗と、前記トランスコンダクタンスアンプの出力に応じた電流を前記第１の抵抗に供給する第５のＭＯＳトランジスタと、を有し、前記第３のＭＯＳトランジスタ及び前記第４のＭＯＳトランジスタのゲート間に前記第１の抵抗を接続することにより、前記トランスコンダクタンスアンプによる負帰還で定まる電流を前記第１の抵抗に流す電流生成部と、
前記第５のＭＯＳトランジスタにゲートおよびソースがそれぞれ共通接続された第６のＭＯＳトランジスタと、前記第６のＭＯＳトランジスタにミラーされた前記第５のＭＯＳトランジスタに流れる電流と等しい電流が供給される第２の抵抗およびドレイン・ゲートがダイオード接続された第７のＭＯＳトランジスタと、を有し、前記第２の抵抗に発生する電圧降下と前記第７のＭＯＳトランジスタのゲート・ソース電圧に応じた駆動電圧を前記第１のＭＯＳトランジスタのゲート・ソース間に供給する出力駆動部と、を備えた、
出力回路。
ドレイン・ソースが前記第１のＭＯＳトランジスタのゲート・ソースに接続され、ゲートに前記第１のＭＯＳトランジスタをオン又はオフにするための駆動信号が入力される第２のＭＯＳトランジスタと、
ソースがお互いに電流源に接続され、ゲートアスペクト比が異なる第３のＭＯＳトランジスタ及び第４のＭＯＳトランジスタのゲートを差動入力段とするトランスコンダクタンスアンプと、第１の抵抗と、前記トランスコンダクタンスアンプの出力に応じた電流を前記第１の抵抗に供給する第５のＭＯＳトランジスタと、を有し、前記第３のＭＯＳトランジスタ及び前記第４のＭＯＳトランジスタのゲート間に前記第１の抵抗を接続することにより、前記トランスコンダクタンスアンプによる負帰還で定まる電流を前記第１の抵抗に流す電流生成部と、
前記第５のＭＯＳトランジスタにゲートおよびソースがそれぞれ共通接続された第６のＭＯＳトランジスタと、前記第６のＭＯＳトランジスタにミラーされた前記第５のＭＯＳトランジスタに流れる電流と等しい電流が供給される第２の抵抗およびドレイン・ゲートがダイオード接続された第７のＭＯＳトランジスタと、を有し、前記第２の抵抗に発生する電圧降下と前記第７のＭＯＳトランジスタのゲート・ソース電圧に応じた駆動電圧を前記第１のＭＯＳトランジスタのゲート・ソース間に供給する出力駆動部と、を備えた、
出力回路。
【請求項2】
請求項１に記載の出力回路において、
前記第１のＭＯＳトランジスタのドレイン電圧が低下したときに前記出力駆動部から前記第１のＭＯＳトランジスタのゲート・ソース間に供給する前記駆動電圧を遮断して前記第１のＭＯＳトランジスタのゲート電圧を引き上げるスイッチをさらに備えた、
出力回路。
前記第１のＭＯＳトランジスタのドレイン電圧が低下したときに前記出力駆動部から前記第１のＭＯＳトランジスタのゲート・ソース間に供給する前記駆動電圧を遮断して前記第１のＭＯＳトランジスタのゲート電圧を引き上げるスイッチをさらに備えた、
出力回路。
【請求項3】
請求項２に記載の出力回路において、
前記スイッチは、ドレイン・ソースが前記第２の抵抗とグランドとの間に接続され、ゲートが前記第１のＭＯＳトランジスタのドレインに接続された第８のＭＯＳトランジスタから構成される、
出力回路。
前記スイッチは、ドレイン・ソースが前記第２の抵抗とグランドとの間に接続され、ゲートが前記第１のＭＯＳトランジスタのドレインに接続された第８のＭＯＳトランジスタから構成される、
出力回路。
【請求項4】
請求項１～３の何れか１項に記載の出力回路において、
前記第１のＭＯＳトランジスタ及び前記出力駆動部が、複数設けられ、
複数の前記出力駆動部の前記第６のＭＯＳトランジスタが１つの前記第５のＭＯＳトランジスタにカレントミラー接続されている、
出力回路。
前記第１のＭＯＳトランジスタ及び前記出力駆動部が、複数設けられ、
複数の前記出力駆動部の前記第６のＭＯＳトランジスタが１つの前記第５のＭＯＳトランジスタにカレントミラー接続されている、
出力回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、出力回路に関する。
【背景技術】
【0002】
オープンドレインの出力端子は、例えばマイコンと、それにより駆動されるモータドライバ回路など電源電圧の異なるＩＣ間で通信を行う際のインタフェースの出力としてしばしば用いられる。出力端子として用いられるトランジスタのドレインは、電源電圧に抵抗などでプルアップされる。このため、抵抗の両端が短絡した場合、トランジスタに大きな電流が流れて破損する場合がある。このため、トランジスタに流れる電流を制限する過電流保護回路が必要となる。
【0003】
このような過電流保護回路として特許文献１、２に記載されたものが提案されている。特許文献１の過電流保護回路は、トランジスタに流れる電流を検出し、過電流が流れたと判定した場合、トランジスタをオフする。しかしながら、特許文献１の過電流保護回路は、トランジスタが複数ある場合、複数のトランジスタ毎に電流を検出する電流センス抵抗、過電流を判定するアンプが必要であるため、回路規模が大きくなる、という問題があった。
【0004】
特許文献２の過電流保護回路は、出力端子となるオープンドレインのトランジスタをカレントミラー回路の出力とし、入力のトランジスタに参照電流を供給する。この過電流保護回路によれば、入力のトランジスタ及び出力のトランジスタのゲートアスペクト比と参照電流により出力のトランジスタの制限電流が決まる。例えば、このカレントミラー回路の入出力間の電流比を１００倍程度にして５０ｍＡで電流制限する場合、参照電流は５００μＡ程度になる。この参照電流を小さくしようとすると、出力のトランジスタのゲート幅を入力のトランジスタのゲート幅に対して大きくする必要があり、オープンドレインのトランジスタの素子面積が拡大する、という問題があった。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開平６－３８３６３号公報
【特許文献2】特開２０１３－２３２７６０号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
本発明は、上述した事情に鑑みてなされたものであり、その目的は、簡単な構成でかつ消費電流が小さく出力端子であるオープンドレインのトランジスタの小型化が可能な出力回路を提供することにある。
【課題を解決するための手段】
【0007】
前述した目的を達成するために、本発明に係る出力回路は、下記［１］～［４］を特徴としている。
［１］
出力端子にドレインが接続される第１のＭＯＳトランジスタと、
ドレイン・ソースが前記第１のＭＯＳトランジスタのゲート・ソースに接続され、ゲートに前記第１のＭＯＳトランジスタをオン又はオフにするための駆動信号が入力される第２のＭＯＳトランジスタと、
ソースがお互いに電流源に接続され、ゲートアスペクト比が異なる第３のＭＯＳトランジスタ及び第４のＭＯＳトランジスタのゲートを差動入力段とするトランスコンダクタンスアンプと、第１の抵抗と、前記トランスコンダクタンスアンプの出力に応じた電流を前記第１の抵抗に供給する第５のＭＯＳトランジスタと、を有し、前記第３のＭＯＳトランジスタ及び前記第４のＭＯＳトランジスタのゲート間に前記第１の抵抗を接続することにより、前記トランスコンダクタンスアンプによる負帰還で定まる電流を前記第１の抵抗に流す電流生成部と、
前記第５のＭＯＳトランジスタにゲートおよびソースがそれぞれ共通接続された第６のＭＯＳトランジスタと、前記第６のＭＯＳトランジスタにミラーされた前記第５のＭＯＳトランジスタに流れる電流と等しい電流が供給される第２の抵抗およびドレイン・ゲートがダイオード接続された第７のＭＯＳトランジスタと、を有し、前記第２の抵抗に発生する電圧降下と前記第７のＭＯＳトランジスタのゲート・ソース電圧に応じた駆動電圧を前記第１のＭＯＳトランジスタのゲート・ソース間に供給する出力駆動部と、を備えた、
出力回路であること。
［２］
［１］に記載の出力回路において、
前記第１のＭＯＳトランジスタのドレイン電圧が低下したときに前記出力駆動部から前記第１のＭＯＳトランジスタのゲート・ソース間に供給する前記駆動電圧を遮断して前記第１のＭＯＳトランジスタのゲート電圧を引き上げるスイッチをさらに備えた、
出力回路であること。
［３］
［２］に記載の出力回路において、
前記スイッチは、ドレイン・ソースが前記第２の抵抗とグランドとの間に接続され、ゲートが前記第１のＭＯＳトランジスタのドレインに接続された第８のＭＯＳトランジスタから構成される、
出力回路であること。
［４］
［１］～［３］の何れか１項に記載の出力回路において、
前記第１のＭＯＳトランジスタ及び前記出力駆動部が、複数設けられ、
複数の前記出力駆動部の前記第６のＭＯＳトランジスタが１つの前記第５のＭＯＳトランジスタにカレントミラー接続されている、
出力回路であること。
［１］
出力端子にドレインが接続される第１のＭＯＳトランジスタと、
ドレイン・ソースが前記第１のＭＯＳトランジスタのゲート・ソースに接続され、ゲートに前記第１のＭＯＳトランジスタをオン又はオフにするための駆動信号が入力される第２のＭＯＳトランジスタと、
ソースがお互いに電流源に接続され、ゲートアスペクト比が異なる第３のＭＯＳトランジスタ及び第４のＭＯＳトランジスタのゲートを差動入力段とするトランスコンダクタンスアンプと、第１の抵抗と、前記トランスコンダクタンスアンプの出力に応じた電流を前記第１の抵抗に供給する第５のＭＯＳトランジスタと、を有し、前記第３のＭＯＳトランジスタ及び前記第４のＭＯＳトランジスタのゲート間に前記第１の抵抗を接続することにより、前記トランスコンダクタンスアンプによる負帰還で定まる電流を前記第１の抵抗に流す電流生成部と、
前記第５のＭＯＳトランジスタにゲートおよびソースがそれぞれ共通接続された第６のＭＯＳトランジスタと、前記第６のＭＯＳトランジスタにミラーされた前記第５のＭＯＳトランジスタに流れる電流と等しい電流が供給される第２の抵抗およびドレイン・ゲートがダイオード接続された第７のＭＯＳトランジスタと、を有し、前記第２の抵抗に発生する電圧降下と前記第７のＭＯＳトランジスタのゲート・ソース電圧に応じた駆動電圧を前記第１のＭＯＳトランジスタのゲート・ソース間に供給する出力駆動部と、を備えた、
出力回路であること。
［２］
［１］に記載の出力回路において、
前記第１のＭＯＳトランジスタのドレイン電圧が低下したときに前記出力駆動部から前記第１のＭＯＳトランジスタのゲート・ソース間に供給する前記駆動電圧を遮断して前記第１のＭＯＳトランジスタのゲート電圧を引き上げるスイッチをさらに備えた、
出力回路であること。
［３］
［２］に記載の出力回路において、
前記スイッチは、ドレイン・ソースが前記第２の抵抗とグランドとの間に接続され、ゲートが前記第１のＭＯＳトランジスタのドレインに接続された第８のＭＯＳトランジスタから構成される、
出力回路であること。
［４］
［１］～［３］の何れか１項に記載の出力回路において、
前記第１のＭＯＳトランジスタ及び前記出力駆動部が、複数設けられ、
複数の前記出力駆動部の前記第６のＭＯＳトランジスタが１つの前記第５のＭＯＳトランジスタにカレントミラー接続されている、
出力回路であること。
【発明の効果】
【0008】
本発明によれば、簡単な構成でかつ消費電流が小さく出力端子であるオープンドレインのトランジスタの小型化が可能な出力回路を提供することができる。
【0009】
以上、本発明について簡潔に説明した。更に、以下に説明される発明を実施するための形態（以下、「実施形態」という。）を添付の図面を参照して通読することにより、本発明の詳細は更に明確化されるであろう。
【図面の簡単な説明】
【0010】
【発明を実施するための形態】
【0011】
本発明に関する具体的な実施形態について、各図を参照しながら以下に説明する。
【0012】
（第１実施形態）
第１実施形態の出力回路１Ａは、図１に示すように、オープンドレインの出力端子となるトランジスタＭＮ６（第１のＭＯＳトランジスタ）と、トランジスタＭＮ４（第２のＭＯＳトランジスタ）と、電流生成部２と、出力駆動部３と、を備えている。トランジスタＭＮ６は、ドレインが出力端子Ｔｏｕｔに接続され、ソースがグランドに接続されている。また、出力端子Ｔｏｕｔとグランドとの間には、抵抗ＲＬ、バッテリＶ２が接続される。
第１実施形態の出力回路１Ａは、図１に示すように、オープンドレインの出力端子となるトランジスタＭＮ６（第１のＭＯＳトランジスタ）と、トランジスタＭＮ４（第２のＭＯＳトランジスタ）と、電流生成部２と、出力駆動部３と、を備えている。トランジスタＭＮ６は、ドレインが出力端子Ｔｏｕｔに接続され、ソースがグランドに接続されている。また、出力端子Ｔｏｕｔとグランドとの間には、抵抗ＲＬ、バッテリＶ２が接続される。
【0013】
トランジスタＭＮ４は、ＮｃｈのＭＯＳＦＥＴから構成されている。トランジスタＭＮ４は、ドレイン・ソースがトランジスタＭＮ６のゲート・ソース間に接続されている。このトランジスタＭＮ４のゲートにトランジスタＭＮ６をオン又はオフするための駆動信号ＶＩＮが供給される。このトランジスタＭＮ４に駆動信号ＶＩＮが供給され、トランジスタＭＮ４がオンすると、トランジスタＭＮ６のゲート・ソースが短絡されて、トランジスタＭＮ６がオフする。一方、トランジスタＭＮ４の駆動信号ＶＩＮが遮断され、トランジスタＭＮ４がオフすると、トランジスタＭＮ６はゲート・ソース間に後述するゲート電圧Ｖｇｓｎ６が供給されてオンする。
【0014】
電流生成部２は、１／Ｒ１に比例したドレイン電流Ｉｄｐ３を生成する回路である。また、出力駆動部３は、ドレイン電流Ｉｄｐ３と等しいドレイン電流Ｉｄｐ４を抵抗Ｒ２に供給することにより、Ｒ２／Ｒ１に比例したゲート・ソース電圧Ｖｇｓｎ６（駆動電圧）を生成して、トランジスタＭＮ６のゲート・ソースに供給する回路である。ここで、Ｒ１およびＲ２は抵抗Ｒ１および抵抗Ｒ２の抵抗値である。
【0015】
電流生成部２は、トランスコンダクタンスアンプＡＭＰと、トランジスタＭＰ３（第５のＭＯＳトランジスタ）と、抵抗Ｒ１（第１の抵抗）と、トランジスタＭＮ３と、を備えている。トランスコンダクタンスアンプＡＭＰは、トランジスタＭＰ１、ＭＰ２から構成されるカレントミラー回路２１と、トランジスタＭＮ１、ＭＮ２（第３、第４のＭＯＳトランジスタ）から構成される差動入力段２２と、電流源Ｉ１と、を有している。
【0016】
カレントミラー回路２１を構成するトランジスタＭＰ１、ＭＰ２は、ＰｃｈのＭＯＳＦＥＴから構成されている。トランジスタＭＰ１、ＭＰ２のソースがバッテリＶ１から供給される電源電圧ＶＤＤに接続され、トランジスタＭＰ１、ＭＰ２のゲート同士が接続される。トランジスタＭＰ２は、ゲートとドレインが接続される。トランジスタＭＰ１、ＭＰ２は、カレントミラー比が１：１となるように設けられている。これにより、トランジスタＭＰ１、ＭＰ２のドレイン電流が等しくなる。
【0017】
差動入力段２２を構成するトランジスタＭＮ１、ＭＮ２は、ＮｃｈのＭＯＳＦＥＴから構成されている。トランジスタＭＮ１のドレインが、トランジスタＭＰ１のドレインに接続され、トランジスタＭＮ２のドレインが、トランジスタＭＰ２のドレインに接続される。トランジスタＭＮ１、ＭＮ２のソースは、電流源Ｉ１に接続される。また、トランジスタＭＮ１のアスペクト比＞トランジスタＭＮ２のアスペクト比となる。本実施形態では、トランジスタＭＮ１のアスペクト比：トランジスタＭＮ２のアスペクト比を４：１としている。電流源Ｉ１は、トランジスタＭＮ１、ＭＮ２のソースとグランドとの間に接続される。
【0018】
トランジスタＭＰ３、抵抗Ｒ１、トランジスタＭＮ３は互いに直列接続されている。トランジスタＭＰ３は、ＰｃｈのＭＯＳＦＥＴから構成されている。トランジスタＭＰ３は、ゲートがトランスコンダクタンスアンプＡＭＰの出力（トランジスタＭＰ１、ＭＮ１のドレイン）に接続されている。トランジスタＭＰ３は、ソースが電源電圧ＶＤＤに接続されている。抵抗Ｒ１は、トランジスタＭＰ３のドレインと後述するトランジスタＭＮ３のドレインとの間に接続されている。
【0019】
トランジスタＭＮ３は、ＮｃｈのＭＯＳＦＥＴから構成されている。トランジスタＭＮ３は、ゲートがドレインに接続されたダイオード接続となり、ソースがグランドに接続されている。このトランジスタＭＮ３は、差動入力段２２を構成するトランジスタＭＮ１、ＭＮ２の動作電圧を設定するために設けられている。トランジスタＭＮ１、ＭＮ２の動作電圧を設定する構成であればよく、トランジスタＭＮ３以外の構成としてもよい。
【0020】
上述した差動入力段２２を構成するトランジスタＭＮ１のゲートが、抵抗Ｒ１のグランド側の一端に接続され、トランジスタＭＮ２のゲートが、抵抗Ｒ１の電源ＶＤＤ側の一端に接続される。これにより、抵抗Ｒ１に流れるトランジスタＭＰ３のドレイン電流Ｉｄｐ３を、トランスコンダクタンスアンプＡＭＰによる負帰還で定まる電流とすることができる。
【0021】
トランスコンダクタンスアンプＡＭＰは、カレントミラー回路２１によりトランジスタＭＮ１、ＭＮ２に同じドレイン電流が流れるように動作する。また、トランジスタＭＮ１のアスペクト比＞トランジスタＭＮ２のアスペクト比である。このため、トランスコンダクタンスアンプＡＭＰは、抵抗Ｒ１に電圧降下を発生させ、トランジスタＭＮ１のゲート電圧をトランジスタＭＮ２のゲート電圧よりも低くして、トランジスタＭＮ１、ＭＮ２のドレイン電流Ｉｄｎ１、Ｉｄｎ２を等しくする。即ち、トランスコンダクタンスアンプＡＭＰは、トランジスタＭＮ１、ＭＮ２のドレイン電流Ｉｄｎ１、Ｉｄｎ２が互いに等しくなるような、出力をトランジスタＭＰ３のゲートに出力する。これにより、後述するようにトランジスタＭＰ３のドレイン電流Ｉｄｐ３は、１／Ｒ１に比例した電流となる。
【0022】
出力駆動部３は、トランジスタＭＰ４（第６のＭＯＳトランジスタ）と、抵抗Ｒ２（第２の抵抗）と、トランジスタＭＮ５（第７のＭＯＳトランジスタ）と、を有している。トランジスタＭＰ４と、抵抗Ｒ２と、トランジスタＭＮ５と、は互いに直列接続されている。トランジスタＭＰ４は、ＰｃｈのＭＯＳＦＥＴから構成されている。トランジスタＭＰ４は、トランジスタＭＰ３にゲート同士、ソース同士が共通接続され、トランジスタＭＰ３、ＭＰ４のアスペクト比は１：１に設けられている。これにより、トランジスタＭＰ３のドレイン電流Ｉｄｐ３が、トランジスタＭＰ４のドレイン電流Ｉｄｐ４にミラーされ、ドレイン電流Ｉｄｐ３、Iｄｐ４が等しくなる。
【0023】
抵抗Ｒ２は、トランジスタＭＰ４のドレインと、トランジスタＭＮ５のドレインとの間に接続され、ドレイン電流Ｉｄｐ４が供給される。トランジスタＭＮ５は、ＮｃｈのＭＯＳＦＥＴから構成されている。トランジスタＭＮ５は、ゲートがドレインに接続されたダイオード接続となり、ソースがグランドに接続されている。
【0024】
トランジスタＭＮ１のドレイン電流Ｉｄｎ１とトランジスタＭＮ１のゲート・ソース電圧Ｖｇｓｎ１との関係式は以下の式（１）により表される。
【0025】
【数1】
【0026】
また、トランジスタＭＮ２のドレイン電流Ｉｄｎ２とトランジスタＭＮ１のゲート・ソース電圧Ｖｇｓｎ１との関係式は以下の式（２）により表される。
【0027】
【数2】
【0028】
また、上述したように、カレントミラー回路２１によりトランジスタＭＮ１、ＭＮ２に同じドレイン電流が流れるように動作し、下記の式（３）、（４）に示すように、トランジスタＭＮ１、ＭＮ２のドレイン電流Ｉｄｎ１、Ｉｄｎ２は互いに等しく、その和は、電流源Ｉ１に等しい。
Ｉｄｎ１＝Ｉｄｎ２ …（３）
Ｉｄｎ１＋Ｉｄｎ２＝Ｉ１ …（４）
また、トランジスタＭＮ１のアスペクト比：トランジスタＭＮ２のアスペクト比を４：１とすると、下記の式（５）が得られる。
βｎ１＝４βｎ２ …（５）
Ｉｄｎ１＝Ｉｄｎ２ …（３）
Ｉｄｎ１＋Ｉｄｎ２＝Ｉ１ …（４）
また、トランジスタＭＮ１のアスペクト比：トランジスタＭＮ２のアスペクト比を４：１とすると、下記の式（５）が得られる。
βｎ１＝４βｎ２ …（５）
【0029】
上記式（１）～（５）により、トランジスタＭＰ３のドレイン電流Ｉｄｐ３は下記の式（６）で表すことができる。式（６）に示すように、ドレイン電流Ｉｄｐ３は、１／Ｒ１に比例する。
【0030】
【数3】
【0031】
トランジスタＭＰ４のドレイン電流Ｉｄｐ４は、ドレイン電流Ｉｄｐ３がミラーされ、下記の式（７）で表すことができる。
【0032】
【数4】
【0033】
このため、抵抗Ｒ２にドレイン電流Ｉｄｐ４を供給すると、抵抗Ｒ２には、下記の式（８）に示す電圧降下ＶＲ２が生じる。
【0034】
【数5】
【0035】
また、トランジスタＭＮ５のゲート・ソース電圧Ｖｇｓｎ５は下記の式（９）で表すことができる。
【0036】
【数6】
【0037】
また、トランジスタＭＮ６のゲート・ソース電圧Ｖｇｓｎ６は、下記の式（１０）により表すことができる。
【0038】
【数7】
【0039】
ここで、トランジスタＭＮ５のゲートアスペクト比を大きく取りトランスコンダクタンス係数βｎ５を大きくすると、ゲート・ソース電圧Ｖｇｓｎ５は閾値電圧Ｖｔｈｎに近くなるため、下記の式（１１）で表すことができる。
【0040】
【数8】
【0041】
また、トランジスタＭＮ６のドレイン電流Ｉｄｎ６は下記の式（１２）で表すことができる。
【0042】
【数9】
【0043】
よって、式（１１）、（１２）より、ドレイン電流Ｉｄｎ６は、下記の式（１３）で表すことができる。
【0044】
【数10】
【0045】
上記式（１３）から明らかのようにドレイン電流Ｉｄｎ６は、トランジスタＭＮ１、ＭＮ２及びＭＮ５、ＭＮ６が同一の閾値電圧Ｖｔｈｎ、キャリア移動度μｎ、ゲート酸化膜厚ＣＯＸを持つ素子を使用した場合、Ｖｔｈｎの影響を受けない。即ち、ドレイン電流Ｉｄｎ６を抵抗Ｒ１、Ｒ２の比と、トランスコンダクタンス係数βｎ６、βｎ２の比とに応じた値に制限することができる。この場合、トランスコンダクタンス係数βｎ６、βｎ２の比はトランジスタＭＮ２、ＭＮ６のサイズ比となる。結果、本実施形態は、トランジスタＭＮ１、ＭＮ２及びＭＮ５、ＭＮ６の素子の特性ばらつき、抵抗Ｒ１、Ｒ２の絶対値のばらつき、さらには温度変動に対して影響を受けにくいトランジスタＭＮ６のドレイン電流Ｉｄｎ６の制限を行うことができる。
【0046】
以上の構成によれば、ドレイン電流Ｉｄｎ６の制限電流が、トランジスタＭＮ２、ＭＮ６のサイズ比だけでなく、抵抗Ｒ２、Ｒ１の抵抗値比にも応じているため、電流源Ｉ１を小さな値に絞ったとしても、トランジスタＭＮ２、ＭＮ６のサイズ比を巨大なものとする必要がなくなる。これにより、簡単な構成でかつ消費電流が小さくトランジスタＭＮ６の小型化を図ることができる。
【0047】
（第２実施形態）
次に、第２実施形態について図２を参照して説明する。同図において、図１について上述した第１実施形態で既に説明した図１に示す出力回路１Ａと同等の部分については同一符号を付してその詳細な説明を省略する。
次に、第２実施形態について図２を参照して説明する。同図において、図１について上述した第１実施形態で既に説明した図１に示す出力回路１Ａと同等の部分については同一符号を付してその詳細な説明を省略する。
【0048】
第１実施形態と第２実施形態とで大きく異なる点は、出力回路１Ｂが、トランジスタＭＮ７（スイッチ、第８のＭＯＳトランジスタ）を備えている点である。トランジスタＭＮ７は、ＮｃｈのＭＯＳＦＥＴから構成されている。トランジスタＭＮ７は、ソース・ドレインがトランジスタＭＮ５とグランドとの間に接続されている。また、トランジスタＭＮ７は、ゲートがトランジスタＭＮ６のドレインに接続されている。
【0049】
このトランジスタＭＮ７の役割は、トランジスタＭＮ６のドレイン電圧が抵抗ＲＬの素子間の短絡などにより高い場合のみ、過電流保護機能を動作させることである。図１に示す第１実施形態の場合、トランジスタＭＮ６のゲート・ソース電圧Ｖｇｎｓ６が常に式（１１）に示す一定値に制限される。トランジスタＭＮ６のＯＮ抵抗Ｒｏｎ６は以下の式（１４）で表される。
【0050】
【数11】
【0051】
式（１４）に示すように、ＯＮ抵抗Ｒｏｎ６は、ゲート・ソース電圧Ｖｇｓｎ６が小さいほど、大きくなる。第１実施形態の場合、抵抗ＲＬの抵抗値を小さく設定した場合、トランジスタＭＮ６がオンしてもそのドレイン電圧を十分に下げきれない場合が考えられる。図２に示す第２実施形態はこうした点を改善するための回路である。トランジスタＭＮ６がオンしてそのドレイン電圧が、トランジスタＭＮ７の閾値電圧Ｖｔｈｎよりも低ければ、トランジスタＭＮ７がオフする。これにより、出力駆動部３からトランジスタＭＮ６のゲート・ソース間に供給する式（１１）に示すゲート・ソース電圧Ｖｇｓｎ６が遮断され、トランジスタＭＮ６のゲート電圧が電源電圧ＶＤＤまで引き上げられるため、式（１４）で表されるＯＮ抵抗Ｒｏｎ６を下げることが出来る。抵抗ＲＬの短絡等でドレイン電圧が下がらない場合は、トランジスタＭＮ７がオンして、第１実施形態同様のドレイン電流の制限を行う事が出来る。
【0052】
なお、第２実施形態によれば、トランジスタＭＮ７のゲートをトランジスタＭＮ６のドレインに接続し、ドレイン電圧が閾値電圧Ｖｔｈｎより低下したときにトランジスタＭＮ７がオフしていたが、これに限ったものではない。トランジスタＭＮ６のドレイン電圧が入力されるコンパレータを設けて、コンパレータの出力によってトランジスタＭＮ７をオンオフする構成としてもよい。
【0053】
（第３実施形態）
次に、第３実施形態について図３を参照して説明する。同図において、図２について上述した第２実施形態で既に説明した図２に示す出力回路１Ｂと同等の部分については同一符号を付してその詳細な説明を省略する。
次に、第３実施形態について図３を参照して説明する。同図において、図２について上述した第２実施形態で既に説明した図２に示す出力回路１Ｂと同等の部分については同一符号を付してその詳細な説明を省略する。
【0054】
第２実施形態と第３実施形態とで大きく異なる点は、出力回路１Ｃは、複数（図３では２つ）のオープンドレインのトランジスタＭＮ６、ＭＮ６Ｂを制御する点である。トランジスタＭＮ６、ＭＮ６Ｂのドレインには抵抗ＲＬ、ＲＬＢが接続されている。即ち、第３実施形態の出力回路１Ｃは、複数の出力駆動部３、３Ｂを備えている。
【0055】
図３においては、トランジスタＭＰ３に並列に複数の出力駆動部３、３Ｂを構成するトランジスタＭＰ４、ＭＰ４Ｂをミラー接続して、そのドレイン電流Ｉｄｐ３をそれぞれ抵抗Ｒ２、Ｒ２Ｂに供給する。これにより、電流生成部２としては１回路で済み、従来例のような出力回路を複数設けた場合に比べ、より一層簡単な回路構成となる。
【0056】
なお、本発明は、上述した実施形態に限定されるものではなく、適宜、変形、改良、等が可能である。その他、上述した実施形態における各構成要素の材質、形状、寸法、数、配置箇所、等は本発明を達成できるものであれば任意であり、限定されない。
【符号の説明】
【0057】
１Ａ～１Ｃ 出力回路
２ 電流生成部
３ 出力駆動部
２２ 差動入力段
Ｉ１ 電流源
ＭＰ３ トランジスタ（第５のＭＯＳトランジスタ）
ＭＰ４ トランジスタ（第６のＭＯＳトランジスタ）
ＭＮ１ トランジスタ（第３のＭＯＳトランジスタ）
ＭＮ２ トランジスタ（第４のＭＯＳトランジスタ）
ＭＮ４ トランジスタ（第２のＭＯＳトランジスタ）
ＭＮ５ トランジスタ（第７のＭＯＳトランジスタ）
ＭＮ６ トランジスタ（第１のＭＯＳトランジスタ）
ＭＮ７ トランジスタ（第８のＭＯＳトランジスタ）
Ｒ１ 抵抗（第１の抵抗）
Ｒ２ 抵抗（第２の抵抗）
２ 電流生成部
３ 出力駆動部
２２ 差動入力段
Ｉ１ 電流源
ＭＰ３ トランジスタ（第５のＭＯＳトランジスタ）
ＭＰ４ トランジスタ（第６のＭＯＳトランジスタ）
ＭＮ１ トランジスタ（第３のＭＯＳトランジスタ）
ＭＮ２ トランジスタ（第４のＭＯＳトランジスタ）
ＭＮ４ トランジスタ（第２のＭＯＳトランジスタ）
ＭＮ５ トランジスタ（第７のＭＯＳトランジスタ）
ＭＮ６ トランジスタ（第１のＭＯＳトランジスタ）
ＭＮ７ トランジスタ（第８のＭＯＳトランジスタ）
Ｒ１ 抵抗（第１の抵抗）
Ｒ２ 抵抗（第２の抵抗）
【図1】
【図2】
【図3】