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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022179325
(43)【公開日】2022-12-02
(54)【発明の名称】裏側のガラスサポートを有する薄膜トランジスタメモリ
(51)【国際特許分類】
H01L 21/8242 20060101AFI20221125BHJP
H01L 25/18 20060101ALI20221125BHJP
H01L 21/822 20060101ALI20221125BHJP
H01L 27/088 20060101ALI20221125BHJP
H01L 21/8234 20060101ALI20221125BHJP
H01L 29/786 20060101ALI20221125BHJP
H01L 29/06 20060101ALI20221125BHJP
H01L 29/201 20060101ALI20221125BHJP
H01L 29/161 20060101ALI20221125BHJP
H01L 29/24 20060101ALI20221125BHJP
【ＦＩ】
H01L27/108 671C
H01L25/04 Z
H01L27/04 U
H01L27/088 331C
H01L27/088 E
H01L27/06 102A
H01L27/088 331E
H01L27/088 A
H01L27/108 681E
H01L27/108 681F
H01L29/78 618B
H01L29/06 601N
H01L29/203
H01L29/161
H01L29/24
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
【外国語出願】
(21)【出願番号】P 2022034843
(22)【出願日】2022-03-07
(31)【優先権主張番号】17/325,617
(32)【優先日】2021-05-20
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】591003943
【氏名又は名称】インテル・コーポレーション
(74)【代理人】
【識別番号】110000877
【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所
(72)【発明者】
【氏名】アビ－シェク エー． シャルマ
(72)【発明者】
【氏名】ウィルフレッド ゴメス
(72)【発明者】
【氏名】テレスフォア カムゲイン
【テーマコード（参考）】
5F038
5F048
5F083
5F110
【Ｆターム（参考）】
5F038BE07
5F038BH18
5F038CA16
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5F038CD18
5F038DF05
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5F048AB03
5F048AC01
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5F083HA06
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5F083PR36
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5F110NN24
5F110NN27
5F110NN72
(57)【要約】 （修正有）
【課題】システムオンチプ（ＳｏＣ）における組み込みメモリのさらなる改善を図るＩＣデバイス及びパッケージを提供する。
【解決手段】ＩＣアセンブリ又はデバイス１００は、ＴＦＴメモリを有するＩＣ構造の裏側のガラス支持構造を使用することにより、裏側のシリコンベース（Ｓｉ）支持構造を使用する場合と比較して、ＩＣ構造における基板工程（ＦＥＯＬ）デバイス（例えばＦＥＯＬトランジスタ）の寄生効果を有利に低減するという認識に基づく。ＩＣ構造の裏側にＳｉより低い誘電率を有する支持構造を配置することにより、ＩＣ構造のＦＥＯＬデバイスに関連する様々な寄生効果を有利に減少させる。なぜなら、そのような寄生効果は典型的には、周囲の媒体の誘電率に比例するからである。
【選択図】図１
【解決手段】ＩＣアセンブリ又はデバイス１００は、ＴＦＴメモリを有するＩＣ構造の裏側のガラス支持構造を使用することにより、裏側のシリコンベース（Ｓｉ）支持構造を使用する場合と比較して、ＩＣ構造における基板工程（ＦＥＯＬ）デバイス（例えばＦＥＯＬトランジスタ）の寄生効果を有利に低減するという認識に基づく。ＩＣ構造の裏側にＳｉより低い誘電率を有する支持構造を配置することにより、ＩＣ構造のＦＥＯＬデバイスに関連する様々な寄生効果を有利に減少させる。なぜなら、そのような寄生効果は典型的には、周囲の媒体の誘電率に比例するからである。
【選択図】図１
【特許請求の範囲】
【請求項1】
集積回路（ＩＣ）デバイスであって、
シリコンの誘電率より小さい誘電率を有する非半導体材料の支持構造と、
複数のフロントエンドデバイスを含むフロントエンド層と、
薄膜トランジスタ（ＴＦＴ）を含むメモリセルを有するメモリアレイを含むバックエンド層であって、前記メモリセルの１または複数は、前記複数のフロントエンドデバイスの１または複数に結合される、バックエンド層と
を備え、前記フロントエンド層は前記支持構造と前記バックエンド層との間にある、
ＩＣデバイス。
シリコンの誘電率より小さい誘電率を有する非半導体材料の支持構造と、
複数のフロントエンドデバイスを含むフロントエンド層と、
薄膜トランジスタ（ＴＦＴ）を含むメモリセルを有するメモリアレイを含むバックエンド層であって、前記メモリセルの１または複数は、前記複数のフロントエンドデバイスの１または複数に結合される、バックエンド層と
を備え、前記フロントエンド層は前記支持構造と前記バックエンド層との間にある、
ＩＣデバイス。
【請求項2】
前記支持構造は、前記フロントエンド層の相互接続、前記バックエンド層の相互接続、前記複数のフロントエンドデバイス、前記メモリセルのうち２以上と結合される薄膜デバイスを含む、請求項１に記載のＩＣデバイス。
【請求項3】
前記薄膜デバイスは薄膜抵抗器である、請求項２に記載のＩＣデバイス。
【請求項4】
前記薄膜デバイスは薄膜キャパシタである、請求項２に記載のＩＣデバイス。
【請求項5】
前記薄膜デバイスは薄膜インダクタである、請求項２に記載のＩＣデバイス。
【請求項6】
前記フロントエンド層と前記支持構造との間のボンディング界面を更に備える、請求項１から５のいずれか一項に記載のＩＣデバイス。
【請求項7】
前記ボンディング界面は酸化物を含む、請求項６に記載のＩＣデバイス。
【請求項8】
前記酸化物は、
前記支持構造の１または複数の部分と接触する１または複数の部分と、
前記フロントエンド層の１または複数の部分と接触する１または複数の部分と
を含む、請求項７に記載のＩＣデバイス。
前記支持構造の１または複数の部分と接触する１または複数の部分と、
前記フロントエンド層の１または複数の部分と接触する１または複数の部分と
を含む、請求項７に記載のＩＣデバイス。
【請求項9】
前記支持構造の前記非半導体材料はガラスを含む、請求項１から８のいずれか一項に記載のＩＣデバイス。
【請求項10】
前記支持構造の前記非半導体材料はマイカを含む、請求項１から９のいずれか一項に記載のＩＣデバイス。
【請求項11】
前記メモリアレイは、
第１半導体材料の第１ナノリボンと、
第２半導体材料の第２ナノリボンと、
前記第１ナノリボンおよび前記第２ナノリボンの各々における第１ソースまたはドレイン（Ｓ／Ｄ）領域および第２Ｓ／Ｄ領域と、
前記第１ナノリボンにおける前記第１Ｓ／Ｄ領域と前記第２Ｓ／Ｄ領域との間の前記第１ナノリボンの部分を少なくとも部分的に囲む第１ゲートスタックと、
前記第２ナノリボンにおける前記第１Ｓ／Ｄ領域と前記第２Ｓ／Ｄ領域との間の前記第２ナノリボンの部分を少なくとも部分的に囲む第２ゲートスタックと、
前記第１ナノリボンの前記第１Ｓ／Ｄ領域および前記第２ナノリボンの前記第１Ｓ／Ｄ領域に結合されるビット線と
を含む、請求項１から１０のいずれか一項に記載のＩＣデバイス。
第１半導体材料の第１ナノリボンと、
第２半導体材料の第２ナノリボンと、
前記第１ナノリボンおよび前記第２ナノリボンの各々における第１ソースまたはドレイン（Ｓ／Ｄ）領域および第２Ｓ／Ｄ領域と、
前記第１ナノリボンにおける前記第１Ｓ／Ｄ領域と前記第２Ｓ／Ｄ領域との間の前記第１ナノリボンの部分を少なくとも部分的に囲む第１ゲートスタックと、
前記第２ナノリボンにおける前記第１Ｓ／Ｄ領域と前記第２Ｓ／Ｄ領域との間の前記第２ナノリボンの部分を少なくとも部分的に囲む第２ゲートスタックと、
前記第１ナノリボンの前記第１Ｓ／Ｄ領域および前記第２ナノリボンの前記第１Ｓ／Ｄ領域に結合されるビット線と
を含む、請求項１から１０のいずれか一項に記載のＩＣデバイス。
【請求項12】
前記第１ナノリボンの少なくとも一部は前記支持構造と前記第２ナノリボンの少なくとも一部との間にある、請求項１１に記載のＩＣデバイス。
【請求項13】
前記メモリアレイは更に、前記第１ゲートスタックに結合される第１ゲートコンタクト、および、前記第２ゲートスタックに結合される第２ゲートコンタクトを含み、前記第１ゲートコンタクトは前記支持構造の第１領域の上にあり、前記第２ゲートコンタクトは前記支持構造の第２領域の上にあり、前記第２領域は前記第１領域と異なっており重複しない、請求項１２に記載のＩＣデバイス。
【請求項14】
前記第１ナノリボンの前記第２Ｓ／Ｄ領域に結合される第１記憶ノード、および、前記第２ナノリボンの前記第２Ｓ／Ｄ領域に結合される第２記憶ノードを更に備え、前記第１記憶ノードおよび前記第２記憶ノードの少なくとも１つはキャパシタを含む、請求項１１から１３のいずれか一項に記載のＩＣデバイス。
【請求項15】
前記第１ゲートスタックはゲート電極材料および強誘電材料を含み、
前記強誘電材料は前記ゲート電極材料と前記第１半導体材料との間にある、請求項１１から１４のいずれか一項に記載のＩＣデバイス。
前記強誘電材料は前記ゲート電極材料と前記第１半導体材料との間にある、請求項１１から１４のいずれか一項に記載のＩＣデバイス。
【請求項16】
前記ＴＦＴは前記バックエンド層の前記メモリセルのアクセストランジスタである、請求項１から１５のいずれか一項に記載のＩＣデバイス。
【請求項17】
集積回路（ＩＣ）パッケージであって、
ＩＣデバイスと、
前記ＩＣデバイスに結合される更なるＩＣコンポーネントと
を備え、
前記ＩＣデバイスは、
フィン型トランジスタ、ナノリボントランジスタ、およびナノワイヤトランジスタの１または複数を含む複数のトランジスタを含むフロントエンド層と、
前記複数のトランジスタの１または複数に結合される複数の薄膜トランジスタ（ＴＦＴ）を含むバックエンド層と、
前記フロントエンド層に接合される支持構造であって、前記フロントエンド層は前記支持構造と前記バックエンド層との間にあり、前記支持構造は、シリコンの誘電率より小さい誘電率を有する非半導体材料を含む、支持構造と
を含む、ＩＣパッケージ。
ＩＣデバイスと、
前記ＩＣデバイスに結合される更なるＩＣコンポーネントと
を備え、
前記ＩＣデバイスは、
フィン型トランジスタ、ナノリボントランジスタ、およびナノワイヤトランジスタの１または複数を含む複数のトランジスタを含むフロントエンド層と、
前記複数のトランジスタの１または複数に結合される複数の薄膜トランジスタ（ＴＦＴ）を含むバックエンド層と、
前記フロントエンド層に接合される支持構造であって、前記フロントエンド層は前記支持構造と前記バックエンド層との間にあり、前記支持構造は、シリコンの誘電率より小さい誘電率を有する非半導体材料を含む、支持構造と
を含む、ＩＣパッケージ。
【請求項18】
前記更なるＩＣコンポーネントは、パッケージ基板、インタポーザ、または更なるＩＣダイの１つを含む、請求項１７に記載のＩＣパッケージ。
【請求項19】
集積回路（ＩＣ）デバイスを製造する方法であって、
半導体支持構造の上にフロントエンド層を設ける段階であって、前記フロントエンド層は、複数のフロントエンドデバイスを含む、段階と、
前記フロントエンド層の上にバックエンド層を設ける段階であって、前記バックエンド層は、薄膜トランジスタ（ＴＦＴ）を含むメモリセルを有するメモリアレイを含み、前記メモリセルの１または複数は、前記複数のフロントエンドデバイスの１または複数に結合される、段階と、
前記半導体支持構造の少なくとも一部を除去して前記フロントエンド層を露出させる段階と、
シリコンの誘電率より小さい誘電率を有する非半導体材料の支持構造を前記露出されたフロントエンド層に接合する段階と
を備える方法。
半導体支持構造の上にフロントエンド層を設ける段階であって、前記フロントエンド層は、複数のフロントエンドデバイスを含む、段階と、
前記フロントエンド層の上にバックエンド層を設ける段階であって、前記バックエンド層は、薄膜トランジスタ（ＴＦＴ）を含むメモリセルを有するメモリアレイを含み、前記メモリセルの１または複数は、前記複数のフロントエンドデバイスの１または複数に結合される、段階と、
前記半導体支持構造の少なくとも一部を除去して前記フロントエンド層を露出させる段階と、
シリコンの誘電率より小さい誘電率を有する非半導体材料の支持構造を前記露出されたフロントエンド層に接合する段階と
を備える方法。
【請求項20】
前記非半導体材料の前記支持構造を前記露出されたフロントエンド層に接合する段階は、
前記露出されたフロントエンド層、および、前記露出されたフロントエンド層に接合されることになっている前記非半導体材料の前記支持構造の面の少なくとも１つに１または複数の接合材料を提供する段階と、
前記露出されたフロントエンド層を、前記露出されたフロントエンド層に接合されることになっている前記非半導体材料の前記支持構造の前記面に付着させる段階と
を含む、請求項１９に記載の方法。
前記露出されたフロントエンド層、および、前記露出されたフロントエンド層に接合されることになっている前記非半導体材料の前記支持構造の面の少なくとも１つに１または複数の接合材料を提供する段階と、
前記露出されたフロントエンド層を、前記露出されたフロントエンド層に接合されることになっている前記非半導体材料の前記支持構造の前記面に付着させる段階と
を含む、請求項１９に記載の方法。
【発明の詳細な説明】
【背景技術】
【0001】
組み込みメモリは、最新のシステムオンチップ（ＳｏＣ）技術の性能にとって重要である。低出力および高密度の組み込みメモリが多くの異なるコンピュータ製品において使用され、更なる改善が常に望ましい。
【図面の簡単な説明】
【0002】
添付図面と併せて以下の詳細な説明を読むことにより、実施形態が容易に理解されよう。この説明を容易にするために、同様の参照符号は、同様の構造要素を指す。添付図面中の図の実施形態は、限定ではなく例示として示すものである。
【0003】
【図1】本開示のいくつかの実施形態による、裏側のガラスサポートを有する薄膜トランジスタ（ＴＦＴ）メモリを備える集積回路（ＩＣ）デバイスの概略図を示す。
【0004】
【図2】本開示のいくつかの実施形態による、１つのアクセストランジスタ（１Ｔ）および１つのキャパシタ（１Ｃ）（１Ｔ‐１Ｃ）メモリセルの概略図を示す。
【0005】
【図3】本開示のいくつかの実施形態による、ナノリボン型電界効果トランジスタ（ＦＥＴ）アクセストランジスタを有する例示的な１Ｔ‐１Ｃメモリセルの透視図を示す。
【0006】
【図4A】本開示のいくつかの実施形態による、例示的な３Ｄナノリボン型ＴＦＴメモリの異なる透視図を示す。
【図4B】本開示のいくつかの実施形態による、例示的な３Ｄナノリボン型ＴＦＴメモリの異なる透視図を示す。
【0007】
【図5】本開示のいくつかの実施形態による、裏側コンタクトを有するトランジスタを含む例示的なＴＦＴメモリセルの断面図の概略図を示す。
【0008】
【図6A】本開示のいくつかの実施形態による、ＴＦＴメモリおよび裏側のガラスサポートを有するＩＣデバイスを形成する例示的な方法を示す。
【図6B】本開示のいくつかの実施形態による、ＴＦＴメモリおよび裏側のガラスサポートを有するＩＣデバイスを形成する例示的な方法を示す。
【図6C】本開示のいくつかの実施形態による、ＴＦＴメモリおよび裏側のガラスサポートを有するＩＣデバイスを形成する例示的な方法を示す。
【図6D】本開示のいくつかの実施形態による、ＴＦＴメモリおよび裏側のガラスサポートを有するＩＣデバイスを形成する例示的な方法を示す。
【0009】
【図7】本開示のいくつかの実施形態による、ＴＦＴメモリおよび裏側のガラスサポート、ならびに、ガラスサポートに配置される薄膜デバイスを有する例示的なＩＣデバイスを示す。
【0010】
【図8】本明細書に開示される実施形態のいずれかによる、ＴＦＴメモリおよび裏側のガラスサポートを有するＩＣデバイスを備え得るＩＣパッケージの側断面図である。
【0011】
【図9】本明細書に開示される実施形態のいずれかによる、ＴＦＴメモリおよび裏側のガラスサポートを有するＩＣデバイスを備え得るＩＣデバイスアセンブリの側断面図である。
【0012】
【図10】本明細書に開示される実施形態のいずれかによる、ＴＦＴメモリおよび裏側のガラスサポートを有するＩＣデバイスを備え得る例示的なコンピューティングデバイスのブロック図である。
【発明を実施するための形態】
【0013】
概要
本開示のシステム、方法およびデバイスは各々、複数の革新的な態様を有し、そのいずれも、本明細書において開示される望ましい属性のすべてを単独で担わない。本明細書において説明される主題の１または複数の実装の詳細が、下の説明および添付図面において説明される。
本開示のシステム、方法およびデバイスは各々、複数の革新的な態様を有し、そのいずれも、本明細書において開示される望ましい属性のすべてを単独で担わない。本明細書において説明される主題の１または複数の実装の詳細が、下の説明および添付図面において説明される。
【0014】
本明細書において説明されるようなＴＦＴメモリおよび裏側のガラスサポートを有するＩＣデバイスおよびアセンブリを説明する目的のために、まず特定のＩＣ構成において生じ得る現象を理解することが有用であり得る。以下の基礎的な情報は、本開示が適切に説明され得る上での基礎としてみなされてよい。そのような情報は、説明の目的のみで提供され、従って、本開示の広い範囲およびその潜在的な適用をいかなる方式でも限定するものと解釈されるべきでない。
【0015】
いくつかのメモリデバイスは、計算ロジックも含まないチップに含まれるという点で、「スタンドアロン」デバイスとみなされ得る（本明細書において使用される場合、「計算ロジックデバイス」または単に「計算ロジック」もしくは「論理デバイス」という用語は、計算／処理オペレーションを実行するためのデバイス、例えばトランジスタを指す）。他のメモリデバイスが計算ロジックと共にチップに含まれ得、「組み込み」メモリデバイスと称され得る。組み込みメモリを使用して計算ロジックをサポートすると、メモリおよび計算ロジックが近くなり、低レイテンシを増加させる界面が除去されることによって、性能が改善し得る。本開示の様々な実施形態は、組み込みメモリアレイならびに対応する方法およびデバイスに関する。
【0016】
本開示のいくつかの実施形態は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、特に、組み込みＤＲＡＭ（ｅＤＲＡＭ）を参照し得る。なぜなら、このタイプのメモリは、いくつかの他のタイプのメモリデバイスの密度およびスタンバイ電力の限界に対処するために過去に導入されたからである。しかしながら、本開示の実施形態は、メモリセルが実装された他の技術に等しく適用可能であり得る。したがって、一般には、本明細書において説明されるメモリセルは、ｅＤＲＡＭセル、スピン注入メモリ（ＳＴＴＲＡＭ）セル、抵抗変化型メモリ（ＲＲＡＭ（登録商標））セル、または、任意の他の不揮発性メモリセルとして実装され得る。
【0017】
メモリセル、例えばｅＤＲＡＭセルは、ビット値またはセルのメモリ状態（例えば、論理的「１」または「０」）を格納するためのキャパシタと、セルへのアクセス（例えば、情報をセルに書き込むためのアクセス、または、情報をセルから読み込むためのアクセス）を制御するアクセストランジスタを含み得る。そのようなメモリセルは、１つのトランジスタ（すなわち、「１Ｔ‐１Ｃメモリセル」という用語における「１Ｔ」）および１つのキャパシタ（すなわち、「１Ｔ‐１Ｃメモリセル」という用語における「１Ｃ」）を使用するという事実に着目して、「１Ｔ‐１Ｃメモリセル」と称され得る。１Ｔ‐１Ｃメモリセルのキャパシタは、アクセストランジスタの１つのソース／ドレイン（Ｓ／Ｄ）領域／端子に（例えば、アクセストランジスタのソース領域に）結合され得、一方、アクセストランジスタの他のＳ／Ｄ領域は、ビット線（ＢＬ）に結合され得、トランジスタのゲート端子は、ワード線（ＷＬ）に結合され得る。そのようなメモリセルは、単一のアクセストランジスタのみを用いて製造され得るので、同一のプロセス技術におけるいくつかの他のタイプのメモリ、例えば、スタティックランダムアクセスメモリ（ＳＲＡＭ）より高い密度および低いスタンバイ電力を提供し得る。
【0018】
従来、様々なメモリセルは、半導体基板の最上層（すなわちフロントエンドトランジスタ）において実装される基板工程（ＦＥＯＬ）のロジックプロセスベースのトランジスタであるアクセストランジスタで実装されてきた。本開示の発明者は、従来のＦＥＯＬトランジスタをメモリセルのアクセストランジスタ（例えば、１Ｔ‐１Ｃメモリセルのアクセストランジスタ）として使用することにより、複数の課題が生じることに気付いた。
【0019】
１つの課題は、アクセストランジスタのリーク、すなわち、トランジスタが「オフ」状態になったときのトランジスタのソースとドレインとの間の電流に関する。スケーリングされた技術における論理トランジスタのリークを低減することは難しいので、高度テクノロジーノード（例えば、１０ナノメートル（ｎｍ）、７ｎｍ、５ｎｍ、およびそれ以降）において１Ｔ‐１Ｃメモリを実装することは困難であり得る。特に、特定のアクセストランジスタリークを考慮すると、１Ｔ‐１Ｃメモリセルのキャパシタのキャパシタンスは、対応するリフレッシュ時間を満たすのに十分な電荷がキャパシタに格納され得るほど十分に大きくすべきである。しかしながら、電子部品のサイズを減少させるという継続的な需要により、メモリアレイのマクロ領域は減少し続けることが要求され、所与のキャパシタの頂部領域（すなわちフットプリント）がどれほど大きくなることが可能かについて制限が設けられる。このことは、十分に小さいフットプリント面積および十分に大きいキャパシタンスの両方を有するためには、キャパシタは高くなる必要があることを意味する。キャパシタの寸法がスケーリングを続けるにつれて、キャパシタを形成するための開口をエッチングするための課題が生じる。なぜなら、小さいフットプリント面積を有する高いキャパシタは、より高いアスペクト比の開口を必要とするが、これは実現するのが容易でないからである。
【0020】
１Ｔ‐１Ｃメモリセルにおける論理トランジスタの使用に関連する別の課題は、そのようなメモリセルのキャパシタの場所に関する。すなわち、対応するアクセストランジスタに近い金属層にキャパシタを提供することが望ましいことがあり得る。論理トランジスタは、半導体基板上に直接設けられたＦＥＯＬトランジスタとして実装されるので、ロジックアクセストランジスタに十分近くなるように、１Ｔ‐１Ｃメモリセルの対応するキャパシタは、より下の金属層に組み込まれる必要がある。より下の金属層のピッチが高度テクノロジーノードにおいて著しくスケーリングするにつれて、キャパシタをより下の金属層に組み込むことは、１Ｔ‐１Ｃベースのメモリのスケーリングに対する著しい課題を提示する。
【0021】
さらに別の課題は、基板の使用可能な表面積を考慮すると、その面積に形成されることができるＦＥＯＬトランジスタが少なく、メモリアレイのメモリセルの密度に対して著しい制限が課されるという点である。
【0022】
本開示の実施形態は、上記の課題および問題の少なくともいくつかを改善し得る。上記のＦＥＯＬトランジスタを用いた従来のメモリのアプローチと対照的に、本開示の様々な実施形態は、ＴＦＴをメモリセルの少なくともいくつかのアクセストランジスタとして使用するメモリセル、アレイ、ならびに関連する方法およびデバイスを提供する。ＴＦＴは、非導電層であり得る支持層上に活性半導体材料の薄膜、ならびに誘電体層および金属コンタクトを堆積することによって作られる特別な種類のＦＥＴである。活性半導体材料の少なくとも一部はＴＦＴのチャネルを形成する。これは、活性半導体チャネル材料が典型的には半導体基板の一部、例えばシリコンウェハの一部である従来の非ＴＦＴフロントエンドトランジスタと異なる。ＴＦＴをメモリセルのアクセストランジスタとして使用することにより、複数の利点が提供され、従来のフロントエンドトランジスタでは可能でなかった固有のアーキテクチャが可能になる。
【0023】
１つの利点として、ＴＦＴは、フロントエンドトランジスタより実質的に低いリークを有し得、１Ｔ‐１Ｃメモリセルのキャパシタに課される大きいキャパシタンスに対する要求を緩和することが可能である。換言すると、１Ｔ‐１Ｃメモリセルにおいてより低いリークのＴＦＴを使用することにより、メモリセルは、他のアプローチの同一のデータ保持要件をなお満たしながら、より低いキャパシタンスおよびより小さいアスペクト比のキャパシタを使用し、キャパシタのスケーリングの課題を緩和することが可能となる。
【0024】
加えて、アクセスＴＦＴは、高度な相補型金属酸化物半導体（ＣＭＯＳ）プロセスの配線工程（ＢＥＯＬ）層（「バックエンド」とも称される）へ移動し得る。このことは、より高いキャパシタンスを実現するべく、対応するキャパシタが、対応してより厚い層間誘電体（ＩＬＤ）およびより大きい金属ピッチを有する、より上の金属層に実装され得ることを意味する。これにより、キャパシタを組み込むことによって導入される集積の課題を容易にする。さらに、少なくともいくつかのアクセストランジスタがバックエンド層においてＴＦＴとして実装されるとき、異なるメモリセルの少なくとも一部は、基板の上の異なる層に設けられ得ることにより、メモリアレイのスタックされたアーキテクチャを可能にする。この文脈において、「上」という用語は、ＩＣアセンブリまたはデバイス（例えば、図１に示されるＩＣアセンブリ１００）の基板またはＦＥＯＬから更に離れていることを指し、一方、「下」という用語は、ＩＣアセンブリまたはデバイスの基板またはＦＥＯＬに近いことを指す。
【0025】
ＴＦＴを使用して実装されるメモリセル／アレイは一般に、「ＴＦＴメモリ」と称される。本開示の実施形態は、ＴＦＴがバックエンドＴＦＴメモリを実装するために使用され得る２つの設計、すなわち、ナノリボンベースのＴＦＴメモリ、および、裏側コンタクトを有するトランジスタを使用するＴＦＴメモリを説明する。しかしながら、他のタイプＴＦＴメモリも本開示の範囲内にある。ＴＦＴメモリが従来のフロントエンドトランジスタメモリを上回る利点を有すると認識する以外に、本開示の実施形態は更に、様々な寄生効果を低減することによってＴＦＴメモリが更に改善され得るという認識に基づく。特に、本開示の実施形態は、バックエンドにおけるＴＦＴメモリを有するＩＣ構造の裏側におけるガラス支持構造を使用することにより、例えば、裏側におけるシリコンベース（Ｓｉ）支持構造を使用することと比較して、ＩＣ構造におけるＦＥＯＬデバイス（例えばフロントエンドトランジスタ）の寄生効果を有利に低減し得るという認識に基づく。本明細書において使用される場合、「ガラス支持構造」という用語は、Ｓｉより低い、例えば、約１１より低い誘電率を有する任意の非半導体支持構造を指す。いくつかの実施形態において、そのようなガラス支持構造は、任意の種類のガラス材料を含み得る。なぜなら、ガラスは約５から１０．５の間の範囲の誘電率を有するからである。しかしながら、いくつかの実施形態において、ガラス支持構造として本明細書において説明されるものは、十分に低い誘電率を材料が有する限り、ガラス以外の材料、例えば、マイカを含み得る。ＩＣ構造の裏側のＳｉより低い誘電率を有する支持構造を配置することにより、ＩＣ構造のＦＥＯＬ／フロントエンドデバイスに関連する様々な寄生効果が有利に減少し得る。なぜなら、そのような寄生効果は典型的には、周囲の媒体の誘電率に比例するからである。
【0026】
以下において、いくつかの説明は、ソース領域／コンタクトまたはドレイン領域／コンタクトのいずれかである、特定のＳ／Ｄ領域またはコンタクトを指し得る。しかしながら、別段の定めが無い限り、トランジスタの、どの領域／コンタクトがソース領域／コンタクトとみなされ、どの領域／コンタクトがドレイン領域／コンタクトとみなされるかは重要でない。なぜなら、ＦＥＴの分野では一般的であるが、ソースおよびドレインの指定は多くの場合、交換可能であるからである。したがって、本明細書に提供されるソースおよびドレイン領域／コンタクトのいくつかの例示的な実施形態の説明は、ソースおよびドレイン領域／コンタクトの指定が逆にされ得る実施形態に適用可能である。
【0027】
本明細書において提供されるいくつかの説明は、トップゲートトランジスタであるトランジスタを指し得るが、本開示の実施形態は、この設計のみに限定されるものではなく、様々な他のアーキテクチャ、または異なるアーキテクチャの混合のトランジスタを含み得る。例えば、様々な実施形態において、本明細書において説明される様々なＴＦＴは、ボトムゲートトランジスタ、トップゲートトランジスタ、ＦｉｎＦＥＴ、ナノワイヤトランジスタ、プレーナ型トランジスタなどを含み得、これらはすべて本開示の範囲内である。さらに、本開示の説明は、所与の層において提供される論理デバイスまたはメモリセルを指し得るが、本明細書において説明されるＩＣデバイスの各層はまた、本明細書において説明されるロジックまたはメモリデバイス以外の他のタイプのデバイスを含み得る。例えば、本明細書において説明されるメモリ層のいずれも、論理回路も含み得、その逆も同様である。
【0028】
さらに、以下の詳細な説明において、例示的な実装の様々な態様が、他の当業者に研究内容を伝えるために当業者が一般的に利用する用語を使用して説明される。
【0029】
例えば、「相互接続」という用語は、ＩＣに関連する１または複数のコンポーネントに、または／および様々なそのようなコンポーネント間に電気的接続を提供するための導電性材料から形成される任意の要素を説明するために使用され得る。一般に、「相互接続」は、導電線／ワイヤ（場合により「線」または「金属線」または「トレンチ」とも称される）および導電性ビア（場合により「ビア」または「金属ビア」とも称される）の両方を指し得る。一般に、「導電線」という用語は、典型的にはＩＣチップの平面内に提供される層間ｌｏｗ－ｋ誘電体を含む誘電体材料によって隔離される導電素子を説明するために使用され得る。そのような導電線は典型的には、メタライゼーションスタックの複数のレベルに、または、複数の層に配置される。他方、「導電性ビア」という用語は、メタライゼーションスタックの異なるレベルの２以上の導電線を相互接続する導電素子を説明するために使用され得る。この目的で、ＩＣ構造がその上に設けられるＩＣチップまたは支持構造の平面に実質的に垂直にビアが提供され得、隣接するレベルの２つの導電線、または隣接するレベルにない２つの導電線を相互接続し得る。「メタライゼーションスタック」という用語は、ＩＣチップの異なる回路コンポーネントに接続を提供するための１または複数の相互接続のスタックを指すために使用され得る。
【0030】
別の例において、「ダイ」および「ＩＣダイ」という用語が同義語であるのと同様に、「パッケージ」および「ＩＣパッケージ」という用語は同義語であり、別段の定めが無い限り、「絶縁」という用語は「電気的絶縁」を意味し、「伝導」という用語は、「電気的伝導」を意味する。本明細書において特定の要素は単数形で参照され得るが、そのような要素は複数のサブ要素を含み得る。例えば、「導電性材料」は１または複数の導電性材料を含み得る。「酸化物」、「炭化物」、「窒化物」などの用語が使用される場合、それぞれ酸素、炭素、窒素などを含む化合物を指す。「ｈｉｇｈ‐ｋ誘電体」という用語は、酸化ケイ素より高い誘電率を有する材料を指す。一方、「ｌｏｗ－ｋ誘電体」という用語は、酸化ケイ素より低い誘電率を有する材料を指す。さらに、「接続」という用語は、いずれの中間デバイスも無く接続されたものの間の直接の電気的または磁気的接続を説明するために使用され得る。一方、「結合」という用語は、接続されたものの間の直接の電気的または磁気的接続のいずれか、または、１または複数の受動中間デバイスまたは能動中間デバイスを通じた間接接続を説明するために使用され得る。「回路」という用語は、要求された機能を提供するために互いに協働するように配置された１または複数の受動および／または活性コンポーネントを説明するために使用され得る。「実質的に」、「近い」、「およそ」、「ほぼ」、および「約」という用語は一般的に、本明細書において説明される、または、当技術分野において知られている特定の値の文脈に基づく目標値の±２０％以内であることを指す。同様に、様々な要素の向きを示す用語、例えば、「同一平面」、「垂直」、「直交」、「平行」、または、要素間の任意の他の角度は一般的に、本明細書において説明される、または、当技術分野において知られている特定の値の文脈に基づく目標値の±５～２０％以内であることを指す。
【0031】
本開示の目的において、「Ａおよび／またはＢ」という文言は、（Ａ）、（Ｂ）または（ＡおよびＢ）を意味する。本開示の目的において、「Ａ、Ｂおよび／またはＣ」という文言は、（Ａ）、（Ｂ）、（Ｃ）、（ＡおよびＢ）、（ＡおよびＣ）、（ＢおよびＣ）または（Ａ、ＢおよびＣ）を意味する。「間」という用語が測定範囲について用いられるとき、測定範囲の両端の値が含まれる。本明細書で用いる「Ａ／Ｂ／Ｃ」は、（Ａ）、（Ｂ）、および／または（Ｃ）を意味する。
【0032】
説明では、「一実施形態において」または「実施形態において」という文言を用い得る。当該文言は各々、同じまたは異なる実施形態のうちの１または複数を指し得る。さらに、本開示の実施形態に関して用いられる「備える（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｉｎｇ）」、「有する（ｈａｖｉｎｇ）」等の用語は、同義語である。本開示は、「上方」、「下方」、「上」、「底」および「側」等の視点に基づく説明を用いてよいが、このような説明は、説明を容易化するため用いられており、開示された実施形態の適用を限定する意図ではない。添付図面は必ずしも縮尺通り描画されていない。別段の定めが無い限り、共通のものを説明するために序数の形容詞「第１」、「第２」および「第３」などを使用することは単に、同様のものの異なるインスタンスが参照され、そのように説明されるものが、時間的、空間的、序列、または任意の他の方式のいずれかで所与の順序にある必要があると示唆することを意図するものではないことを示す。
【0033】
以下の詳細な説明においては、本明細書の一部を成す添付図面への参照がなされる。添付図面中に、実施してよい実施形態を例示として示す。本開示の範囲から逸脱することなく、他の実施形態が利用されてよく、かつ、構造的または論理的な変更がなされてよいことが理解されよう。したがって、以下の詳細な説明は、限定的な意味で解釈されるべきではない。便宜上、異なる文字、例えば、図４Ａ～図４Ｂで指定される図面の集合が存在する場合、本明細書において、例えば「図４」など、文字無しでそのような集合が参照され得る。
【0034】
図面において、本明細書において説明される様々なデバイスおよびアセンブリの例示的な構造のいくつかの概略図は、正確な直角および直線と共に示され得るが、そのような概略図は、本明細書において説明される構造のいずれかが、例えば走査型電子顕微鏡検査（ＳＥＭ）画像または透過型電子顕微鏡（ＴＥＭ）画像を使用して検討されるときに特徴が「理想的」に見えなくなり得る実際のプロセスの制限を反映しないことがあり得ることが理解されるべきである。実際の構造のそのような画像において、起こり得る加工不良は、可視である可能性もあり、加工不良は、例えば、材料の完全にまっすぐでない縁端部、先細り状のビアもしくは他の開口部、角部の意図しない丸まりまたは異なる材料層の厚みのばらつき、時折発生する結晶領域内でのらせん転位、刃状転位、もしくは組み合わせの転位、および／または時折発生する単一原子または原子のクラスタの転位欠陥である。ここに列挙されないがデバイス製造の分野内で一般的な、他の欠陥があり得る。
【0035】
本図において示される様々なデバイスおよびアセンブリは、本明細書において説明されるような、ＴＦＴメモリおよび裏側のガラスサポートを有するＩＣデバイスの網羅的なセットを表さず、単にそのようなデバイスの例を提供する。特に、本図に示される様々な要素の数および位置は単に例示が目的であり、様々な他の実施形態において、互いに対して他の場所に設けられる、他の数のこれらの要素が、本明細書において説明される一般的なアーキテクチャの考慮事項に従って使用され得る。更に、本図は、その中の要素の相対配置を示すことを意図し、これらの図のデバイスおよびアセンブリは、具体的に示されない他の要素（例えば様々な界面層）を含み得る。同様に、材料の特定の構成が本図を参照して説明されるが、中間材料がこれらの図のＩＣデバイスおよびアセンブリに含まれ得る。なお更に、様々な断面図のいくつかの要素が本図において平面の長方形または直方体の形態で示されるが、これは単に説明を容易にするためであり、これらのアセンブリの実施形態は、半導体デバイスアセンブリを製造するために使用される製造プロセスの要求により、それらに起因して場合により不可避的に、湾曲し、丸みを帯び、または、さもなければ不規則な形状であり得る。例えば、光学顕微鏡法、ＴＥＭ、もしくはＳＥＭを使用して回路を再構築するためのレイアウトの検査、ならびにデバイスの部品のマスクデータおよびリバースエンジニアリング、および／または、例えば、物理的故障解析（ＰＦＡ）を使用する、本明細書において説明される様々なデバイス要素の形状および場所を検出するためのデバイスの断面の検査は、本明細書に説明されるように、ＴＦＴメモリおよび裏側のガラスサポートを有するＩＣデバイスの存在の決定を可能にする。
【0036】
様々なオペレーションは、特許請求された主題の理解に最も良く寄与する態様において、複数の別個のオペレーションまたは操作として順番に記載されてよい。しかしながら、説明の順序は、これらのオペレーションが必ず順序に依存することを示唆しているものと解釈されるべきではない。特に、これらのオペレーションは、提示の順序で実行されなくてもよい。説明されるオペレーションは、説明される実施形態とは異なる順序で実行され得る。様々な追加のオペレーションが実行されてよく、および／または、説明されるオペレーションは、追加の実施形態において省略されてよい。
【0037】
本明細書に説明されるＴＦＴメモリおよび裏側のガラスサポートを有する様々なＩＣアセンブリは、ＩＣに関連付けられる１または複数のコンポーネントにおいて、または、それに関連付けられて実装され得、または／および、様々なそのようなコンポーネント間に実装され得る。様々な実施形態において、ＩＣに関連付けられるコンポーネントは、例えば、トランジスタ、ダイオード、電源、抵抗器、キャパシタ、インダクタ、センサ、トランシーバ、レシーバ、アンテナなどを含む。ＩＣに関連付けられるコンポーネントは、ＩＣに搭載されたもの、または、ＩＣに接続されたものを含み得る。ＩＣはアナログまたはデジタルのいずれかであり得、ＩＣに関連付けられたコンポーネントに応じて、マイクロプロセッサ、光電子工学、論理ブロック、オーディオアンプなどの多くの用途において使用され得る。ＩＣは、コンピュータにおける１または複数の関連する機能を実行するためのチップセットの一部として利用され得る。
例 裏側のガラスサポートを有するＩＣデバイス
例 裏側のガラスサポートを有するＩＣデバイス
【0038】
図１は、本開示のいくつかの実施形態による、裏側のガラスサポートを有するＴＦＴメモリを含み得る複数の層のメモリおよびロジックを有する例示的なＩＣデバイス１００の断面図の概略図を提供する。図１に示されるように、ＩＣデバイス１００は一般に、ガラス支持構造１１０、ＦＥＯＬデバイス層１２０、少なくとも第１メモリ層１３０、任意で第２メモリ層および更なるメモリ層１４０、ならびに、電力および信号相互接続層１５０を備え得る。
【0039】
本開示の実装は、例えばガラス基板、ガラスダイ、ガラスウェハ、またはガラスチップであり得るガラス支持構造１１０上で形成され、または実行され得る。いくつかの実施形態において、ガラス支持構造１１０はガラス材料を含み得る。ガラス材料の例は、場合によってはホウ素、炭素、アルミニウム、酸化ハフニウムなどの元素および化合物で、例えば約０．０１％～１０％の間のドープ濃度でドープされた酸化ケイ素材料を含む。他の実施形態において、ガラス支持構造１１０は、Ｓｉより低い、例えば約１０．５より低い誘電率を有する他の固体材料を含み得る。いくつかの実施形態において、ガラス支持構造１１０はマイカを含み得る。ガラス支持構造１１０の厚さは、ガラス支持構造１１０がＩＣデバイス１００に機械的安定性を提供し、場合によっては、ＩＣデバイスにおける寄生効果を更に低減するために様々なデバイスを含むことをサポートするための任意の値であり得る。いくつかの実施形態において、ガラス支持構造１１０は、約０．２マイクロメートル（ミクロン）から１０００ミクロンの間、例えば、約０．５から５ミクロンの間、または約１から３ミクロンの間の厚さを有し得る。ガラス支持構造１１０が形成され得る元の材料のいくつかの例をここで説明するが、本明細書において説明されるＴＦＴメモリのいずれかを実装する半導体デバイスが設けられ得る基礎として機能し得る十分に低い誘電率を有する任意の材料は、本開示の思想および範囲内に含まれる。
【0040】
第１メモリ層１３０および第２メモリ層１４０は、共にＴＦＴメモリアレイ１９０を形成することが分かり得る。したがって、メモリアレイ１９０は、ＴＦＴ（例えば、本明細書において説明されるメモリセルのアクセストランジスタ）、キャパシタ、ならびにワード線（例えば行セレクタ）およびビット線（例えば列セレクタ）を含み得、これらがメモリセルを構成する。いくつかの実施形態において、メモリアレイ１９０は、第１メモリ層１３０のみを含み、第２メモリ層１４０を含まないことがあり得る。他の実施形態において、メモリアレイ１９０は、互いの上の異なる層にスタックされた２つより多くのメモリ層を含み得る。他方、ＦＥＯＬ層１２０は、ロジックＩＣを駆動および制御する様々なロジック層、回路、およびデバイス（例えば論理トランジスタ）を含み得るという点で、計算ロジック層であり得る。例えば、計算ロジック層１２０の論理デバイスは、メモリアレイ１９０のメモリセルを制御する（例えば、アクセスし（読み込み／書き込み）、格納し、リフレッシュする）ためのメモリペリフェラル回路１８０を形成し得る。
【0041】
いくつかの実施形態において、ＦＥＯＬ層１２０は、ＦＥＯＬ、および、１または複数の最も低いＢＥＯＬ層（すなわち、ガラス支持構造１１０に最も近い１または複数のＢＥＯＬ層）に設けられ得、一方、第１メモリ層１３０および第２メモリ層１４０は、それぞれのＢＥＯＬ層において設けられることが分かり得る。様々なＢＥＯＬ層は金属層であり得る（またはそれを含み得る）。ＢＥＯＬの様々な金属層が、ＦＥＯＬ層１２０における論理デバイス、および／または、メモリ層１３０、１４０におけるメモリセルの様々な入力および出力を相互接続するために使用され得る。一般的に、ＢＥＯＬの金属層の各々はビア部分およびトレンチ／相互接続部分を含み得る。金属層のトレンチ部分は、ｘ‐ｙ平面に（例えば、ｘ方向またはｙ方向に）延在する電気的導電性（例えば金属）線（場合により「トレンチ」とも称される）に沿って信号および電力を伝達するために構成され、一方、金属層のビア部分は、ｚ方向に延在す電気的導電性ビアを通じて信号および電力を、例えば上または下の隣接する金属層のいずれかに伝達するために構成される。したがって、ビアは金属構造（例えば金属線またはビア）を１つの金属層から隣接する金属層の金属構造に接続する。「金属」層と称されるが、ＢＥＯＬの様々な層は、導電性金属、例えば銅（Ｃｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ）もしくはコバルト（Ｃｏ）、または金属合金の特定のパターンのみ、またはより一般的に、ＩＬＤなどの絶縁媒体において形成される導電性材料のパターンを含み得る。絶縁媒体は、酸化ケイ素、炭素ドープ酸化ケイ素、炭化ケイ素、窒化ケイ素、酸化アルミニウム、および／またはケイ素酸窒化物など任意の好適なＩＬＤ材料を含み得る。
【0042】
ＩＣデバイス１００の他の実施形態において、計算ロジックデバイスは、メモリ層１３０、１４０の上の層に、メモリ層１３０とメモリ層１４０との間に、または、メモリ層１３０、１４０と組み合わされて設けられ得る。本明細書に説明される独立ゲート制御を有するナノリボン型トランジスタは、スタンドアロントランジスタ（例えば、ＦＥＯＬ１２０のトランジスタ）として使用され得るか、または、メモリセル（例えば、メモリ層１３０、１４０のメモリセルのアクセストランジスタ）の一部として含まれ得、ＩＣデバイス１００における様々な領域の場所に含まれ得る。
【0043】
電力および信号相互接続層１５０は、電力および／または信号をＩＣデバイス１００の様々なコンポーネントに／から（例えば、ＦＥＯＬデバイス層１２０におけるデバイスに、および／または、ＴＦＴメモリ１９０におけるメモリセルに）提供するように構成された１または複数の電気的相互接続を含み得る。
【0044】
図１の例示は、互いに対する様々な層の全体的な向きおよび配置を提供することを意図するものであり、本開示において別段の定めが無い限り、図１に示される層の１つに関して説明される要素の部分が１または複数の他の層に延在し得る、または、それに存在し得るＩＣデバイス１００の実施形態を含む。例えば、ＩＣデバイス１００の様々なコンポーネントについての電力および信号相互接続は、図１に示される層のいずれかにおいて存在し得るが、図１において具体的に示されない。さらに、２つのメモリ層１３０、１４０が図１に示されるが、様々な実施形態において、ＩＣデバイス１００は、任意の他の数の１または複数のそのようなメモリ層を含み得、その少なくともいくつかは、本明細書に説明されるＴＦＴメモリを実装する。
例 １Ｔ‐１Ｃメモリセル
例 １Ｔ‐１Ｃメモリセル
【0045】
図２は、本開示のいくつかの実施形態による１Ｔ‐１Ｃメモリセル２００の概略図である。
【0046】
示されるように、１Ｔ‐１Ｃセル２００はアクセストランジスタ２１０およびキャパシタ２２０を含み得る。アクセストランジスタ２１０は、図２の例において端子Ｇ、ＳおよびＤとそれぞれ示されるゲート端子、ソース端子、およびドレイン端子を有する。以下では、「端子」および「電極」という用語は交換可能に使用され得る。さらに、Ｓ／Ｄ端子の場合、「端子」および「領域」という用語は交換可能に使用され得る。
【0047】
図２に示されるように、１Ｔ‐１Ｃセル２００において、アクセストランジスタ２１０のゲート端子はＷＬ２５０に結合され得、アクセストランジスタ２１０のＳ／Ｄ端子の１つはＢＬ２４０に結合され得、アクセストランジスタ２１０のＳ／Ｄ端子の他の１つはキャパシタ２２０の第１電極に結合され得る。図２にも示されるように、キャパシタ２２０の他の電極はキャパシタパイプライン（ＰＬ）２６０に結合され得る。当技術分野において知られているように、ＷＬ、ＢＬおよびＰＬは、キャパシタ２２０を読み込みプログラムするために共に使用され得る。
【0048】
ＢＬ２４０、ＷＬ２５０、およびＰＬ２６０の各々、ならびに、本明細書に説明される様々な端子にこれらの線を結合する中間要素は、合金または複数の導電性材料のスタックを含み任意の得る好適な導電性材料から形成され得る。いくつかの実施形態において、そのような導電性材料は、ルテニウム、パラジウム、白金、コバルト、ニッケル、ハフニウム、ジルコニウム、チタン、タンタル、およびアルミニウムなどの金属を有する１または複数の金属または金属合金を含み得る。いくつかの実施形態において、そのような導電性材料は、１または複数の導電性合金，１または複数の金属の酸化物または炭化物を含み得る。
【0049】
いくつかの実施形態において、アクセストランジスタ２１０はＴＦＴであり得る。上記のように、いくつかの実施形態において、アクセストランジスタ２１０は、ナノリボン型トランジスタ（または単にナノリボントランジスタ、例えばナノワイヤトランジスタ）であり得る。そのような実施形態は、図３～図４を参照して下でより詳細に説明される。他の実施形態において、アクセストランジスタ２１０は、１または複数の裏側コンタクトを有するトランジスタであり得る。そのような実施形態は、図５を参照して下でより詳細に説明される。
例 ナノリボントランジスタを有するＴＦＴメモリ
例 ナノリボントランジスタを有するＴＦＴメモリ
【0050】
本明細書において使用される場合、「ナノリボン」という用語は、メモリデバイスがその上に設けられる支持構造（例えば、基板、チップ、またはウェハ）に平行な長軸を有する細長半導体構造を指す。いくつかの設定において、「ナノリボン」という用語は、長方形の横断断面（すなわち、構造の長手方向軸に垂直な平面の断面）を有する細長半導体構造を説明するために使用され、一方、「ナノワイヤ」という用語は、同様の、しかし円形横断面図を有する構造を説明するために使用される。本開示において、「ナノリボン」という用語は、そのようなナノリボンおよびそのようなナノワイヤの両方、ならびに、支持構造に平行な長手方向軸を有し、任意の形状の横断断面（例えば、楕円、または、丸みを帯びた角部を有する多角形）を有する細長半導体構造を説明するために使用される。
【0051】
ナノリボントランジスタにおいて、１または複数のゲート電極金属のスタック、および任意で１または複数のゲート誘電体のスタックを含み得るゲートスタックが、「ナノリボン」と呼ばれる細長半導体構造の部分の周囲に設けられ、ナノリボンのすべての側にゲートを形成し得る。ゲートスタックがその周囲を覆うナノリボンの部分は、「チャネル」または「チャネル部」と称される。ナノリボンのチャネル部を形成する半導体材料は一般的に「チャネル材料」と称される。ソース領域およびドレイン領域が、ゲートスタックのいずれかの側のナノリボンの両端に設けられ、そのようなトランジスタのソースおよびドレインをそれぞれ形成する。ナノリボンおよびナノワイヤトランジスタなどのラップアラウンドまたはオールアラウンドゲートトランジスタは、ＦｉｎＦＥＴなどの非プレーナ型アーキテクチャを有する他のトランジスタと比較して利点を提供し得る。
【0052】
図３は、本開示のいくつかの実施形態による１Ｔ‐１Ｃメモリセル３００の透視図である。これは、上記の１Ｔ‐１Ｃメモリセル２００の一例である。ここで、アクセストランジスタ２１０は、ナノリボン３０４に沿って設けられるナノリボントランジスタ３１０として実装され、キャパシタ２２０は、キャパシタ３２０として実装される。単一メモリセル３００が図３に示されるが、これは単に、説明を容易にするためであり、他の実施形態において、任意のより大きい数のメモリセル３００が、本開示の様々な実施形態による単一ナノリボン３０４に沿って設けられ得る。
【0053】
図３に示される構成（および本開示の他の図）は、その中のコンポーネントのいくつかの相対配置を示すことが意図される。メモリセル３００またはその一部を有する構成は、示されない他のコンポーネントを含み得る（例えば、トランジスタ３１０のソースまたはドレインとの電気コンタクト、トランジスタ３１０のゲート電極の周囲のスペーサ層などの追加の層など）。例えば、図３において具体的に示されないが、ソース、ゲート、ドレイン電極の間の電気絶縁を提供するべく、誘電体スペーサが、ソース電極とゲートスタックとの間、および、トランジスタドレイン電極とオールアラウンドゲートトランジスタ３１０のゲートスタックとの間に設けられ得る。別の例において、図３には具体的に示されないが、メモリセル３００の少なくとも一部は、任意の好適なＩＬＤ材料などの絶縁体材料に囲まれ得る。いくつかの実施形態において、そのような絶縁体材料は、ハフニウム、ケイ素、酸素、チタン、タンタル、ランタン、アルミニウム、ジルコニウム、バリウム、ストロンチウム、イットリウム、鉛、スカンジウム、ニオビウム、および亜鉛などの元素を含むｈｉｇｈ‐ｋ誘電体であり得る。この目的に使用され得るｈｉｇｈ－ｋ材料の例として、酸化ハフニウム、酸化ハフニウムケイ素、酸化ランタン、酸化ランタンアルミニウム、酸化ジルコニウム、酸化ジルコニウムケイ素、酸化タンタル、酸化チタン、酸化バリウムストロンチウムチタン、酸化バリウムチタン、酸化ストロンチウムチタン、酸化イットリウム、酸化アルミニウム、酸化タンタル、酸化ケイ素タンタル、酸化鉛スカンジウムタンタル、およびニオブ酸亜鉛を含み得るが、これらに限定されるものではない。他の実施形態において、メモリセル３００の一部を囲む絶縁体材料はｌｏｗ‐ｋ誘電材料であり得る。ｌｏｗ‐ｋ誘電材料のいくつかの例は、二酸化ケイ素、炭素ドープ酸化物、窒化ケイ素、有機ポリマー（ペルフルオロシクロブタンまたはポリテトラフルオロエチレンなどの）、石英ガラス（ＦＳＧ）、および、有機シリケート（シルセスキオキサン、シロキサン、または有機ケイ酸塩ガラスなど）を含むが、これらに限定されるものではない。
【0054】
図３の詳細を参照すると、トランジスタ３１０は、１または複数の半導体材料からできているナノリボン３０４として形成されるチャネル材料を含み得、ナノリボン３０４はベース３０２の上に設けられる。いくつかの実施形態において、ベース３０２は上記のガラス支持構造１１０であり得る。いくつかの実施形態において、酸化物材料の層（図３において具体的に示されない）がベース３０２とゲート電極３１０との間に設けられ得る。更なるＢＥＯＬ層（すなわち、ガラス支持構造１１０のすぐ上ではない）に設けられるセル３００などのナノリボン型メモリセルの実施形態において、ベース３０２は、別のナノリボントランジスタ３１０が設けられる層であり得る（図３において具体的に示されない）。
【0055】
ナノリボン３０４は、例えばナノワイヤまたはナノリボンの形態を取り得る。図３に示されるナノリボン３０４は平方形断面を有するものとして示されるが、ナノリボン３０４はむしろ、正方形ではなく長方形の断面、角部が丸みを帯びた断面、または、さもなければ不規則な形状を有し得、ゲートスタック３０６はナノリボン３０４の形状に適合し得る。使用中、オールアラウンドゲートトランジスタ３１０は、ナノリボン３０４の３より多くの「側」に伝導チャネルを形成し得、ＦｉｎＦＥＴに対して性能を潜在的に改善する。さらに、図３および図４は、ナノリボン３０４の長手方向軸がベース３０２の平面に実質的に平行に延びる実施形態を示すが、そうである必要はなく、他の実施形態において、ナノリボン３０４は例えば、ベース３０２の平面に垂直であるように「鉛直」を向き得る。
【0056】
いくつかの実施形態において、ナノリボン３０４のチャネル材料は、例えばＮ型またはＰ型材料系を含む半導体材料系から構築され得る。いくつかの実施形態において、ナノリボン３０４のチャネル材料は、酸化スズ、酸化アンチモン、酸化インジウム、酸化インジウム錫、酸化チタン、酸化亜鉛、酸化亜鉛インジウム、酸化 ガリウム、酸窒化チタン、酸化ルテニウム、または酸化タングステンなどの高移動性酸化物半導体材料を含み得る。いくつかの実施形態において、ナノリボン３０４のチャネル材料は半導体材料の組み合わせを含み得る。いくつかの実施形態において、ナノリボン３０４のチャネル材料は、シリコン（Ｓｉ）またはゲルマニウム（Ｇｅ）などの単結晶半導体を含み得る。いくつかの実施形態において、ナノリボン３０４のチャネル材料は、周期表のＩＩＩ族（例えば、Ａｌ、Ｇａ、Ｉｎ）からの少なくとも１種類の元素の第１サブ格子、および、周期表のＶ族の少なくとも１種類の元素（例えば、Ｐ、Ａｓ、Ｓｂ）の第２サブ格子を有する化合物半導体を含み得る。
【0057】
いくつかの例において、Ｎ型トランジスタの実施形態（すなわち、トランジスタ３１０がＮ型金属酸化膜半導体（ＮＭＯＳ）である実施形態）では、ナノリボン３０４のチャネル材料は有利なことに、ＩｎＧａＡ、ＩｎＰ、ＩｎＳｂ、およびＩｎＡｓなどを含むがこれらに限定されるものではない高電子移動度を有するＩＩＩ‐Ｖ族材料を含み得る。いくつかのそのような実施形態では、ナノリボン３０４のチャネル材料は、ＩｎＧａＡ、ＧａＡｓＳｂ、ＩｎＡｓＰまたはＩｎＰＳｂなどの三元ＩＩＩ‐Ｖ合金であり得る。いくつかのＩｎｘＧａ１－ｘ、Ａｓ ｆｉｎ実施形態では、Ｉｎ含有量（ｘ）は０．６から０．９の間であり得、有利なことに少なくとも０．７であり得る（例えば、Ｉｎ０．７Ｇａ０．３Ａｓ）。最高の移動性を有するいくつかの実施形態において、ナノリボン３０４のチャネル材料は、本質的なＩＩＩ‐Ｖ族材料、すなわち、任意の電気的活性不純物で意図的にドープされていないＩＩＩ－Ｖ族半導体材料であり得る。代替的な実施形態において、例えば、閾値電圧Ｖｔを更に微調整する、または、ＨＡＬＯポケットインプラントなどを提供するために、公称不純物ドーパントレベルは、ナノリボン３０４のチャネル材料内に存在し得る。しかしながら、不純物をドープした実施形態でも、ナノリボン３０４のチャネル材料内の不純物ドーパントレベルは比較的低いことがあり得、例えば立方センチメートル（ｃｍ－３）あたりドーパント原子１０１５個より下であり、有利なことには１０１３ｃｍ－３より下である。
【0058】
いくつかの例示的なＰ型トランジスタの実施形態では（すなわち、トランジスタ３１０がＰ型金属酸化物半導体（ＰＭＯＳ）である実施形態では）、ナノリボン３０４のチャネル材料は有利なことには、これらに限定されるものではないがＧｅまたはＧｅリッチＳｉＧｅ合金など高い正孔の移動性を有するＩＶ族材料であり得る。いくつかの例示的な実施形態では、ナノリボン３０４のチャネル材料は、０．６から０．９の間のＧｅ含有量を有し得、有利なことに、少なくとも０．７であり得る。最高の移動性を有するいくつかの実施形態において、ナノリボン３０４のチャネル材料は、本質的なＩＩＩ‐Ｖ（またはＰ型デバイスについてはＩＶ）族材料であり、任意の電気的活性不純物で意図的にドープされないことがあり得る。代替的な実施形態において、１または複数の公称不純物ドーパントレベルが、例えば、閾値電圧（Ｖｔ）を更に設定するために、または、ＨＡＬＯポケットインプラントなどを提供するために、ナノリボン３０４のチャネル材料内に存在し得る。しかしながら、不純物をドープした実施形態でも、チャネル部内の不純物ドーパントレベルは比較的低く、例えば、１０１５ｃｍ－３より下、有利なことに１０１３ｃｍ－３より下である。
【0059】
いくつかの実施形態において、ナノリボン３０４のチャネル材料は、酸化スズ、酸化アンチモン、酸化インジウム、酸化インジウム錫、酸化チタン、酸化亜鉛、酸化亜鉛インジウム、インジウムガリウム亜鉛酸化物（ＩＧＺＯ）、酸化 ガリウム、酸窒化チタン、酸化ルテニウム、または酸化タングステンなどの高移動性酸化物半導体材料などの薄膜材料であり得る。一般には、ナノリボンにおいて形成されたトランジスタがＴＦＴである場合、ナノリボン３０４のチャネル材料は、酸化スズ、酸化コバルト、酸化銅、酸化アンチモン、酸化ルテニウム、酸化タングステン、酸化亜鉛、酸化 ガリウム、酸化チタン、酸化インジウム酸窒化チタン、酸化インジウム錫、酸化亜鉛インジウム、酸化ニッケル、酸化ニオブ、過酸化銅、ＩＧＺＯ、テルル化インジウム、モリブデン酸、モリブデンジセレニド、タングステンジセレニド、タングステンジスルフィド、ＮもしくはＰ型アモルファスもしくは多結晶シリコン、ゲルマニウム、ヒ化インジウムガリウム、シリコンゲルマニウム、窒化ガリウム、窒化アルミニウムガリウム、亜リン酸インジウム、および黒リンの１または複数を含み得、その各々は場合によっては、ガリウム、インジウム、アルミニウム、フッ素、ホウ素、リン、ヒ素、窒素、タンタル、タングステン、およびマグネシウムなどの１または複数でドープされ得る。いくつかの実施形態において、ナノリボン３０４のチャネル材料は、約５～７５ナノメートルの間の厚さを有し得る（その中のすべての値および範囲を含む）。いくつかの実施形態において、薄膜チャネル材料が比較的低温で堆積され得、バックエンド製造に課されるサーマルバジェット内でチャネル材料を堆積し、他のコンポーネント、例えば論理デバイスなどのフロントエンドコンポーネントを損傷することを回避することを可能にする。
【0060】
ゲート電極材料３０８、および任意でゲート誘電体材料３１２を含むゲートスタック３０６は、図３に示されるようにナノリボン３０４の一部の周囲を完全にまたはほぼ完全に覆い得、ナノリボン３０４のチャネル材料のアクティブ領域は、ゲートスタック３０６によって覆われたナノリボン３０４の一部に対応する。特に、ゲート誘電体材料３１２は、ナノリボン３０４の横断部分の周囲を覆い得、ゲート電極材料３０８はゲート誘電体材料３１２の周囲を覆い得る。いくつかの実施形態において、ゲートスタック３０６はナノリボン３０４を完全に取り囲み得る。
【0061】
ゲート電極材料３０８は、アクセストランジスタ３１０がＰＭＯＳトランジスタであるか、またはＮＭＯＳトランジスタであるかに応じて、少なくとも１つのＰ型仕事関数金属またはＮ型仕事関数金属（アクセストランジスタ３１０がＰＭＯＳトランジスタであるときゲート電極材料３０８として使用されるＰ型仕事関数金属、および、アクセストランジスタ３１０がＮＭＯＳトランジスタであるときにゲート電極材料３０８として使用されるＮ型仕事関数金属）を含み得る。ＰＭＯＳトランジスタの場合、ゲート電極材料３０８に用いられ得る金属は、限定されるものではないが、ルテニウム、パラジウム、白金、コバルト、ニッケル、および導電性金属酸化物（例えば、酸化ルテニウム）を含み得る。ＮＭＯＳトランジスタの場合、ゲート電極材料３０８に用いられ得る金属は、限定されるものではないが、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、これらの金属の合金、およびこれらの金属の炭化物（例えば、炭化ハフニウム、炭化ジルコニウム、炭化チタン、炭化タンタルおよび炭化アルミニウム）を含む。いくつかの実施形態において、ゲート電極材料３０８は、１または複数の金属層が仕事関数金属層であり、少なくとも１つの金属層が充填金属層である２以上の金属層のスタックを含み得る。拡散バリア層または／および接着層として作用するなど、他の目的で更なる層がゲート電極材料３０８の次に含まれ得る。
【0062】
いくつかの実施形態において、ゲート誘電体材料３１２は、メモリセル３００の一部を囲み得る絶縁体材料を参照して本明細書で説明される材料のいずれかを含む１または複数のｈｉｇｈ‐ｋ誘電体を含み得る。いくつかの実施形態において、ゲート誘電体材料３１２の品質を改善するために、アクセストランジスタ３１０の製造中にゲート誘電体材料３１２上でアニール処理が実行され得る。ゲート誘電体材料３１２は、いくつかの実施形態において、その中のすべての値および範囲を含む、約０．５ナノメートル～３ナノメートルの間（例えば、約１～３ナノメートルの間、または、約１～２ナノメートルの間）であり得る厚さを有し得る。いくつかの実施形態において、ゲートスタック３０６は、図３においては図示されないが、ゲートスペーサによって囲まれ得る。そのようなゲートスペーサは、トランジスタ３１０のゲートスタック３０６とソース／ドレインコンタクトとの間の分離を提供するように構成され、ｌｏｗ‐ｋ誘電材料（そのいくつかの例は上で提供される）からできていることがあり得る。ゲートスペーサは、誘電率を更に低減するべく、孔またはエアギャップを含み得る。
【0063】
図３において更に示されるように、ナノリボン３０４は、ゲートスタック３０６のいずれかの側にソース領域およびドレイン領域を含み得、これによりトランジスタを実現する。当技術分野において知られているように、ソースおよびドレイン領域が、各金属酸化物半導体（ＭＯＳ）トランジスタのゲートスタックについて形成される。上記のように、トランジスタのソースおよびドレイン領域は交換可能であり、アクセストランジスタの第１Ｓ／Ｄ領域および第２Ｓ／Ｄ領域の名称が、本開示において使用するために導入された。図３において、第１Ｓ／Ｄ領域をラベリングするために参照番号３１４－１が使用され、アクセストランジスタ３１０の第２Ｓ／Ｄ領域をラベリングするために参照番号３１４－２が使用される。
【0064】
トランジスタ３１０のＳ／Ｄ領域３１４は一般的に、注入／拡散プロセスまたはエッチング／堆積プロセスのいずれかを使用して形成され得る。前者のプロセスでは、ホウ素、アルミニウム、アンチモン、リン、またはヒ素などのドーパントがナノリボン３０４にイオン注入され、ソースおよびドレイン領域が形成され得る。ドーパントを活性化し、ナノリボン３０４へ更に拡散させるアニール処理がイオン注入プロセスに続き得る。後者のプロセスにおいて、ナノリボン３０４の一部がまずエッチングされ、将来のＳ／Ｄ領域３１４の場所にリセスが形成され得る。その後、エピタキシャル堆積プロセスが実行され、リセスをＳ／Ｄ領域３１４を製造するために用いられる材料で充填し得る。いくつかの実装において、Ｓ／Ｄ領域３１４は、シリコンゲルマニウムまたは炭化ケイ素などのシリコン合金を用いて製造され得る。いくつかの実装において、エピタキシャルに堆積されたシリコン合金は、ホウ素、ヒ素、またはリンのようなドーパントにより、インサイチューでドープされてよい。さらに実施形態において、Ｓ／Ｄ領域３１４は、ゲルマニウムまたはＩＩＩ－Ｖ族材料もしくは合金などの１または複数の代替的な半導体材料を用いて形成され得る。更]なる実施形態において、金属および／または金属合金の１または複数の層が、Ｓ／Ｄ領域３１４を形成するために用いられ得る。
【0065】
いくつかの実施形態において、アクセストランジスタ３１０はゲート長（すなわち、第１および第２Ｓ／Ｄ領域３１４の間の距離）、すなわち、ナノリボン３０４に沿って測定される、その中のすべての値および範囲を含む約５～４０ナノメートルの間（例えば、約２２～３５ナノメートルの間、または、約２０～３０ナノメートルの間）の寸法を有し得る。いくつかの実施形態において、ナノリボン３０４の横断断面の面積は、その中のすべての値および範囲を含む約２５～１００００平方ナノメートルの間（例えば、約２５～１０００平方ナノメートルの間、または、約２５～５００平方ナノメートルの間）であり得る。
【0066】
図３において具体的に示されないが、第１Ｓ／Ｄ領域３１４－１はＢＬに、例えば、図２のＢＬ２４０に結合され得る。第２Ｓ／Ｄ領域３１４－２はキャパシタ３２０に結合され得る。図３は、いくつかの実施形態において、キャパシタ３２０は、キャパシタ３２０が直方体キャパシタとして示される図３の特定の例において示されるような非プレーナ型（すなわち３次元）キャパシタであり得ることを示す。図３の挿入図３２４は、直方体キャパシタ３２０の本実施形態についての、個別の電極３２６、３２８、および、キャパシタ３２０のキャパシタ誘電体３３０を示す。キャパシタ３２０がそのような直方体キャパシタである実施形態において、電極３２６、３２８の各々およびキャパシタ誘電体３３０は、挿入図３２４に示されるようにナノリボン３０４の周囲を覆い得、その結果、キャパシタ電極の１つ、例えばキャパシタ電極３２６は、第２Ｓ／Ｄ領域３１４－２に接触するか、または、さもなければ結合する。図３の挿入図３２４にも示されるように、キャパシタ３２０の２つの電極３２６、３２８は、キャパシタ誘電体３３０（図３の挿入図３２４においてキャパシタ電極３２６と３２８との間の太い黒線として示されるキャパシタ誘電体３３０）によって分離され得る。
【0067】
いくつかの実施形態において、キャパシタ誘電体３３０は、本明細書において説明される絶縁体材料のいずれか、例えば、本明細書において説明されるｈｉｇｈ‐ｋまたはｌｏｗ‐ｋ誘電材料のいずれかを含み得る。いくつかの実施形態において、キャパシタ誘電体３３０は、強誘電材料で置き換えられ得るか、または、その層で補完され得る（すなわち、いくつかの実施形態において、強誘電材料がキャパシタ３２０または２２０の２つの電極の間に設けられ得る）。そのような強誘電材料は、薄い寸法でも十分な強誘電的挙動を示す１または複数の材料を含み得る。現在知られているそのような材料のいくつかの例には、酸化ハフニウムジルコニウム（ＨｆＺｒＯ、ＨＺＯとも称される）、シリコンドープ（Ｓｉドープ）酸化ハフニウム、ゲルマニウムドープ（Ｇｅドープ）酸化ハフニウム、アルミニウムドープ（Ａｌドープ）酸化ハフニウム、およびイットリウムドープ（Ｙドープ）酸化ハフニウムが含まれる。しかしながら、他の実施形態において、薄い寸法において強誘電的挙動を示す任意の他の材料が、キャパシタ誘電体３３０を置き換えるために、または、補完するために使用され得、本開示の範囲内である。キャパシタ２２０／３２０に含まれる強誘電材料は、いくつかの実施形態において、その中のすべての値および範囲を含む約０．５ナノメートルから１０ナノメートルの間（例えば、約１～８ナノメートルの間、または約０．５～５ナノメートルの間）であり得る厚さを有し得る。図３において具体的に示されないが、いくつかの実施形態において、アクセストランジスタ３１０はまた、強誘電体デバイスであり得る、すなわち、キャパシタ３２０について説明されたもののうちいずれかなどの強誘電材料を有し得る。いくつかの実施形態において、そのような強誘電材料は、例えばゲート誘電体３１２の代わりに、またはそれに加えて、アクセストランジスタ２１０／３１０のゲートスタック３０６に含まれ得る。
【0068】
他の実施形態において（図には具体的に示されない）、キャパシタ３２０は、直方体以外の形状を有する３次元キャパシタ、例えば円筒形キャパシタであり得る。様々な実施形態において、キャパシタ３２０の実質的に円筒形および直方体の形状は、更なる修正を含み得る。例えば、直方体は丸みを帯びた角部を有し得る。
【0069】
以下において、複数のナノリボンベース１Ｔ‐１Ｃメモリセル２００／３００が配置されてメモリアレイが形成され得る例示的な構成が、図４Ａおよび図４Ｂを参照して説明され、独立ゲート制御を有する３Ｄ ＤＲＡＭセルを実装するためにナノリボン型トランジスタを使用する例を提供する。ナノリボン型トランジスタを使用して、独立ゲート制御を有する３Ｄ ＤＲＡＭセルを実装することは、複数の利点を提供し、従来のＦＥＯＬ論理トランジスタで可能でなかった固有のアーキテクチャを可能にし得る。１つの利点として、ナノリボントランジスタが高度ＣＭＯＳプロセスのＢＥＯＬ層に移動され得る。メモリセルのアクセストランジスタをＢＥＯＬ層に移動させることは、それらの対応するキャパシタが、対応してより太いＩＬＤおよびより大きい金属ピッチを有する上位金属層において実装されることができ、より高いキャパシタンスが実現されることを意味する。これにより、キャパシタを組み込むことによって導入される集積の課題が容易になり得る。別の利点として、アクセストランジスタを支持構造の上の異なる層に組み込むことは、所与のフットプリント面積（基板の平面における領域として定義されるフットプリント面積、または基板の平面に平行な平面、すなわち、本開示の図面に示される例示的な座標系のｘ‐ｙ平面）を有するメモリデバイスの密度（例えば、メモリアレイにおけるメモリセルの密度）を著しく増加することを可能にし得るか、または逆に、所与の密度のメモリおよび論理デバイスを有する構造のフットプリント面積を著しく低減することを可能にする。さらに、アクセストランジスタおよび対応するキャパシタの少なくともいくつか、好ましくはすべてを、本開示の少なくともいくつかの実施形態による上位金属層（すなわち、ガラス支持構造１１０から通り層）に組み込むことによって、メモリオペレーションを制御する周辺回路はメモリ領域の下に隠され、メモリマクロアレイ（すなわち、本開示の図面に示される例示的な座標系のｘ‐ｙ平面におけるフットプリント面積）を実質的に低減することができる。なお更に、ナノリボントランジスタは、従来のＦＥＯＬトランジスタまたは他のアーキテクチャのトランジスタと比較して改善された性能を有し得、独立ゲート制御を異なるメモリセルのアクセストランジスタに提供することは、基板面積および費用を抑えながら、有利なことにメモリデバイス全体の制御を改善し得る。上記のように、本明細書において説明されたスタックされたナノリボン型トランジスタは、従来（例えば、ＦＥＯＬ）の１Ｔ‐１Ｃメモリ技術のスケーリングの課題に対処するために使用され得、高度ＣＭＯＳプロセスに適合する高密度組み込みメモリを可能にする。他の技術的効果は、ここで説明された様々な実施形態から明らかである。
【0070】
図４Ａおよび図４Ｂは、本開示のいくつかの実施形態による例示的な３Ｄナノリボンベースメモリ（例えばＴＦＴメモリ）構成４８０の異なる透視図である。メモリ機構４８０を明確にする目的で２つの異なる透視図が示される。異なる要素が異なる図においてラベリングされ得る。図面を複雑化しないようにするべく、図４Ａ～図４Ｂに示されるすべての要素が参照番号でラベリングされるわけではないことが留意されるべきである。例えば、８個のメモリセル４００が示されているが（図４Ｂでは、メモリセル４００－１１、４００－１２、...、４００－４１および４００－４２としてラベリングされ、示される４個のナノリボン３０４の各々につき２個のメモリセル４００）、メモリセル４００－１１、４００－１２、４００－４１および４００－４２のみがラベリングされる。
【0071】
メモリ機構４８０はＩＣデバイス１００の例であり、例えば、メモリ機構４８０のナノリボン３０４の各々は、メモリ層１３０、１４０などの異なる１つに属するとみなされ得る。メモリ機構４８０は、本明細書に説明されるような（例えば、図２または３を参照して説明されるような）２つの１Ｔ‐１Ｃメモリセルがナノリボン３０４の各々に沿って設けられ、４個のナノリボン３０４が示される例（３０４－１、３０４－２、３０４－３、および３０４－４としてラベリングされる）を示す。ナノリボン３０４の各々に沿って設けられた２つの１Ｔ‐１Ｃメモリセルは、ナノリボン３０４－１についてはメモリセル４００－１１および４００－１２としてラベリングされ、ナノリボン３０４－４についてはメモリセル４００－４１および４００－４２としてラベリングされる。図４に示されるメモリセル４００の各々は、上記のようにメモリセル２００／３００として実装され得る。
【0072】
図４に示されるように、所与のナノリボン３０４に沿ったメモリセル４００の各ペアは、Ｓ／Ｄ領域電極の１つが共有され（例えば互いに結合され）、共有されたＢＬ４４０に結合されるように実装され得る。例えば、ナノリボン３０４－１について、第１メモリセル４００－１１は、ゲートスタック４０６－１１（上記のゲートスタック３０６の例であり、上記のＷＬ２５０として、または、それに結合されるように実装され得る）、ゲートコンタクト４５２－１１、ＢＬ４４０に結合された第１Ｓ／Ｄ領域（上記のＢＬ２４０の例であり得る）、および、キャパシタ４２０－１１に結合された第２Ｓ／Ｄ領域（上記のキャパシタ３２０の例であり得る）を含み得る。同様に、ナノリボン３０４－１の第２メモリセル４００－１２は、それ自体のゲートスタック４０６－１２（上記のＷＬ２５０の別の例として実装され得る、または、それに結合され得る第１メモリセル４００－１１のゲートスタック４０６－１１から独立している）、それ自体のゲートコンタクト４５２－１２、ＢＬ４４０に結合された第１Ｓ／Ｄ領域（ＢＬ４４０は、第１および第２メモリセル４００１－１１および４００－１２について共通する／共有される）、キャパシタ４２０－１２に結合された第２Ｓ／Ｄ領域（上記のキャパシタ３２０の別の例であり得る）を含み得る。したがって、いくつかの実施形態において、所与のナノリボンにおけるトランジスタ（例えば、メモリセル４００－１１ ａｎｄ ４００－１２のアクセストランジスタ）の各ペアの第１Ｓ／Ｄ領域は互いに共有され得る。
【0073】
ナノリボン３０４がガラス支持構造１１０に実質的に平行な方向に延在するとき、共有されたＢＬ、例えば、ＢＬ４４０は、ガラス支持構造１１０に実質的に垂直な方向に延在し得る。ゲートコンタクト４５２はまた、ガラス支持構造１１０に実質的に垂直な方向に延在し得る。いくつかの実施形態において、互いの上にスタックされたアクセストランジスタのセットについては、ゲートコンタクト４５２は、（例えば、図４Ａに示されるゲートコンタクト４５２－１１、４５２－２１、４５２－３１および４５２－４１について見られるように、すなわち、ガラス支持構造１１０の異なる部分の上に提供される）階段状の方式で配置され、容易かつコンパクトな個別ゲート制御を可能にし得る。図４において見られるように、いくつかの実施形態において、異なるナノリボンにおけるメモリセルのアクセストランジスタのいくつかは、互いの上にスタックされ得る（例えば、メモリセル４００－１１、４００－２１、４００－３１および４００－４１のアクセストランジスタは、互いの上にスタックされ得、メモリセル４００－１２、４００－２２、４００－３２、４００－４２のアクセストランジスタは互いの上にスタックされ得る）。
【0074】
いくつかの実施形態において、キャパシタ４２０の各々は、上記のようにキャパシタ誘電体３３０によって分離されたキャパシタ電極３２６、３２８のペアを含み得る。ここで、キャパシタ電極の一方（例えばキャパシタ電極３２６）は、所与のメモリセルの対応するアクセストランジスタの第１Ｓ／Ｄ領域に結合される。上記のように、キャパシタ電極の他の１つ（例えば、キャパシタ電極３２８）は、ＰＬ、例えばＰＬ２６０に結合され得る（ただし、これは図４において具体的に示されない）。図４において具体的に示されないが、いくつかの実施形態において、メモリセル４００のアクセストランジスタのゲートスタックのいずれかのキャパシタ誘電体３３０および／またはゲート誘電体は、例えば上記のような強誘電材料を含み得る。
【0075】
メモリ機構４８０は、ナノリボンベースのメモリ、例えばＤＲＡＭが、複数のメモリセルのアクセストランジスタが平行に形成され得るＮＡＮＤ様方式でどのように形成され得るかを示す。図４に示されるトポロジは、個別／それぞれのキャパシタ４２０への結合のためにそれらのＳ／Ｄ領域（例えばソース領域）の１つが互いに隔離され得るアクセストランジスタの鉛直スタックを形成する。メモリ機構４８０において、ビット線（例えばＢＬ４４０）のいくつかは短絡され得（すなわち、互いに電気的に結合されるか、または、共有ＢＬである）、ワード線は階段方式で形成され得る。そのような鉛直トポロジは、有利なことに、比較的小さいビット線キャパシタンスを形成し得、したがって、個別のメモリセルの記憶ノードは、非常に小さくなり得る。これは、有利なことに小さいキャパシタの集積を可能にし得る。そのようなアプローチにより、多数の鉛直メモリセルが非常に低コストで製造され得る。
裏側コンタクトを有するトランジスタを有する例示的なＴＦＴメモリ
裏側コンタクトを有するトランジスタを有する例示的なＴＦＴメモリ
【0076】
従来のＦＥＯＬトランジスタは、トランジスタの一方の側、通常は基板と反対の側にソースコンタクトおよびドレインコンタクトの両方を有する。そのような従来のＦＥＯＬトランジスタを用いてロジックおよびメモリデバイスを構築するアプローチとは対照的に、本開示のいくつかの実施形態は、一方の側に１つのＳ／Ｄコンタクトを、他方の側に別のＳ／Ｄコンタクトを有するトランジスタを設ける。トランジスタの一方の側は「表側」と称され得、他方の側は「裏側」と称され得、一般に、本開示の文脈において、「トランジスタ」の「側」とは、トランジスタのチャネル材料の層の上または下いずれかかの領域または層を指す。したがって、本明細書に説明されるトランジスタは、表側にＳ／Ｄコンタクトの１つ（そのようなコンタクトは「表側コンタクト」と称される）を、裏側にＳ／Ｄコンタクトの他の１つ（そのようなコンタクトは「裏側コンタクト」と称される）を有し得る。更なる実施形態において、本明細書において説明されるＩＣアセンブリにおいて使用されるトランジスタの少なくともいくつかのＳ／Ｄコンタクトの両方は、トランジスタの裏側にあり得る。以下において、１つの表側Ｓ／Ｄコンタクトおよび１つの裏側Ｓ／Ｄコンタクトを有するトランジスタ、ならびに、２つの裏側Ｓ／Ｄコンタクトを有するトランジスタは単に「裏側コンタクトを有するトランジスタ」と称され得る。
【0077】
図５は、本開示のいくつかの実施形態による裏側コンタクトを有するトランジスタ５１０を含む例示的なＴＦＴメモリセル５００の断面図の概略図を提供する。メモリセル５００は、本開示のいくつかの実施形態による、裏側コンタクトを有するトランジスタ５１０としてアクセストランジスタ２１０が実装され、キャパシタ５２０としてキャパシタ２２０が実装される、上記の１Ｔ‐１Ｃメモリセル２００の別の例である。
【0078】
図５の詳細を参照すると、トランジスタ５１０はチャネル材料５０４を含み得る。特に、チャネル材料５０４は薄膜チャネル材料であり得る。ゲート電極材料５０８、および任意でゲート誘電体材料５１２を含むゲートスタック５０６は、図５に示されるチャネル材料５０４の一部の上に設けられ得る。第１Ｓ／Ｄ領域５１４－１および第２Ｓ／Ｄ領域５１４－２は、ゲートスタック５０６のいずれかの側に含まれ、これによりトランジスタが実現され得る。チャネル材料５０４、ゲート電極材料５０８、ゲート誘電体材料５１２、および第１および第２Ｓ／Ｄ領域５１４－１、５１４－２は、それぞれ、チャネル材料３０４、ゲート電極材料３０８、ゲート誘電体材料３１２、ならびに第１および第２Ｓ／Ｄ領域３１４－１、３１４－２を参照して説明される材料を含み得る。簡潔にするために、これらの説明はここで改めて説明しない。
【0079】
図５に更に示されるように、１または複数の導電性材料から形成されるＳ／Ｄコンタクト５１６－１および５１６－２（共に「Ｓ／Ｄコンタクト５１６」と称される）は、それぞれ電気的接続をＳ／Ｄ領域５１４－１および５１４－２の提供するために使用され得る。様々な実施形態において、金属および／または金属合金の１または複数の層が、Ｓ／Ｄコンタクト５１６を形成するために使用され得る。例えば、Ｓ／Ｄコンタクト５１６の導電性材料は、銅、ルテニウム、パラジウム、白金、コバルト、ニッケル、ハフニウム、ジルコニウム、チタン、タンタル、およびアルミニウム、窒化タンタル、タングステン、ドープされたシリコン、ドープされたゲルマニウム、または、これらのいずれかの合金および混合物などの材料を有する１または複数の種類の金属または金属合金を含み得る。いくつかの実施形態において、Ｓ／Ｄコンタクト５１６は、１または複数の金属の１または複数の導電性合金、酸化物、または炭化物を含み得る。いくつかの実施形態において、Ｓ／Ｄコンタクト５１６は、シリコン、または、Ｎ型ドーパントまたはＰ型ドーパントでドープされた別の半導体など、ドープされた半導体を含み得る。金属は、より高い伝導性を提供し得、一方でドープされた半導体は、製造中にパターンニングがより容易になり得る。図５は、単一パターンを有する第１および第２Ｓ／Ｄコンタクト５１６を示し、第１および第２Ｓ／Ｄコンタクト５１６の材料組成が同一であると示唆するが、これは、トランジスタ５１０のいくつかの他の実施形態には当てはまらないことがあり得る。したがって、いくつかの実施形態において、第１Ｓ／Ｄコンタクト５１６－１の材料組成は、第２Ｓ／Ｄコンタクト５１６－２の材料組成とは異なり得る。
【0080】
両方のＳ／Ｄコンタクトが典型的にはトランジスタの単一の側に、典型的には表側に設けられる、例えば、ゲートスタック５０６が設けられる従来の実装とは好対照的に、トランジスタ５１０の２つのＳ／Ｄコンタクト５１６が異なる側に設けられる。すなわち、図５に示されるように、第２Ｓ／Ｄコンタクト５１６－２は、トランジスタ５１０の表側とみなされ得る、ゲートスタック５０６の同じ側に設けられる。一方、第１Ｓ／Ｄコンタクト５１６－１は、トランジスタ５１０の裏側とみなされ得る、反対の側に設けられる。したがって、第１Ｓ／Ｄコンタクト５１６－１は裏側コンタクトであり、第２Ｓ／Ｄコンタクト５１６－２はトランジスタ５１０の表側コンタクトである。
【0081】
図５は更に、いくつかの実施形態において、キャパシタ５２０はトランジスタ５１０の裏側Ｓ／Ｄコンタクト５１６－１に結合され得ることを概略的に示す。キャパシタ５２０は、任意の好適なキャパシタ、例えば、ビット値、または、メモリセル５００のメモリ状態（例えば論理的「１」または「０」）を格納するための金属絶縁体金属（ＭＩＭ）キャパシタであり得、トランジスタ５１０は、メモリセル５００へのアクセスを制御するアクセストランジスタとして機能し得る（例えば、セルに情報を書き込むためのアクセス、または、セルから情報を読み込むためのアクセス）。キャパシタ５２０をＳ／Ｄ領域５１４－１に結合することにより、キャパシタ５２０は、メモリセル５００のメモリ状態を格納するように構成される。いくつかの実施形態において、キャパシタ５２０は、Ｓ／Ｄ領域５１４－１に結合された記憶ノード（図５には具体的に示されない）を介してＳ／Ｄ領域５１４－１に結合され得る。いくつかの実施形態において、Ｓ／Ｄコンタクト５１６－１は記憶ノードとみなされ得る。
【0082】
図５において具体的に示されないが、メモリセル５００は更に、メモリ状態を伝達し、かつ、キャパシタ５２０が結合されないＳ／Ｄ領域５１４の１つ（例えば、図５の説明では、Ｓ／Ｄ領域５１４－２）に結合されるＢＬを含み得る。そのようなＢＬは、センスアンプ、および、例えばメモリセル５００が含まれ得るメモリアレイに関連付けられるメモリペリフェラル回路に設けられ得るＢＬドライバに接続され得る。さらに、また図５において具体的に示されないが、メモリセル５００は更に、ゲート信号を供給するためにトランジスタ５１０のゲート端子に結合される、例えばゲートスタック５０６に結合されるＷＬを含み得る。トランジスタ５１０は、ゲート信号に応答して、ビット線と記憶ノードまたはキャパシタ５２０との間のメモリセル５００のメモリ状態の伝達を制御するように構成され得る。
例示的な製造方法
例示的な製造方法
【0083】
裏側におけるガラスサポートの実装は、バックエンドに実装されるＴＦＴメモリアレイについて特に有利であり得る。本明細書において説明されるＴＦＴメモリおよび裏側のガラスサポートを有するＩＣデバイスは、任意の好適な技法、例えば、サブトラクティブ法、アディティブ法、ダマシン法、デュアルダマシン法などを使用して製造され得る。そのような技法のいくつかは、好適な堆積およびパターニング技法を含み得る。本明細書において使用される場合、「パターニング」とは、任意の好適な技法を使用して（例えば、レジストを適用し、リソグラフィを使用してレジストをパターニングし、次に、ドライエッチング、ウェットエッチング、または任意の適切な技法を使用して１または複数の材料をエッチングする）１または複数の材料にパターンを形成することを指し得る。
【0084】
【0085】
図６Ａは、ＩＣデバイス６００Ａを示し、製造方法が半導体支持構造６２２上にＦＥＯＬデバイス層６２０を形成することから開始し得ることを示す。図６Ａに示されるＦＥＯＬデバイス層６２０は、上記のＦＥＯＬデバイス層１２０の例であり得る。図６Ａに示されるように、ＦＥＯＬデバイス層６２０はＦＥＯＬトランジスタなどのＦＥＯＬデバイス６２４を含み得る。
【0086】
半導体支持構造６２２は、例えばＮ型またはＰ型材料系を含む半導体材料系から構築される半導体基板であり得る。一実装において、半導体支持構造６２２は、バルクシリコンまたはシリコンオンインシュレータ（ＳＯＩ）基礎構造を使用して形成される結晶基板であり得る。他の実装において、半導体支持構造６２２は、代替的な材料を使用して形成され得る。これは、シリコンと組み合わされても、されなくてもよく、ゲルマニウム、シリコンゲルマニウム、アンチモン化インジウム、テルル化鉛、ヒ化インジウム、リン化インジウム、ヒ化ガリウム、ヒ化アルミニウムガリウム、ヒ化アルミニウム、ヒ化インジウムアルミニウム、アンチモン化アルミニウムインジウム、ヒ化インジウムガリウム、窒化ガリウム、窒化インジウムガリウム、窒化アルミニウムインジウム、もしくはアンチモン化ガリウム、または、ＩＩＩ‐Ｖ族材料（すなわち、元素の周期系のＩＩＩ族およびＶ族からの材料、）ＩＩ‐ＶＩ族（すなわち、元素の周期系のＩＩ族およびＩＶ族からの材料）、または、ＩＶ族材料（すなわち、元素の周期系のＩＶ族からの材料）の他の組み合わせを含むが、これらに限定されるものではない。いくつかの実施形態において、半導体支持構造６２２は非晶質であり得る。いくつかの実施形態において、半導体支持構造６２２はプリント回路基板（ＰＣＢ）基板であり得る。半導体支持構造６２２を形成し得る材料のいくつかの例がここで説明されるが、本明細書において説明されるＦＥＯＬデバイスおよびＴＦＴメモリを有するＩＣデバイスを構築し得る基礎として機能し得る任意の材料は、本開示の思想および範囲に含まれる。様々な実施形態において、ＦＥＯＬ層１２０のＦＥＯＬデバイス６２４のチャネル材料は、半導体支持構造６２２の任意のそのような基板材料を含み得る、または、その上に形成され得る。ＦＥＯＬデバイス６２４は、ＦｉｎＦＥＴ、プレーナ型トランジスタ、ナノリボントランジスタ、ナノワイヤトランジスタなどの任意のＦＥＯＬトランジスタを含み得る。
【0087】
図６Ａに示されるように、ＦＥＯＬデバイス層６２０は更に複数の相互接続６２６を含み得る。相互接続６２６は、ビア６２６－１および線６２６－２の任意の好適な組み合わせを含み得る。そのいくつかは図６Ａとラベリングされ、図面を複雑化しないようにするべく、そのいくつかはラベリングされない。相互接続６２６は、上記の導電性金属または金属合金のいずれかなどの任意の好適な導電性材料を含み得る。相互接続６２６の様々なものの一部は、上記の絶縁体材料のいずれかを含み得る絶縁体材料６２８によって囲まれ得る。
【0088】
図６ＡはＩＣデバイス６００Ｂを示し、製造方法は次に、ＦＥＯＬデバイス層６２０上にＢＥＯＬデバイス層６３０を形成することに進み得ることを示す。ＢＥＯＬデバイス層６３０は、上記のようなメモリアレイ１９０の例であり得る。図６Ａに示されるように、ＢＥＯＬデバイス層６３０は、メモリセル６３４および複数のＢＥＯＬ相互接続６３６を含み得る。図６Ａは、メモリセル６３４の単層（例えば、上記の第１メモリ層１３０）を概略的に示すが、他の実施形態において、ＩＣデバイス６００Ｂは、任意の好適な数の層のメモリセル６３４を含み得る。メモリセル６３４は、上記のメモリセルのいずれか、例えば、ＴＦＴ型メモリセル、例えばナノリボン型メモリセル、または、上記の裏側コンタクトを使用するトランジスタを有するメモリセルであり得る。ＢＥＯＬ相互接続６３６は、ビア６３６－１および線６３６－２の任意の好適な組み合わせを含み得る。そのいくつかは、図６Ｃにおいてラベリングされ、そのいくつかは、図面を複雑化しないようにするべく、ラベリングされない。ＢＥＯＬ相互接続６３６は、上記の導電性金属または金属合金のいずれかなどの任意の好適な導電性材料を含み得る。ＢＥＯＬ相互接続６３６の様々なものの部分は、上記の絶縁体材料のいずれかを含み得る絶縁体材料６３８によって囲まれ得る。ＢＥＯＬ相互接続６３６の１または複数は、複数のＦＥＯＬデバイス６２４のうち１または複数と電気的に結合され得る（例えば、その少なくとも一部と導電接触する）。
【0089】
図６Ｂは、ＩＣデバイス６００Ｃを示し、製造方法が次に、ＢＥＯＬデバイス層６３０上に電力および信号相互接続層６５０を形成することに進み得ることを示す。電力および信号相互接続層６５０は、上記の電力および信号相互接続層１５０の例であり得る。図６Ｂに示されるように、電力および信号相互接続層６５０は、ビア６５６－１および線６５６－２の任意の好適な組み合わせを含み得る複数の電力および信号相互接続６５６を含み得、そのいくつかは図６Ｂにおいてラベリングされ、そのいくつかは図面を複雑化しないようにするべく、ラベリングされない。電力および信号相互接続６５６は、上記の導電性金属または金属合金のいずれかなど、任意の好適な導電性材料を含み得る。電力および信号相互接続６５６の様々なものの部分は、上記の絶縁体材料のいずれかを含み得る絶縁体材料６５８によって囲まれ得る。電力および信号相互接続６５６の１または複数は、ＢＥＯＬ相互接続６３６、メモリセル６３４、およびＦＥＯＬデバイス６２４の１または複数に電気的に結合され得る（例えば、その少なくとも一部と導電接触する）。
【0090】
製造方法は次に、裏側に対して更なる製造プロセスが実行され得るように、ＩＣデバイス６００Ｃを上下反転させることに進み得る。この結果は、図６ＢのＩＣデバイス６００Ｄを用いて示される。これは、ＩＣデバイス６００Ｃの上下逆バージョンである。
【0091】
図６ＣはＩＣデバイス６００Ｅを示す。これは、次に製造方法は、半導体支持構造６２２を研削または研磨して半導体支持構造６２２の厚さを低減することを含み得ることを示す。いくつかの実施形態において、研削は、図６Ｃにおいて概略的に示されるようにＦＥＯＬデバイス６２４のトランジスタのＳ／Ｄ領域が露出されるまで実行され得る。しかしながら、他の実施形態において、半導体支持構造６２２の一部は、ＦＥＯＬデバイス６２４（本図において不図示）の上に留まり得る。すなわち、ＦＥＯＬデバイス６２４のトランジスタのＳ／Ｄ領域は必ずしも露出されないことがあり得る。
【0092】
図６ＣはＩＣデバイス６００Ｆを示し、製造方法が更に、ガラス支持構造６６０をＩＣデバイス６００Ｅの接地表面に接触させること、および、これら２つの構造を共に接合することを含み得ることを示す。ガラス支持構造６６０は、上記のガラス支持構造１１０の例であり得る。図６Ｄは、ＩＣデバイス６００Ｅおよびガラス支持構造６６０を接合する結果を示すＩＣデバイス６００Ｇを示す。いくつかの実施形態において、ガラス支持構造６６０をＦＥＯＬ層６２０の裏側に接合することは、絶縁体‐絶縁体接合、例えば、酸化物‐酸化物接合を使用して実行され得る。ここで、接合される構造は、場合によってはアセンブリに好適な圧力を適用し好適な温度（例えば、比較的高温、例えば、約５０～２００℃の間）である期間加熱しながら組み合わされる。いくつかの実施形態において、ボンディング界面材料６６２は、接合される構造の一方の面または両方の面に適用され得る。ボンディング界面材料６６２は、ガラス支持構造６６０のみに適用されることが図６Ｃに示される。しかし、他の実施形態において、ボンディング界面材料６６２は、ガラス支持構造６６０の表面に適用される代わりに、または、それに加えて、ＩＣデバイス６００Ｅの接地表面に適用され得る。いくつかの実施形態において、ボンディング界面材料６６２は、図６Ｃおよび図６Ｄに示されるように、ＩＣデバイス６００ＥのＦＥＯＬデバイス層６２０およびガラス支持構造６６０が互いに取り付けられることを確実にする接着材料であり得る。いくつかの実施形態において、ボンディング界面材料６６２はエッチングストップ材料であり得る。いくつかの実施形態において、ボンディング界面材料６６２は、両方のエッチングストップ材料であり得、本明細書において説明されるように、構造が互いに取り付けられることを確実にするための好適な接着剤特性を有し得る。いくつかの実施形態において、ボンディング界面材料６６２は、ケイ素、窒素、および炭素を含み得る。ここで、これらの材料のいずれかの原子百分率は、少なくとも１％、例えば、約１％～５０％の間であり得る。このことは、典型的には約０．１％より下の濃度である偶発的な不純物とは反対に、これらの元素が意図的に追加されることを示す。これらの濃度において、ケイ素に加えて窒素および炭素の両方を有することは、典型的には窒素または炭素のいずれかがケイ素と組み合わせて使用される従来の半導体製造プロセスにおいて典型的には使用されない。したがって、本明細書において説明されるような接合の特徴的な特徴である。ケイ素、窒素、および炭素を含むボンディング界面材料６６２（これらの材料のいずれの原子百分率も少なくとも１％であり得る）、例えばＳｉＯＣＮの形態である、ＩＣデバイス６００ＥのＦＥＯＬデバイス層６２０と、ガラス支持構造６６０との間の界面においてエッチングストップ材料を使用することは、そのような材料はエッチングストップ材料として作用し得ること、および、これらの構造を共に接合する十分な接着剤特性を有し得ることの両方の点で有利であり得る。
【0093】
いくつかの実施形態において、意図的に追加された接着剤接合材料が使用されないことがあり得る。この場合、図６Ｄにおいて「６６２」とラベリングされた層、および、その後の図面は、それぞれの構造を互いに接合することの結果として生じるボンディング界面を表す。そのようなボンディング界面は、例えば制限視野電子回折（ＳＥＤ）を使用することにより、本明細書において説明されるＩＣデバイスにおいてシームまたは薄い層として認識可能であり得る。共に接合される構造の絶縁体の特定の材料が同一であるときでも認識可能であり得る（その場合、ボンディング界面はなお、さもなければバルク絶縁体（例えばバルク酸化物）層として現れるシームまたは薄い層として認識可能である）。本明細書において使用される場合、別段の定めが無い限り、「ボンディング界面材料６６２」または「ボンディング界面６６２」という言及は、意図的に追加された接着材料が、本明細書において説明される構造を接合するために使用されない実施形態についての「ボンディング界面」に適用可能である。
【0094】
製造方法は次に、裏側に対して更なる製造プロセスが実行され得るように、ＩＣデバイス６００Ｇを上下反転させることに進み得る。この結果は、図６ＤのＩＣデバイス６００Ｈを用いて示される。これは、ＩＣデバイス６００Ｇの上下逆バージョンである。図６Ｄに示されるように、半導体支持構造６２２、または、その少なくとも実質的部分は、ＩＣデバイス６００Ｇの裏側のガラス支持構造６６０と置き換えられた。
【0095】
いくつかの実施形態において、ガラス支持構造６６０／１１０は更に、ＦＥＯＬデバイスおよび／またはＴＦＴメモリの間で通信／提供される信号および電力のシグナルインテグリティを（例えば、信号雑音比、ピーク電流、電圧ドループ、グラウンドバウンスまたは変動などの観点から）改善することを助ける様々なデバイスを含み得る。そのような実施形態のいくつかの例を図７に示す。これらは、本開示のいくつかの実施形態による、ＴＦＴメモリおよび裏側のガラスサポート、ならびに、ガラスサポートに配置された薄膜デバイスを有する例示的なＩＣデバイスを示す。図７は、ガラス支持構造６６０に含まれるいくつかの例示的なデバイス７１０（デバイス７１０の１つは２つの異なるＦＥＯＬデバイス６２４に結合され、デバイス７１０の他の１つはＦＥＯＬデバイス６２４の１つ、および、ＦＥＯＬデバイス層６２０の相互接続６２６の１つに結合される）を更に示すことを除いて上記のＩＣデバイス６００Ｈと実質的に同一であるＩＣデバイス７００Ａを示す。図７は、ガラス支持構造６６０に含まれるいくつかの例示的なデバイス７１０（デバイス７１０の１つは、ＦＥＯＬデバイス６２４の１つ、および、ＦＥＯＬデバイス層６２０の相互接続６２６の１つに結合され、デバイス７１０の別の１つはガラス支持構造６６０内に設けられ、ＦＥＯＬデバイス層６２０の任意のデバイスまたは相互接続に結合されない）を更に示すことを除き、上記のＩＣデバイス６００Ｈと実質的に同一であるＩＣデバイス７００Ｂを示す。
【0096】
いくつかの実施形態において、デバイス７１０は薄膜デバイス７１０であり得る。様々な実施形態において、薄膜デバイス７１０は、ＩＣデバイス７００内の信号品質および完全性を改善するよう構成される薄膜抵抗器、薄膜キャパシタ、および薄膜インダクタなどの２端子デバイスであり得る。図７に示されるように、いくつかの実施形態において、薄膜デバイス７１０の一部は、ボンディング界面６６２を通って延在し、ＦＥＯＬデバイス層６２０のそれぞれの部分と電気的に接触し得る。
例示的な電子デバイス
例示的な電子デバイス
【0097】
本明細書に開示されるＴＦＴメモリおよび裏側のガラスサポートを有するＩＣデバイスが任意の好適な電子デバイスに含まれ得る。図８～図１０は、本明細書に開示されるＴＦＴメモリおよび裏側のガラスサポートを有する１または複数のＩＣデバイスを含み得るデバイスおよびコンポーネントの様々な例を示す。
【0098】
図８は、本明細書に開示される実施形態のいずれかによるＴＦＴメモリおよび裏側のガラスサポートを有する１または複数のＩＣデバイスを含み得る例示的なＩＣパッケージ２２００の側断面図である。いくつかの実施形態において、ＩＣパッケージ２２００はシステムインパッケージ（ＳｉＰ）であり得る。
【0099】
パッケージ基板２２５２は、誘電体材料（例えば、中にセラミック、ビルドアップ膜、充填剤粒子を有するエポキシ膜など）で形成され得、面２２７２と面２２７４との間、または、面２２７２上の異なる位置の間、および／または、面２２７４上の異なる位置の間の誘電体材料を通じて延在する導電性経路を有し得る。
【0100】
パッケージ基板２２５２は、パッケージ基板２２５２を通じて導電性経路２２６２に結合された導電性コンタクト２２６３を含み得、ダイ２２５６および／またはインタポーザ２２５７内の回路が導電性コンタクト２２６４の様々なもの（または、図示されないパッケージ基板２２５２に含まれる他のデバイス）に電気的に結合することを可能にする。
【0101】
ＩＣパッケージ２２００は、インタポーザ２２５７の導電性コンタクト２２６１、第１レベル相互接続２２６５、およびパッケージ基板２２５２の導電性コンタクト２２６３を介してパッケージ基板２２５２に結合されるインタポーザ２２５７を含み得る。図１０に示される第１レベル相互接続２２６５は、はんだバンプであるが、任意の好適な第１レベル相互接続２２６５が使用され得る。いくつかの実施形態において、インタポーザ２２５７がＩＣパッケージ２２００に含まれないことがあり得る。代わりに、ダイ２２５６は第１レベル相互接続２２６５によって面２２７２において導電性コンタクト２２６３に直接結合され得る。
【0102】
ＩＣパッケージ２２００は、ダイ２２５６の導電性コンタクト２２５４、第１レベル相互接続２２５８、およびインタポーザ２２５７の導電性コンタクト２２６０を介してインタポーザ２２５７に結合された１または複数のダイ２２５６を含み得る。導電性コンタクト２２６０は、インタポーザ２２５７を通じて導電性経路（不図示）に結合され得、ダイ２２５６内の回路が導電性コンタクト２２６１の様々なものに（または、図示されないがインタポーザ２２５７に含まれる他のデバイスに）電気的に結合することを可能にする。図８に示される第１レベル相互接続２２５８は、はんだバンプであるが、任意の好適な第１レベル相互接続２２５８が使用され得る。本明細書において用いられる場合、「導電性コンタクト」は、異なるコンポーネント間のインタフェースとして機能する導電性材料（例えば、金属）の一部分を指し得る。導電性コンタクトは、あるコンポーネントの表面内へ窪んでいてもよく、当該表面と同一平面上にあってもよく、当該表面から離れて延在してもよく、かつ、任意の適切な形態（例えば、導電性パッドまたはソケット）を取ってよい。
【0103】
いくつかの実施形態において、アンダーフィル材料２２６６が第１レベル相互接続２２６５の周囲のパッケージ基板２２５２とインタポーザ２２５７との間に配置され得、モールド化合物２２６８は、ダイ２２５６およびインタポーザ２２５７の周囲に配置されてパッケージ基板２２５２に接触し得る。いくつかの実施形態において、アンダーフィル材料２２６６はモールド化合物２２６８と同一であり得る。アンダーフィル材料２２６６およびモールド化合物２２６８に使用され得る例示的な材料は、好適な場合、エポキシ成形材料である。第２レベル相互接続２２７０が導電性コンタクト２２６４に結合され得る。図８に示される第２レベル相互接続２２７０は、（例えば、ボールグリッドアレイ配置用の）はんだボールであるが、任意の適切な第２レベル相互接続２２７０（例えば、ピングリッドアレイ配置におけるピンまたはランドグリッドアレイ配置におけるランド）が用いられ得る。第２レベル相互接続２２７０は、回路基板（例えば、マザーボード）、インタポーザ、または当技術分野において既知であり、かつ、図９を参照して下に述べられる別のＩＣパッケージなどの別のコンポーネントにＩＣパッケージ２２００を結合させるために用いられ得る。
【0104】
ダイ２２５６は、本明細書において説明されるＴＦＴメモリおよび裏側のガラスサポートを有するＩＣデバイスの実施形態のいずれかの形態を取り得る。ＩＣパッケージ２２００が複数のダイ２２５６を含む実施形態において、ＩＣパッケージ２２００はマルチチップパッケージ（ＭＣＰ）と称され得る。ダイ２２５６は、任意の要求された機能を実行するための回路を含み得る。例えば、ダイ２２５６の１または複数は、ロジックダイ（例えばシリコンベースダイ）であり得、ダイ２２５６の１または複数は、本明細書に説明される組み込みロジックおよびメモリデバイスを含むメモリダイ（例えば高帯域幅メモリ）であり得る。いくつかの実施形態において、ダイ２２５６のいずれかは、例えば上述のようなＴＦＴメモリおよび裏側のガラスサポートを有する１または複数のＩＣデバイスを含み得る。いくつかの実施形態において、ダイ２２５６の少なくともいくつかは、ＴＦＴメモリおよび裏側のガラスサポートを有するＩＣデバイスのいずれかを含まないことがあり得る。
【0105】
図８に示されるＩＣパッケージ２２００は、フリップチップパッケージであり得るが、他のパッケージアーキテクチャが使用され得る。例えば、ＩＣパッケージ２２００は、組み込みウェハレベルボールグリッドアレイ（ｅＷＬＢ）パッケージなどのボールグリッドアレイ（ＢＧＡ）パッケージであり得る。別の例において、ＩＣパッケージ２２００は、ウェハレベルチップスケールパッケージ（ＷＬＣＳＰ）またはパネルファンアウト（ＦＯ）パッケージであってよい。２つのダイ２２５６が図８のＩＣパッケージ２２００に示されているが、ＩＣパッケージ２２００は、任意の要求された数のダイ２２５６を含み得る。ＩＣパッケージ２２００は、パッケージ基板２２５２の第１面２２７２または第２面２２７４上に配置される、または、インタポーザ２２５７のいずれかの面上に配置される表面実装型の抵抗器、キャパシタ、およびインダクタなどの追加の受動コンポーネントを含み得る。より一般的には、ＩＣパッケージ２２００は、当技術分野において知られている任意の他の能動または受動コンポーネントを含み得る。
【0106】
図９は、本明細書に開示される実施形態のいずれかによる、ＴＦＴメモリおよび裏側のガラスサポートを有する１または複数のＩＣデバイスを有するコンポーネントを備え得るＩＣデバイスアセンブリ２３００の側断面図である。ＩＣデバイスアセンブリ２３００は、（例えば、マザーボードであり得る）回路基板２３０２上に配置された多数のコンポーネントを含む。ＩＣデバイスアセンブリ２３００は、回路基板２３０２の第１面２３４０、および、回路基板２３０２の反対の第２面２３４２上に配置されたコンポーネントを含む。一般的に、コンポーネントは面２３４０および２３４２の一方または両方に配置され得る。特に、ＩＣデバイスアセンブリ２３００のコンポーネントの任意の好適なものは、本明細書において開示された実施形態のいずれかによる、ＴＦＴメモリおよび裏側のガラスサポートを有する１または複数のＩＣデバイスのいずれかを含み得る。例えば、ＩＣデバイスアセンブリ２３００を参照して下で説明されるＩＣパッケージのいずれかは、図８を参照して上述のＩＣパッケージ２２００の実施形態のいずれかの形態を取り得る（例えば、ダイ２２５６上に設けられるＴＦＴメモリおよび裏側のガラスサポートを有する１または複数のＩＣデバイスを含み得る）。
【0107】
いくつかの実施形態において、回路基板２３０２は、誘電体材料の層により互いに分離され、かつ、導電性ビアにより相互接続された複数の金属層を含むＰＣＢであってよい。当該金属層のうちのいずれか１または複数が、回路基板２３０２に結合されたコンポーネント間で電気信号を（任意で、他の金属層と連携して）転送するために、所望の回路パターンで形成され得る。他の実施形態において、回路基板２３０２は、非ＰＣＢ基板であってよい。
【0108】
図９において示されるＩＣデバイスアセンブリ２３００は、結合コンポーネント２３１６によって回路基板２３０２の第１面２３４０に結合されるパッケージ－オン－インターポーザ構造２３３６を含む。結合コンポーネント２３１６は、パッケージ－オン－インターポーザ構造２３３６を回路基板２３０２へ電気的かつ機械的に結合させてよく、はんだボール（例えば、図９に示される）、ソケットの雄部分および雌部分、接着剤、アンダーフィル材料、および／または任意の他の適切な電気的および／または機械的な結合構造を含んでよい。
【0109】
パッケージ－オン－インターポーザ構造２３３６は、結合コンポーネント２３１８によってインタポーザ２３０４に結合されるＩＣパッケージ２３２０を含み得る。結合コンポーネント２３１８は、結合コンポーネント２３１６を参照して上述した形態など、当該用途での任意の適切な形態を取り得る。ＩＣパッケージ２３２０は、本明細書において説明されるような、ＴＦＴメモリおよび裏側のガラスサポートを有する１または複数のＩＣデバイスを含む。図９には単一のＩＣパッケージ２３２０が示されているが、複数のＩＣパッケージがインタポーザ２３０４に結合されてよく、実際、追加のインタポーザがインタポーザ２３０４に結合されてよい。インタポーザ２３０４は、回路基板２３０２とＩＣパッケージ２３２０とを架橋するように使用される介在基板を提供し得る。一般的に、インタポーザ２３０４は、より幅広のピッチに接続を広げてよく、または、異なる接続へと接続をリルートしてよい。例えば、インタポーザ２３０４は、回路基板２３０２との結合のために、ＩＣパッケージ２３２０（例えばダイ）を、結合コンポーネント２３１６のＢＧＡに結合し得る。図９に示される実施形態において、ＩＣパッケージ２３２０および回路基板２３０２は、インタポーザ２３０４の反対側に取り付けられる。他の実施形態において、ＩＣパッケージ２３２０および回路基板２３０２は、インタポーザ２３０４の同じ側に取り付けられ得る。いくつかの実施形態において、３以上のコンポーネントがインタポーザ２３０４によって相互接続され得る。
【0110】
インタポーザ２３０４は、エポキシ樹脂、ガラス繊維強化エポキシ樹脂、セラミック材料、またはポリイミドなどのポリマー材料で形成され得る。いくつかの実装において、インタポーザ２３０４は、シリコン、ゲルマニウム、ならびに他のＩＩＩ‐Ｖ族およびＩＶ族材料などの、半導体基板に使用される上記で説明された材料と同一の材料を含み得る、交互に重なる強固または柔軟な材料で形成され得る。インタポーザ２３０４は、金属相互接続２３０８、および限定されないが、シリコン貫通ビア（ＴＳＶ）２３０６を含むビア２３１０を含み得る。インタポーザ２３０４は、受動デバイスおよび能動デバイスの両方を含む組み込みデバイス２３１４を更に含み得る。そのようなデバイスは、限定されるものではないが、キャパシタ、デカップリングキャパシタ、抵抗器、インダクタ、ヒューズ、ダイオード、変圧器、センサ、静電気放電（ＥＳＤ）保護デバイスおよびメモリデバイスを含み得る。無線周波数（ＲＦ）デバイス、電力増幅器、電力管理デバイス、アンテナ、アレイ、センサおよび微小電気機械システム（ＭＥＭＳ）デバイスなどのより複雑なデバイスもインタポーザ２３０４上に形成され得る。パッケージ－オン－インターポーザ構造２３３６は、当技術分野において既知のパッケージ－オン－インターポーザ構造のいずれかの形態を取り得る。
【0111】
ＩＣデバイスアセンブリ２３００は、結合コンポーネント２３２２によって回路基板２３０２の第１面２３４０に結合されたＩＣパッケージ２３２４を含み得る。結合コンポーネント２３２２は、結合コンポーネント２３１６を参照して上で説明される実施形態のいずれかの形態を取り得、ＩＣパッケージ２３２４は、ＩＣパッケージ２３２０を参照して上で説明される実施形態のいずれかの形態を取り得る。
【0112】
図９中に図示されたＩＣデバイスアセンブリ２３００は、結合コンポーネント２３２８により回路基板２３０２の第２面２３４２に結合されたパッケージ－オン－パッケージ構造２３３４を含む。パッケージ－オン－パッケージ構造２３３４は、ＩＣパッケージ２３２６が回路基板２３０２とＩＣパッケージ２３３２との間に配置されるように、結合コンポーネント２３３０によって共に結合されるＩＣパッケージ２３２６およびＩＣパッケージ２３３２を含み得る。結合コンポーネント２３２８および２３３０は、上述の結合コンポーネント２３１６の実施形態のいずれかの形態を取ってよく、ＩＣパッケージ２３２６および２３３２は、上述のＩＣパッケージ２３２０の実施形態のいずれかの形態を取ってよい。パッケージ－オン－パッケージ構造２３３４は、当技術分野において既知のパッケージ－オン－パッケージ構造のいずれかに従って構成され得る。
【0113】
図１０は、本明細書において開示される実施形態のいずれかによる、ＴＦＴメモリおよび裏側のガラスサポートを有する１または複数のＩＣデバイスを有する１または複数のコンポーネントを備え得る例示的なコンピューティングデバイス２４００のブロック図である。コンピューティングデバイス２４００のコンポーネントのいずれかは、図８を参照して説明されるＩＣパッケージ２２００を含み得る。コンピューティングデバイス２４００のコンポーネントのいずれかは、図９を参照して説明されるＩＣデバイスアセンブリ２３００を含み得る。
【0114】
多数のコンポーネントがコンピューティングデバイス２４００に含まれるものとして図１０に示されているが、これらのコンポーネントのうちのいずれか１または複数は、当該用途に適している場合、省略または重複され得る。いくつかの実施形態において、コンピューティングデバイス２４００に含まれるコンポーネントのいくつかまたはすべては、１または複数のマザーボードに取り付けられてよい。いくつかの実施形態において、これらのコンポーネントのいくつかまたはすべては、単一のＳｏＣダイ上で製造される。
【0115】
追加的に、様々な実施形態において、コンピューティングデバイス２４００は、図１０に示されるコンポーネントのうちの１または複数を含まなくてよいが、コンピューティングデバイス２４００は、１または複数のコンポーネントを結合させるためのインタフェース回路を含んでよい。例えば、コンピューティングデバイス２４００は、ディスプレイデバイス２４０６を含まなくてよいが、ディスプレイデバイス２４０６が結合され得るディスプレイデバイスインタフェース回路（例えば、コネクタおよびドライバ回路）を含んでよい。別の一連の例において、コンピューティングデバイス２４００は、オーディオ入力デバイス２４１８またはオーディオ出力デバイス２４０８を含まなくてよいが、オーディオ入力デバイス２４１８またはオーディオ出力デバイス２４０８が結合され得るオーディオ入力または出力デバイスインタフェース回路（例えば、コネクタおよび支持回路）を含んでよい。
【0116】
コンピューティングデバイス２４００は、処理デバイス２４０２（例えば、１または複数の処理デバイス）を含み得る。本明細書において用いられる場合、「処理デバイス」または「プロセッサ」という用語は、レジスタおよび／またはメモリからの電子データを処理して、当該電子データをレジスタおよび／またはメモリに格納され得る他の電子データへ変換する任意のデバイスまたはデバイスの一部を指し得る。処理デバイス２４０２は、１または複数のデジタル信号プロセッサ（ＤＳＰ）、特定用途向けＩＣ（ＡＳＩＣ）、中央処理装置（ＣＰＵ）、グラフィックス処理ユニット（ＧＰＵ）、暗号プロセッサ（ハードウェア内で暗号アルゴリズムを実行する専用プロセッサ）、サーバプロセッサまたは任意の他の適切な処理デバイスを含み得る。コンピューティングデバイス２４００はメモリ２４０４を含んでよく、メモリ２４０４はそれ自身が、揮発性メモリ、（例えば、ＤＲＡＭ）、不揮発性メモリ（例えば、リードオンリメモリ（ＲＯＭ））、フラッシュメモリ、ソリッドステートメモリ、および／またはハードドライブなどの１または複数のメモリデバイスを含んでよい。いくつかの実施形態において、メモリ２４０４は、処理デバイス２４０２とダイを共有するメモリを含み得る。このメモリは、キャッシュメモリとして使用され得、本明細書において説明されるＴＦＴメモリおよび裏側のガラスサポートを有する１または複数のＩＣデバイスを含み得る。
【0117】
いくつかの実施形態において、コンピューティングデバイス２４００は、通信チップ２４１２（例えば、１または複数の通信チップ）を含み得る。例えば、通信チップ２４１２は、コンピューティングデバイス２４００との間でのデータの転送のための無線通信を管理するように構成されてよい。用語「無線」およびその派生語は、非固体媒体を通して変調された電磁放射を用いて、データを通信し得る回路、デバイス、システム、方法、技法、通信チャネル等を記載するために用いられ得る。関連するデバイスがいくつかの実施形態において配線を含まないことがあるが、当該用語は、関連するデバイスが任意の配線を含まないことを示唆しているわけではない。
【0118】
通信チップ２４１２は、多くの無線規格またはプロトコルのうち任意のものを実装してよく、これらとしては、限定ではないが、Ｗｉ‐Ｆｉ（ＩＥＥＥ６０２．１１ファミリ）、ＩＥＥＥ６０２．１６規格（例えば、ＩＥＥＥ６０２．１６‐２００５修正）を含む米国電気電子学会（ＩＥＥＥ）規格、任意の修正、更新および／または改定（例えば、アドバンストＬＴＥプロジェクト、ウルトラモバイルブロードバンド（ＵＭＢ）プロジェクト（「３ＧＰＰ２」とも呼ばれる）等）を含むロングタームエボリューション（ＬＴＥ）プロジェクトが含まれる。ＩＥＥＥ６０２．１６と互換性があるブロードバンド無線アクセス（ＢＷＡ）ネットワークは、概して、ＷｉＭＡＸ（Ｗｏｒｌｄｗｉｄｅ Ｉｎｔｅｒｏｐｅｒａｂｉｌｉｔｙ ｆｏｒ Ｍｉｃｒｏｗａｖｅ Ａｃｃｅｓｓを表す頭字語）ネットワークと称され、これはＩＥＥＥ６０２．１６標準規格に対する適合性と相互運用性のテストに合格した製品用の認証マークである。通信チップ２４１２は、移動通信用グローバルシステム（ＧＳＭ（登録商標））、汎用パケット無線サービス（ＧＰＲＳ）、ユニバーサル移動体通信システム（ＵＭＴＳ）、高速パケットアクセス（ＨＳＰＡ）、進化型ＨＳＰＡ（Ｅ－ＨＳＰＡまたはＬＴＥネットワーク）に従って動作し得る。通信チップ２４１２は、ＧＳＭエボリューション用エンハンストデータ（ＥＤＧＥ）、ＧＳＭ（登録商標）ＥＤＧＥ無線アクセスネットワーク（ＧＥＲＡＮ）、ユニバーサル地上波無線アクセスネットワーク（ＵＴＲＡＮ）または次世代ＵＴＲＡＮ（Ｅ－ＵＴＲＡＮ）に従って動作し得る。通信チップ２４１２は、符号分割多重アクセス（ＣＤＭＡ）、時分割多重アクセス（ＴＤＭＡ）、デジタルエンハンストコードレス電気通信（ＤＥＣＴ）、エボリューションデータオプティマイズド（ＥＶ－ＤＯ）およびそれらの派生物、ならびに３Ｇ、４Ｇ、５Ｇおよびそれ以降のものとして指定される任意の他の無線プロトコルに従って動作し得る。他の実施形態において、通信チップ２４１２は、他の無線プロトコルに従って動作し得る。コンピューティングデバイス２４００は、無線通信を容易にするための、および／または（ＡＭまたはＦＭ無線伝送のような）他の無線通信を受信するためのアンテナ２４２２を含んでよい。
【0119】
いくつかの実施形態において、通信チップ２４１２は、電気、光または任意の他の適切な通信プロトコル（例えば、Ｅｔｈｅｒｎｅｔ（登録商標））などの有線通信を管理し得る。上記のとおり、通信チップ２４１２は、複数の通信チップを含み得る。例えば、第１通信チップ２４１２は、Ｗｉ－Ｆｉ（登録商標）またはＢｌｕｅｔｏｏｔｈ（登録商標）などのより短距離の無線通信専用であってよく、第２通信チップ２４１２は、全地球測位システム（ＧＰＳ）、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ（登録商標）、ＬＴＥ、ＥＶ－ＤＯまたは他のものなどのより長距離の無線通信専用であってよい。いくつかの実施形態において、第１通信チップ２４１２は、無線通信専用であってよく、第２通信チップ２４１２は、有線通信専用であってよい。
【0120】
コンピューティングデバイス２４００はバッテリ／電源回路２４１４を含み得る。バッテリ／電源回路２４１４は、１または複数のエネルギー貯蔵デバイス（例えば、バッテリまたはキャパシタ）、および／またはコンピューティングデバイス２４００とは別個のエネルギー源（例えば、ＡＣ線電力）にコンピューティングデバイス２４００のコンポーネントを結合させるための回路を含んでよい。
【0121】
コンピューティングデバイス２４００は、ディスプレイデバイス２４０６（または上述の対応するインタフェース回路）を含み得る。ディスプレイデバイス２４０６は、例えば、ヘッドアップディスプレイ、コンピュータモニタ、プロジェクタ、タッチスクリーンディスプレイ、液晶ディスプレイ（ＬＣＤ）、発光ダイオードディスプレイまたはフラットパネルディスプレイ等の任意の視覚的インジケータを含み得る。
【0122】
コンピューティングデバイス２４００は、オーディオ出力デバイス２４０８（または上述の対応するインタフェース回路）を含み得る。オーディオ出力デバイス２４０８は、例えば、スピーカ、ヘッドセット、またはインナーイヤー等の可聴インジケータを生成する任意のデバイスを含んでよい。
【0123】
コンピューティングデバイス２４００は、オーディオ入力デバイス２４１８（または上述の対応するインタフェース回路）を含み得る。オーディオ入力デバイス２４１８は、マイク、マイクアレイ、またはデジタル機器（例えば、楽器デジタルインタフェース（ＭＩＤＩ）出力を有する機器）など、音を表す信号を生成する任意のデバイスを含み得る。
【0124】
コンピューティングデバイス２４００は、ＧＰＳデバイス２４１６（または上述の対応するインタフェース回路）を含み得る。ＧＰＳデバイス２４１６は、衛星ベースシステムと通信してよく、当技術分野において公知の方法でコンピューティングデバイス２４００の場所を受信し得る。
【0125】
コンピューティングデバイス２４００は、他の出力デバイス２４１０（または上述したように、対応するインタフェース回路）を含み得る。他の出力デバイス２４１０の例は、オーディオコーデック、ビデオコーデック、プリンタ、情報を他のデバイスに提供するための有線式もしくは無線式のトランスミッタ、または追加の格納デバイスを含み得る。
【0126】
コンピューティングデバイス２４００は、他の入力デバイス２４２０（または上述したように、対応するインタフェース回路）を含んでよい。他の入力デバイス２４２０の例は、加速度計、ジャイロスコープ、コンパス、撮像デバイス、キーボード、マウスなどのカーソル制御デバイス、スタイラス、タッチパッド、バーコードリーダ、クイックレスポンス（ＱＲ）コードリーダ、任意のセンサ、または無線周波数識別（ＲＦＩＤ）リーダを含み得る。
【0127】
コンピューティングデバイス２４００は、ハンドヘルド電気デバイスもしくはモバイルコンピューティングデバイス（例えば、携帯電話、スマートフォン、モバイルインターネットデバイス、音楽プレーヤ、タブレットコンピュータ、ラップトップコンピュータ、ネットブックコンピュータ、ウルトラブックコンピュータ、パーソナルデジタルアシスタント（ＰＤＡ）、ウルトラモバイルパーソナルコンピュータ等）、デスクトップコンピューティングデバイス、サーバデバイスもしくは他のネットワーク接続されたコンピューティングコンポーネント、プリンタ、スキャナ、モニタ、セットトップボックス、エンタテインメント制御ユニット、車両制御ユニット、デジタルカメラ、デジタルビデオレコーダまたはウェアラブルコンピューティングデバイスなど、任意の所望のフォームファクタを有し得る。いくつかの実施形態において、コンピューティングデバイス２４００は、データを処理する任意の他の電子デバイスであってよい。
［選択例］
［選択例］
【0128】
以下の段落には、本明細書に開示した実施形態のうちの様々な例を示す。
【0129】
例１は、ＩＣデバイスであって、シリコン（例えばガラスウェハ）の誘電率より小さい誘電率を有する非半導体材料の支持構造と、複数のフロントエンドデバイスを含むフロントエンド層と、ＴＦＴを含むメモリセルを有するメモリアレイを含むバックエンド層であって、前記メモリセルの１または複数は、前記複数のフロントエンドデバイスの１または複数に結合される、バックエンド層とを備え、前記フロントエンド層は前記支持構造と前記バックエンド層との間にある、ＩＣデバイスを提供する。
【0130】
例２は、前記支持構造は、前記フロントエンド層の相互接続、前記バックエンド層の相互接続、前記複数のフロントエンドデバイス、前記メモリセルのうち２以上と結合される２端子薄膜デバイスを含む、例１に記載のＩＣデバイスを提供する。
【0131】
例３は、薄膜デバイスが薄膜抵抗器である、例２に記載のＩＣデバイスを提供する。
【0132】
例４は、薄膜デバイスが薄膜キャパシタである、例２に記載のＩＣデバイスを提供する。
【0133】
例５は、薄膜デバイスが薄膜インダクタである、例２に記載のＩＣデバイスを提供する。
【0134】
例６は、前記フロントエンド層と前記支持構造との間のボンディング界面を更に備える、上述の例のいずれか１つに記載のＩＣデバイスを提供する。
【0135】
例７は、ボンディング界面は酸化物を含む、例６に記載のＩＣデバイスを提供する。
【0136】
例８は、前記酸化物は、前記支持構造の１または複数の部分と接触する１または複数の部分と、前記フロントエンド層の１または複数の部分と接触する１または複数の部分とを含む、例７に記載のＩＣデバイスを提供する。
【0137】
例９は、支持構造の非半導体材料がガラスを含む、上記例のいずれか１つに記載のＩＣデバイスを提供する。
【0138】
例１０は、支持構造の非半導体材料がマイカを含む、上記例のいずれか１つに記載のＩＣデバイスを提供する。
【0139】
例１１は、前記メモリアレイは、第１半導体材料の第１ナノリボンと、第２半導体材料の第２ナノリボンと、前記第１ナノリボンおよび前記第２ナノリボンの各々の第１ソースまたはドレイン（Ｓ／Ｄ）領域および第２Ｓ／Ｄ領域と、前記第１ナノリボンにおける前記第１Ｓ／Ｄ領域と前記第２Ｓ／Ｄ領域との間の前記第１ナノリボンの部分を少なくとも部分的に囲む第１ゲートスタックと、前記第２ナノリボンにおける前記第１Ｓ／Ｄ領域と前記第２Ｓ／Ｄ領域との間の前記第２ナノリボンの部分を少なくとも部分的に囲む、前記第１ゲートスタックに電気的に結合されない第２ゲートスタックと、前記第１ナノリボンの前記第１Ｓ／Ｄ領域および前記第２ナノリボンの前記第１Ｓ／Ｄ領域に結合されたビット線とを備える、上述の例のいずれか１つに記載のＩＣデバイスを提供する。
【0140】
例１２は、前記第１ナノリボンの少なくとも一部は前記支持構造と前記第２ナノリボンの少なくとも一部との間にある、例１１に記載のＩＣデバイスを提供する。
【0141】
例１３は、前記メモリアレイは更に、前記第１ゲートスタックに電気的に結合される第１ゲートコンタクト、および、前記第２ゲートスタックに電気的に結合される第２ゲートコンタクトを含み、前記第１ゲートコンタクトは前記支持構造の第１領域の上にあり、前記第２ゲートコンタクトは前記支持構造の第２領域の上にあり、前記第２領域は前記第１領域と異なっており重複しない、例１２に記載のＩＣデバイスを提供する。
【0142】
例１４は、前記第１ナノリボンの前記第２Ｓ／Ｄ領域に結合される第１記憶ノード、および、前記第２ナノリボンの前記第２Ｓ／Ｄ領域に結合された第２記憶ノードを更に備え、前記第１記憶ノードおよび前記第２記憶ノードの少なくとも１つはキャパシタを含む、例１１から１３のいずれか一項に記載のＩＣデバイスを提供する。
【0143】
例１５は、前記第１ゲートスタックはゲート電極材料および強誘電材料を含み、前記強誘電材料は前記ゲート電極材料と前記第１半導体材料との間にある、例１１から１４のいずれか１つに記載のＩＣデバイスを提供する。他の実施形態において、第２ゲートスタックは、第１ゲートスタックと同様であり得る、また、第１ゲートスタックの強誘電材料と同一または異なる材料組成であり得る強誘電材料を含み得る。
【0144】
例１６は、前記ＴＦＴは前記バックエンド層の前記メモリセルのアクセストランジスタである、上述の例のいずれか一項に記載のＩＣデバイスを提供する。
【0145】
例１７は、支持構造が、１０より低い誘電率を有する材料（ガラスであり得るが、それに限られない）の支持構造で置き換えられる、上記例のいずれか１つに記載のＩＣデバイスを提供する。例えば、支持構造の材料はマイカであり得る。
【0146】
例１８は、上記例のいずれか１つに記載のＩＣデバイスと、ＩＣデバイスに結合された更なるＩＣコンポーネントとを備えるＩＣパッケージを提供する。例えば、ＩＣデバイスは、フィン型トランジスタ、ナノリボントランジスタ、およびナノワイヤトランジスタの１または複数を含む複数のトランジスタを含むフロントエンド層と、前記複数のトランジスタの１または複数に結合される複数のＴＦＴを含むバックエンド層と、前記フロントエンド層に接合される支持構造であって、前記フロントエンド層は前記支持構造と前記バックエンド層との間にあり、前記支持構造は、シリコンの誘電率より小さい誘電率を有する非半導体材料を含む、支持構造とを含み得る。
【0147】
例１９は、前記更なるＩＣコンポーネントは、パッケージ基板、インタポーザ、または更なるＩＣダイの１つを含む、例１８に記載のＩＣパッケージを提供する。
【0148】
例２０は、ＩＣデバイスが、メモリデバイス、コンピューティングデバイス、ウェアラブルデバイス、ハンドヘルド電子デバイス、および無線通信デバイスの少なくとも１つを含む、またはその一部である、例１８または２０に記載のＩＣパッケージを提供する。
【0149】
例２１は、キャリア基板、ならびに、キャリア基板に結合される、上記例のいずれか１つに記載のＩＣデバイス、および、上記例のいずれか１つに記載のＩＣパッケージのうち１または複数を含む電子デバイスを提供する。
【0150】
例２２は、キャリア基板がマザーボードである、例２１に記載の電子デバイスを提供する。
【0151】
例２３は、キャリア基板がＰＣＢである、例２１に記載の電子デバイスを提供する。
【0152】
例２４は、電子デバイスがウェアラブル電子デバイス（例えばスマートウォッチ）またはハンドヘルド電子デバイス（例えば携帯電話）である、例２１から２３のいずれか１つに記載の電子デバイスを提供する。
【0153】
例２５は、電子デバイスが１または複数の通信チップおよびアンテナを更に含む、例２１から２４のいずれか１つに記載の電子デバイスを提供する。
【0154】
例２６は、電子デバイスがＲＦ送受信機である、例２１から２５のいずれか１つに記載の電子デバイスを提供する。
【0155】
例２７は、電子デバイスがＲＦ通信デバイス、例えばＲＦ送受信機のスイッチ、電力増幅器、低雑音増幅器、フィルタ、フィルタバンク、デュプレクサ、アップコンバータ、またはダウンコンバータの１つである、例２１から２５のいずれか１つに記載の電子デバイスを提供する。
【0156】
例２８は、電子デバイスがコンピューティングデバイスである、例２１から２５のいずれか１つに記載の電子デバイスを提供する。
【0157】
例２９は、電子デバイスが無線通信システムの基地局に含まれる、例２１から２８のいずれか１つに記載の電子デバイスを提供する。
【0158】
例３０は、電子デバイスが無線通信システムのユーザ機器デバイス（すなわち、モバイルデバイス）に含まれる、例２１～２８のいずれか１つに記載の電子デバイスを提供する。
【0159】
例３１は、ＩＣデバイスを製造する方法を提供する。方法は、半導体支持構造の上にフロントエンド層を提供する段階であって、前記フロントエンド層は、複数のフロントエンドデバイスを含む、段階と、前記フロントエンド層の上にバックエンド層を提供する段階であって、前記バックエンド層は、ＴＦＴを含むメモリセルを有するメモリアレイを含み、前記メモリセルの１または複数は、前記複数のフロントエンドデバイスの１または複数に結合される、段階と、前記半導体支持構造の少なくとも一部を除去することによって裏側露出を実行して前記フロントエンド層を露出させる段階と、シリコンの誘電率より小さい誘電率を有する非半導体材料（例えばガラスウェハ）の支持構造を前記露出されたフロントエンド層に接合する段階とを備える。
【0160】
例３２は、前記非半導体材料の前記支持構造を前記露出されたフロントエンド層に接合する段階は、前記露出されたフロントエンド層、および、前記露出されたフロントエンド層に接合されることになっている前記非半導体材料の前記支持構造の面の少なくとも１つに１または複数の接合材料を提供する段階と、前記露出されたフロントエンド層を、前記露出されたフロントエンド層に接合されることになっている前記非半導体材料の前記支持構造の前記面に付着させる段階とを含む、例３１に記載の方法を提供する。
【0161】
例３３は、１または複数の接合材料は酸化物を含む、例３２に記載の方法を提供する。
【0162】
例３４は、半導体支持構造の少なくとも一部を除去する段階が、フロントエンド層が露出されるまで半導体支持構造を研磨または研削する段階を含む、例３１から３３のいずれか１つに記載の方法を提供する。
【0163】
例３５は、非半導体支持構造がガラスを含む、例３１から３４のいずれか１つに記載の方法を提供する。
【0164】
例３６は、非半導体支持構造がマイカを含む、例３１から３５のいずれか１つに記載の方法を提供する。
【0165】
例３７は、上記例のいずれか１つに記載のＩＣデバイスを形成するための（例えば、例１から１７のいずれか１つに記載のＩＣデバイスを形成するための）プロセスを更に含む、例３１から３６のいずれか１つに記載の方法を提供する。
【0166】
要約書で説明される事項を含む、示された本開示の実装の上述の説明は、包括的であること、または開示された厳密な形式に開示を限定することを意図するものではない。本開示の具体的な実装および例は、本明細書において、例示目的で説明されており、当業者であれば理解するように、様々な等価の変形が、本開示の範囲内で可能である。これらの修正は、上の詳細な説明を考慮して、本開示に加えられ得る。
他の可能な請求項
（項目１）
集積回路（ＩＣ）デバイスであって、
シリコンの誘電率より小さい誘電率を有する非半導体材料の支持構造と、
複数のフロントエンドデバイスを含むフロントエンド層と、
薄膜トランジスタ（ＴＦＴ）を含むメモリセルを有するメモリアレイを含むバックエンド層であって、前記メモリセルの１または複数は、前記複数のフロントエンドデバイスの１または複数に結合される、バックエンド層と
を備え、前記フロントエンド層は前記支持構造と前記バックエンド層との間にある、
ＩＣデバイス。
（項目２）
前記支持構造は、前記フロントエンド層の相互接続、前記バックエンド層の相互接続、前記複数のフロントエンドデバイス、前記メモリセルのうち２以上と結合される薄膜デバイスを含む、項目１に記載のＩＣデバイス。
（項目３）
前記薄膜デバイスは薄膜抵抗器である、項目２に記載のＩＣデバイス。
（項目４）
前記薄膜デバイスは薄膜キャパシタである、項目２に記載のＩＣデバイス。
（項目５）
前記薄膜デバイスは薄膜インダクタである、項目２に記載のＩＣデバイス。
（項目６）
前記フロントエンド層と前記支持構造との間のボンディング界面を更に備える、上述の項目のいずれか一項に記載のＩＣデバイス。
（項目７）
前記ボンディング界面は酸化物を含む、項目６に記載のＩＣデバイス。
（項目８）
前記酸化物は、
前記支持構造の１または複数の部分と接触する１または複数の部分と、
前記フロントエンド層の１または複数の部分と接触する１または複数の部分と
を含む、項目７に記載のＩＣデバイス。
（項目９）
前記支持構造の前記非半導体材料はガラスを含む、項目１に記載のＩＣデバイス。
（項目１０）
前記支持構造の前記非半導体材料はマイカを含む、項目１に記載のＩＣデバイス。
（項目１１）
前記メモリアレイは、
第１半導体材料の第１ナノリボンと、
第２半導体材料の第２ナノリボンと、
前記第１ナノリボンおよび前記第２ナノリボンの各々の第１ソースまたはドレイン（Ｓ／Ｄ）領域および第２Ｓ／Ｄ領域と、
前記第１ナノリボンにおける前記第１Ｓ／Ｄ領域と前記第２Ｓ／Ｄ領域との間の前記第１ナノリボンの部分を少なくとも部分的に囲む第１ゲートスタックと、
前記第２ナノリボンにおける前記第１Ｓ／Ｄ領域と前記第２Ｓ／Ｄ領域との間の前記第２ナノリボンの部分を少なくとも部分的に囲む第２ゲートスタックと、
前記第１ナノリボンの前記第１Ｓ／Ｄ領域および前記第２ナノリボンの前記第１Ｓ／Ｄ領域に結合されたビット線と
を備える、項目１に記載のＩＣデバイス。
（項目１２）
前記第１ナノリボンの少なくとも一部は前記支持構造と前記第２ナノリボンの少なくとも一部との間にある、項目１１に記載のＩＣデバイス。
（項目１３）
前記メモリアレイは更に、前記第１ゲートスタックに結合される第１ゲートコンタクト、および、前記第２ゲートスタックに結合される第２ゲートコンタクトを含み、前記第１ゲートコンタクトは前記支持構造の第１領域の上にあり、前記第２ゲートコンタクトは前記支持構造の第２領域の上にあり、前記第２領域は前記第１領域と異なっており重複しない、項目１２に記載のＩＣデバイス。
（項目１４）
前記第１ナノリボンの前記第２Ｓ／Ｄ領域に結合される第１記憶ノード、および、前記第２ナノリボンの前記第２Ｓ／Ｄ領域に結合された第２記憶ノードを更に備え、前記第１記憶ノードおよび前記第２記憶ノードの少なくとも１つはキャパシタを含む、項目１１に記載のＩＣデバイス。
（項目１５）
前記第１ゲートスタックはゲート電極材料および強誘電材料を含み、
前記強誘電材料は前記ゲート電極材料と前記第１半導体材料との間にある、項目１１に記載のＩＣデバイス。
（項目１６）
前記ＴＦＴは前記バックエンド層の前記メモリセルのアクセストランジスタである、項目１に記載のＩＣデバイス。
（項目１７）
集積回路（ＩＣ）パッケージであって、
ＩＣデバイスと、
前記ＩＣデバイスに結合される更なるＩＣコンポーネントと
を備え、
前記ＩＣデバイスは、
フィン型トランジスタ、ナノリボントランジスタ、およびナノワイヤトランジスタの１または複数を含む複数のトランジスタを含むフロントエンド層と、
前記複数のトランジスタの１または複数に結合される複数の薄膜トランジスタ（ＴＦＴ）を含むバックエンド層と、
前記フロントエンド層に接合される支持構造であって、前記フロントエンド層は前記支持構造と前記バックエンド層との間にあり、前記支持構造は、シリコンの誘電率より小さい誘電率を有する非半導体材料を含む、支持構造と
を含む、ＩＣパッケージ。
（項目１８）
前記更なるＩＣコンポーネントは、パッケージ基板、インタポーザ、または更なるＩＣダイの１つを含む、項目１７に記載のＩＣパッケージ。
（項目１９）
集積回路（ＩＣ）デバイスを製造する方法であって、
半導体支持構造の上にフロントエンド層を提供する段階であって、前記フロントエンド層は、複数のフロントエンドデバイスを含む、段階と、
前記フロントエンド層の上にバックエンド層を提供する段階であって、前記バックエンド層は、薄膜トランジスタ（ＴＦＴ）を含むメモリセルを有するメモリアレイを含み、前記メモリセルの１または複数は、前記複数のフロントエンドデバイスの１または複数に結合される、段階と、
前記半導体支持構造の少なくとも一部を除去して前記フロントエンド層を露出させる段階と、
シリコンの誘電率より小さい誘電率を有する非半導体材料の支持構造を前記露出されたフロントエンド層に接合する段階と
を備える方法。
（項目２０）
前記非半導体材料の前記支持構造を前記露出されたフロントエンド層に接合する段階は、
前記露出されたフロントエンド層、および、前記露出されたフロントエンド層に接合されることになっている前記非半導体材料の前記支持構造の面の少なくとも１つに１または複数の接合材料を提供する段階と、
前記露出されたフロントエンド層を、前記露出されたフロントエンド層に接合されることになっている前記非半導体材料の前記支持構造の前記面に付着させる段階と
を含む、項目１９に記載の方法。
他の可能な請求項
（項目１）
集積回路（ＩＣ）デバイスであって、
シリコンの誘電率より小さい誘電率を有する非半導体材料の支持構造と、
複数のフロントエンドデバイスを含むフロントエンド層と、
薄膜トランジスタ（ＴＦＴ）を含むメモリセルを有するメモリアレイを含むバックエンド層であって、前記メモリセルの１または複数は、前記複数のフロントエンドデバイスの１または複数に結合される、バックエンド層と
を備え、前記フロントエンド層は前記支持構造と前記バックエンド層との間にある、
ＩＣデバイス。
（項目２）
前記支持構造は、前記フロントエンド層の相互接続、前記バックエンド層の相互接続、前記複数のフロントエンドデバイス、前記メモリセルのうち２以上と結合される薄膜デバイスを含む、項目１に記載のＩＣデバイス。
（項目３）
前記薄膜デバイスは薄膜抵抗器である、項目２に記載のＩＣデバイス。
（項目４）
前記薄膜デバイスは薄膜キャパシタである、項目２に記載のＩＣデバイス。
（項目５）
前記薄膜デバイスは薄膜インダクタである、項目２に記載のＩＣデバイス。
（項目６）
前記フロントエンド層と前記支持構造との間のボンディング界面を更に備える、上述の項目のいずれか一項に記載のＩＣデバイス。
（項目７）
前記ボンディング界面は酸化物を含む、項目６に記載のＩＣデバイス。
（項目８）
前記酸化物は、
前記支持構造の１または複数の部分と接触する１または複数の部分と、
前記フロントエンド層の１または複数の部分と接触する１または複数の部分と
を含む、項目７に記載のＩＣデバイス。
（項目９）
前記支持構造の前記非半導体材料はガラスを含む、項目１に記載のＩＣデバイス。
（項目１０）
前記支持構造の前記非半導体材料はマイカを含む、項目１に記載のＩＣデバイス。
（項目１１）
前記メモリアレイは、
第１半導体材料の第１ナノリボンと、
第２半導体材料の第２ナノリボンと、
前記第１ナノリボンおよび前記第２ナノリボンの各々の第１ソースまたはドレイン（Ｓ／Ｄ）領域および第２Ｓ／Ｄ領域と、
前記第１ナノリボンにおける前記第１Ｓ／Ｄ領域と前記第２Ｓ／Ｄ領域との間の前記第１ナノリボンの部分を少なくとも部分的に囲む第１ゲートスタックと、
前記第２ナノリボンにおける前記第１Ｓ／Ｄ領域と前記第２Ｓ／Ｄ領域との間の前記第２ナノリボンの部分を少なくとも部分的に囲む第２ゲートスタックと、
前記第１ナノリボンの前記第１Ｓ／Ｄ領域および前記第２ナノリボンの前記第１Ｓ／Ｄ領域に結合されたビット線と
を備える、項目１に記載のＩＣデバイス。
（項目１２）
前記第１ナノリボンの少なくとも一部は前記支持構造と前記第２ナノリボンの少なくとも一部との間にある、項目１１に記載のＩＣデバイス。
（項目１３）
前記メモリアレイは更に、前記第１ゲートスタックに結合される第１ゲートコンタクト、および、前記第２ゲートスタックに結合される第２ゲートコンタクトを含み、前記第１ゲートコンタクトは前記支持構造の第１領域の上にあり、前記第２ゲートコンタクトは前記支持構造の第２領域の上にあり、前記第２領域は前記第１領域と異なっており重複しない、項目１２に記載のＩＣデバイス。
（項目１４）
前記第１ナノリボンの前記第２Ｓ／Ｄ領域に結合される第１記憶ノード、および、前記第２ナノリボンの前記第２Ｓ／Ｄ領域に結合された第２記憶ノードを更に備え、前記第１記憶ノードおよび前記第２記憶ノードの少なくとも１つはキャパシタを含む、項目１１に記載のＩＣデバイス。
（項目１５）
前記第１ゲートスタックはゲート電極材料および強誘電材料を含み、
前記強誘電材料は前記ゲート電極材料と前記第１半導体材料との間にある、項目１１に記載のＩＣデバイス。
（項目１６）
前記ＴＦＴは前記バックエンド層の前記メモリセルのアクセストランジスタである、項目１に記載のＩＣデバイス。
（項目１７）
集積回路（ＩＣ）パッケージであって、
ＩＣデバイスと、
前記ＩＣデバイスに結合される更なるＩＣコンポーネントと
を備え、
前記ＩＣデバイスは、
フィン型トランジスタ、ナノリボントランジスタ、およびナノワイヤトランジスタの１または複数を含む複数のトランジスタを含むフロントエンド層と、
前記複数のトランジスタの１または複数に結合される複数の薄膜トランジスタ（ＴＦＴ）を含むバックエンド層と、
前記フロントエンド層に接合される支持構造であって、前記フロントエンド層は前記支持構造と前記バックエンド層との間にあり、前記支持構造は、シリコンの誘電率より小さい誘電率を有する非半導体材料を含む、支持構造と
を含む、ＩＣパッケージ。
（項目１８）
前記更なるＩＣコンポーネントは、パッケージ基板、インタポーザ、または更なるＩＣダイの１つを含む、項目１７に記載のＩＣパッケージ。
（項目１９）
集積回路（ＩＣ）デバイスを製造する方法であって、
半導体支持構造の上にフロントエンド層を提供する段階であって、前記フロントエンド層は、複数のフロントエンドデバイスを含む、段階と、
前記フロントエンド層の上にバックエンド層を提供する段階であって、前記バックエンド層は、薄膜トランジスタ（ＴＦＴ）を含むメモリセルを有するメモリアレイを含み、前記メモリセルの１または複数は、前記複数のフロントエンドデバイスの１または複数に結合される、段階と、
前記半導体支持構造の少なくとも一部を除去して前記フロントエンド層を露出させる段階と、
シリコンの誘電率より小さい誘電率を有する非半導体材料の支持構造を前記露出されたフロントエンド層に接合する段階と
を備える方法。
（項目２０）
前記非半導体材料の前記支持構造を前記露出されたフロントエンド層に接合する段階は、
前記露出されたフロントエンド層、および、前記露出されたフロントエンド層に接合されることになっている前記非半導体材料の前記支持構造の面の少なくとも１つに１または複数の接合材料を提供する段階と、
前記露出されたフロントエンド層を、前記露出されたフロントエンド層に接合されることになっている前記非半導体材料の前記支持構造の前記面に付着させる段階と
を含む、項目１９に記載の方法。
【図1】
【図2】
【図3】
【図4A】
【図4B】
【図5】
【図6A】
【図6B】
【図6C】
【図6D】
【図7】
【図8】
【図9】
【図10】
【外国語明細書】