特開 2022-181405 撮像素子および撮像装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022181405

(43)【公開日】2022-12-08

(54)【発明の名称】撮像素子および撮像装置

(51)【国際特許分類】

   H04N 5/369 20110101AFI20221201BHJP

   H04N 5/361 20110101ALI20221201BHJP

【ＦＩ】

H04N5/369

H04N5/361

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2021088333

(22)【出願日】2021-05-26

(71)【出願人】

【識別番号】000004112

【氏名又は名称】株式会社ニコン

(74)【代理人】

【識別番号】110000877

【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所

(72)【発明者】

【氏名】駒場 貴文

(72)【発明者】

【氏名】大谷 昇

(72)【発明者】

【氏名】亀川 貴行

(72)【発明者】

【氏名】渡邉 元輝

【テーマコード（参考）】

5C024

【Ｆターム（参考）】

5C024CX32

5C024EX26

5C024GY31

5C024HX01

5C024HX23

(57)【要約】      （修正有）

【課題】処理回路部で発生した熱によるノイズを低減する撮像素子および撮像装置を提供する。
【解決手段】複数の画素を有する画素部１１０と、複数の画素から出力された画素信号を処理する制御回路部２１０とを備えた撮像素子において、制御回路部２１０の発熱を外に放熱する放熱経路を設ける。画素部１１０は、それぞれ画素を有する第１画素ブロックと第２画素ブロックとを有し、制御回路部２１０は、第１画素ブロックが出力した画素信号を処理する第１処理ブロックと、第２画素ブロックが出力した画素信号を処理する第２処理ブロックとを有し、放熱経路は、第１処理ブロックの放熱経路と第２処理ブロックの放熱経路とを有してもよい。
【選択図】図１

【特許請求の範囲】

【請求項1】

複数の画素を有する画素部と、
前記複数の画素から出力された画素信号を処理する処理回路部と、
前記処理回路部の発熱を外に放熱する放熱経路を設けた撮像素子。

【請求項2】

前記画素部は、それぞれ画素を有する第１画素ブロックと第２画素ブロックとを有し、
前記処理回路部は、前記第１画素ブロックが出力した画素信号を処理する第１処理ブロックと、前記第２画素ブロックが出力した画素信号を処理する第２処理ブロックとを有し、
前記放熱経路は、前記第１処理ブロックの放熱経路と前記第２処理ブロックの放熱経路とを有する請求項１に記載の撮像素子。

【請求項3】

前記第１処理ブロックおよび前記第２処理ブロックのそれぞれは、前記画素信号をデジタル信号に変換する変換部を有する請求項２に記載の撮像素子。

【請求項4】

前記第１処理ブロックは、前記第１画素ブロックの露光を制御する露光制御部をさらに有し、
前記第２処理ブロックは、前記第２画素ブロックの露光を制御する露光制御部をさらに有する請求項３に記載の撮像素子。

【請求項5】

前記第１処理ブロックの前記放熱経路および前記第２処理ブロックの前記放熱経路のそれぞれには、互いに独立して駆動される能動的な放熱素子が設けられる請求項２から４のいずれか１項に記載の撮像素子。

【請求項6】

前記第１処理ブロックおよび前記第２処理ブロックそれぞれは、前記画素信号を読み出す電流を供給する画素電流源をさらに有し、
前記第１処理ブロックの前記放熱経路および前記第２処理ブロックの前記放熱経路のそれぞれは、前記変換部の放熱経路と前記画素電流源の放熱経路とを有する請求項３、または、請求項３を引用する請求項４もしくは５に記載の撮像素子。

【請求項7】

前記第１処理ブロックの前記放熱経路および前記第２処理ブロックの前記放熱経路のそれぞれにおいて、前記変換部の放熱経路および前記画素電流源の放熱経路のそれぞれには、互いに独立して駆動される能動的な放熱素子が設けられる請求項６に記載の撮像素子。

【請求項8】

前記画素部は第１基板に設けられており、前記処理回路部は、前記第１基板に積層された第２基板に設けられている請求項１から７のいずれか１項に記載の撮像素子。

【請求項9】

前記第２基板と積層され、前記処理回路部が出力した前記画素信号を画像処理する画像処理部が配された第３基板をさらに備え、
前記処理回路部の前記放熱経路は、前記処理回路部の発熱を前記第３基板を介して放熱する請求項８に記載の撮像素子。

【請求項10】

請求項１から９の何れか１項に記載の撮像素子を備える撮像装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、撮像素子および撮像装置に関する。

【背景技術】

【0002】

ＡＤ変換部を備える撮像素子が知られている（例えば、特許文献１）。従来から、ＡＤ変換部で発生した熱によるノイズが問題となっていた。
［先行技術文献］
［特許文献］
［特許文献１］ 特開２０１３－５１６７４

【発明の概要】

【0003】

本発明の第１の態様においては、撮像素子であって、複数の画素を有する画素部と、複数の画素から出力された画素信号を処理する処理回路部と、処理回路部の発熱を外に放熱する放熱経路を設けた。

【0004】

本発明の第２の態様においては、撮像装置であって、上記撮像素子を備える。

【0005】

なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

【図面の簡単な説明】

【0006】

【図1】撮像素子４００の概要を示す図である。

【図2】画素部１１０の具体的な構成の一例を示す。

【図3】画素１１２の回路構成の一例を示す。

【図4】制御回路部２１０のより具体的な構成の一例を示す。

【図5】処理ブロック２２０のより具体的な構成の一例を示す。

【図6】ひとつの処理ブロック２２０における放熱素子２４０，２６０を模式的に示す断面図である。

【図7】隣接する２つの画素電流源１２１Ａ，１２１Ｂにおける放熱素子２４０Ａ，２５０Ａ，２４０Ｂ，２５０Ｂを模式的に示す断面図である。

【図8】実施例に係る撮像装置５００の構成例を示すブロック図である。

【発明を実施するための形態】

【0007】

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

【0008】

本明細書において、Ｘ軸とＹ軸とは互いに直交し、Ｚ軸はＸＹ平面に直交する。ＸＹＺ軸は右手系を構成する。Ｚ軸と平行な方向を撮像素子の積層方向と称する場合がある。本明細書において、「上」及び「下」の用語は、重力方向における上下方向に限定されない。これらの用語は、Ｚ軸方向における相対的な方向を指すに過ぎない。なお、本明細書では、Ｘ軸方向の配列を「行」とし、Ｙ軸方向の配列を「列」として説明するが、行列方向はこれに限定されない。

【0009】

図１は、撮像素子４００の概要を示す図である。撮像素子４００は、被写体を撮像する。撮像素子４００は、撮像された被写体の画像データを生成する。撮像素子４００は、第１基板１００、第２基板２００および第３基板３００を備える。図１に示すように、第１基板１００は、第２基板２００に積層されている。また、第２基板２００は第３基板３００に積層されている。

【0010】

第１基板１００は、画素部１１０を有する。画素部１１０には、光が入射される。画素部１１０は、入射された光に基づく画素信号を出力する。第１基板１００を画素チップと称することがある。

【0011】

第２基板２００は、制御回路部２１０および周辺回路部２３０を有する。第２基板２００を処理回路チップと称することがある。

【0012】

本例の制御回路部２１０は、第２基板２００において、画素部１１０と対向する位置に配置されている。制御回路部２１０は、画素部１１０の駆動を制御するための制御信号を画素部１１０に出力する。制御回路部２１０にはさらに、画素部１１０から出力された画素信号が入力される。

【0013】

制御回路部２１０は画素信号に対する信号処理を行う。例えば、制御回路部２１０は、アナログ信号をデジタル信号に変換する処理を行う。具体的には、制御回路部２１０は、入力された画素信号をデジタル信号に変換する処理を行う。制御回路部２１０は他の信号処理を行ってもよい。他の信号処理の例としてアナログまたはデジタルのＣＤＳ（相関二重サンプリング）などのノイズ除去処理が挙げられる。

【0014】

周辺回路部２３０は、制御回路部２１０の駆動を制御する。周辺回路部２３０は、第２基板２００において、制御回路部２１０の周辺に配置されている。また、周辺回路部２３０は、第１基板１００と電気的に接続され、画素部１１０の駆動を制御してもよい。

【0015】

第３基板３００は、画像処理部３１０を有する。第３基板３００を画像処理チップと称することがある。

【0016】

本例の画像処理部３１０は、第３基板３００において、制御回路部２１０と対向する位置に配置されている。制御回路部２１０は、制御回路部２１０が出力した画素信号に対する画像処理を行う。さらに、画像処理部３１０は、制御回路部２１０の発熱を外に放熱する機能も有する。なお、撮像素子４００の構造は、裏面照射型であっても、表面照射型であってもよい。

【0017】

図２は、画素部１１０の具体的な構成の一例を示す。本例では、画素部１１０と、画素部１１０に設けられた画素ブロック１２０の拡大図を示している。

【0018】

画素部１１０は、行方向および列方向に沿って並んで配置された複数の画素ブロック１２０を有する。本例の画素部１１０は、Ｍ×Ｎ個（Ｍ，Ｎは、自然数）の画素ブロック１２０を有する。本例では、ＭがＮと等しい場合を図示しているが、ＭとＮは異なっていてもよい。

【0019】

画素ブロック１２０は、少なくとも１つの画素１１２を有する。本例の画素ブロック１２０は、ｍ×ｎ個（ｍ，ｎは、自然数）の画素１１２を有する。例えば、画素ブロック１２０は、１６×１６個の画素１１２を有する。画素ブロック１２０に対応する画素１１２の個数はこれに限定されない。本例では、ｍがｎと等しい場合を図示しているが、ｍはｎと異なっていてもよい。画素ブロック１２０は、行方向において共通の制御線に接続された複数の画素１１２を有する。例えば、画素ブロック１２０のそれぞれの画素１１２は、同一の露光時間に設定されるように共通の制御線に接続されている。一例において、行方向に並ぶｎ個の画素１１２が共通の制御線によって接続される。

【0020】

一方、複数の画素ブロック１２０同士では、それぞれ異なる露光時間に設定されてよい。即ち、画素ブロック１２０のそれぞれの画素１１２は同一の露光時間であるが、他の画素ブロック１２０では異なる露光時間に設定されてよい。例えば、画素ブロック１２０の画素１１２が行方向に共通の制御線で接続されている場合に、他の画素ブロック１２０の画素１１２が異なる制御線で共通に接続される。

【0021】

画素ブロック１２０は、後述する処理ブロック２２０に対応して配置される。本実施形態では、１つの処理ブロック２２０に対して、１つの画素ブロック１２０が配置されている。

【0022】

画素１１２は、光を電荷に変換する光電変換機能を有する。画素１１２は、光電変換された電荷を蓄積する。ｍ個の画素１１２は、列方向に沿って並んで配置され、共通の信号線１２２に接続されている。そして、ｍ個の画素１１２は、画素ブロック１２０において、行方向にｎ列並んで配列されている。

【0023】

換言すれば、画素ブロック１２０は、共通の制御線で接続された複数の画素１１２のあつまりである。また、画素ブロック１２０は、同一の露光時間が設定される複数の画素１１２の回路の最小単位であるともいえる。

【0024】

図３は、画素１１２の回路構成の一例を示す。画素１１２は、光電変換部１０４と、転送部１２３と、排出部１２４と、リセット部１２６と、画素出力部１２７とを備える。画素出力部１２７は、増幅部１２８および選択部１２９を有する。本例では、転送部１２３、排出部１２４、リセット部１２６、増幅部１２８および選択部１２９は、Ｎチャンネル型ＦＥＴとして説明するが、トランジスタの種類はこれに限られない。

【0025】

光電変換部１０４は、光を電荷に変換する光電変換機能を有する。光電変換部１０４は、光電変換された電荷を蓄積する。光電変換部１０４は、例えば、フォトダイオードである。

【0026】

転送部１２３は、光電変換部１０４に蓄積された電荷を蓄積部１２５に転送する。転送部１２３は、光電変換部１０４の電荷を転送するトランスファーゲートの一例である。換言すれば、転送部１２３をゲートとし、光電変換部１０４をソースとし、蓄積部１２５をドレインとして、これらがいわゆる転送トランジスタを構成している。転送部１２３のゲート端子は、制御信号φＴＸ１を入力するための画素ブロック１２０ごとのローカルな転送制御線に接続される。

【0027】

排出部１２４は、光電変換部１０４に蓄積された電荷を電源電圧ＶＤＤが供給される電源配線に排出する。排出部１２４のゲート端子は、排出制御信号φＴＸ２を入力するための画素ブロック１２０ごとのローカルな排出制御線に接続される。なお、本例では、排出部１２４は、光電変換部１０４の電荷を電源電圧ＶＤＤが供給される電源配線に排出するとして説明したが、電源電圧ＶＤＤとは異なる電源電圧が供給される電源配線に排出してもよい。

【0028】

蓄積部１２５は、転送部１２３により光電変換部１０４からの電荷が転送される。蓄積部１２５は、フローティングディフュージョン（ＦＤ）の一例である。

【0029】

リセット部１２６は、蓄積部１２５の電荷を所定の電源電圧ＶＤＤが供給される電源配線に排出する。リセット部１２６のゲート端子は、リセット制御信号φＲＳＴを入力するための複数の画素ブロック１２０にわたるグローバルなリセット制御線に接続される。

【0030】

画素出力部１２７は、蓄積部１２５の電位に基づく信号を信号線１２２に出力する。画素出力部１２７は、増幅部１２８および選択部１２９を有する。増幅部１２８は、ゲート端子が蓄積部１２５に接続され、ドレイン端子が電源電圧ＶＤＤの供給される電源配線に接続され、ソース端子が選択部１２９のドレイン端子に接続される。

【0031】

選択部１２９は、画素１１２と信号線１２２の間の電気的な接続を制御する。選択部１２９により画素１１２と信号線１２２が電気的に接続されると、画素１１２から信号線１２２に画素信号が出力される。選択部１２９のゲート端子は、選択制御信号φＳＥＬを入力するための複数の画素ブロック１２０にわたるグローバルな選択制御線に接続される。選択部１２９のソース端子は画素電流源１２１に接続されている。

【0032】

画素電流源１２１は、信号線１２２に電流を供給する。画素電流源１２１は、後述するように第２基板２００に設けられる。

【0033】

以降、光電変換部１０４に蓄積された電荷、蓄積部１２５に転送された電荷および蓄積部１２５の電位に基づく信号のいずれか、または、これらを総称して、画素信号と称する場合がある。

【0034】

付言すれば、画素１１２は少なくとも１つの光電変換部１０４と、当該少なくとも１つの光電変換部１０４からの画像信号を信号線１２２に読み出す読出部としての画素出力部１２７等と、を備えている。画素１１２は、画像を構成する画素信号を信号線１２２に出力する回路の最小単位であるともいえる。

【0035】

図４は、制御回路部２１０のより具体的な構成の一例を示す。制御回路部２１０は、行方向および列方向に沿って並んで配置された処理ブロック２２０を有する。本例の制御回路部２１０は、Ｍ×Ｎ個の処理ブロック２２０を有する。

【0036】

処理ブロック２２０は、画素ブロック１２０に対応した位置にそれぞれ配置される。例えば、処理ブロック２２０と画素ブロック１２０は第１基板１００と第２基板２００の積層方向から見て重なった位置に配される。この場合に、処理ブロック２２０と画素ブロック１２０の面積は隣接するブロック間のマージンを含めて略同一であってよい。

【0037】

図５は、処理ブロック２２０のより具体的な構成の一例を示す。処理ブロック２２０は、対応する画素ブロック１２０の駆動を制御する。例えば、処理ブロック２２０は、画素ブロック１２０の露光時間を制御する。また、処理ブロック２２０は、ＡＤコンバータ等の処理回路を有し、画素ブロック１２０が出力した信号を処理する。一例において、処理ブロック２２０は、対応する画素ブロック１２０から出力されたアナログの画素信号をデジタル信号に変換する。本例の処理ブロック２２０は、露光制御部１０と、画素駆動部２０と、画素電流源１２１と、変換部４０と、信号出力部５０とを備える。

【0038】

露光制御部１０は、複数の画素１１２の露光を制御する。露光制御部１０は、画素１１２の露光時間を制御するための信号を生成する。一例において、露光制御部１０は、露光の開始タイミングまたは終了タイミングの少なくとも１つを調整して、画素ブロック１２０毎の露光時間を制御する。

【0039】

画素駆動部２０は、複数の画素１１２と電気的に接続される。画素駆動部２０は、露光制御部１０からの信号に基づき、複数の画素１１２から、任意の画素１１２を選択して駆動する。撮像素子４００は、入射光の強度に応じて、画素ブロック１２０毎に露光時間の設定が可能であるため、ダイナミックレンジを拡大することができる。

【0040】

画素電流源１２１は、画素信号を読み出すときに信号線１２２に電流を供給する。画素電流源１２１はさらに、第１基板１００と第２基板２００とを電気的に接合する機能も有する。特に、画素電流源１２１は信号線１２２によって、第１基板１００から入力された画素信号を信号変換部４０に入力する。信号線１２２は、行方向に配置されたｎ個の画素１１２に対応して設けられ、信号変換部４０に画素信号を列毎に入力する。

【0041】

変換部４０は、画素部１１０が出力したアナログ信号をデジタル変換する。本例の変換部４０は、アナログの画素信号をデジタル信号に変換する。変換部４０は、列方向に配列されたｍ個の画素１１２からのアナログ信号を順次デジタル変換する。変換部４０は、行方向にｎ列に並んだ画素１１２からのアナログ信号を並列にデジタル変換する。これは、一つの画素ブロック１２０に対していわゆるカラムＡＤＣ方式であるともいえる。

【0042】

信号出力部５０は、変換部４０からデジタル信号を受信する。一例において、信号出力部５０は、デジタル信号を一時的に記憶する。信号出力部５０は、デジタル信号を記憶するためのラッチ回路を有してよい。信号出力部５０はさらに、一次的に記憶したデジタル信号を画像処理部３１０に出力する。

【0043】

なお、１つの画素ブロック１２０に対して１つの処理ブロック２２０を設けることに代えて、Ｎ個（Ｎは２以上の自然数）の画素ブロック１２０に対して１つの処理ブロックを設けてもよい。１つの画素ブロックに対応したＮ個の画素ブロック１２０を画素ブロック群と称することがある。例えば、列方向に沿って並んで配置された２つの画素ブロック１２０を１つの画素ブロック群として、１つの処理ブロック２２０を設けてもよい。この場合、処理ブロック２２０は、画素ブロック１２０毎に露光時間を制御してもよい。

【0044】

付言すれば、処理ブロック２２０は、少なくとも１つの画素ブロック１２０に電気的に接続され、当該少なくとも１つの画素ブロック１２０の画素１１２を制御する回路の最小単位であるともいえる。

【0045】

処理ブロック２２０は、画素信号の処理時に発熱する。例えば、画素信号を読み出すために画素電流源１２１に電流が流れることにより発熱する。他にも、読み出された画素信号が変換部４０でデジタル信号に変換される処理でも発熱する。この熱が画素１１２に伝わることにより、画素信号にノイズが生じて、いわゆる画素ムラを生じることがある。

【0046】

そこで、本実施形態では、処理ブロック２２０に放熱素子２４０，２５０，２６０，２７０を設けて、処理ブロック２２０からの熱を吸熱して処理ブロック２２０の外に放熱する。一対の放熱素子２４０，２５０は、画素電流源１２１をＸ方向に挟んで配される。一方、一対の放熱素子２６０，２７０は、変換部４０をＸ方向に挟んで配される。

【0047】

図６はひとつの処理ブロック２２０における放熱素子２４０，２６０を模式的に示す断面図であり、図７は隣接する２つの画素電流源１２１Ａ，１２１Ｂにおける放熱素子２４０，２６０を模式的に示す断面図である。なお、図６および図７において、放熱に関する構成以外は簡略化のため省略されている。

【0048】

図６に示すように、放熱素子２４０は能動的な放熱素子である。より具体的に放熱素子２４０、複数のＰ型熱電半導体とＮ型熱電半導体とを電気的に接続したペルチェ素子と、当該ペルチェ素子の図中上側に熱的に接続された伝熱板２４１と、スイッチ２４３とを有する。放熱素子２４０はスイッチ２４３を介して電源に接続される。なお、放熱素子２４０のグランドが第３基板３００の側に描かれているが、これは図示の都合上であり、第２基板２００で接地していてよい。また、ペルチェ素子と伝熱板２４１とは電気的には絶縁されていることが好ましい。

【0049】

放熱素子２４０における第３基板３００の側には貫通ビア３４０が熱的に接続されている。これにより、スイッチ２４３がオンされた場合に、放熱素子２４０と貫通ビア３４０とで、主に画素電流源１２１から生じる熱を第３基板３００を介して外に放熱する放熱経路が形成される。この観点から、これを画素電流源の放熱経路と呼ぶ場合がある。なお、放熱素子２５０および伝熱板２５１の構成は放熱素子２４０および伝熱板２４１の構成と同様であるので、説明を省略する。

【0050】

放熱素子２６０も能動的な放熱素子である。より具体的に放熱素子２６０は、複数のＰ型熱電半導体とＮ型熱電半導体とを電気的に接続したペルチェ素子と、スイッチ２６３とを有する。放熱素子２６０はスイッチ２６３を介して電源に接続される。なお、放熱素子２６０のグランドも第３基板３００の側に描かれているが、これは図示の都合上であり、第２基板２００で接地していてよい。

【0051】

放熱素子２６０における第３基板３００の側には貫通ビア３６０、３６２、３６４が熱的に接続されている。これにより、放熱素子２６０と貫通ビア３６０、３６２、３６４とで、主に変換部４０から生じる熱を第３基板３００を介して外に放熱する放熱経路が形成される。この観点から、これを変換部４０の放熱経路と呼ぶ場合がある。なお、放熱素子２７０の構成は放熱素子２６０の構成と同様であるので、説明を省略する。

【0052】

さらに、図７に示すように、第３基板３００に放熱素子３７０Ａ、３７０Ｂを設けてもよい。放熱素子３７０Ａ，３７０Ｂもペルチェ素子を有する。なお、図７において放熱素子３７０Ａ，３７０Ｂのペルチェ素子の部分を図示したが、図を簡略化するためにその他の構成を省略した。

【0053】

放熱素子２７０Ａは画素電流源１２１Ａの第３基板３００の側に配される。これにより、画素電流源１２１Ａは、放熱素子２４０Ａ，２５０ＡでＸ方向に挟まれ、Ｚ方向にも伝熱板２４１Ａ，２５１Ａと放熱素子３７０Ａで挟まれる。よって、画素電流源１２１Ａで生じた熱をより効率的に外に放熱することができる。同様に、画素電流源１２１Ｂで生じた熱も、放熱素子２４０Ｂ，２５０Ｂ，３７０Ｂで効率的に外に放熱することができる。

【0054】

この場合に、伝熱板２４１Ａ、２５１Ａが画素電流源１２１Ａの、中央を除いて第１基板１００の側をほぼ覆っている。よって、画素電流源１２１Ａで生じた熱をより効率的に放熱素子２４０Ａ，２５０Ａで吸熱することができる。特に、画素１１２への熱の伝達を防ぐことができる。伝熱板２４１Ｂ、２５１Ｂも同様の効果を有する。これら伝熱板２４１Ａ、２５１Ａ、２４１Ｂ、２５１Ｂは、例えば金属やグラフェンなどで形成される。また、第２基板２００における配線層の一部が伝熱板２４１Ａ、２５１Ａ、２４１Ｂ、２５１Ｂとして機能してもよい。なお、変換部４０の第１基板１００の側を覆い、変換部４０と放熱素子２６０，２７０とを熱的に接続する伝熱板が設けられてもよい。

【0055】

上記の通り、本実施形態では処理ブロック２２０毎に放熱経路を有する。さらには、処理ブロック２２０毎に、画素電流源１２１の放熱経路と、変換部４０の放熱経路を有すると言える。これらの放熱経路は外部、例えばパッケージに熱的に接続され、処理ブロック２２０の熱を当該パッケージ側に放熱する。

【0056】

ここで、放熱素子２４０はスイッチ２４３を有するとともに、放熱素子２６０はスイッチ２６３を有する。よって、処理ブロック２２０毎に互いに放熱素子２４０，２６０のオンオフを独立して制御してよい。例えば、電流源がオンの時および・またはＡＤ変換時に処理ブロック２２０が放熱素子２４０，２６０をオンしてもよい。それに代えてまたはそれに加えて、サーモスタットを設けて放熱素子２４０，２６０のオンオフを制御してもよい。さらに、各々の処理ブロック２２０で、画素電流源１２１の放熱素子２４０と、変換部４０の放熱素子２６０のオンオフを互いに独立して制御してよい。

【0057】

処理ブロック２２０毎に放熱素子のオンオフを独立して制御できるので、処理の頻度が大きい処理ブロック２２０、例えばフレームレートが高い処理ブロック２２０の放熱素子２４０，２６０のオンの時間や頻度を多くしてよい。これにより、発熱が大きい処理ブロック２２０を効率的に放熱する一方で、発熱が小さい処理ブロック２２０に対する放熱素子の消費電力を抑えることができる。

【0058】

なお、図７において、隣接する放熱素子２５０Ａと放熱素子２４０Ｂは貫通ビア３４０に熱的に接続されている。すなわち、放熱素子２５０Ａと放熱素子２４０Ｂは放熱経路として貫通ビア３４０を共用する。これにより、第３基板３００の回路面積を抑えることができる。これに代えて、貫通ビア３４０Ａ，３４０Ｃのように、放熱素子２５０Ａと放熱素子２４０Ｂとにそれぞれ接続される専用の貫通ビアを設けてもよい。この場合には放熱効率がより高まる。

【0059】

さらに、変換部４０における第３基板３００の側にさらに放熱素子を設けてもよい。また、能動的な放熱素子に代えて、カーボンナノチューブやグラフェンなど、熱伝導率が高い受動的な素子で放熱経路を形成してもよい。

【0060】

なお、上記いずれの実施形態においても、画素１１２の排出部１２４を省略してもよい。さらに、転送部１２３も省略してもよいが、その場合には蓄積部１２５はフローティングディフュージョンとしての機能を有しなくなる。また、蓄積部１２５、画素出力部１２７を他の画素と共有してもよい。また、画素１１２は複数の光電変換部１０４および第１転送部１２３で構成してもよい。

【0061】

さらに、上記いずれの実施形態においても、処理ブロック２２０に露光制御部１０および画素駆動部２０を設けず、主に処理ブロック２２０ごとに読出しが行われて信号変換部４０による変換を行うものであってよい。この場合には画素１１２は画素ブロック１２０ごとではなく画素部１１０の全体として露光時間が制御される。

【0062】

図８は、実施例に係る撮像装置５００の構成例を示すブロック図である。撮像装置５００は、撮像素子４００と、システム制御部５０１と、駆動部５０２と、測光部５０３と、ワークメモリ５０４と、記録部５０５と、表示部５０６と、駆動部５１４と、撮影レンズ５２０とを備える。

【0063】

撮影レンズ５２０は、光軸ＯＡに沿って入射する被写体光束を撮像素子４００へと導く。撮影レンズ５２０は、複数の光学レンズ群から構成され、シーンからの被写体光束をその焦点面近傍に結像させる。撮影レンズ５２０は、撮像装置５００に対して着脱できる交換式レンズであってもよい。なお、図８では瞳近傍に配置された仮想的な１枚のレンズで当該撮影レンズ５２０を代表して表している。

【0064】

駆動部５１４は、撮影レンズ５２０を駆動する。一例において、駆動部５１４は、撮影レンズ５２０の光学レンズ群を移動させて合焦位置を変更する。また、駆動部５１４は、撮影レンズ５２０内の虹彩絞りを駆動して撮像素子４００に入射する被写体光束の光量を制御してよい。

【0065】

駆動部５０２は、システム制御部５０１からの指示に従って撮像素子４００のタイミング制御、領域制御等の電荷蓄積制御を実行する制御回路を有する。また、操作部５０８は、レリーズボタン等により撮像者からの指示を受け付ける。

【0066】

撮像素子４００は、画素信号をシステム制御部５０１の画像処理部５１１へ引き渡す。画像処理部５１１は、ワークメモリ５０４をワークスペースとして種々の画像処理を施した画像データを生成する。例えば、ＪＰＥＧファイル形式の画像データを生成する場合は、ベイヤー配列で得られた信号からカラー映像信号を生成した後に圧縮処理を実行する。生成された画像データは、記録部５０５に記録されるとともに、表示信号に変換されて予め設定された時間の間、表示部５０６に表示される。

【0067】

測光部５０３は、画像データを生成する一連の撮影シーケンスに先立ち、シーンの輝度分布を検出する。測光部５０３は、例えば１００万画素程度のＡＥセンサを含む。システム制御部５０１の演算部５１２は、測光部５０３の出力を受けてシーンの領域ごとの輝度を算出する。

【0068】

演算部５１２は、算出した輝度分布に従ってシャッタ速度、絞り値、ＩＳＯ感度を決定する。測光部５０３は撮像素子４００で兼用してもよい。なお、演算部５１２は、撮像装置５００を動作させるための各種演算も実行する。駆動部５０２は、一部または全部が撮像素子４００に搭載されてよい。システム制御部５０１の一部が撮像素子４００に搭載されてもよい。

【0069】

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

【0070】

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

【符号の説明】

【0071】

１０ 露光制御部、２０ 画素駆動部、４０ 変換部、５０ 信号出力部、１００ 第１基板、１０４ 光電変換部、１１０ 画素部、１１２ 画素、１２０ 画素ブロック、１２１、１２１Ａ、１２１Ｂ 画素電流源、１２２ 信号線、１２３ 転送部、１２４ 排出部、１２５ 蓄積部、１２６ リセット部、１２７ 画素出力部、１２８ 増幅部、１２９ 選択部、２００ 第２基板、２１０ 制御回路部、２２０ 処理ブロック、２３０ 周辺回路部、２４０、２５０、２６０、２７０、３７０Ａ、３７０Ｂ 放熱素子、２４１、２５１、２４１Ａ、２５１Ａ、２４１Ｂ、２５１Ｂ 伝熱板、２４３、２６３ スイッチ、３００ 第３基板、３１０ 画像処理部、３４０、３４０Ａ、３４０Ｂ、３４０Ｃ、３６０、３６２、３６４ 貫通ビア、４００ 撮像素子、５００ 撮像装置、５０１ システム制御部、５０２ 駆動部、５０３ 測光部、５０４ ワークメモリ、５０５ 記録部、５０６ 表示部、５０８ 操作部、５１１ 画像処理部、５１２ 演算部、５１４ 駆動部、５２０ 撮影レンズ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】