(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022183650
(43)【公開日】2022-12-13
(54)【発明の名称】撮像素子および撮像装置
(51)【国際特許分類】
H04N 5/345 20110101AFI20221206BHJP
H04N 5/369 20110101ALI20221206BHJP
H04N 5/374 20110101ALI20221206BHJP
【ＦＩ】
H04N5/345
H04N5/369
H04N5/374
【審査請求】未請求
【請求項の数】15
【出願形態】ＯＬ
(21)【出願番号】P 2021091086
(22)【出願日】2021-05-31
(71)【出願人】
【識別番号】000004112
【氏名又は名称】株式会社ニコン
(74)【代理人】
【識別番号】100161207
【弁理士】
【氏名又は名称】西澤 和純
(74)【代理人】
【識別番号】100140774
【弁理士】
【氏名又は名称】大浪 一徳
(74)【代理人】
【識別番号】100175824
【弁理士】
【氏名又は名称】小林 淳一
(72)【発明者】
【氏名】安藤 良次
(72)【発明者】
【氏名】加藤 周太郎
(72)【発明者】
【氏名】高木 徹
【テーマコード（参考）】
5C024
【Ｆターム（参考）】
5C024BX01
5C024CX03
5C024EX43
5C024EX52
5C024GX03
5C024GY31
5C024JX08
5C024JX45
(57)【要約】
【課題】複数の画素を含む画素ブロックごとに読み出された信号から高品質の画像を生成する。
【解決手段】撮像素子は、光を光電変換して電荷を生成する光電変換部と光電変換部で生成された電荷に基づく信号を出力する出力部とを含み撮像面内方向に並んで設けられた複数の画素と、複数の画素からの出力信号を読み出す読出部とを有する画素ブロックを複数備え、複数の画素ブロックは、画素ブロックが、第１方向に第１周期で並び、第２方向に第２周期で並ぶ第１の画素ブロック群と、画素ブロックが、第１の画素ブロック群のそれぞれに対し、第１方向に第１周期とは異なる第１シフト量、または第２方向に第２周期とは異なる第２シフト量だけ位置ずれして並ぶ第２の画素ブロック群と、を含む。
【選択図】図３
【解決手段】撮像素子は、光を光電変換して電荷を生成する光電変換部と光電変換部で生成された電荷に基づく信号を出力する出力部とを含み撮像面内方向に並んで設けられた複数の画素と、複数の画素からの出力信号を読み出す読出部とを有する画素ブロックを複数備え、複数の画素ブロックは、画素ブロックが、第１方向に第１周期で並び、第２方向に第２周期で並ぶ第１の画素ブロック群と、画素ブロックが、第１の画素ブロック群のそれぞれに対し、第１方向に第１周期とは異なる第１シフト量、または第２方向に第２周期とは異なる第２シフト量だけ位置ずれして並ぶ第２の画素ブロック群と、を含む。
【選択図】図３
【特許請求の範囲】
【請求項1】
光を光電変換して電荷を生成する光電変換部と前記光電変換部で生成された電荷に基づく信号を出力する出力部とを含み撮像面内方向に並んで設けられた複数の画素と、複数の前記画素からの出力信号を読み出す読出部とを有する画素ブロックを複数備え、
複数の前記画素ブロックは、
前記画素ブロックが、第１方向に第１周期で並び、第２方向に第２周期で並ぶ第１の画素ブロック群と、
前記画素ブロックが、前記第１の画素ブロック群のそれぞれに対し、前記第１方向に前記第１周期とは異なる第１シフト量、または前記第２方向に前記第２周期とは異なる第２シフト量だけ位置ずれして並ぶ第２の画素ブロック群と、
を含む、撮像素子。
複数の前記画素ブロックは、
前記画素ブロックが、第１方向に第１周期で並び、第２方向に第２周期で並ぶ第１の画素ブロック群と、
前記画素ブロックが、前記第１の画素ブロック群のそれぞれに対し、前記第１方向に前記第１周期とは異なる第１シフト量、または前記第２方向に前記第２周期とは異なる第２シフト量だけ位置ずれして並ぶ第２の画素ブロック群と、
を含む、撮像素子。
【請求項2】
請求項１に記載の撮像素子において、
前記第２の画素ブロック群に含まれる前記画素の少なくとも一部と、前記第１の画素ブロック群に含まれる前記画素の少なくとも一部とは、ともに第１分光感度を有する、撮像素子。
前記第２の画素ブロック群に含まれる前記画素の少なくとも一部と、前記第１の画素ブロック群に含まれる前記画素の少なくとも一部とは、ともに第１分光感度を有する、撮像素子。
【請求項3】
請求項２に記載の撮像素子において、
複数の前記画素ブロックは、さらに、前記画素ブロックが、前記第１方向に所定の周期で並び、前記第２方向に所定の周期で並ぶ第３の画素ブロック群を含み、
前記第３の画素ブロック群に含まれる前記画素は、前記第１分光感度とは異なる第２分光感度を有する、撮像素子。
複数の前記画素ブロックは、さらに、前記画素ブロックが、前記第１方向に所定の周期で並び、前記第２方向に所定の周期で並ぶ第３の画素ブロック群を含み、
前記第３の画素ブロック群に含まれる前記画素は、前記第１分光感度とは異なる第２分光感度を有する、撮像素子。
【請求項4】
請求項３に記載の撮像素子において、
前記第３の画素ブロック群の、前記第１方向の並びの周期は前記第１周期であり、前記第２方向の並びの周期は前記第２周期である、撮像素子。
前記第３の画素ブロック群の、前記第１方向の並びの周期は前記第１周期であり、前記第２方向の並びの周期は前記第２周期である、撮像素子。
【請求項5】
請求項４に記載の撮像素子において、
前記第３の画素ブロック群のそれぞれは、前記第１の画素ブロック群のそれぞれに対し、前記第１方向に前記第１周期とは異なる第３シフト量、または前記第２方向に前記第２周期とは異なる第４シフト量だけ位置ずれして並んでいる、撮像素子。
前記第３の画素ブロック群のそれぞれは、前記第１の画素ブロック群のそれぞれに対し、前記第１方向に前記第１周期とは異なる第３シフト量、または前記第２方向に前記第２周期とは異なる第４シフト量だけ位置ずれして並んでいる、撮像素子。
【請求項6】
請求項５に記載の撮像素子において、
前記第３シフト量は、前記第１周期の４０％以上、かつ６０％以下の値であり、
前記第４シフト量は、前記第２周期の４０％以上、かつ６０％以下の値である、撮像素子。
前記第３シフト量は、前記第１周期の４０％以上、かつ６０％以下の値であり、
前記第４シフト量は、前記第２周期の４０％以上、かつ６０％以下の値である、撮像素子。
【請求項7】
請求項４から請求項６までのいずれか一項に記載の撮像素子において、
複数の前記画素ブロックは、さらに、
前記画素ブロックが、前記第３の画素ブロック群のそれぞれに対し、前記第１方向に前記第１周期とは異なる第５シフト量、または前記第２方向に前記第２周期とは異なる第６シフト量だけ位置ずれして並ぶ第４の画素ブロック群を含み、
前記第４の画素ブロック群に含まれる前記画素は、前記第２分光感度を有する、撮像素子。
複数の前記画素ブロックは、さらに、
前記画素ブロックが、前記第３の画素ブロック群のそれぞれに対し、前記第１方向に前記第１周期とは異なる第５シフト量、または前記第２方向に前記第２周期とは異なる第６シフト量だけ位置ずれして並ぶ第４の画素ブロック群を含み、
前記第４の画素ブロック群に含まれる前記画素は、前記第２分光感度を有する、撮像素子。
【請求項8】
請求項７に記載の撮像素子において、
前記第５シフト量は、前記第１周期の４０％以上、かつ６０％以下の値であり、
前記第６シフト量は、前記第２周期の４０％以上、かつ６０％以下の値である、撮像素子。
前記第５シフト量は、前記第１周期の４０％以上、かつ６０％以下の値であり、
前記第６シフト量は、前記第２周期の４０％以上、かつ６０％以下の値である、撮像素子。
【請求項9】
請求項５に記載の撮像素子において、
前記第３シフト量は、前記画素の前記第１方向の並びの周期の半分であり、
前記第４シフト量は、前記画素の前記第２方向の並びの周期の半分である、撮像素子。
前記第３シフト量は、前記画素の前記第１方向の並びの周期の半分であり、
前記第４シフト量は、前記画素の前記第２方向の並びの周期の半分である、撮像素子。
【請求項10】
請求項３に記載の撮像素子において、
前記第３の画素ブロック群の、前記第１方向の並びの周期は前記第１周期の半分であり、前記第２方向の並びの周期は前記第２周期の半分である、撮像素子。
前記第３の画素ブロック群の、前記第１方向の並びの周期は前記第１周期の半分であり、前記第２方向の並びの周期は前記第２周期の半分である、撮像素子。
【請求項11】
請求項１から請求項１０までのいずれか一項に記載の撮像素子において、
前記第１シフト量は、前記第１周期の４０％以上、かつ６０％以下の値であり、
前記第２シフト量は、前記第２周期の４０％以上、かつ６０％の値である、撮像素子。
前記第１シフト量は、前記第１周期の４０％以上、かつ６０％以下の値であり、
前記第２シフト量は、前記第２周期の４０％以上、かつ６０％の値である、撮像素子。
【請求項12】
請求項１から請求項１１までのいずれか一項に記載の撮像素子において、
複数の前記画素は、第１基板に設けられ、
複数の前記読出部は、前記第１基板に積層された第２基板に設けられている、撮像素子。
複数の前記画素は、第１基板に設けられ、
複数の前記読出部は、前記第１基板に積層された第２基板に設けられている、撮像素子。
【請求項13】
請求項１から請求項１２までのいずれか一項に記載の撮像素子において、
前記画素の分光感度は、前記光電変換部の分光感度と、前記光電変換部よりも前記光の入射側に配置されたカラーフィルタの分光透過率に応じて定まる、撮像素子。
前記画素の分光感度は、前記光電変換部の分光感度と、前記光電変換部よりも前記光の入射側に配置されたカラーフィルタの分光透過率に応じて定まる、撮像素子。
【請求項14】
光を光電変換して電荷を生成する光電変換部を有し、第１信号線に接続される第１画素を複数有する第１画素ブロックと、
光を光電変換して電荷を生成する光電変換部を有し、第２信号線に接続される第２画素を複数有する第２画素ブロックと、
光を光電変換して電荷を生成する光電変換部を有し、第３信号線に接続される第３画素を複数有する第３画素ブロックと、を備え、
前記第１画素ブロックは第１領域において複数の前記第１画素が第１方向と前記第１方向と交差する第２方向とに配置され、前記第２画素ブロックは第２領域において複数の前記第２画素が前記第１方向と前記第２方向とに配置され、前記第３画素ブロックは前記第１領域の一部と前記第２領域の一部とを含む第３領域において複数の前記第３画素が前記第１方向と前記第２方向とに配置される撮像素子。
光を光電変換して電荷を生成する光電変換部を有し、第２信号線に接続される第２画素を複数有する第２画素ブロックと、
光を光電変換して電荷を生成する光電変換部を有し、第３信号線に接続される第３画素を複数有する第３画素ブロックと、を備え、
前記第１画素ブロックは第１領域において複数の前記第１画素が第１方向と前記第１方向と交差する第２方向とに配置され、前記第２画素ブロックは第２領域において複数の前記第２画素が前記第１方向と前記第２方向とに配置され、前記第３画素ブロックは前記第１領域の一部と前記第２領域の一部とを含む第３領域において複数の前記第３画素が前記第１方向と前記第２方向とに配置される撮像素子。
【請求項15】
請求項１から請求項１４のいずれか一項に記載の撮像素子と、
前記撮像素子から出力された信号に基づいて画像データを生成する生成部と、を備える撮像装置。
前記撮像素子から出力された信号に基づいて画像データを生成する生成部と、を備える撮像装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、撮像素子および撮像装置に関する。
【背景技術】
【0002】
複数の画素を含む画素ブロックごとに信号を読み出す撮像素子が知られている（例えば、特許文献１）。従来から、出力された信号から生成される画像の高品質化が望まれている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１３－１４３７３０号公報
【発明の概要】
【0004】
第１の態様によれば、撮像素子は、光を光電変換して電荷を生成する光電変換部と前記光電変換部で生成された電荷に基づく信号を出力する出力部とを含み撮像面内方向に並んで設けられた複数の画素と、複数の前記画素からの出力信号を読み出す読出部とを有する画素ブロックを複数備え、複数の前記画素ブロックは、前記画素ブロックが、第１方向に第１周期で並び、第２方向に第２周期で並ぶ第１の画素ブロック群と、前記画素ブロックが、前記第１の画素ブロック群のそれぞれに対し、前記第１方向に前記第１周期とは異なる第１シフト量、または前記第２方向に前記第２周期とは異なる第２シフト量だけ位置ずれして並ぶ第２の画素ブロック群と、を含む。
第２の態様によれば、撮像素子は、光を光電変換して電荷を生成する光電変換部を有し、第１信号線に接続される第１画素を複数有する第１画素ブロックと、光を光電変換して電荷を生成する光電変換部を有し、第２信号線に接続される第２画素を複数有する第２画素ブロックと、光を光電変換して電荷を生成する光電変換部を有し、第３信号線に接続される第３画素を複数有する第３画素ブロックと、を備え、前記第１画素ブロックは第１領域において複数の前記第１画素が第１方向と前記第１方向と交差する第２方向とに配置され、前記第２画素ブロックは第２領域において複数の前記第２画素が前記第１方向と前記第２方向とに配置され、前記第３画素ブロックは前記第１領域の一部と前記第２領域の一部とを含む第３領域において複数の前記第３画素が前記第１方向と前記第２方向とに配置される。
第２の態様によれば、撮像素子は、光を光電変換して電荷を生成する光電変換部を有し、第１信号線に接続される第１画素を複数有する第１画素ブロックと、光を光電変換して電荷を生成する光電変換部を有し、第２信号線に接続される第２画素を複数有する第２画素ブロックと、光を光電変換して電荷を生成する光電変換部を有し、第３信号線に接続される第３画素を複数有する第３画素ブロックと、を備え、前記第１画素ブロックは第１領域において複数の前記第１画素が第１方向と前記第１方向と交差する第２方向とに配置され、前記第２画素ブロックは第２領域において複数の前記第２画素が前記第１方向と前記第２方向とに配置され、前記第３画素ブロックは前記第１領域の一部と前記第２領域の一部とを含む第３領域において複数の前記第３画素が前記第１方向と前記第２方向とに配置される。
【図面の簡単な説明】
【0005】
【図1】撮像装置の構成を模式的に示す断面図である。
【図2】撮像面側から見た撮像素子の全体平面図である。
【図4】撮像素子の画素および読み出し回路の回路図である。
【図5】画素ブロックごとの画素の出力の一例を模式的に示す図である。
【図6】撮像素子の断面図である。
【図7】変形例１における撮像素子の画素の一部を示す図である。
【図8】変形例２における撮像素子の画素の一部を示す図である。
【図9】変形例３における撮像素子の画素の一部を示す図である。
【図10】変形例４における撮像素子の画素の一部を示す図である。
【図11】変形例４の別の例における撮像素子の画素の一部を示す図である。
【発明を実施するための形態】
【0006】
図面を参照しながら、一実施の形態の撮像装置および撮像装置が備える撮像素子について説明を行う。
図１は、実施の形態に係る撮像装置の構成を模式的に示すブロック図である。図１では、実施の形態に係る撮像装置の一例である電子カメラ１（以下、カメラ１と称する）の構成例を示す。なお、説明の都合上、図示するように、ｘ軸、ｙ軸、ｚ軸からなる直交座標系を設ける。図１においては、ｚ軸は、撮像光学系２の光軸Ｏ方向に沿って設けられ、ｙ軸は、ｚ軸に直交し図１の紙面上下方向に沿って設けられる。ｘ軸は、ｙ軸およびｚ軸に直交する方向に沿って設けられる。
カメラ１は、撮像光学系（結像光学系）２、撮像素子３、制御部４、メモリ５及び操作部７を備える。撮像光学系２は、焦点調節レンズ（フォーカスレンズ）を含む複数のレンズ及び絞りを有し、撮像素子３に被写体像を結像する。なお、撮像光学系２は、カメラ１から着脱可能にしてもよい。
図１は、実施の形態に係る撮像装置の構成を模式的に示すブロック図である。図１では、実施の形態に係る撮像装置の一例である電子カメラ１（以下、カメラ１と称する）の構成例を示す。なお、説明の都合上、図示するように、ｘ軸、ｙ軸、ｚ軸からなる直交座標系を設ける。図１においては、ｚ軸は、撮像光学系２の光軸Ｏ方向に沿って設けられ、ｙ軸は、ｚ軸に直交し図１の紙面上下方向に沿って設けられる。ｘ軸は、ｙ軸およびｚ軸に直交する方向に沿って設けられる。
カメラ１は、撮像光学系（結像光学系）２、撮像素子３、制御部４、メモリ５及び操作部７を備える。撮像光学系２は、焦点調節レンズ（フォーカスレンズ）を含む複数のレンズ及び絞りを有し、撮像素子３に被写体像を結像する。なお、撮像光学系２は、カメラ１から着脱可能にしてもよい。
【0007】
撮像素子３は、例えば、ＣＭＯＳイメージセンサである。撮像素子３は、撮像光学系２を通過した光束を受光して、被写体像を撮像する。撮像素子３には、詳細を後述するように、マイクロレンズと、光電変換部とを有する複数の画素が二次元状（行方向及びそれと交差する列方向）に配置される。光電変換部は、例えばフォトダイオード（ＰＤ）によって構成される。撮像素子３は、撮像画素とＡＦ画素（焦点検出画素）とを有する。撮像画素は、入射した光を光電変換して画像生成に用いる信号（画像信号）を出力する。ＡＦ画素は、入射した光を光電変換して焦点検出に用いる信号（焦点検出信号）を出力する。撮像素子３にて生成された信号（画像信号、焦点検出信号）は制御部４に出力される。
【0008】
メモリ５は、例えば、メモリカード等の記録媒体である。メモリ５には、画像データ等が記録される。メモリ５へのデータの書き込みや、メモリ５からのデータの読み出しは、制御部４によって行われる。操作部７は、レリーズボタン、電源スイッチなどの各種設定スイッチ等を含み、それぞれの操作に応じた操作信号を制御部４へ出力する。
【0009】
制御部４は、ＣＰＵ、ＲＯＭ、ＲＡＭ等により構成され、制御プログラムに基づきカメラ１の各部を制御する。制御部４は画像データ生成部４ａを備える。画像データ生成部４ａは、撮像素子３から出力される撮像信号に各種の画像処理を行って画像データを生成する。画像処理には、例えば、階調変換処理、色補間処理、輪郭強調処理等の公知の画像処理が含まれる。
【0010】
本実施の形態のカメラ１が備える撮像素子３について詳細に説明を行う。
図２は、撮像素子３を撮像面側から、すなわち図１の＋ｚ側から見た場合の全体構成を模式的に示す図である。撮像素子３は、図２のｘ方向およびｙ方向に配列される複数の画素３０を有している。図２では一部を省略して描いているが、画素３０は、ｘ方向およびｙ方向にそれぞれ例えば１０００個以上に渡って多数配列されていても良い。
複数の画素３０が配列された領域（撮像領域）の、図中の左端には水平制御部ＨＣが設けられ、図中の上端には垂直制御部ＶＣが設けられている。
図２は、撮像素子３を撮像面側から、すなわち図１の＋ｚ側から見た場合の全体構成を模式的に示す図である。撮像素子３は、図２のｘ方向およびｙ方向に配列される複数の画素３０を有している。図２では一部を省略して描いているが、画素３０は、ｘ方向およびｙ方向にそれぞれ例えば１０００個以上に渡って多数配列されていても良い。
複数の画素３０が配列された領域（撮像領域）の、図中の左端には水平制御部ＨＣが設けられ、図中の上端には垂直制御部ＶＣが設けられている。
【0011】
撮像素子３は、複数の画素領域Ｒを有する。図２では、１つの画素領域Ｒは、破線で示した境界線ＢＢにより囲まれる、ｘ方向およびｙ方向に配列されている複数の画素３０を有する。図２においては、８×８個の計６４個の画素３０からなる画素領域Ｒが複数設けられている場合を例示している。各画素領域Ｒは、ｘ方向に第１周期およびｙ方向に第２周期で並ぶ。第１周期および第２周期のそれぞれは、画素領域Ｒのｘ方向の画素数およびｙ方向の画素数であり、本実施の形態では８個である場合を例に挙げる。
画素領域Ｒのそれぞれの中の複数の画素３０は、後述するようにそれぞれの出力部が、１つの出力線に接続され、１つの読出部に接続されている。なお、画素領域Ｒのそれぞれの中の複数の画素３０は、複数の出力線に接続され、複数の読出部に接続されていてもよい。
また、画素領域Ｒの外郭形状は図２に示した長方形に限られるものではなく、複数の画素３０を包含する任意の形状であっても良い。この場合、境界線ＢＢの形状は単純な直線ではなく、複数の直線が折れ曲がって接続された形状になる。
画素領域Ｒのそれぞれの中の複数の画素３０は、後述するようにそれぞれの出力部が、１つの出力線に接続され、１つの読出部に接続されている。なお、画素領域Ｒのそれぞれの中の複数の画素３０は、複数の出力線に接続され、複数の読出部に接続されていてもよい。
また、画素領域Ｒの外郭形状は図２に示した長方形に限られるものではなく、複数の画素３０を包含する任意の形状であっても良い。この場合、境界線ＢＢの形状は単純な直線ではなく、複数の直線が折れ曲がって接続された形状になる。
【0012】
図２に示した例の場合には、画素領域Ｒに含まれるｘ方向に８個およびｙ方向に８個配列される計６４個の画素３０のうち、斜線を付した１６個の画素３０が１つの画素ブロックＢＣを構成している。なお、１つの画素ブロックＢＣ内の１方向およびｙ方向の画素３０の配列数は、１６個に限られるものではなく、８個や３２個等の他の数であっても良い。また、ｘ方向とｙ方向とで配列数が異なっていても良い。
【0013】
図３は、図２に示す画素３０のうち、一部の画素ブロックＢＣを拡大して示す図である。図３に示した通り、複数の画素３０には、例えばＲ（赤）、Ｇ（緑）、Ｂ（青）の異なる分光特性を有する３つのカラーフィルタ（色フィルタ）のいずれかが設けられる。Ｒのカラーフィルタは主に赤色の波長域の光を透過し、Ｇのカラーフィルタは主に緑色の波長域の光を透過し、Ｂのカラーフィルタは主に青色の波長域の光を透過する。画素は、配置されたカラーフィルタによって異なる分光特性を有する。画素３０には、赤（Ｒ）の光に感度を有する画素（以下、Ｒ画素３０Ｒと称する）と、緑（Ｇ）の光に感度を有する画素（以下、Ｇ画素３０ＧｒまたはＧ画素３０Ｇｂと称する）と、青（Ｂ）の光に感度を有す画素（以下、Ｂ画素３０Ｂと称する）とがある。これらの画素３０は、いわゆるベイヤー配列で配列されている。Ｇ画素３０ＧｂはＢ画素３０Ｂと同じｘ方向に配置されたＧ画素であり、Ｇ画素３０ＧｒはＲ画素３０Ｒと同じｘ方向に配置されたＧ画素である。
【0014】
本実施の形態の複数の画素ブロックＢＣは、第１画素ブロック群Ｇ１と第２画素ブロック群Ｇ２とを含む。第１画素ブロック群Ｇ１は、ｘ方向に第１周期およびｙ方向に第２周期で並ぶ複数の画素ブロックＢＣからなる。第１周期および第２周期のそれぞれは、上述した画素領域Ｒのｘ方向の画素数およびｙ方向の画素数であり、本実施の形態では８個である場合を例に挙げる。以下の説明では、第１画素ブロック群Ｇ１を構成する画素ブロックＢＣを第１画素ブロックＢＣ１と呼称し、図３では破線で示す境界線ＢＢ１により囲まれる領域を一例とする。各第１画素ブロックＢＣ１は、境界線ＢＢ１により囲まれる画素領域Ｒ１内においてベイヤー配列で配列されたＧ画素３０Ｇｂ、Ｇ画素３０Ｇｒ、Ｒ画素３０Ｒ、Ｂ画素３０Ｂのうち、各１６個のＧ画素３０Ｇｒを有する。なお、図３においては、第１画素ブロックＢＣ１を構成するＧ画素３０Ｇｒには斜線を付して示す。また、図３においては、複数の第１画素ブロックＢＣ１のうち、代表して第１画素ブロックＢＣ１ａ、ＢＣ１ｂ、ＢＣ１ｃおよびＢＣ１ｄを示す。第１画素ブロックＢＣ１ａとＢＣ１ｂおよびＢＣ１ｃとＢＣ１ｄとはｘ方向に並び、第１画素ブロックＢＣ１ａとＢＣ１ｃおよびＢＣ１ｂとＢＣ１ｄとはｙ方向に並んでいる。
【0015】
第２画素ブロック群Ｇ２は、第１画素ブロック群Ｇ１の各画素ブロックＢＣ１に対して、ｘ方向に第１周期とは異なる第１シフト量、ｙ方向に第２周期とは異なる第２シフト量だけ位置ずれして並ぶ複数の画素ブロックＢＣからなる。以下の説明では、第２画素ブロック群Ｇ２を構成する画素ブロックＢＣを第２画素ブロックＢＣ２と呼称し、図３では一点鎖線で示す境界線ＢＢ２により囲まれる画素領域Ｒ２内の１６個の画素３０を一例とする。第２画素ブロックＢＣ２は、境界線ＢＢ２により囲まれる画素領域Ｒ２内においてベイヤー配列で配列されたＧ画素３０Ｇｂ、Ｇ画素３０Ｇｒ、Ｒ画素３０Ｒ、Ｂ画素３０Ｂのうち、各１６個のＧ画素３０Ｇｂを有する。なお、図３においては、第２画素ブロックＢＣ２を構成するＧ画素３０Ｇｂにはドットを付して示す。また、図３においては、複数の第２画素ブロックＢＣ２のうち、代表して第２画素ブロックＢＣ２ａ、ＢＣ２ｂ、ＢＣ２ｃおよびＢＣ２ｄを示す。第２画素ブロックＢＣ２ａとＢＣ２ｂおよびＢＣ２ｃとＢＣ２ｄとはｘ方向に並び、第２画素ブロックＢＣ２ａとＢＣ２ｃおよびＢＣ２ｂとＢＣ２ｄとはｙ方向に並んでいる。第１画素ブロックＢＣ１を構成するＧ画素３０Ｇｒと、第２画素ブロックＢＣ２を構成するＧ画素３０Ｇｂとはともに第１分光感度を有する。第１分光感度は、一例として、緑の光に対する感度が、青や赤の光に対する感度よりも高い分光感度である。
【0016】
本実施の形態においては、第１シフト量および第２シフト量をそれぞれ画素ブロックＢＣの大きさの半分（すなわち、第１周期および第２周期の半分である画素３０の４個分）をシフト量とした場合を例に挙げる。このため、第２画素ブロックＢＣ２は、複数の画素ブロックＢＣ１のそれぞれに対応する画素領域Ｒ１の一部を含む。例えば、第２画素ブロックＢＣ２ａでは、第１画素ブロックＢＣ１ａに対応する画素領域Ｒ１の一部と、第１画素ブロックＢＣ１ｂに対応する画素領域Ｒ１の一部と、第１画素ブロックＢＣ１ｃに対応する画素領域Ｒ１の一部と、第１画素ブロックＢＣ１ｄに対応する画素領域Ｒ１の一部と、を含む画素領域Ｒ２において、複数のＧ画素３０Ｇｂがｘ方向とｙ方向とに配置される。
なお、第１シフト量は画素ブロックＢＣの大きさ（すなわち、第１周期）の半分とするものに限定されず、第１周期の４０％以上かつ６０％以下の値とすることができる。同様に、第２シフト量は画素ブロックＢＣの大きさ（すなわち、第２周期）の半分とするものに限定されず、第２周期の４０％以上かつ６０％以下の値とすることができる。第１シフト量と第２シフト量とが異なる値であってもよい。
なお、第１シフト量は画素ブロックＢＣの大きさ（すなわち、第１周期）の半分とするものに限定されず、第１周期の４０％以上かつ６０％以下の値とすることができる。同様に、第２シフト量は画素ブロックＢＣの大きさ（すなわち、第２周期）の半分とするものに限定されず、第２周期の４０％以上かつ６０％以下の値とすることができる。第１シフト量と第２シフト量とが異なる値であってもよい。
【0017】
図４は、図３に示した第１画素ブロックＢＣ１と第２画素ブロックＢＣ２に含まれる画素３０について、その電気回路の概要を模式的に示す拡大図であり、図４（ａ）は画素ブロックＢＣと垂直選択線、水平選択線等との関係を示し、図４（ｂ）は各画素３０の電気回路の構成を示す。なお、図示の都合上、第１画素ブロックＢＣ１を構成するＧ画素３０Ｇｒおよび第２画素ブロックＢＣ２を構成するＧ画素３０Ｇｒの電気回路の概要のみを示し、他のＲ画素３０ＲやＢ画素３０Ｂについては図示を省略するが、Ｒ画素３０Ｒ、Ｂ画素３０Ｂについても同様の構成を有する。また、図４においては、複数の第１画素ブロックＢＣ１および複数の第２画素ブロックＢＣ２のうち、第１画素ブロックＢＣ１ａおよび第２画素ブロックＢＣ２ａの画素３０を代表して示す。
【0018】
垂直制御部ＶＣ（図２参照）からは、各画素３０の後述する垂直選択トランジスタＴＶに接続されている垂直選択線ＶＳ１１～ＶＳ１４、ＶＳ２１～ＶＳ２４（総称して、垂直選択線ＶＳとも呼ぶ）がｙ方向に延びている。水平制御部ＨＣからは、各画素３０の後述する水平選択トランジスタＴＨに接続されている水平選択線ＨＳ１１～ＨＳ１４、ＨＳ２１～ＨＳ２４（総称して、水平選択線ＨＳとも呼ぶ）がｘ方向に延びている。垂直選択線ＶＳ１１～ＶＳ１４、ＶＳ２１～ＶＳ２４のそれぞれは、ｙ方向に並ぶ複数の画素３０で共用され、水平選択線ＨＳ１１～ＨＳ１４、ＨＳ２１～ＨＳ２４のそれぞれはｘ方向に並ぶ複数の画素３０で共用されている。
【0019】
各画素３０において、光電変換部であるフォトダイオードＰＤは入射光を光電変換して電荷を生成し、生成した電荷を一時的に蓄積する。転送トランジスタＴＸは、不図示の転送制御線よりそのゲートに送られる転送信号に基づいて、フォトダイオードＰＤに蓄積された電荷を、容量ＣＣが形成されるフローティングデフュージョン（ＦＤ）領域ＦＤに転送する。増幅トランジスタＴＡは、転送された電荷によりＦＤ領域ＦＤに生じた電圧がそのゲートに印加されることにより、フォトダイオードＰＤで生成された電荷に応じた信号を出力する。
【0020】
増幅トランジスタＴＡの入力側（ドレイン）には、電源電圧ＶＤＤが印加されている。リセットトランジスタＴＲは、ＦＤ領域ＦＤの電荷を電源電圧ＶＤＤ側に排出することで、ＦＤ領域ＦＤの電圧を電源電圧ＶＤＤにリセットする。
【0021】
各画素３０の増幅トランジスタＴＡの出力側（ソース側）は、垂直選択トランジスタＴＶの入力側に接続されている。第１画素ブロックＢＣ１の画素３０の垂直選択トランジスタＴＶのゲートは、垂直選択線ＶＳ１１～ＶＳ１４に接続されており、図２に示した垂直制御部ＶＣから送られてくる制御信号により、垂直選択トランジスタＴＶは導通または非導通となる。第２画素ブロックＢＣ２の画素３０の垂直選択トランジスタＴＶのゲートは、垂直選択線ＶＳ２１～ＶＳ２４に接続されており、図２に示した垂直制御部ＶＣから送られてくる制御信号により、垂直選択トランジスタＴＶは導通または非導通となる。
【0022】
各画素３０の垂直選択トランジスタＴＶの出力側は、水平選択トランジスタＴＨの入力側に接続されている。第１画素ブロックＢＣ１の画素３０の水平選択トランジスタＴＨのゲートは、水平選択線ＨＳ１１～ＨＳ１４に接続されており、図２に示した水平制御部ＨＣから送られてくる制御信号により、水平選択トランジスタＴＨは導通または非導通となる。第２画素ブロックＢＣ２の画素３０の水平選択トランジスタＴＨのゲートは、水平選択線ＨＳ２１～ＨＳ２４に接続されており、図２に示した水平制御部ＨＣから送られてくる制御信号により、水平選択トランジスタＴＨは導通または非導通となる。
【0023】
水平選択トランジスタＴＨの出力側は出力線ＲＷに接続され、光電変換して生成された電荷に基づく信号を信号線である出力線ＲＷへ出力する出力部である。出力線ＲＷは、画素３０の信号を読み出す読出部１００に接続されている。読出部１００は、例えば、画素３０から出力されるアナログ信号をデジタル信号に変換するＡＤ変換部を有し、画素ブロックＢＣごとに設けられる。上述したように、読出部１００は、画素ブロックＢＣごとに設けられている。すなわち、第１画素ブロックＢＣ１の各画素３０から出力された信号は出力線ＲＷ１により読出部１００ａに出力され、第２画素ブロックＢＣ２の各画素３０から出力された信号は出力線ＲＷ２により読出部１００ｂに出力される。
【0024】
本実施形態の撮像素子３の画素３０のリセット動作を含む撮像動作は、従来の４トランジスタ型のＣＭＯＳ型撮像素子とほぼ同様である。すなわち、撮像または焦点検出のための露光動作に先立って、リセットトランジスタＴＲおよび転送トランジスタＴＸが電源電圧ＶＤＤと導通して、ＦＤ領域ＦＤおよびフォトダイオードＰＤが電源電圧ＶＤＤにリセットされる。その後、転送トランジスタＴＸが非導通とされ、フォトダイオードＰＤで撮像または焦点検出のための露光が行われる。
【0025】
次に、撮像素子３の画素３０からの信号の読み出しについて説明する。
垂直制御部ＶＣは、図４（ａ）に示す第１画素ブロックＢＣ１の第ｎ行目の４個のＧ画素３０Ｇｒのそれぞれに接続された垂直選択線ＶＳ１１、ＶＳ１２、ＶＳ１３およびＶＳ１４に信号を送り、各Ｇ画素３０Ｇｒのそれぞれの垂直選択トランジスタＴＶを導通させる。そして、第ｎ行目の各Ｇ画素３０Ｇｒの転送トランジスタＴＸを導通させ、水平制御部ＨＣは、水平選択線ＨＳ１１、ＨＳ１２、ＨＳ１３およびＨＳ１４に信号を送り、各Ｇ画素３０Ｇｒの水平選択トランジスタＴＨを導通させる信号を送る。
以上の制御により、第１画素ブロックＢＣ１の第ｎ行目の各Ｇ画素３０Ｇｒの信号（Ｇ信号）は、出力線ＲＷ１１、ＲＷ１２、ＲＷ１３およびＲＷ１４に出力される。この結果、第１画素ブロックＢＣ１に接続されている読出部１００ａは、第１画素ブロックＢＣ１の第ｎ行目の各Ｇ画素３０Ｇｒの信号（Ｇ信号）を読み出すことができる。
その後、垂直制御部ＶＣは、垂直選択線ＶＳ１１、ＶＳ１２、ＶＳ１３およびＶＳ１４に、垂直選択トランジスタＴＶを非導通にさせる信号を送る。水平制御部ＨＣは、水平制御線ＨＳ１１、ＨＳ１２、ＨＳ１３およびＨＳ４に、転送トランジスタＴＸを非導通にさせる信号を送る。
以後同様の処理を行い、読出部１００ａは、第１画素ブロックＢＣ１の第ｎ＋２行目の各Ｇ画素３０Ｇｒ、第ｎ＋４行目の各Ｇ画素３０Ｇｒおよび第ｎ＋６行目の各Ｇ画素３０Ｇｒからの信号（Ｇ信号）を読み出す。
垂直制御部ＶＣは、図４（ａ）に示す第１画素ブロックＢＣ１の第ｎ行目の４個のＧ画素３０Ｇｒのそれぞれに接続された垂直選択線ＶＳ１１、ＶＳ１２、ＶＳ１３およびＶＳ１４に信号を送り、各Ｇ画素３０Ｇｒのそれぞれの垂直選択トランジスタＴＶを導通させる。そして、第ｎ行目の各Ｇ画素３０Ｇｒの転送トランジスタＴＸを導通させ、水平制御部ＨＣは、水平選択線ＨＳ１１、ＨＳ１２、ＨＳ１３およびＨＳ１４に信号を送り、各Ｇ画素３０Ｇｒの水平選択トランジスタＴＨを導通させる信号を送る。
以上の制御により、第１画素ブロックＢＣ１の第ｎ行目の各Ｇ画素３０Ｇｒの信号（Ｇ信号）は、出力線ＲＷ１１、ＲＷ１２、ＲＷ１３およびＲＷ１４に出力される。この結果、第１画素ブロックＢＣ１に接続されている読出部１００ａは、第１画素ブロックＢＣ１の第ｎ行目の各Ｇ画素３０Ｇｒの信号（Ｇ信号）を読み出すことができる。
その後、垂直制御部ＶＣは、垂直選択線ＶＳ１１、ＶＳ１２、ＶＳ１３およびＶＳ１４に、垂直選択トランジスタＴＶを非導通にさせる信号を送る。水平制御部ＨＣは、水平制御線ＨＳ１１、ＨＳ１２、ＨＳ１３およびＨＳ４に、転送トランジスタＴＸを非導通にさせる信号を送る。
以後同様の処理を行い、読出部１００ａは、第１画素ブロックＢＣ１の第ｎ＋２行目の各Ｇ画素３０Ｇｒ、第ｎ＋４行目の各Ｇ画素３０Ｇｒおよび第ｎ＋６行目の各Ｇ画素３０Ｇｒからの信号（Ｇ信号）を読み出す。
【0026】
垂直制御部ＶＣは、図４（ａ）に示す第２画素ブロックＢＣ２の第ｎ＋３行目の４個のＧ画素３０Ｇｂのそれぞれに接続された垂直選択線ＶＳ２１、ＶＳ２２、ＶＳ２３およびＶＳ２４に信号を送り、各Ｇ画素３０Ｇｂのそれぞれの垂直選択トランジスタＴＶを導通させる。そして、第ｎ＋３行目の各Ｇ画素３０Ｇｂの転送トランジスタＴＸを導通させ、水平制御部ＨＣは、水平選択線ＨＳ２１、ＨＳ２２、ＨＳ２３およびＨＳ２４に信号を送り、各Ｇ画素３０Ｇｂの水平選択トランジスタＴＨを導通させる信号を送る。
以上の制御により、第２画素ブロックＢＣ２の第ｎ＋３行目の各Ｇ画素３０Ｇｂの信号（Ｇ信号）は、出力線ＲＷ２１、ＲＷ２２、ＲＷ２３およびＲＷ２４に出力される。この結果、第２画素ブロックＢＣ２に接続されている読出部１００ｂは、第２画素ブロックＢＣ２の第ｎ＋３行目の各Ｇ画素３０Ｇｂの信号（Ｇ信号）を読み出すことができる。
その後、垂直制御部ＶＣは、垂直選択線ＶＳ２１、ＶＳ２２、ＶＳ２３およびＶＳ２４に、垂直選択トランジスタＴＶを非導通にさせる信号を送る。水平制御部ＨＣは、水平制御線ＨＳ２１、ＨＳ２２、ＨＳ２３およびＨＳ２４に、転送トランジスタＴＸを非導通にさせる信号を送る。
以後同様の処理を行い、読出部１００ｂは、第２画素ブロックＢＣ２の第ｎ＋５行目の各Ｇ画素３０Ｇｂ、第ｎ＋７行目の各Ｇ画素３０Ｇｂおよび第ｎ＋９行目の各Ｇ画素３０Ｇｂからの信号（Ｇ信号）を読み出す。
以上の制御により、第２画素ブロックＢＣ２の第ｎ＋３行目の各Ｇ画素３０Ｇｂの信号（Ｇ信号）は、出力線ＲＷ２１、ＲＷ２２、ＲＷ２３およびＲＷ２４に出力される。この結果、第２画素ブロックＢＣ２に接続されている読出部１００ｂは、第２画素ブロックＢＣ２の第ｎ＋３行目の各Ｇ画素３０Ｇｂの信号（Ｇ信号）を読み出すことができる。
その後、垂直制御部ＶＣは、垂直選択線ＶＳ２１、ＶＳ２２、ＶＳ２３およびＶＳ２４に、垂直選択トランジスタＴＶを非導通にさせる信号を送る。水平制御部ＨＣは、水平制御線ＨＳ２１、ＨＳ２２、ＨＳ２３およびＨＳ２４に、転送トランジスタＴＸを非導通にさせる信号を送る。
以後同様の処理を行い、読出部１００ｂは、第２画素ブロックＢＣ２の第ｎ＋５行目の各Ｇ画素３０Ｇｂ、第ｎ＋７行目の各Ｇ画素３０Ｇｂおよび第ｎ＋９行目の各Ｇ画素３０Ｇｂからの信号（Ｇ信号）を読み出す。
【0027】
以上、１つの第１画素ブロックＢＣ１と１つの第２画素ブロックＢＣ２内の画素３０の信号の読み出しについて説明したが、第１画素ブロック群Ｇ１の他の第１画素ブロックＢＣ１および第２画素ブロック群Ｇ２の他の第２画素ブロックＢＣ２においても同様である。各画素ブロックＢＣ内の各画素３０の信号は、各画素ブロックＢＣ内に設けられている出力線ＲＷに出力され、読出部１００により読み出される。なお、垂直選択線ＶＳは、複数の画素ブロックＢＣで共有されていてよい。例えば、垂直選択線ＶＳ１１～ＶＳ１４は、図３および右４に示す第１画素ブロックＢＣ１に対してｙ方向に並ぶ他の第１画素ブロックＢＣ１内の各画素３０に接続されていてもよい。
各画素ブロックＢＣの読出部１００で読み出された信号は、不図示の出力回路を経て、撮像素子３から出力される。
各画素ブロックＢＣの読出部１００で読み出された信号は、不図示の出力回路を経て、撮像素子３から出力される。
【0028】
上記のようにして出力された各画素ブロックＢＣからの信号の出力値（強度）は、例えば、各画素ブロックＢＣ内で読出部１００から各画素３０までの配線抵抗および配線容量の相違や、画素ブロックＢＣごとのゲインのばらつきや、電圧ムラ、制御線なまり等により、画素ブロックＢＣの境界で画素ブロックＢＣの中央に比べ出力が低下または上昇、すなわち変動することがある。
図５に、画素ブロックＢＣごとのＧ画素３０Ｇｒ、Ｇ画素３０Ｇｂからの信号強度の一例を模式的に示す。図５（ａ）は第１画素ブロック群Ｇ１のうち、代表してｘ方向に隣接する２個の第１画素ブロックＢＣ１からの信号の強度を示し、図５（ｂ）は第２画素ブロック群Ｇ２のうち、代表してｘ方向に隣接する２個の第２画素ブロックＢＣ２からの信号の強度を示す。図５においては、縦軸を信号の強度、横軸を画素３０のｘ方向の位置（画素列）を示す。
図５に、画素ブロックＢＣごとのＧ画素３０Ｇｒ、Ｇ画素３０Ｇｂからの信号強度の一例を模式的に示す。図５（ａ）は第１画素ブロック群Ｇ１のうち、代表してｘ方向に隣接する２個の第１画素ブロックＢＣ１からの信号の強度を示し、図５（ｂ）は第２画素ブロック群Ｇ２のうち、代表してｘ方向に隣接する２個の第２画素ブロックＢＣ２からの信号の強度を示す。図５においては、縦軸を信号の強度、横軸を画素３０のｘ方向の位置（画素列）を示す。
【0029】
図５においては、各画素ブロックＢＣにおける出力の変動の一例として、各画素ブロックＢＣの中央部における信号の強度が高く、境界に近づくに従い信号の強度が低下している場合を一例として示す。図５（ａ）では、第１画素ブロックＢＣ１のｘ方向の端部の第ｍ列（図３参照）のＧ画素３０Ｇｒからの信号（Ｇ信号）の強度は、第１画素ブロックＢＣ１のＧ画素３０Ｇｒからの信号よりも低下している。隣接する第１画素ブロックＢＣ１においても、端部である第ｍ＋２列（図３参照）のＧ画素３０Ｇｒからの信号（Ｇ信号）の強度は、中央部のＧ画素３０Ｇｒからの信号よりも低下している。同様に、図５（ｂ）では、第２画素ブロックＢＣ２の端部の第ｍ＋３列（図３参照）のＧ画素３０Ｇｂからの信号（Ｇ信号）の強度は、第２画素ブロックＢＣ２の中央部のＧ画素３０Ｇｂからの信号よりも低下している。隣接する第２画素ブロックＢＣ２においても、端部の第ｍ＋５列（図３参照）のＧ画素３０Ｇｂからの信号（Ｇ信号）の強度は、中央部のＧ画素Ｇｂ３０からの信号よりも低下している。
【0030】
上述したように、第２画素ブロックＢＣ２は、第１画素ブロックＢＣ１に対して、画素ブロックＢＣの大きさの半分のシフト量にてシフトした位置に設定されている。このため、画像データ生成部４ａは、第１画素ブロックＢＣ１の境界付近（第ｍ列、第ｍ＋２列）のＧ画素３０Ｇｒからの信号の強度を、第２画素ブロックＢＣ２の第ｍ＋１列のＧ画素３０Ｇｂからの信号の強度を用いて補完する。これにより、第ｍ列のＧ画素３０Ｇｒからの信号（Ｇ信号）の強度の低下と、第ｍ＋２列のＧ画素３０Ｇｒからの信号（Ｇ信号）の強度の低下とを補正し、第１画素ブロックＢＣ１の中央部と境界付近におけるＧ信号の変動を抑制できる。第２画素ブロックＢＣ２の境界付近のＧ画素３０Ｇｂからの信号の強度については、画像データ生成部４ａは、第１画素ブロックＢＣ１のＧ画素３０Ｇｒからの信号を用いて補完する。上記の処理の後、画像データ生成部４ａは、撮像素子３から出力された信号に各種の画像処理を行って画像データを生成する。この結果、画素ブロックＢＣにおけるＧ信号の変動が補正されることにより、画像上でムラの発生が抑制された画像データが生成される。
【0031】
図６は、本実施形態の撮像素子３の画素３０部分の断面を示す図である。なお図６では、撮像素子３の全体のうち、一部の断面のみを示している。図６中に示したｘ方向およびｚ方向は、図１中に示した各方向と同じである。撮像素子３は、いわゆる裏面照射型の撮像素子である。撮像素子３は、紙面上方向から入射した光を光電変換する。撮像素子３は、第１半導体基板７と、第２半導体基板８とを備える。
【0032】
上述のとおり、撮像素子３は複数の画素３０を有している。１つの画素３０は、第１半導体基板７に設けられた画素上部３０ｘと、第２半導体基板８に設けられた画素下部３０ｙとを含む。１つの画素上部３０ｘは、１つのマイクロレンズ７４、１つのカラーフィルタ７３、１つのフォトダイオードＰＤの受光部３１等が含まれる。
【0033】
第１半導体基板７は、画素上部３０ｘに含まれるフォトダイオードＰＤの受光部３１を含む受光層７１と、転送トランジスタＴＸ、増幅トランジスタＴＡ等のトランジスタが形成されている配線層７２とを備える。受光層７１は、第１半導体基板７の配線層７２とは反対側（裏面側）に配置される。受光層７１には、複数の受光部３１が二次元状に配置されている。
【0034】
第２半導体基板８には、画素下部３０ｙに含まれる垂直選択トランジスタＴＶ、水平選択トランジスタＴＨ、垂直選択線ＶＳ、水平制御線ＨＳ、読出部１００および電流源ＣＳなどが配置されている。
配線層７２の表面には複数のバンプ７５が配置される。第２半導体基板８の、配線層７２に対向する面には、複数のバンプ７５に対応する複数のバンプ７６が配置される。複数のバンプ７５と複数のバンプ７６とは互いに接合されている。複数のバンプ７５と複数のバンプ７６とを介して、第１半導体基板７と第２半導体基板８とが電気的に接続されている。
配線層７２の表面には複数のバンプ７５が配置される。第２半導体基板８の、配線層７２に対向する面には、複数のバンプ７５に対応する複数のバンプ７６が配置される。複数のバンプ７５と複数のバンプ７６とは互いに接合されている。複数のバンプ７５と複数のバンプ７６とを介して、第１半導体基板７と第２半導体基板８とが電気的に接続されている。
【0035】
なお、上述した第１半導体基板７および第２半導体基板８にそれぞれ配置される回路要素の構成は一例であって、そのうちのいくつかの構成物は、第１半導体基板７および第２半導体基板８のどちらに配置してもよい。例えば、フォトダイオードＰＤの受光部３１を含む受光層７１と、転送トランジスタＴＸ、増幅トランジスタＴＡ、および垂直選択トランジスタＴＶを第１半導体基板７に形成し、水平選択トランジスタＴＨと、水平制御線ＨＳと、読出部１００および電流源ＣＳとを、第２半導体基板８に配置してもよい。
【0036】
フォトダイオードＰＤの受光部３１を含む受光層７１と、転送トランジスタＴＸ、増幅トランジスタＴＡ、および垂直選択トランジスタＴＶ、水平選択トランジスタＴＨ、水平制御線ＨＳを第１半導体基板７に形成し、読出部１００および電流源ＣＳを第２半導体基板８に配置してもよい。
垂直制御部ＶＣおよび水平制御部ＨＣは、第１半導体基板７および第２半導体基板８のどちらに配置してもよい。
また、画素３０は第１半導体基板７および第２半導体基板８を有する積層構造であるものに限定されず、１つの半導体基板に上記の各構成が配置されても良い。
垂直制御部ＶＣおよび水平制御部ＨＣは、第１半導体基板７および第２半導体基板８のどちらに配置してもよい。
また、画素３０は第１半導体基板７および第２半導体基板８を有する積層構造であるものに限定されず、１つの半導体基板に上記の各構成が配置されても良い。
【0037】
ただし、第１半導体基板７に多くの回路要素を配置すると、第１半導体基板７に受光部３１を配置する面積または体積が十分に確保できなくなるので、読出部１００および電流源ＣＳは、第２半導体基板８に配置することが好ましい。
各画素３０のカラーフィルタ７３には、各画素の分光感度特性に合わせたカラーフィルタが配置されている。
各画素３０のカラーフィルタ７３には、各画素の分光感度特性に合わせたカラーフィルタが配置されている。
【0038】
以上の撮像素子の実施形態において、各画素３０の配列は、必ずしもベイヤー配列に限られるものではない。また、水平制御線ＨＳは、撮像素子３の長辺方向（ｘ方向）ではなく短辺方向（ｙ方向）に延びていてもよく、垂直選択線ＶＳは、撮像素子３の短辺方向（ｙ方向）ではなく長辺方向（ｘ方向）に延びていてもよい。また、各画素３０の信号の出力を制御する水平制御線ＨＳおよび垂直選択線ＶＳは、水平方向（ｘ方向）および垂直方向（ｙ方向）に延在するものでなくてもよい。
【0039】
上述した実施の形態によれば、次の作用効果が得られる。
（１）複数の画素ブロックＢＣは、第１画素ブロック群Ｇ１と第２画素ブロック群Ｇ２とを含む。第１画素ブロック群Ｇ１では、第１画素ブロックＢＣ１が、第１方向（ｘ方向）に第１周期で並び、第２方向（ｙ方向）に第２周期で並ぶ。第２画素ブロック群Ｇ２では、第２画素ブロックＢＣ２が、第１画素ブロック群Ｇ１の第１画素ブロックＢＣ１のそれぞれに対し、第１方向（ｘ方向）に第１周期とは異なる第１シフト量、または第２方向（ｙ方向）に第２周期とは異なる第２シフト量だけ位置ずれして並ぶ。これにより、第１画素ブロックＢＣ１からの信号の強度が、画素ブロックＢＣ内での読出部１００から各画素３０までの配線抵抗および配線容量の相違や、画素ブロックＢＣごとのゲインのばらつきや、電圧ムラ、制御線なまり等により、画素ブロックＢＣ内で信号が変動する場合に、第２画素ブロックＢＣ２からの信号を用いて上記の信号の変動を補正することができる。この結果、画素ブロックＢＣの境界に起因するムラの発生が抑制された高画質な画像データが生成される。
（１）複数の画素ブロックＢＣは、第１画素ブロック群Ｇ１と第２画素ブロック群Ｇ２とを含む。第１画素ブロック群Ｇ１では、第１画素ブロックＢＣ１が、第１方向（ｘ方向）に第１周期で並び、第２方向（ｙ方向）に第２周期で並ぶ。第２画素ブロック群Ｇ２では、第２画素ブロックＢＣ２が、第１画素ブロック群Ｇ１の第１画素ブロックＢＣ１のそれぞれに対し、第１方向（ｘ方向）に第１周期とは異なる第１シフト量、または第２方向（ｙ方向）に第２周期とは異なる第２シフト量だけ位置ずれして並ぶ。これにより、第１画素ブロックＢＣ１からの信号の強度が、画素ブロックＢＣ内での読出部１００から各画素３０までの配線抵抗および配線容量の相違や、画素ブロックＢＣごとのゲインのばらつきや、電圧ムラ、制御線なまり等により、画素ブロックＢＣ内で信号が変動する場合に、第２画素ブロックＢＣ２からの信号を用いて上記の信号の変動を補正することができる。この結果、画素ブロックＢＣの境界に起因するムラの発生が抑制された高画質な画像データが生成される。
【0040】
（２）第２画素ブロックＢＣ２に含まれる画素３０の少なくとも一部と、第１画素ブロックＢＣ１に含まれる画素３０の少なくとも一部とは、ともに同一の第１分光感度を有する。これにより、第１画素ブロックＢＣ１のＧ画素３０Ｇｒからの信号（Ｇ信号）の強度の不連続を、同色の第２画素ブロックＢＣ２のＧ画素３０Ｇｂからの信号（Ｇ信号）を用いて補正することが可能となる。
【0041】
（３）第２画素ブロックＢＣ２ａでは、第１画素ブロックＢＣ１ａに対応する画素領域Ｒ１の一部と第１画素ブロックＢＣ１ｂに対応する画素領域Ｒ１の一部と、第１画素ブロックＢＣ１ｃに対応する画素領域Ｒ１の一部と、第１画素ブロックＢＣ１ｄに対応する画素領域Ｒ１の一部とを含む画素領域Ｒ２において、複数のＧ画素３０Ｇｂがｘ方向とｙ方向とに配置される。これにより、第１画素ブロックＢＣ１からの信号の強度が、画素ブロックＢＣ内での読出部１００から各画素３０までの配線抵抗および配線容量の相違や、画素ブロックＢＣごとのゲインのばらつきや、電圧ムラ、制御線なまり等により、画素ブロックＢＣ内で信号が変動する場合に、第２画素ブロックＢＣ２からの信号を用いて上記の信号の変動を補正することができる。この結果、画素ブロックＢＣの境界に起因するムラの発生が抑制された高画質な画像データが生成される。
【0042】
次のような変形も本発明の範囲内であり、変形例の一つ、もしくは複数を上述の実施形態と組み合わせることも可能である。
（変形例１）
変形例１においては、複数の画素ブロックＢＣがさらにｘ方向およびｙ方向に所定の周期で並ぶ第３画素ブロック群を含み、第３画素ブロック群の画素ブロック（第３画素ブロック）に含まれる画素は、第１画素ブロック群Ｇ１および第２画素ブロック群Ｇ２のＧ画素３０とは異なる第２分光感度を有する。第２分光感度は、一例として、赤の光に対する感度が、青や緑の光に対する感度よりも高い分光感度である。すなわち、変形例１では、Ｒ画素３０Ｒが第３画素ブロックを構成する。
（変形例１）
変形例１においては、複数の画素ブロックＢＣがさらにｘ方向およびｙ方向に所定の周期で並ぶ第３画素ブロック群を含み、第３画素ブロック群の画素ブロック（第３画素ブロック）に含まれる画素は、第１画素ブロック群Ｇ１および第２画素ブロック群Ｇ２のＧ画素３０とは異なる第２分光感度を有する。第２分光感度は、一例として、赤の光に対する感度が、青や緑の光に対する感度よりも高い分光感度である。すなわち、変形例１では、Ｒ画素３０Ｒが第３画素ブロックを構成する。
【0043】
図７に変形例１の画素ブロックＢＣを示す。図３に示す実施の形態の場合と同様に境界線ＢＢ１で囲まれた画素領域Ｒ１中のＧ画素３０Ｇｒからなる第１画素ブロックＢＣ１を複数有する第１画素ブロック群Ｇ１と、境界線ＢＢ２で囲まれる画素領域Ｒ２中のＧ画素３０Ｒｂからなる第２画素ブロックＢＣ２を複数有する第２画素ブロック群Ｇ２に加え、第３画素ブロックＢＣ３が設定される。なお、図７においては、複数の第１画素ブロックＢＣ１、第２画素ブロックＢＣ２および第３画素ブロックＢＣ３のうち、それぞれ１個を代表して示す。
【0044】
第３画素ブロックＢＣ３は、第１画素ブロックＢＣ１と同様の境界線ＢＢ１で囲まれる画素領域Ｒ１内においてベイヤー配列で配列されたＧ画素３０Ｇｂ、Ｇ画素３０Ｇｒ、Ｒ画素３０Ｒ、Ｂ画素３０Ｂのうち、各１６個の横線を付して示すＲ画素３０Ｒを有する。この第３画素ブロックＢＣ３が、第１画素ブロックＢＣ１と同様に、ｘ方向に第１周期およびｙ方向に第２周期で複数並ぶことにより第３画素ブロック群Ｇ３が構成される。上述したように、各画素ブロックＢＣには読出部１００が設けられているので、各第３画素ブロックＢＣ３にもそれぞれ読出部１００が設けられる。
なお、図７に示す例では、第２分光感度を有する画素３０としてＲ画素３０Ｒである場合を示したが、Ｂ画素３０Ｂにより第３画素ブロックＢＣ３を構成して良い。この場合、第２分光感度は、一例として、青の光に対する感度が、赤や緑の光に対する感度よりも高い分光感度である。
なお、図７に示す例では、第２分光感度を有する画素３０としてＲ画素３０Ｒである場合を示したが、Ｂ画素３０Ｂにより第３画素ブロックＢＣ３を構成して良い。この場合、第２分光感度は、一例として、青の光に対する感度が、赤や緑の光に対する感度よりも高い分光感度である。
【0045】
（変形例２）
変形例２においては、変形例１に示す第３画素ブロック群Ｇ３の各第３画素ブロックＢＣ３が、第１画素ブロック群Ｇ１の第１画素ブロックＢＣ１のそれぞれに対して、ｘ方向に第１周期とは異なる第３シフト量、またはｙ方向に第２周期とは異なる第４シフト量だけ位置ずれして並ぶ。
変形例２においては、変形例１に示す第３画素ブロック群Ｇ３の各第３画素ブロックＢＣ３が、第１画素ブロック群Ｇ１の第１画素ブロックＢＣ１のそれぞれに対して、ｘ方向に第１周期とは異なる第３シフト量、またはｙ方向に第２周期とは異なる第４シフト量だけ位置ずれして並ぶ。
【0046】
図８に変形例２における画素ブロックＢＣを示す。第１画素ブロックＢＣ１および第２画素ブロックＢＣ２は図３に示す実施の形態の場合と同様に設定される。なお、図８においても、図７の場合と同様に、複数の第１画素ブロックＢＣ１、第２画素ブロックＢＣ２および第３画素ブロックＢＣ３のうち、それぞれ１個を代表して示す。
図８において、第３画素ブロックＢＣ３は、二点鎖線で示す境界線ＢＢ３にて囲まれた画素領域Ｒ３内においてベイヤー配列で配列されたＧ画素３０Ｇｂ、Ｇ画素３０Ｇｒ、Ｒ画素３０Ｒ、Ｂ画素３０Ｂのうち、各１６個の横線を付して示すＲ画素３０Ｒを有する。
図８において、第３画素ブロックＢＣ３は、二点鎖線で示す境界線ＢＢ３にて囲まれた画素領域Ｒ３内においてベイヤー配列で配列されたＧ画素３０Ｇｂ、Ｇ画素３０Ｇｒ、Ｒ画素３０Ｒ、Ｂ画素３０Ｂのうち、各１６個の横線を付して示すＲ画素３０Ｒを有する。
【0047】
図８（ａ）に示す第３画素ブロックＢＣ３は、第１画素ブロックＢＣ１に対してｘ方向に第１周期とは異なる第３シフト量だけ位置ずれした状態で第１周期にて並んでいる。この第３シフト量は画素ブロックＢＣの大きさの半分（すなわち、第１周期の半分である画素３０の４個分）の量である。なお、第３シフト量は画素ブロックＢＣの大きさ（すなわち、第１周期）の半分とするものに限定されず、第１周期の４０％以上かつ６０％以下の値とすることができる。
【0048】
図８（ｂ）において、第３画素ブロックＢＣ３は、第１画素ブロックＢＣ１に対してｙ方向に第２周期とは異なる第４シフト量だけ位置ずれした状態で第２周期にて並んでいる。この第４シフト量は画素ブロックＢＣの大きさの半分（すなわち、第２周期の半分である画素３０の４個分）の量である。なお、第４シフト量は画素ブロックＢＣの大きさ（すなわち、第２周期）の半分とするものに限定されず、第２周期の４０％以上かつ６０％以下の値とすることができる。
なお、図８に示す例では、第２分光感度を有する画素３０としてＲ画素３０Ｒである場合を示したが、Ｂ画素３０Ｂにより第３画素ブロックＢＣ３を構成して良い。
なお、図８に示す例では、第２分光感度を有する画素３０としてＲ画素３０Ｒである場合を示したが、Ｂ画素３０Ｂにより第３画素ブロックＢＣ３を構成して良い。
【0049】
（変形例３）
第３画素ブロックＢＣ３を構成するＲ画素３０Ｒの個数を、第１画素ブロックＢＣ１を構成するＧ画素３０Ｇｒの個数（１６個）より少ない個数（例えば、１／４である４個）に設定して良い。
図９に変形例３における画素ブロックＢＣを示す。なお、図９においても、図７、図８の場合と同様に、複数の第１画素ブロックＢＣ１、第２画素ブロックＢＣ２および第３画素ブロックＢＣ３のうち、それぞれ１個を代表して示す。
図９（ａ）は、第３画素ブロックＢＣ３を、境界線ＢＢ１で囲まれる矩形の画素領域Ｒ１の４つの端部の近傍にそれぞれ配列された横線を付して示すＲ画素３０Ｒにより構成する場合を一例として示す。
また、図９（ｂ）は、境界線ＢＢ１で囲まれる矩形の画素領域Ｒ１の１つの端部の近傍において二点鎖線ＢＢ３で囲まれた画素領域Ｒ３に配列された画素３０のうち、横線を付して示す４個のＲ画素３０Ｒにより第３画素ブロックＢＣ３を構成する場合を一例として示す。この場合、第３画素ブロック群Ｇ３を構成する複数の第３画素ブロックＢＣ３のｘ方向の並びの周期は第１周期の半分であり、ｙ方向の並びの周期は第２周期の半分となる。
なお、図９に示す例では、第２分光感度を有する画素３０としてＲ画素３０Ｒである場合を示したが、Ｂ画素３０Ｂにより第３画素ブロックＢＣ３を構成して良い。
第３画素ブロックＢＣ３を構成するＲ画素３０Ｒの個数を、第１画素ブロックＢＣ１を構成するＧ画素３０Ｇｒの個数（１６個）より少ない個数（例えば、１／４である４個）に設定して良い。
図９に変形例３における画素ブロックＢＣを示す。なお、図９においても、図７、図８の場合と同様に、複数の第１画素ブロックＢＣ１、第２画素ブロックＢＣ２および第３画素ブロックＢＣ３のうち、それぞれ１個を代表して示す。
図９（ａ）は、第３画素ブロックＢＣ３を、境界線ＢＢ１で囲まれる矩形の画素領域Ｒ１の４つの端部の近傍にそれぞれ配列された横線を付して示すＲ画素３０Ｒにより構成する場合を一例として示す。
また、図９（ｂ）は、境界線ＢＢ１で囲まれる矩形の画素領域Ｒ１の１つの端部の近傍において二点鎖線ＢＢ３で囲まれた画素領域Ｒ３に配列された画素３０のうち、横線を付して示す４個のＲ画素３０Ｒにより第３画素ブロックＢＣ３を構成する場合を一例として示す。この場合、第３画素ブロック群Ｇ３を構成する複数の第３画素ブロックＢＣ３のｘ方向の並びの周期は第１周期の半分であり、ｙ方向の並びの周期は第２周期の半分となる。
なお、図９に示す例では、第２分光感度を有する画素３０としてＲ画素３０Ｒである場合を示したが、Ｂ画素３０Ｂにより第３画素ブロックＢＣ３を構成して良い。
【0050】
（変形例４）
変形例４においては、複数の画素ブロックＢＣは、第３画素ブロックＢＣ３のそれぞれに対してｘ方向に第１周期とは異なる第５シフト量、またはｙ方向に第２周期とは異なる第６シフト量だけ位置ずれして並ぶ複数の第４画素ブロックからなる第４画素ブロック群を含む。第４画素ブロックに含まれる画素３０は、第３画素ブロックＢＣ３の画素３０と同様に第２分光感度を有する。
図１０に変形例４における画素ブロックＢＣの一例を示す。変形例４では、第３画素ブロックＢＣ３は、境界線ＢＢ１で囲まれる画素領域Ｒ１においてベイヤー配列で配列されたＧ画素３０Ｇｂ、Ｇ画素３０Ｇｒ、Ｒ画素３０Ｒ、Ｂ画素３０Ｂのうち、横線を付して示す８個のＲ画素３０Ｒを有する。第４画素ブロックＢＣ４は、図３で示した第２画素ブロックＢＣ２の境界線ＢＢ２と共通の境界線で囲まれる画素領域Ｒ２においてベイヤー配列で配列されたＧ画素３０Ｇｂ、Ｇ画素３０Ｇｒ、Ｒ画素３０Ｒ、Ｂ画素３０Ｂのうち、縦線を付して示す８個のＲ画素３０Ｒを有する。複数の第４画素ブロックＢＣ４は、ｘ方向に第１周期およびｙ方向に第２周期で並び、第４画素ブロック群Ｇ４を構成する。
変形例４においては、複数の画素ブロックＢＣは、第３画素ブロックＢＣ３のそれぞれに対してｘ方向に第１周期とは異なる第５シフト量、またはｙ方向に第２周期とは異なる第６シフト量だけ位置ずれして並ぶ複数の第４画素ブロックからなる第４画素ブロック群を含む。第４画素ブロックに含まれる画素３０は、第３画素ブロックＢＣ３の画素３０と同様に第２分光感度を有する。
図１０に変形例４における画素ブロックＢＣの一例を示す。変形例４では、第３画素ブロックＢＣ３は、境界線ＢＢ１で囲まれる画素領域Ｒ１においてベイヤー配列で配列されたＧ画素３０Ｇｂ、Ｇ画素３０Ｇｒ、Ｒ画素３０Ｒ、Ｂ画素３０Ｂのうち、横線を付して示す８個のＲ画素３０Ｒを有する。第４画素ブロックＢＣ４は、図３で示した第２画素ブロックＢＣ２の境界線ＢＢ２と共通の境界線で囲まれる画素領域Ｒ２においてベイヤー配列で配列されたＧ画素３０Ｇｂ、Ｇ画素３０Ｇｒ、Ｒ画素３０Ｒ、Ｂ画素３０Ｂのうち、縦線を付して示す８個のＲ画素３０Ｒを有する。複数の第４画素ブロックＢＣ４は、ｘ方向に第１周期およびｙ方向に第２周期で並び、第４画素ブロック群Ｇ４を構成する。
【0051】
図に示すように、第４画素ブロックＢＣ４は、第３画素ブロックＢＣ３に対して、ｘ方向に第１周期とは異なる第５シフト量、ｙ方向に第２周期とは異なる第６シフト量だけ位置ずれして並ぶ。第５シフト量および第６シフト量は、それぞれ画素ブロックＢＣの大きさの半分（すなわち、すなわち、第１周期および第２周期の半分である画素３０の４個分）である。
なお、第５シフト量は画素ブロックＢＣの大きさ（すなわち、第１周期）の半分とするものに限定されず、第１周期の４０％以上かつ６０％以下の値とすることができる。同様に、第６シフト量は画素ブロックＢＣの大きさ（すなわち、第２周期）の半分とするものに限定されず、第２周期の４０％以上かつ６０％以下の値とすることができる。第５シフト量と第６シフト量とが異なる値であってもよい。
なお、第５シフト量は画素ブロックＢＣの大きさ（すなわち、第１周期）の半分とするものに限定されず、第１周期の４０％以上かつ６０％以下の値とすることができる。同様に、第６シフト量は画素ブロックＢＣの大きさ（すなわち、第２周期）の半分とするものに限定されず、第２周期の４０％以上かつ６０％以下の値とすることができる。第５シフト量と第６シフト量とが異なる値であってもよい。
【0052】
上述したように、各画素ブロックＢＣには読出部１００が設けられているので、各第３画素ブロックＢＣ３および各第４画素ブロックＢＣ４にもそれぞれ読出部１００が設けられる。第３画素ブロックＢＣ３のＲ画素３０Ｒからの信号（Ｒ信号）と第４画素ブロックＢＣ４のＲ画素３０Ｒからの信号（Ｒ信号）とに対して、画像データ生成部４ａは、実施の形態にて説明した処理と同様の処理を行う。この結果、第３画素ブロックＢＣ３と第４画素ブロックＢＣ４とから出力されるＲ信号の変動が補正され、画像上でムラの発生が抑制された画像データを生成することができる。
なお、図１０に示す例では、第２分光感度を有する画素３０としてＲ画素３０Ｒである場合を示したが、Ｂ画素３０Ｂにより第３画素ブロックＢＣ３および第４画素ブロックＢＣ４を構成して良い。
なお、図１０に示す例では、第２分光感度を有する画素３０としてＲ画素３０Ｒである場合を示したが、Ｂ画素３０Ｂにより第３画素ブロックＢＣ３および第４画素ブロックＢＣ４を構成して良い。
【0053】
なお、図１０においては、第３画素ブロックＢＣ３および第４画素ブロックＢＣ４に含まれるＲ画素３０Ｒがそれぞれ８個の場合を例に挙げたが、第３画素ブロックＢＣ３および第４画素ブロックＢＣ４に含まれるＲ画素３０Ｒの個数は８個に限定されるものではない。
図１１に、他の例として、第３画素ブロックＢＣ３および第４画素ブロックＢＣ４に含まれるＲ画素３０Ｒがそれぞれ１６個の場合を例に挙げる。図１１では、第３画素ブロックＢＣ３は、二点鎖線で示す境界線ＢＢ３で囲まれる１６画素×１６画素の画素領域Ｒ３においてベイヤー配列で配列されたＧ画素３０Ｇｂ、Ｇ画素３０Ｇｒ、Ｒ画素３０Ｒ、Ｂ画素３０Ｂのうち、横線を付して示す１６個のＲ画素３０Ｒを有する。第４画素ブロックＢＣ４は、実線で示す境界線ＢＢ４で囲まれる１６画素×１６画素の画素領域Ｒ４においてベイヤー配列で配列されたＧ画素３０Ｇｂ、Ｇ画素３０Ｇｒ、Ｒ画素３０Ｒ、Ｂ画素３０Ｂのうち、縦線を付して示す１６個のＲ画素３０Ｒを有する。
図１１に、他の例として、第３画素ブロックＢＣ３および第４画素ブロックＢＣ４に含まれるＲ画素３０Ｒがそれぞれ１６個の場合を例に挙げる。図１１では、第３画素ブロックＢＣ３は、二点鎖線で示す境界線ＢＢ３で囲まれる１６画素×１６画素の画素領域Ｒ３においてベイヤー配列で配列されたＧ画素３０Ｇｂ、Ｇ画素３０Ｇｒ、Ｒ画素３０Ｒ、Ｂ画素３０Ｂのうち、横線を付して示す１６個のＲ画素３０Ｒを有する。第４画素ブロックＢＣ４は、実線で示す境界線ＢＢ４で囲まれる１６画素×１６画素の画素領域Ｒ４においてベイヤー配列で配列されたＧ画素３０Ｇｂ、Ｇ画素３０Ｇｒ、Ｒ画素３０Ｒ、Ｂ画素３０Ｂのうち、縦線を付して示す１６個のＲ画素３０Ｒを有する。
【0054】
図に示すように、第４画素ブロックＢＣ４は、第３画素ブロックＢＣ３に対して、ｘ方向に第１画素ブロックＢＣ１の配置周期である第１周期とは異なる第５シフト量、ｙ方向に第２画素ブロックＢＣ２の配置周期である第２周期とは異なる第６シフト量だけ位置ずれして並ぶ。第５シフト量は画素３０の５画素分の大きさであり、第６シフト量は画素３０の２個分の大きさである。なお、第５シフト量および第６シフト量は図１１に示す例における大きさに限定されず、第１画素ブロックＢＣ１および第２画素ブロックＢＣ２の大きさ（すなわち、第１周期および第２周期）の４０％以上かつ６０％以下の値とすることができる。
【0055】
（変形例５）
上述した実施の形態と変形例１～４においては、撮像素子３は画素３０がカラーフィルタを有するカラーセンサであるものに代えて、モノクロセンサでも良い。
上述した実施の形態と変形例１～４においては、撮像素子３は画素３０がカラーフィルタを有するカラーセンサであるものに代えて、モノクロセンサでも良い。
【0056】
上記では、種々の実施の形態および変形例を説明したが、本発明はこれらの内容に限定されるものではない。本発明の技術的思想の範囲内で考えられるその他の態様も本発明の範囲内に含まれる。
【符号の説明】
【0057】
１：撮像装置、
３：撮像素子、
４ａ：画像データ生成部、
３０：画素、
１００：読出部、
ＢＣ：画素ブロック、
ＢＣ１：第１画素ブロック、
ＢＣ２：第２画素ブロック、
ＢＣ３：第３画素ブロック、
ＢＣ４：第４画素ブロック、
Ｇ１：第１画素ブロック群、
Ｇ２：第２画素ブロック群、
Ｇ３：第３画素ブロック群、
Ｇ４：第４画素ブロック群
３：撮像素子、
４ａ：画像データ生成部、
３０：画素、
１００：読出部、
ＢＣ：画素ブロック、
ＢＣ１：第１画素ブロック、
ＢＣ２：第２画素ブロック、
ＢＣ３：第３画素ブロック、
ＢＣ４：第４画素ブロック、
Ｇ１：第１画素ブロック群、
Ｇ２：第２画素ブロック群、
Ｇ３：第３画素ブロック群、
Ｇ４：第４画素ブロック群
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】