特開 2022-18432 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022018432

(43)【公開日】2022-01-27

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 21/336 20060101AFI20220120BHJP

   H01L 27/11558 20170101ALI20220120BHJP

   H01L 21/822 20060101ALI20220120BHJP

   H01L 21/8234 20060101ALI20220120BHJP

【ＦＩ】

H01L29/78 371

H01L27/11558

H01L29/78 301M

H01L27/04 A

H01L27/06 102A

H01L27/088 H

【審査請求】未請求

【請求項の数】7

【出願形態】ＯＬ

(21)【出願番号】P 2020121536

(22)【出願日】2020-07-15

(71)【出願人】

【識別番号】308033711

【氏名又は名称】ラピスセミコンダクタ株式会社

(74)【代理人】

【識別番号】100079119

【弁理士】

【氏名又は名称】藤村 元彦

(72)【発明者】

【氏名】柴口 拓

【テーマコード（参考）】

5F038

5F048

5F083

5F101

5F140

【Ｆターム（参考）】

5F038AC04

5F038AC15

5F038CA02

5F038DF05

5F048AA01

5F048AB01

5F048AC01

5F048AC10

5F048BA01

5F048BB05

5F048BE03

5F048BE09

5F048BF07

5F048BG13

5F083EP13

5F083EP22

5F083EP30

5F083EP34

5F083GA01

5F083GA09

5F083KA01

5F083KA05

5F083LA21

5F083NA01

5F083NA03

5F101BA02

5F101BB06

5F101BB09

5F101BD02

5F101BD22

5F101BD35

5F101BD36

5F101BE02

5F101BE05

5F101BE06

5F101BH04

5F140AA39

5F140AB01

5F140AC32

5F140BA01

5F140BD05

5F140BE07

5F140BF01

5F140BF04

5F140BF51

5F140BH02

5F140BJ07

(57)【要約】

【課題】小面積で且つ十分な容量を有する不揮発性メモリを提供する。
【解決手段】第１導電型の第１ウェルを含む第１のメモリセルのデータ書き込み領域と、第２導電型の第２ウェルを含む第１のメモリセルのデータ読み出し領域と、第１導電型の第３ウェルを含む第１のメモリセル及び第２のメモリセルに共通のデータ消去領域と、第２導電型の第４ウェルを含む第２のメモリセルのデータ読み出し領域と、第１導電型の第５ウェルを含む第２のメモリセルのデータ書き込み領域と、第１ウェル、第２ウェル及び第３ウェルの上方の領域に跨って半導体基板の１の面上に延在するように形成された第１の導電層からなる第１のフローティングゲートと、第５ウェル、第４ウェル及び第３ウェルの上方の領域に跨って半導体基板の１の面上に延在するように形成された第２の導電層からなる第２のフローティングゲートと、を含む。
【選択図】図１

【特許請求の範囲】

【請求項1】

半導体基板と、前記半導体基板に形成された第１のメモリセルと、前記半導体基板に形成されかつ前記第１のメモリセルに隣接して配置された第２のメモリセルと、を含む半導体装置であって、
前記半導体基板の１の面の第１の領域から内部に向かって延在するように形成された第１導電型の第１ウェルを含み、前記第１のメモリセルへのデータ書き込み時に第１電圧の印加を受ける前記第１のメモリセルのデータ書き込み領域と、
前記第１の領域から離間した前記半導体基板の前記１の面の第２の領域から内部に向かって延在するように形成された前記第１導電型とは反対導電型の第２導電型の第２ウェルを含み、前記第１のメモリセルからのデータ読み出し時に読出電圧の印加を受ける前記第１のメモリセルのデータ読み出し領域と、
前記第２の領域から離間した前記半導体基板の前記１の面の第３の領域から内部に向かって延在するように形成された前記第１導電型の第３ウェルを含み、前記第１のメモリセル及び前記第２のメモリセルの少なくとも一方のデータの消去時に前記第１電圧の印加を受ける前記第１のメモリセル及び前記第２のメモリセルに共通のデータ消去領域と、
前記第３の領域から離間した前記半導体基板の前記１の面の第４の領域から内部に向かって延在するように形成された前記第２導電型の第４ウェルを含み、前記第２のメモリセルからのデータ読み出し時に前記読出電圧の印加を受ける前記第２のメモリセルのデータ読み出し領域と、
前記第４の領域から離間した前記半導体基板の前記１の面の第５の領域から内部に向かって延在するように形成された前記第１導電型の第５ウェルを含み、前記第２のメモリセルへのデータ書き込み時に前記第１電圧の印加を受ける前記第２のメモリセルのデータ書き込み領域と、
前記第１ウェルの上方の領域、前記第２ウェルの上方の領域及び前記第３ウェルの上方の領域に跨って前記半導体基板の前記１の面上に延在するように形成された第１の導電層からなる第１のフローティングゲートと、
前記第５ウェルの上方の領域、前記第４ウェルの上方の領域及び前記第３ウェルの上方の領域に跨って前記半導体基板の前記１の面上に延在するように形成された第２の導電層からなる第２のフローティングゲートと、
を含むことを特徴とする半導体装置。

【請求項2】

前記データ消去領域は、前記第１のメモリセル又は前記第２のメモリセルへのデータ書き込み時において前記第１電圧よりも小さい第２電圧の印加を受け、
前記第１のメモリセルのデータ読み出し領域は、前記第１のメモリセルへのデータ書き込み時において、前記第１電圧よりも小さくかつ前記第２電圧よりも大きい第３電圧の印加を受け、
前記第２のメモリセルのデータ読み出し領域は、前記第２のメモリセルへのデータ書き込み時において、前記第３電圧の印加を受けることを特徴とする請求項１に記載の半導体装置。

【請求項3】

前記第１ウェルの前記半導体基板の前記１の面に露出した表層部には前記第２導電型の第１の拡散領域が形成され、
前記第３ウェルの前記半導体基板の前記１の面に露出した表層部には前記第２導電型の第２の拡散領域が形成され、
前記第５ウェルの前記半導体基板の前記１の面に露出した表層部には前記第２導電型の第３の拡散領域が形成され、
前記第１の拡散領域、前記第２の拡散領域及び前記第３の拡散領域の各々には、電圧印加用のコンタクトが設けられていることを特徴とする請求項１又は２に記載の半導体装置。

【請求項4】

前記半導体基板の前記１の面の前記第１の領域と前記第２の領域との間の領域、前記第２の領域と前記第３の領域との間の領域、前記第３の領域と前記第４の領域との間の領域、及び前記第４の領域と前記第５の領域との間の領域の各々から内部に向かって延在し且つ前記第１のウェル及び前記第２のウェルに接するように形成された分離層を有することを特徴とする請求項１乃至３のいずれか１に記載の半導体装置。

【請求項5】

前記第１の導電層及び前記第２の導電層の各々は、前記第１導電型のポリシリコン層から構成されていることを特徴とする請求項１乃至４のいずれか１に記載の半導体装置。

【請求項6】

前記半導体基板は、前記第２導電型の半導体基板であることを特徴とする請求項１乃至５のいずれか１に記載の半導体装置。

【請求項7】

１の半導体基板の１の面の第１の領域から内部に向かって延在するように形成された第１導電型の第１ウェル領域と、
前記第１ウェル領域の上面に形成された前記第１導電型とは反対導電型である第２導電型の第１コンタクト形成領域と、
前記１の半導体基板の前記１の面から内部に向かって延在する第１の絶縁層を挟んで前記第１の領域から離間した前記１の半導体基板の前記１の面の第２の領域から、前記１の半導体基板の内部に向かって延在するように形成された前記第２導電型の第２ウェル領域と、
前記１の半導体基板の前記１の面から内部に向かって延在する第２の絶縁層を挟んで前記第２の領域から離間した前記１の半導体基板の前記１の面の第３の領域から、前記１の半導体基板の内部に向かって延在するように形成された前記第１導電型の第３ウェル領域と、
前記第３ウェル領域の上面に形成された前記第２導電型の第２コンタクト形成領域と、
前記１の半導体基板の前記１の面から内部に向かって延在する第３の絶縁層を挟んで前記第３の領域から離間した前記１の半導体基板の前記１の面の第４の領域から、前記１の半導体基板の内部に向かって延在するように形成された前記第２導電型の第４ウェル領域と、
前記１の半導体基板の前記１の面から内部に向かって延在する第４の絶縁層を挟んで前記第４の領域から離間した前記１の半導体基板の前記１の面の第５の領域から、前記１の半導体基板の内部に向かって延在するように形成された前記第１導電型の第５ウェル領域と、
前記第５ウェル領域の上面に形成された前記第２導電型の第３コンタクト形成領域と、
前記第１ウェル領域、前記第２ウェル領域及び前記第３ウェル領域の上方に跨って前記１の半導体基板の前記１の面上に延在するように形成された第１の導電層と、
前記第５ウェル領域、前記第４ウェル領域及び前記第３ウェル領域の上方に跨って前記１の半導体基板の前記１の面上に延在するように形成された第２の導電層と、
を含むことを特徴とする半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置に関する。

【背景技術】

【0002】

不揮発性の記憶装置として、電気的に絶縁された浮遊電極層であるフローティングゲート内の電荷の蓄積状態を変化させることにより、データの記憶及び消去を行う不揮発性メモリが知られている。かかる不揮発性メモリの構造としては、フローティングゲートを構成するポリシリコン層とコントロールゲートを構成するポリシリコン層とを重ねて配置する所謂スタック型の構造が一般的である。

【0003】

一方、スタック型の不揮発性メモリとは異なり、単層のポリシリコンを用いて構成された単層ポリシリコン型の不揮発性メモリが知られている（例えば、特許文献１）。単層ポリシリコン型の不揮発性メモリでは、例えばコントロールゲートとして機能する第１のウェル領域、読み出しゲートとして機能する第２のウェル領域、及びトンネルゲートとして機能する第３のウェル領域が半導体基板の表層部付近に設けられている。基板上には、第１のウェル領域から第３のウェル領域に亘ってオーバーラップするように、トンネル酸化膜及び単層のポリシリコンからなるフローティングゲートが形成されている。

【0004】

第１のウェル領域、第２のウェル領域及び第３のウェル領域の各々のトンネル酸化膜を挟んでフローティングゲートと対向する部分において、フローティングゲート、読み出しゲート及びトンネルゲートに対応するキャパシタが形成される。そして、コントロールゲート、読み出しゲート及びトンネルゲートの各々に電圧を印加し、フローティングゲートの電位を変化させることにより、データの書き込みや消去等の動作を行う。

【0005】

例えば、データ書き込み時には、コントロールゲートに電圧Ｖｗ（Ｖｗ＞０Ｖ）、トンネルゲートに０Ｖ、読み出しゲートに中間電圧Ｖｃ（０Ｖ＜Ｖｃ＜Ｖｗ）をそれぞれ印加する。コントロールゲートに印加された電圧Ｖｗに応じてフローティングゲートの電位が上昇し、第３のウェル領域（すなわち、トンネルゲート）からフローティングゲートに電荷が注入される。一方、データ消去時には、コントロールゲートに０Ｖ、トンネルゲートに電圧Ｖｗ、読み出しゲートに中間電圧Ｖｃをそれぞれ印加する。コントロールゲートに印加された電圧０Ｖに応じてフローティングゲートの電位が下降し、フローティングゲートに蓄積されていた電荷が第３のウェル領域へと移動する。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】特開平９－１２９７６０号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

複数のメモリ領域からなる不揮発性のメモリセルは、隣接するメモリ領域の境界が基板コンタクト領域によって分けられた構造で実現可能である。その場合、複数のメモリ領域の各々を、隣接するメモリ領域との境界部分に位置する消去容量部にそれぞれ独立したＮ型ウェル領域を有するように形成する方法がある。

【0008】

互いに隣接するメモリ領域におけるＮ型ウェル領域の間隔は、消去動作時の電圧を印加した際のウェル間耐圧によって決まる。したがって、隣接するメモリ領域の間には、消去時電圧の電圧値に応じて必要とされる一定以上の間隔を設ける必要があるため、メモリ全体のサイズが大きくなってしまうという問題があった。

【0009】

本発明は、上記問題点に鑑みてなされたものであり、小面積で且つ書き込み速度の速い不揮発性メモリを提供することを目的とする。

【課題を解決するための手段】

【0010】

本発明に係る半導体装置は、半導体基板と、前記半導体基板に形成された第１のメモリセルと、前記半導体基板に形成されかつ前記第１のメモリセルに隣接して配置された第２のメモリセルと、を含む半導体装置であって、前記半導体基板の１の面の第１の領域から内部に向かって延在するように形成された第１導電型の第１ウェルを含み、前記第１のメモリセルへのデータ書き込み時に第１電圧の印加を受ける前記第１のメモリセルのデータ書き込み領域と、前記第１の領域から離間した前記半導体基板の前記１の面の第２の領域から内部に向かって延在するように形成された前記第１導電型とは反対導電型の第２導電型の第２ウェルを含み、前記第１のメモリセルからのデータ読み出し時に読出電圧の印加を受ける前記第１のメモリセルのデータ読み出し領域と、前記第２の領域から離間した前記半導体基板の前記１の面の第３の領域から内部に向かって延在するように形成された前記第１導電型の第３ウェルを含み、前記第１のメモリセル及び前記第２のメモリセルの少なくとも一方のデータの消去時に前記第１電圧の印加を受ける前記第１のメモリセル及び前記第２のメモリセルに共通のデータ消去領域と、前記第３の領域から離間した前記半導体基板の前記１の面の第４の領域から内部に向かって延在するように形成された前記第２導電型の第４ウェルを含み、前記第２のメモリセルからのデータ読み出し時に前記読出電圧の印加を受ける前記第２のメモリセルのデータ読み出し領域と、前記第４の領域から離間した前記半導体基板の前記１の面の第５の領域から内部に向かって延在するように形成された前記第１導電型の第５ウェルを含み、前記第２のメモリセルへのデータ書き込み時に前記第１電圧の印加を受ける前記第２のメモリセルのデータ書き込み領域と、前記第１ウェルの上方の領域、前記第２ウェルの上方の領域及び前記第３ウェルの上方の領域に跨って前記半導体基板の前記１の面上に延在するように形成された第１の導電層からなる第１のフローティングゲートと、前記第５ウェルの上方の領域、前記第４ウェルの上方の領域及び前記第３ウェルの上方の領域に跨って前記半導体基板の前記１の面上に延在するように形成された第２の導電層からなる第２のフローティングゲートと、を含むことを特徴とする。

【0011】

また、本発明に係る半導体装置は、１の半導体基板の１の面の第１の領域から内部に向かって延在するように形成された第１導電型の第１ウェル領域と、前記第１ウェル領域の上面に形成された前記第１導電型とは反対導電型である第２導電型の第１コンタクト形成領域と、前記１の半導体基板の前記１の面から内部に向かって延在する第１の絶縁層を挟んで前記第１の領域から離間した前記１の半導体基板の前記１の面の第２の領域から、前記１の半導体基板の内部に向かって延在するように形成された前記第２導電型の第２ウェル領域と、前記１の半導体基板の前記１の面から内部に向かって延在する第２の絶縁層を挟んで前記第２の領域から離間した前記１の半導体基板の前記１の面の第３の領域から、前記１の半導体基板の内部に向かって延在するように形成された前記第１導電型の第３ウェル領域と、前記第３ウェル領域の上面に形成された前記第２導電型の第２コンタクト形成領域と、前記１の半導体基板の前記１の面から内部に向かって延在する第３の絶縁層を挟んで前記第３の領域から離間した前記１の半導体基板の前記１の面の第４の領域から、前記１の半導体基板の内部に向かって延在するように形成された前記第２導電型の第４ウェル領域と、前記１の半導体基板の前記１の面から内部に向かって延在する第４の絶縁層を挟んで前記第４の領域から離間した前記１の半導体基板の前記１の面の第５の領域から、前記１の半導体基板の内部に向かって延在するように形成された前記第１導電型の第５ウェル領域と、前記第５ウェル領域の上面に形成された前記第２導電型の第３コンタクト形成領域と、前記第１ウェル領域、前記第２ウェル領域及び前記第３ウェル領域の上方に跨って前記１の半導体基板の前記１の面上に延在するように形成された第１の導電層と、前記第５ウェル領域、前記第４ウェル領域及び前記第３ウェル領域の上方に跨って前記１の半導体基板の前記１の面上に延在するように形成された第２の導電層と、を含むことを特徴とする。

【発明の効果】

【0012】

本発明の半導体装置によれば、小面積で且つ書き込み速度の速い不揮発性メモリを提供することが可能となる。

【図面の簡単な説明】

【0013】

【図1】本発明に係る半導体装置の構成を示す上面図である。

【図2】図１の半導体装置のＸ－Ｘ線に沿った断面図である。

【図3】半導体装置の製造手順を示すフローチャートである。

【図4】比較例の半導体装置の構成を示す上面図である。

【図5】図４の半導体装置のＸ－Ｘ線に沿った断面図である。

【発明を実施するための形態】

【0014】

以下に本発明の好適な実施例を詳細に説明する。なお、以下の実施例における説明及び添付図面においては、実質的に同一または等価な部分には同一の参照符号を付している。

【0015】

図１は、本実施例に係る半導体メモリ１００を素子形成面の上方から見た上面図である。半導体メモリ１００は、単層ポリシリコン型の不揮発性半導体メモリのメモリセルを構成する半導体装置である。半導体メモリ１００は、メモリセルが複数配列された構造を有する。ここでは、半導体メモリ１００を構成する複数のメモリセルのうち、互いに隣接して配置された第１メモリセルＭ１及び第２メモリセルＭ２を示している。

【0016】

半導体メモリ１００の第１メモリセルＭ１及び第２メモリセルＭ２を構成するメモリ領域は、半導体基板の第１の面に形成された第１メモリ書き込み領域１１、第１メモリ読み出し領域１２、消去領域１３、第２メモリ読み出し領域１４及び第２メモリ書き込み領域１５を有する。

【0017】

第１メモリセルＭ１は、第１メモリ書き込み領域１１、第１メモリ読み出し領域１２及び消去領域１３から構成されている。第２メモリセルＭ２は、第２メモリ書き込み領域１５、第２メモリ読み出し領域１４及び消去領域１３から構成されている。消去領域１３は、第１メモリセルＭ１及び第２メモリセルＭ２に共通の消去領域として設けられている。なお、図１では、各領域の表層部の間に設けられた素子分離層の図示を省略している。

【0018】

第１メモリ書き込み領域１１は、第１導電型（本実施例では、Ｎ型）のウェル領域である第１ウェル領域２１を含む。第１ウェル領域２１は、上面視で矩形の形状を有し、半導体基板の第１の面上の第１の領域（図１に“２１”として破線で示す）から内部に向かって延在するように設けられている。第１ウェル領域２１は、半導体基板の第１の面側において凹凸構造を有し、その凸部は、半導体基板の第１の面に露出した平面部分である平面部２１Ｓを構成している。

【0019】

第１ウェル領域２１の表層部には、データ書き込みのためのアクティブ領域であるアクティブ領域３１が形成されている。アクティブ領域３１は、第１導電型とは反対導電型の第２導電型（本実施例では、Ｐ型）の拡散層によって構成されている。アクティブ領域３１には、タングステン等の導電体から構成される複数のコンタクトＣＴが設けられている。

【0020】

第１メモリ読み出し領域１２は、第２導電型（本実施例では、Ｐ型）のウェル領域である第２ウェル領域２２（図１では図示を省略）を含む。第２ウェル領域２２は、半導体基板の第１の面上の第１の領域とは離間した第２の領域（図示せず）から内部に向かって延在するように設けられている。

【0021】

第２ウェル領域２２は、半導体基板の第１の面側において凹凸構造を有し、その凸部は、半導体基板の表面に露出した平面部分である平面部２２Ｓを構成している。平面部２２Ｓは、データ読出しのためのアクティブ領域として機能する領域であり、タングステン等の導電体から構成される複数のコンタクトＣＴが設けられている。また、平面部２２Ｓの上面には、読み出し素子３２が設けられている。

【0022】

消去領域１３は、第１メモリセルＭ１及び第２メモリセルＭ２に共通の消去領域として設けられている。消去領域１３は、第１導電型（本実施例では、Ｎ型）のウェル領域である第３ウェル領域２３を含む。第３ウェル領域２３は、上面視で矩形の形状を有し、半導体基板の第１の面上の第２の領域とは離間した第３の領域（図１に“２３”として破線で示す）から内部に向かって延在するように設けられている。

【0023】

消去領域１３の表層部には、データ消去のためのアクティブ領域であるアクティブ領域３３が形成されている。アクティブ領域３３は、第１導電型とは反対導電型の第２導電型（本実施例では、Ｐ型）の拡散層によって構成されている。アクティブ領域３３には、タングステン等の導電体から構成される複数のコンタクトＣＴが設けられている。

【0024】

第２メモリ読み出し領域１４は、第２導電型（本実施例では、Ｐ型）のウェル領域である第４ウェル領域２４（図１では図示を省略）を含む。第４ウェル領域２４は、半導体基板の第１の面上の第３の領域とは離間した第４の領域（図示せず）から内部に向かって延在するように設けられている。

【0025】

第４ウェル領域２４は、半導体基板の第１の面側において凹凸構造を有し、その凸部は、半導体基板の表面に露出した平面部分である平面部２４Ｓを構成している。平面部２４Ｓは、データ読み出しのためのアクティブ領域として機能する領域であり、タングステン等の導電体から構成される複数のコンタクトＣＴが設けられている。また、平面部２４Ｓの上面には、読み出し素子３４が設けられている。

【0026】

第２メモリ書き込み領域１５は、第１導電型（本実施例では、Ｎ型）のウェル領域である第５ウェル領域２５を含む。第５ウェル領域２５は、上面視で矩形の形状を有し、半導体基板の第１の面上の第４の領域とは離間した第５の領域（図１に“２５”として破線で示す）から内部に向かって延在するように設けられている。第５ウェル領域２５は、半導体基板の第１の面側において凹凸構造を有し、その凸部は、半導体基板の表面に露出した平面部分である平面部２５Ｓを構成している。

【0027】

第５ウェル領域２５の表層部には、データ書き込みのためのアクティブ領域であるアクティブ領域３５が形成されている。アクティブ領域３５は、第１導電型とは反対導電型の第２導電型（本実施例では、Ｐ型）の拡散層によって構成されている。アクティブ領域３５には、タングステン等の導電体から構成される複数のコンタクトＣＴが設けられている。

【0028】

第１メモリセルＭ１の表面には、第１ゲートポリシリコン４１が形成されている。第１ゲートポリシリコン４１は、ポリシリコン膜からなる単層の導電層である。第１ゲートポリシリコン４１は、第１メモリ書き込み領域１１、第１メモリ読み出し領域１２及び消去領域１３の上面に亘り、且つ各々の表面の一部を露出するように形成されている。

【0029】

第１ゲートポリシリコン４１は、第１メモリ書き込み領域１１の平面部２１Ｓの一部を覆う上面視で矩形形状を有する領域（以下、第１の矩形領域と称する）と、消去領域１３の表面の一部を覆う上面視で矩形形状を有する領域（以下、第２の矩形領域と称する）と、第１メモリ読み出し領域１２の平面部２２Ｓを横断するように第１の矩形領域及び第２の矩形領域を接続する帯状の領域（以下、帯状領域と称する）と、を有する。

【0030】

第２ゲートポリシリコン４２は、第２メモリ書き込み領域１５の平面部２５Ｓの一部を覆う上面視で矩形形状を有する領域（以下、第１の矩形領域と称する）と、消去領域１３の表面の一部を覆う上面視で矩形形状を有する領域（以下、第２の矩形領域と称する）と、第２メモリ読み出し領域１４の平面部２４Ｓを横断するように第１の矩形領域及び第２の矩形領域を接続する帯状の領域（以下、帯状領域と称する）と、を有する。

【0031】

図２は、図１のＸ－Ｘ線に沿った断面図である。半導体メモリ１００は、半導体基板１０に形成された第１ウェル領域２１、第２ウェル領域２２、第３ウェル領域２３、第４ウェル領域２４及び第５ウェル領域２５から構成されている。なお、図２では、半導体メモリ１００を構成する半導体基板１０のうち、ウェル領域が形成されていない部分をシリコン基板５０として示している。

【0032】

第１ウェル領域２１は、第１メモリ書き込み領域１１を構成するＮ型ウェル領域である。第１ウェル領域２１の上面部（すなわち、凸部の表層付近）には、Ｐ型拡散領域Ｐ１が形成されている。Ｐ型拡散領域Ｐ１は、図１のアクティブ領域３１を構成するＰ型拡散層である。Ｐ型拡散領域Ｐ１には、電圧印加のためのコンタクトＣＴが設けられている。すなわち、Ｐ型拡散領域Ｐ１は、第１のコンタクト形成領域である。

【0033】

第２ウェル領域２２は、第１読み出し領域１２を構成するＰ型ウェル領域である。第２ウェル領域２２の凸部の半導体基板１０の表面に露出した平面部分２２Ｓは、データ読出しのためのアクティブ領域を構成している。

【0034】

第３ウェル領域２３は、消去領域１３を構成するＮ型ウェル領域である。第３ウェル領域２３の凸部の表層付近には、Ｐ型拡散領域Ｐ２が形成されている。Ｐ型拡散領域Ｐ２は、図１のアクティブ領域３３を構成するＰ型拡散層である。Ｐ型拡散領域Ｐ２には、電圧印加のためのコンタクトＣＴが設けられている。すなわち、Ｐ型拡散領域Ｐ１は、第２のコンタクト形成領域である。

【0035】

第４ウェル領域２４は、第２読み出し領域１４を構成するＰ型ウェル領域である。第２ウェル領域２４の凸部の半導体基板１０の表面に露出した平面部分２４Ｓは、データ読出しのためのアクティブ領域を構成している。

【0036】

第５ウェル領域２５は、第２書き込み領域１５を構成するＮ型ウェル領域である。第５ウェル領域２５の凸部の表層付近には、Ｐ型拡散領域Ｐ３が形成されている。Ｐ型拡散領域Ｐ３は、図１のアクティブ領域３５を構成するＰ型拡散層である。Ｐ型拡散領域Ｐ３には、電圧印加のためのコンタクトＣＴが設けられている。すなわち、Ｐ型拡散領域Ｐ３は、第３のコンタクト形成領域である。

【0037】

各ウェル領域の表層部の間の領域には、素子分離層（絶縁層）が形成されている。図２では、第１ウェル領域２１と第２ウェル領域２２との間の素子分離層を素子分離層５１ａ、第２ウェル領域２２と第３ウェル領域２３との間の素子分離層を素子分離層５１ｂ、第３ウェル領域２３と第４ウェル領域２４との間の素子分離層を素子分離層５１ｃ、第４ウェル領域２４と第５ウェル領域２５との間の素子分離層を素子分離層５１ｄ、それ以外の素子分離層を単に素子分離層５１として示している。これらの素子分離層は、隣接するウェル領域の間に設けられた溝に酸化膜を埋め込むことにより形成された、ＳＴＩ（Shallow Trench Isolation）構造を有する。

【0038】

また、第１ゲートポリシリコン４１と第１ウェル領域２１、第２ウェル領域２２及び第３ウェル領域２３の表面との間には、図示せぬトンネル酸化膜が形成されている。このトンネル酸化膜は、例えばシリコン酸化膜から構成されている。また、第２ゲートポリシリコン４２と第３ウェル領域２３、第４ウェル領域２４及び第５ウェル領域２５の表面との間には、同様のトンネル酸化膜が形成されている。

【0039】

半導体基板１０の表面には、絶縁層５２が形成されている。絶縁層５２は、第１ゲートポリシリコン４１及び第２ゲートポリシリコン４２の表面と各ウェル領域の半導体基板１０の表面に露出した部分とを覆うように形成されている。

【0040】

第１ゲートポリシリコン４１は、第１メモリセルＭ１のフローティングゲートを構成する導電層である。第１ウェル領域２１の第１ゲートポリシリコン４１によって覆われた部分は、第１メモリセルＭ１にデータの書き込み及び消去を行う際のコントロールゲートとして機能するウェル領域である。第３ウェル領域２３の第１ゲートポリシリコン４１によって覆われた部分は、第１メモリセルＭ１にデータの書き込み及び消去を行う際のトンネルゲートとして機能するウェル領域である。第２ウェル領域２２は、第１メモリセルＭ１からデータの読み出しを行う際の読み出しゲートとして機能するウェル領域である。

【0041】

第２ゲートポリシリコン４２は、第２メモリセルＭ２のフローティングゲートを構成する導電層である。第５ウェル領域２５の第２ゲートポリシリコン４２によって覆われた部分は、第２メモリセルＭ２にデータの書き込み及び消去を行う際のコントロールゲートとして機能するウェル領域である。第３ウェル領域２３の第２ゲートポリシリコン４２によって覆われた部分は、第２メモリセルＭ２にデータの書き込み及び消去を行う際のトンネルゲートとして機能するウェル領域である。第４ウェル領域２４は、第２メモリセルＭ２からデータの読み出しを行う際の読み出しゲートとして機能するウェル領域である。

【0042】

例えば、第１メモリセルＭ１にデータを書き込む場合、第１メモリ書き込み領域１１に設けられたコンタクトＣＴに電圧Ｖｗ（Ｖｗ＞０Ｖ、例えば１０Ｖ）を印加し、消去領域１３に設けられたコンタクトＣＴに０Ｖを印加する。これにより、第１ゲートポリシリコン４１が電圧Ｖｗに近い電位となり、第３ウェル領域２３から第１ゲートポリシリコン４１に電荷が注入される。

【0043】

一方、第１メモリセルＭ１に書き込まれているデータ消去する場合、第１メモリ書き込み領域１１に設けられたコンタクトＣＴに０Ｖを印加し、消去領域１３に設けられたコンタクトＣＴに電圧Ｖｗを印加する。これにより、第１ゲートポリシリコン４１が０Ｖに近い電位となり、第１ゲートポリシリコン４１から第２ウェル領域２２へと電荷が移動する。

【0044】

また、第１メモリセルＭ１のデータを消去する際、第１メモリ書き込み領域１１だけでなく第２メモリ書き込み領域１５に設けられたコンタクトＣＴに０Ｖを印加することにより、第１メモリセルＭ１及び第２メモリセルＭ２のデータを同時に消去することができる。

【0045】

一方、第１メモリセルＭ１のデータは消去したいが第２メモリセルＭ２のデータは消去したくない場合、第２メモリ書き込み領域１５に設けられたコンタクトＣＴに中間電圧Ｖｃ（０＜Ｖｃ＜Ｖｗ、例えば３～１０Ｖ）を印加することにより、第２メモリセルＭ２のデータの消去を防ぐことが可能である。

【0046】

なお、第１メモリ読み出し領域１２に設けられたコンタクトＣＴには、データ書き込み時及びデータ消去時において、中間電圧Ｖｃ（０＜Ｖｃ＜Ｖｗ）が印加される。また、データ読出時には、第１ゲートポリシリコン４１における電荷の蓄積状態に応じた読み出し電流が第４ウェル領域２４に流れる。

【0047】

次に、本実施例の半導体メモリ１００の製造方法について、図３に示す製造フローに沿って説明する。

【0048】

まず、第２導電型の半導体基板１０（例えば、Ｐ型のＳｉ基板）の表面にフォトリソグラフィによりパターニングしたレジスト膜を形成し、イオン注入により、半導体基板１０の表面に第１導電型（本実施例では、Ｎ型）の不純物として例えばＰ＋（リン）或いはＡｓ＋（ヒ素）を注入する。これにより、第１ウェル領域２１、第３ウェル領域２３及び第５ウェル領域２５が形成される（ＳＴＥＰ１０１）。

【0049】

次に、半導体基板１０の表面の第１ウェル領域２１、第３ウェル領域２３及び第５ウェル領域２５上にレジスト膜を形成し、第２導電型（本実施例では、Ｐ型）の不純物を注入する。これにより、第２ウェル領域２２及び第４ウェル領域２４が形成される（ＳＴＥＰ１０２）。

【0050】

次に、第１ウェル領域２１、第２ウェル領域２２、第３ウェル領域２３、第４ウェル領域２４及び第５ウェル領域２５が形成された半導体基板１０の表面にエッチングを行い、溝を形成する（ＳＴＥＰ１０３）。

【0051】

次に、溝を含む半導体基板１０の表面全体にＣＶＤ（Chemical Vapor Deposition）法によってＳｉＯ₂等の絶縁膜を形成する。これにより、素子分離層が形成される（ＳＴＥＰ１０４）。

【0052】

次に、熱酸化法により、第１ウェル領域２１、第２ウェル領域２２、第３ウェル領域２３、第４ウェル領域２４及び第５ウェル領域２５の各々の表面の露出した部分を覆うシリコン酸化膜を形成する。これにより、当該部分にトンネル酸化膜が形成される（ＳＴＥＰ１０５）。

【0053】

次に、ＣＶＤ法により素子分離層及びトンネル酸化膜の表面を覆うようにポリシリコン膜を形成する。これにより、第１ゲートポリシリコン４１及び第２ゲートポリシリコン４２が形成される（ＳＴＥＰ１０６）。

【0054】

次に、上記工程を経たウェハの表面にフォトリソグラフィによりパターニングしたレジスト膜を形成する。そして、イオン注入により、第１ウェル領域２１、第３ウェル領域２３及び第５ウェル２５の表面に、第１導電型（本実施例ではＰ型）の不純物を注入する。これにより、第１導電型の拡散層からなるＰ型拡散領域Ｐ１～Ｐ３が形成される（ＳＴＥＰ１０７）。

【0055】

以上のような工程を経た後、コンタクトＣＴの形成が行われ、本実施例の半導体メモリ１００が製造される。

【0056】

本実施例の半導体メモリ１００では、第１メモリセルＭ１及び第２メモリセルＭ２の消去容量部が同一領域内（すなわち、図１に示す消去領域１３）に形成されている。また、第１メモリＭ１及び第２メモリＭ２は、消去領域１３のアクティブ領域３３を共通にする構造となっている。このような構造を有することにより、本実施例の半導体メモリ１００では、メモリサイズを小さく抑えることが可能である。これについて、以下説明する。

【0057】

図４は、本実施例とは異なり、第１メモリセルＭ１の消去領域と第２メモリセルＭ２の消去領域とが別個に形成されている比較例の半導体メモリ２００の構成を示す上面図である。

【0058】

比較例の半導体メモリ２００では、第１メモリセルＭ１は、第１メモリ書き込み領域１１、第１メモリ読み出し領域１２及び第１消去領域１６から構成されている。第２メモリセルＭ２は、第２メモリ書き込み領域１５、第２メモリ読み出し領域１４及び第２消去領域１７から構成されている。また、第１メモリセルＭ１及び第２メモリセルＭ２の各々の消去領域の間（すなわち、第１消去領域１６と第２消去領域１７との間）には、基板コンタクト領域１８が設けられている。

【0059】

第１消去領域１６は、第１導電型（本実施例では、Ｎ型）のウェル領域であるウェル領域２６を含む。ウェル領域２６は、上面視で矩形の形状を有し、半導体基板の表面から内部に向かって延在するように設けられている。第１消去領域１６の表層部には、データ消去のためのアクティブ領域であるアクティブ領域３６が形成されている。アクティブ領域３６は、第１導電型とは反対導電型の第２導電型（本実施例では、Ｐ型）の拡散層によって構成されている。アクティブ領域３６には、タングステン等の導電体から構成される複数のコンタクトＣＴが設けられている。

【0060】

第２消去領域１７は、第１導電型（本実施例では、Ｎ型）のウェル領域であるウェル領域２７を含む。ウェル領域２７は、上面視で矩形の形状を有し、半導体基板の表面から内部に向かって延在するように設けられている。第２消去領域１７の表層部には、データ消去のためのアクティブ領域であるアクティブ領域３７が形成されている。アクティブ領域３７は、第１導電型とは反対導電型の第２導電型（本実施例では、Ｐ型）の拡散層によって構成されている。アクティブ領域３７には、タングステン等の導電体から構成される複数のコンタクトＣＴが設けられている。

【0061】

基板コンタクト領域１８は、シリコン基板から構成され、第１メモリセルＭ１と第２メモリセルＭ２との境界の位置に設けられている。基板コンタクト領域１８は、半導体基板１０の表面に露出した平面部分を有し、当該平面部分には複数のコンタクトＣＴが形成されている。

【0062】

図５は、図４のＸ－Ｘ線に沿った断面図である。比較例の半導体メモリ２００は、半導体基板１０に形成された第１ウェル領域２１、第２ウェル領域２２、第４ウェル領域２４、第５ウェル領域２５、第６ウェル領域２６及び第７ウェル領域２７から構成されている。半導体基板１０のウェル領域が形成されていない領域であるシリコン基板５０は、第６ウェル領域２６と第７ウェル領域２７との間の領域において、基板コンタクト領域１８を構成している。

【0063】

第６ウェル領域２６は、第１消去領域１６を構成するＮ型ウェル領域である。第６ウェル領域２６の凸部の表層付近には、Ｐ型拡散領域Ｐ４が形成されている。Ｐ型拡散領域Ｐ４は、図４のアクティブ領域３６を構成するＰ型拡散層である。Ｐ型拡散領域Ｐ４には、コンタクトＣＴが設けられている。

【0064】

第７ウェル領域２７は、第２消去領域１７を構成するＮ型ウェル領域である。第７ウェル領域２７の凸部の表層付近には、Ｐ型拡散領域Ｐ５が形成されている。Ｐ型拡散領域Ｐ５は、図４のアクティブ領域３７を構成するＰ型拡散層である。Ｐ型拡散領域Ｐ５には、コンタクトＣＴが設けられている。

【0065】

シリコン基板５０の第６ウェル領域２６と第７ウェル領域２７との間の領域は、基板コンタクト領域１８を構成する半導体基板領域である。当該領域の表層部には、Ｐ型拡散領域Ｐ６が形成されている。Ｐ型拡散領域Ｐ６は、図４のアクティブ領域３８を構成するＰ型拡散層である。

【0066】

比較例の半導体メモリ２００において、第１メモリセルＭ１の第１消去領域１６と第２メモリセルＭ２の第２消去領域１７との間隔（すなわち、基板コンタクト領域１８の幅）は、消去動作時に電圧を印加した際のウェル間の耐圧によって決まる。例えば、第１メモリセルＭ１を消去する際に消去端子に消去電圧を印加し、第２メモリセルＭ２の消去端子を０Ｖとした場合、第１メモリセルＭ１と第２メモリセルＭ２の各々の消去容量部（すなわち、消去領域）のＮ型ウェル間耐圧は、消去時の印加電圧である１０Ｖ以上が必要であり、最低でも１～２μｍ程度の間隔が必要である。

【0067】

これに対し、本実施例の半導体メモリ１００では、第１メモリセルＭ１と第２メモリセルＭ２とが消去領域を共通にしており、基板コンタクト領域１８を設ける必要がないため、比較例の半導体メモリ２００のようなメモリセル間の間隔を必要としない。したがって、本実施例の半導体メモリ１００では、比較例の半導体メモリ２００と比べて、メモリサイズを縮小することが可能である。

【0068】

また、仮にメモリサイズを同程度のサイズとした場合、本実施例の半導体メモリ１００では、書き込み容量部の電極面積を大きくすることが可能である。すなわち、本実施例の半導体メモリ１００によれば、第１メモリ書き込み領域１１及び第２メモリ書き込み領域１５の面積を広くとることにより、これらが第１ゲートポリシリコン４１及び第２ゲートポリシリコン４２とそれぞれ対向する部分の面積を大きくして、書き込み容量を増大させることができる。これにより、比較例の半導体メモリ２００よりも、書き込み速度を速くすることが可能となる。

【0069】

以上のように、本実施例の半導体メモリ１００によれば、小面積で且つ十分な容量を有する不揮発性メモリを提供することが可能となる。

【0070】

なお、本発明は上記実施例で示したものに限られない。例えば、第１ウェル領域２１、第３ウェル領域２３、第５ウェル領域２５等の各ウェル領域の上面視での形状は、上記実施例で示したものに限られない。

【0071】

また、上記実施例では、ポリシリコンからなる導電層である第１ゲートポリシリコン４１及び第２ゲートポリシリコン４２を用いてフローティングゲートを構成する場合を例として説明したが、ポリシリコン以外の導電性を有する他の材料からなる導電層を用いてフローティングゲートを構成してもよい。

【0072】

また、上記実施例で示した製造方法は一例であり、上記とは異なる工程で製造してもよい。

【符号の説明】

【0073】

１００ 半導体メモリ
１０ 半導体基板
１１ 第１メモリ書き込み領域
１２ 第１データ読み出し領域
１３ 消去領域
１４ 第２データ読み出し領域
１５ 第２メモリ書き込み領域
１６ 第１消去領域
１７ 第２消去領域
１８ 基板コンタクト領域
２１ 第１ウェル領域
２２ 第２ウェル領域
２３ 第３ウェル領域
２４ 第４ウェル領域
２５ 第５ウェル領域
２６ 第６ウェル領域
２７ 第７ウェル領域
３１ アクティブ領域
３２ 読み出し素子
３３ アクティブ領域
３４ 読み出し素子
３５ アクティブ領域
３６ アクティブ領域
３７ アクティブ領域
３８ アクティブ領域
４１ 第１ゲートポリシリコン
４２ 第２ゲートポリシリコン
５０ シリコン基板
５１ 素子分離層
５２ 絶縁層

【図1】

【図2】

【図3】

【図4】

【図5】