(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022030085
(43)【公開日】2022-02-18
(54)【発明の名称】演算増幅器
(51)【国際特許分類】
H03F 3/45 20060101AFI20220210BHJP
【ＦＩ】
H03F3/45 210
【審査請求】未請求
【請求項の数】3
【出願形態】ＯＬ
(21)【出願番号】P 2020133841
(22)【出願日】2020-08-06
(71)【出願人】
【識別番号】000191238
【氏名又は名称】日清紡マイクロデバイス株式会社
(74)【代理人】
【識別番号】100099818
【弁理士】
【氏名又は名称】安孫子 勉
(72)【発明者】
【氏名】小川 正訓
(72)【発明者】
【氏名】境 要典
【テーマコード（参考）】
5J500
【Ｆターム（参考）】
5J500AA01
5J500AA12
5J500AC46
5J500AF19
5J500AH02
5J500AH25
5J500AH29
5J500AK05
5J500AT03
5J500DN01
5J500DN12
(57)【要約】 （修正有）
【課題】消費電流の増加を招くことなく、電源ラインへの高周波外来ノイズの混入が生じても安定した出力特性を得ることのできる演算増幅器を提供する。
【解決手段】演算増幅器は、差動増幅回路１１０と、その出力レベルをレベルシフトするレベルシフト回路２１１と、その出力を増幅する増幅回路２１２と、その出力を所望の出力レベルとして出力する出力回路１１６とを具備する。差動増幅回路１１０の出力と増幅回路２１２の出力との間に、差動増幅回路１１０の出力側から位相補償用コンデンサ５１とインピーダンス素子５０とが直列接続されて設けられて、電源ラインへの高周波外来ノイズの混入が生じても出力電圧の低下が抑圧可能な演算増幅器となっている。
【選択図】図５
【解決手段】演算増幅器は、差動増幅回路１１０と、その出力レベルをレベルシフトするレベルシフト回路２１１と、その出力を増幅する増幅回路２１２と、その出力を所望の出力レベルとして出力する出力回路１１６とを具備する。差動増幅回路１１０の出力と増幅回路２１２の出力との間に、差動増幅回路１１０の出力側から位相補償用コンデンサ５１とインピーダンス素子５０とが直列接続されて設けられて、電源ラインへの高周波外来ノイズの混入が生じても出力電圧の低下が抑圧可能な演算増幅器となっている。
【選択図】図５
【特許請求の範囲】
【請求項1】
非反転入力端子と反転入力端子間に印加された入力信号の差動増幅可能に構成されてなる演算増幅器であって、
前記入力信号の差動増幅を行う差動増幅回路と、前記差動増幅回路の出力レベルのシフトを行うレベルシフト回路と、前記レベルシフト回路を介して入力された前記差動増幅回路の出力を増幅する増幅回路と、前記増幅回路の出力を所望の出力レベルとして出力する出力回路とを具備してなり、
前記差動増幅回路の出力と前記増幅回路の出力との間に、前記差動増幅回路の出力側から位相補償用コンデンサとインピーダンス素子とが直列接続されて設けられてなることを特徴とする演算増幅器。
前記入力信号の差動増幅を行う差動増幅回路と、前記差動増幅回路の出力レベルのシフトを行うレベルシフト回路と、前記レベルシフト回路を介して入力された前記差動増幅回路の出力を増幅する増幅回路と、前記増幅回路の出力を所望の出力レベルとして出力する出力回路とを具備してなり、
前記差動増幅回路の出力と前記増幅回路の出力との間に、前記差動増幅回路の出力側から位相補償用コンデンサとインピーダンス素子とが直列接続されて設けられてなることを特徴とする演算増幅器。
【請求項2】
前記インピーダンス素子は抵抗器であって、その抵抗値ＲＸ１１は、
不等式（１／２πｆ）×｛（１／Ｃ１）＋（１／Ｃｂ１）＋（１／Ｃｂ２）｝＜ＲＸ１１＜（１＋Ｃｂ３／Ｃ１）／ｇｍを満たす値に選定され、
前記不等式におけるｆは、高周波外来ノイズの周波数、前記不等式におけるＣ１は、前記位相補償用コンデンサの容量値、前記不等式におけるＣｂ１は、前記出力回路の入力段と正電源電圧との間の寄生容量の容量値、前記不等式におけるＣｂ２は、前記レベルシフト回路の入出力間の寄生容量の容量値、前記不等式におけるＣｂ３は、前記出力回路の入力段と負電源電圧との間の寄生容量の容量値、前記不等式におけるｇｍは、前記増幅回路のトランスコンダクタンスであることを特徴とする請求項２記載の演算増幅器。
不等式（１／２πｆ）×｛（１／Ｃ１）＋（１／Ｃｂ１）＋（１／Ｃｂ２）｝＜ＲＸ１１＜（１＋Ｃｂ３／Ｃ１）／ｇｍを満たす値に選定され、
前記不等式におけるｆは、高周波外来ノイズの周波数、前記不等式におけるＣ１は、前記位相補償用コンデンサの容量値、前記不等式におけるＣｂ１は、前記出力回路の入力段と正電源電圧との間の寄生容量の容量値、前記不等式におけるＣｂ２は、前記レベルシフト回路の入出力間の寄生容量の容量値、前記不等式におけるＣｂ３は、前記出力回路の入力段と負電源電圧との間の寄生容量の容量値、前記不等式におけるｇｍは、前記増幅回路のトランスコンダクタンスであることを特徴とする請求項２記載の演算増幅器。
【請求項3】
前記インピーダンス素子の抵抗器の一部として、前記位相補償用コンデンサの寄生抵抗を用いることを特徴とする請求項１または請求項２記載の演算増幅器。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、演算増幅器に係り、特に、高周波外来ノイズに起因する出力特性の劣化防止、動作の安定性確保等を図ったものに関する。
【背景技術】
【0002】
従来、演算増幅器における高周波外来ノイズに対する方策としては、ノイズが入力端子に混入することに着目して対策を施したものが多い。例えば、特許文献１等には、入力に混入する高周波外来ノイズをコンデンサと抵抗器で構成されるローパスフィルタ（ＬＰＦ）で軽減するものが提案されている。
【0003】
特許文献１においては、同文献で開示されたローパスフィルタによる高周波外来ノイズ対策は、図９に示された回路を用いて高周波外来ノイズの混入について検証した結果を反映したものである旨が述べられている。
図９に示された検証回路は、演算増幅器ＯＰ１を用いた増幅回路であって、その回路構成は従来から良く知られているものであるので、ここでの詳細な説明は省略する。
図９に示された検証回路は、演算増幅器ＯＰ１を用いた増幅回路であって、その回路構成は従来から良く知られているものであるので、ここでの詳細な説明は省略する。
【0004】
また、図１０には、演算増幅器ＯＰ１の具体的な回路構成例が示されている。
この図１０に示された回路は、特許文献１において演算増幅器ＯＰ１の従来回路として開示されているものと基本的に同一構成のものであるが、図１０においては、電流分配用のカレントミラー回路の具体回路構成も示されたものとなっている。
この電流分配用のカレントミラー回路は、カレントミラー元であるトランジスタＱ１０９と電流源ＣＳ１とを用いて構成されており、トランジスタＱ１０９に電流源ＣＳ１が接続されて、この電流源ＣＳ１の電流がトランジスタＱ１１０～Ｑ１１７にミラーされている。
この図１０に示された回路は、特許文献１において演算増幅器ＯＰ１の従来回路として開示されているものと基本的に同一構成のものであるが、図１０においては、電流分配用のカレントミラー回路の具体回路構成も示されたものとなっている。
この電流分配用のカレントミラー回路は、カレントミラー元であるトランジスタＱ１０９と電流源ＣＳ１とを用いて構成されており、トランジスタＱ１０９に電流源ＣＳ１が接続されて、この電流源ＣＳ１の電流がトランジスタＱ１１０～Ｑ１１７にミラーされている。
【0005】
図１１には、図９に示された検証回路において、ＡＣ電圧源ＲＦによりＡＣ電圧を演算増幅器ＯＰ１に印加した場合の出力電圧Ｖｏｕｔの変化の測定結果が示されている。なお、ＡＣ電圧源ＲＦの電圧振幅は０．２Ｖｐｐである。
同図によれば、出力電圧Ｖｏｕｔは、周波数が低い領域では０Ｖ付近で安定しているが、周波数が高くなるにつれて変動することが確認できる。この出力電圧Ｖｏｕｔの変動は、演算増幅器の後段の集積回路においてて誤動作を招く原因となる。
同図によれば、出力電圧Ｖｏｕｔは、周波数が低い領域では０Ｖ付近で安定しているが、周波数が高くなるにつれて変動することが確認できる。この出力電圧Ｖｏｕｔの変動は、演算増幅器の後段の集積回路においてて誤動作を招く原因となる。
【0006】
かかる出力電圧Ｖｏｕｔの変動対策として、特許文献１においては、図１２に示されたように、反転入力端子ＩＮＭとトランジスタＱ１のベースとの間に抵抗器Ｒｉｎ１を、非反転入力端子ＩＮＰとトランジスタＱ２のベースとの間に抵抗器Ｒｉｎ２を、それぞれ挿入した構成が開示されている。
上述の構成において、トランジスタＱ１、Ｑ２のベースと負電源端子ＶＥＥとの間には、寄生容量Ｃｉｎ１、Ｃｉｎ２が存在する。
その結果、抵抗器Ｒｉｎ１、Ｒｉｎ２と寄生容量Ｃｉｎ１、Ｃｉｎ２とでローパスフィルタ（ＬＰＦ）が構成され、それによる高周波外来ノイズの低減によって出力電圧Ｖｏｕｔの変動抑制が可能となっている。
上述の構成において、トランジスタＱ１、Ｑ２のベースと負電源端子ＶＥＥとの間には、寄生容量Ｃｉｎ１、Ｃｉｎ２が存在する。
その結果、抵抗器Ｒｉｎ１、Ｒｉｎ２と寄生容量Ｃｉｎ１、Ｃｉｎ２とでローパスフィルタ（ＬＰＦ）が構成され、それによる高周波外来ノイズの低減によって出力電圧Ｖｏｕｔの変動抑制が可能となっている。
【0007】
本願発明者は、実際に図１２の構成における高周波外来ノイズの低減効果の検証を行った。図１３には、その検証結果である入力周波数変化に対する出力電圧Ｖｏｕｔの変化特性が示されている。すなわち、同図において、実線の特性線は、図１２に示された回路構成における入力周波数変化に対する出力電圧Ｖｏｕｔの変化特性であり、対策がない場合（点線の特性線）に比して、高周波外来ノイズに対する一定の低減効果が確認できる。
【0008】
ところが、高周波外来ノイズが混入するのは入力端子だけとは限らず、例えば、電源ラインに混入する可能性を否定できない。特に、近年の車載半導体においては、電源ラインにおける高周波外来ノイズに対する高い耐性が求められる場合が増加している。
本願発明者は、かかる観点から、先の図１２に示された演算増幅器における電源ラインへの高周波外来ノイズ混入の際の出力電圧Ｖｏｕｔの挙動を検証した。
本願発明者は、かかる観点から、先の図１２に示された演算増幅器における電源ラインへの高周波外来ノイズ混入の際の出力電圧Ｖｏｕｔの挙動を検証した。
【0009】
図１４には、検証に用いた回路例が示されており、同図を参照しつつ検証内容について説明する。
まず、図１４に示された回路例において、演算増幅器ＯＰ１は、先の図１２の回路構成のものである。演算増幅器ＯＰ１の端子にはインダクタンスＬ１～Ｌ５が付加されているが、これらは、パッケージングされた演算増幅器ＯＰ１に用いられている金線のインダクタンスを等価的に表したものである。
まず、図１４に示された回路例において、演算増幅器ＯＰ１は、先の図１２の回路構成のものである。演算増幅器ＯＰ１の端子にはインダクタンスＬ１～Ｌ５が付加されているが、これらは、パッケージングされた演算増幅器ＯＰ１に用いられている金線のインダクタンスを等価的に表したものである。
【0010】
図１４に示された回路例は、演算増幅器ＯＰ１によりボルテージフォロア回路が構成されており、反転入力端子ＩＮＭは寄生インダクタンスＬ２、Ｌ５を介して出力端子ＯＵＴに接続されている。
一方、非反転入力端子ＩＮＰは、寄生インダクタンスＬ３を介してＤＣ電圧源Ｖ２＝６Ｖに接続されている。
一方、非反転入力端子ＩＮＰは、寄生インダクタンスＬ３を介してＤＣ電圧源Ｖ２＝６Ｖに接続されている。
【0011】
また、負電源端子ＶＥＥは、寄生インダクタンスＬ４を介してグランドに接続されている。
正電源端子ＶＣＣは、インダクタＬＡ１及び寄生インダクタンスＬ１を介してＤＣ電圧源Ｖ１＝１２Ｖに接続されると共に、ＤＣカット用コンデンサＣＡ１を介してＡＣ電圧源ＲＦに接続されている。インダクタＬＡ１はＤＣ電圧源Ｖ１への高周波信号を遮断する。
ＡＣ電圧源ＲＦは、高周波外来ノイズを模しており、出力はＰｉｎ（ｄＢｍ）である。
正電源端子ＶＣＣは、インダクタＬＡ１及び寄生インダクタンスＬ１を介してＤＣ電圧源Ｖ１＝１２Ｖに接続されると共に、ＤＣカット用コンデンサＣＡ１を介してＡＣ電圧源ＲＦに接続されている。インダクタＬＡ１はＤＣ電圧源Ｖ１への高周波信号を遮断する。
ＡＣ電圧源ＲＦは、高周波外来ノイズを模しており、出力はＰｉｎ（ｄＢｍ）である。
【0012】
ここで、ＤＣ電圧源Ｖ１＝１２Ｖと、ＤＣカットコンデンサＣＡ１と、寄生インダクタンスＬ１とが電気的に導通状態とされるノードを、以下、説明の便宜上”電源ライン”と称する。
以下、この電源ラインにおける高周波外来ノイズの混入に対する演算増幅器ＯＰ１への影響に関する検証について説明する。
以下、この電源ラインにおける高周波外来ノイズの混入に対する演算増幅器ＯＰ１への影響に関する検証について説明する。
【0013】
かかる検証は、ＡＣ電圧源ＲＦからの入力電力を増加した場合の出力電圧ＶｏｕｔのＤＣレベルを計測することで行う。
例えば、図１４の回路において、ＡＣ電圧源ＲＦからの入力電圧が無い場合、出力電圧Ｖｏｕｔが６Ｖとなることは自明である。しかし、ＡＣ電圧源ＲＦからの入力電力Ｐｉｎが増加すると、演算増幅器ＯＰ１は何等かの影響を受け、出力電圧Ｖｏｕｔは変動を来す。
例えば、図１４の回路において、ＡＣ電圧源ＲＦからの入力電圧が無い場合、出力電圧Ｖｏｕｔが６Ｖとなることは自明である。しかし、ＡＣ電圧源ＲＦからの入力電力Ｐｉｎが増加すると、演算増幅器ＯＰ１は何等かの影響を受け、出力電圧Ｖｏｕｔは変動を来す。
【0014】
図１５には、図１４の回路における検証結果として、電源ラインへのＡＣ入力電力Ｐｉｎの変化に対する出力電圧Ｖｏｕｔの変化特性が点線の特性線により示されている。
この検証結果は、入力電力Ｐｉｎを変化させた際の、出力電圧Ｖｏｕｔの変化を計測した結果である。
なお、ＡＣ電圧源ＲＦの周波数は０．５ＧＨｚである。
この検証結果は、入力電力Ｐｉｎを変化させた際の、出力電圧Ｖｏｕｔの変化を計測した結果である。
なお、ＡＣ電圧源ＲＦの周波数は０．５ＧＨｚである。
【0015】
演算増幅器ＯＰ１は、先に図１２に示されたように入力端子に対する高周波外来ノイズに対する対策が施されたものであるが、図１５に示された検証結果においては、ＡＣ電圧源ＲＦの入力電力Ｐｉｎが３０ｄＢｍ付近になると、出力電圧Ｖｏｕｔは大きく変動し始めていることが確認できる。
これは、高周波外来ノイズが電源ラインに混入すると、出力電圧Ｖｏｕｔが変動することを意味するものである。
これは、高周波外来ノイズが電源ラインに混入すると、出力電圧Ｖｏｕｔが変動することを意味するものである。
【0016】
このような出力電圧Ｖｏｕｔの変動は、実使用において誤動作を招く原因となる。なお、このようにＡＣ電源などを用いて、特定の端子に高周波外来ノイズを印加する実験は、Direct Power Injectionと称され、ＤＰＩと略称されることもある。
本願発明者は、さらに、図１２に示された回路構成の演算増幅器において出力電圧Ｖｏｕｔが変動するメカニズムの解析を試みた結果、次述するような知見を得るに至った。
本願発明者は、さらに、図１２に示された回路構成の演算増幅器において出力電圧Ｖｏｕｔが変動するメカニズムの解析を試みた結果、次述するような知見を得るに至った。
【0017】
以下、本願発明者が得た知見について、図１６を参照しつつ説明する。
まず、図１６は、先に図１２に示された回路構成の演算増幅器を、図１４に示された検証回路で高周波外来ノイズに対する検証を行った場合において注目すべき主要な電流を図１２に示された回路構成例に書き加えた回路図である。
この検証においては、正電源端子ＶＣＣに振幅ＶCAの高周波のＡＣ電圧を重畳し、回路各部に生ずる電流等について解析を行った。
まず、図１６は、先に図１２に示された回路構成の演算増幅器を、図１４に示された検証回路で高周波外来ノイズに対する検証を行った場合において注目すべき主要な電流を図１２に示された回路構成例に書き加えた回路図である。
この検証においては、正電源端子ＶＣＣに振幅ＶCAの高周波のＡＣ電圧を重畳し、回路各部に生ずる電流等について解析を行った。
【0018】
すなわち、正電源端子ＶＣＣに振幅ＶCAの高周波のＡＣ電圧を重畳させると、トランジスタＱ１５のコレクタ・ベース間の寄生容量Ｃｂ１を流れるＡＣ電流ＩCB15が発生する（図１６参照）。このＡＣ電流ＩCB15の一部は、位相補償容量Ｃ１に流れるＡＣ電流ＩXCとなる。ＡＣ電流ＩXCは、トランジスタＱ８のベース・エミッタ間の寄生容量Ｃｂ２を介して、トランジスタＱ８のベースからエミッタに流れる。
【0019】
ここで、トランジスタＱ８は、ＰＮＰ型のトランジスタであるため、遮断周波数が低く、そのため、高周波信号に対してトランジスタ動作しない。その結果、トランジスタＱ８のベース・エミッタ容量を介して、ＡＣ電流ＩXCがトランジスタＱ８のベースからエミッタに流れることになる。その後、ＡＣ電流ＩXCは、トランジスタＱ１１４のコレクタ電流ＩC114の一部と共にトランジスタＱ９のベース電流となる。結果として、トランジスタＱ９のエミッタから流れ出る電流が増加し、トランジスタＱ１０のベース電流ＩB10が増加し、それと共に、トランジスタＱ１０のコレクタ電流ＩC10も増加する。
【0020】
一方、トランジスタＱ１０のコレクタに供給される電流は、トランジスタＱ１１７のコレクタ電流ＩC117の一部である電流ＩXと、トランジスタＱ１７のベース電流ＩB17である。
ここで、電流ＩXの元となるコレクタ電流ＩC117は増やすことができない。それは、トランジスタＱ１１７がトランジスタＱ１０９とカレントミラーを構成しており、ミラー元となるトランジスタＱ１０９のコレクタ電流となる電流源ＣＳ１の出力電流が一定であるためである。
ここで、電流ＩXの元となるコレクタ電流ＩC117は増やすことができない。それは、トランジスタＱ１１７がトランジスタＱ１０９とカレントミラーを構成しており、ミラー元となるトランジスタＱ１０９のコレクタ電流となる電流源ＣＳ１の出力電流が一定であるためである。
【0021】
したがって、トランジスタＱ１０のコレクタ電流ＩC10の増加分は、トランジスタＱ１７のベース電流ＩB17を増加させることで対応することとなる。したがって、トランジスタＱ１７は、ＯＮ状態となる。
ここで、出力電圧Ｖｏｕｔに注目すると、出力電圧Ｖｏｕｔは、トランジスタＱ１０のコレクタ電位にトランジスタＱ１７のベース・エミッタ間電圧Ｖｂｅを加えた大きさとなる。
ここで、出力電圧Ｖｏｕｔに注目すると、出力電圧Ｖｏｕｔは、トランジスタＱ１０のコレクタ電位にトランジスタＱ１７のベース・エミッタ間電圧Ｖｂｅを加えた大きさとなる。
【0022】
トランジスタＱ１０のベース電流ＩB10が増加することで、コレクタ電流ＩC10が増加する場合、トランジスタＱ１０は飽和領域に近づいてゆくのでコレクタ電位は低下する。したがって、演算増幅器の出力電圧Ｖｏｕｔも低下する方向に変動することとなる。その結果、図１５に示されたように、電源ラインへのＡＣ入力電力が増加し、ある大きさを越えると、この検証回路ではそれまで６Ｖ付近で一定を保っていた出力電圧Ｖｏｕｔが低下する方向に変動することが確認された。
【0023】
上述のように、電源ラインに高周波外来ノイズが混入し、正電源端子ＶＣＣに高周波のＡＣ電圧が重畳されると、ＡＣ電流ＩXCが発生し、この電流ＩXCが回路後段に伝わることで出力電圧Ｖｏｕｔの変動が生じる。
かかる検証結果に基づいて、本願発明者は、ＡＣ電流ＩXCを減らすことができれば、出力電圧Ｖｏｕｔの変動を抑制することができるという結論を得るに至った。
かかる検証結果に基づいて、本願発明者は、ＡＣ電流ＩXCを減らすことができれば、出力電圧Ｖｏｕｔの変動を抑制することができるという結論を得るに至った。
【0024】
ここで、ＡＣ電流ＩXCは、下記の式１に示された相関式で表すことができる。
【0025】
ＩXC∝ＶCA／｛（１／２πｆ）×（１／Ｃ１＋１／Ｃｂ１＋１／Ｃｂ２）｝・・・式１
【0026】
ここで、ＶCAは、正電源端子ＶＣＣノードにおける高周波ＡＣ電圧の振幅、ｆは、高周波ＡＣ電圧の周波数、Ｃ１は、位相補償容量Ｃ１の容量値、Ｃｂ１は、トランジスタＱ１５のコレクタ・ベース間の寄生容量値、Ｃｂ２は、トランジスタＱ８のベース・エミッタ間の寄生容量値である。
【0027】
式１の分子ＶCAは、正電源端子ＶＣＣにおける高周波ＡＣ電圧の振幅であり、例えば、図１４や図１６において模式的に示された如くのものである。
この電圧ＶCAを、ＡＣ電流ＩXCが通るトランジスタＱ１５の寄生容量Ｃｂ１、位相補償容量Ｃ１、トランジスタＱ８の寄生容量Ｃｂ２のインピーダンスで除した値がＡＣ電流ＩXCと相関を有するものとなる。
先に述べたように、ＡＣ電流ＩXCを減らせば出力電圧Ｖｏｕｔの変動を抑制することが可能となるが、そのためには、正電源端子ＶＣＣの高周波ＡＣ電圧の振幅ＶCAを減少させる必要がある。
この電圧ＶCAを、ＡＣ電流ＩXCが通るトランジスタＱ１５の寄生容量Ｃｂ１、位相補償容量Ｃ１、トランジスタＱ８の寄生容量Ｃｂ２のインピーダンスで除した値がＡＣ電流ＩXCと相関を有するものとなる。
先に述べたように、ＡＣ電流ＩXCを減らせば出力電圧Ｖｏｕｔの変動を抑制することが可能となるが、そのためには、正電源端子ＶＣＣの高周波ＡＣ電圧の振幅ＶCAを減少させる必要がある。
【0028】
この高周波ＡＣ電圧の振幅ＶCAを減少させる方策として、例えば、正電源端子ＶＣＣと負電源端子ＶＥＥとの間にコンデンサを挿入する方法が一般的に良く知られている。
これは、いわゆる電源間のパスコンと称されるもので、具体的には、図１７に示されたように、演算増幅器の正電源端子ＶＣＣと負電源端子ＶＥＥとの間に、コンデンサＣＸ１を挿入する方法である。
これは、いわゆる電源間のパスコンと称されるもので、具体的には、図１７に示されたように、演算増幅器の正電源端子ＶＣＣと負電源端子ＶＥＥとの間に、コンデンサＣＸ１を挿入する方法である。
【先行技術文献】
【特許文献】
【0029】
【特許文献1】特許第３８８６０９０号公報
【0030】
【非特許文献1】P.R.グレイ著、「アナログ集積回路設計技術下巻」、培風館
【非特許文献2】吉澤浩和著、「ＣＭＯＳ ＯＰアンプ回路 実務設計の基礎」、ＣＱ出版社
【発明の概要】
【発明が解決しようとする課題】
【0031】
しかしながら、図１７に示されたように電源間にコンデンサＣＸ１を半導体プロセスで形成すると、ＥＳＤ(Electro Static Discharge)のサージに対して脆弱になるという問題がある。すなわち、電源端子間に数千Ｖ程度のサージが入った場合、コンデンサＣＸ１の両端にはこのサージが直接印加されるため、薄い絶縁膜で形成されたコンデンサＣＸ１はサージに耐え得ずに破損する可能性がある。
【0032】
このようなコンデンサＣＸ１のサージによる破損を防ぐ方策としては、例えば、薄い絶縁膜でコンデンサＣＸ１を形成することに代えて、ＰＮ接合容量で代用する比較的良く知られた方法がある。
具体的には、図１８に示されたように、ダイオード構造を有する素子ＤＸ１を、そのカソードが演算増幅器の正電源端子ＶＣＣに、また、アノードが負電源端子ＶＥＥに、それぞれ接続して設け、この素子ＤＸ１の寄生容量ＣｂＸ１を先のコンデンサＣＸ１の代替として用いるものである。
具体的には、図１８に示されたように、ダイオード構造を有する素子ＤＸ１を、そのカソードが演算増幅器の正電源端子ＶＣＣに、また、アノードが負電源端子ＶＥＥに、それぞれ接続して設け、この素子ＤＸ１の寄生容量ＣｂＸ１を先のコンデンサＣＸ１の代替として用いるものである。
【0033】
但し、この方法は、寄生容量ＣｂＸ１の容量値を大きくしようとした場合、大きな面積のＰＮ接合を必要とする。さらに、大きな面積のＰＮ接合は、カソードからアノードへのリーク電流の増加を招くという問題がある。したがって、低消費電流を特徴とする演算増幅器にあっては、図１８に示された構成を採ることは低消費電流特性を損なうという問題を招くこととなる。
【0034】
本発明は、上記実状に鑑みてなされたもので、消費電流の増加を招くことなく電源ラインに高周波外来ノイズが混入しても安定した出力特性を得ることのできる演算増幅器を提供するものである。
【課題を解決するための手段】
【0035】
上記本発明の目的を達成するため、本発明に係る演算増幅器は、
非反転入力端子と反転入力端子間に印加された入力信号の差動増幅可能に構成されてなる演算増幅器であって、
前記入力信号の差動増幅を行う差動増幅回路と、前記差動増幅回路の出力レベルのシフトを行うレベルシフト回路と、前記レベルシフト回路を介して入力された前記差動増幅回路の出力を増幅する増幅回路と、前記増幅回路の出力を所望の出力レベルとして出力する出力回路とを具備してなり、
前記差動増幅回路の出力と前記増幅回路の出力との間に、前記差動増幅回路の出力側から位相補償用コンデンサとインピーダンス素子とが直列接続されて設けられてなるものである。
非反転入力端子と反転入力端子間に印加された入力信号の差動増幅可能に構成されてなる演算増幅器であって、
前記入力信号の差動増幅を行う差動増幅回路と、前記差動増幅回路の出力レベルのシフトを行うレベルシフト回路と、前記レベルシフト回路を介して入力された前記差動増幅回路の出力を増幅する増幅回路と、前記増幅回路の出力を所望の出力レベルとして出力する出力回路とを具備してなり、
前記差動増幅回路の出力と前記増幅回路の出力との間に、前記差動増幅回路の出力側から位相補償用コンデンサとインピーダンス素子とが直列接続されて設けられてなるものである。
【発明の効果】
【0036】
本発明によれば、位相補償用コンデンサと直列にインピーダンス素子を設けることで高周波外来ノイズにより演算増幅器内部において発生し位相補償用コンデンサに流入してくるＡＣ電流が低減されるので、消費電流の増加を招くことなく演算増幅器の出力電圧の変動が抑制され、高周波外来ノイズが混入しても安定した出力特性を得ることのできる演算増幅器を提供することができるという効果を奏するものである。
【図面の簡単な説明】
【0037】
【図1】本発明の実施の形態における演算増幅器の回路構成例を示す回路図である。
【図6】本発明の実施の形態における演算増幅器の高周波外来ノイズの入力電力変化に対する出力電圧の変化特性例を示した特性線図である。
【図7】本発明の実施の形態における演算増幅器の入力信号の周波数に対する電圧利得の変化特性を示す特性線図であって、図７（Ａ）は減衰抵抗器の抵抗値ＲＸ１１がＲＸ１１＝０Ωの場合の入力信号の周波数に対する電圧利得の変化特性を示す特性線図、図７（Ｂ）は減衰抵抗器の抵抗値ＲＸ１１がＲＸ１１＝（１＋Ｃｂ３／Ｃ１）／ｇｍＱ９Ｑ１０Ωの場合の入力信号の周波数に対する電圧利得の変化特性を示す特性線図、図７（Ｃ）は減衰抵抗器の抵抗値ＲＸ１１がＲＸ１１＞（１＋Ｃｂ３／Ｃ１）／ｇｍＱ９Ｑ１０Ωの場合の入力信号の周波数に対する電圧利得の変化特性を示す特性線図である。
【図8】本発明の実施の形態における演算増幅器の位相補償用コンデンサの寄生抵抗を模式的に示した模式図である。
【図9】演算増幅器の入力端子に混入する高周波外来ノイズの出力電圧の影響を検証するための検証回路の回路構成例を示す回路図である。
【図12】高周波外来ノイズに対する出力電圧の変動対策を施した従来の演算増幅器の回路構成例を示す回路図である。
【発明を実施するための形態】
【0038】
以下、本発明の実施の形態について、図１乃至図８を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における演算増幅器の回路構成について、図１を参照しつつ説明する。
本発明の実施の形態における演算増幅器は、差動増幅回路１１０と、第１及び第２のレベルシフト回路１１１，１１２と、第３及び第４のレベルシフト回路１１３，１１４と、高利得増幅回路１１５と、出力回路１１６と、電流制限回路１１７と、電流源回路１１８とに大別されて構成されたものとなっている。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における演算増幅器の回路構成について、図１を参照しつつ説明する。
本発明の実施の形態における演算増幅器は、差動増幅回路１１０と、第１及び第２のレベルシフト回路１１１，１１２と、第３及び第４のレベルシフト回路１１３，１１４と、高利得増幅回路１１５と、出力回路１１６と、電流制限回路１１７と、電流源回路１１８とに大別されて構成されたものとなっている。
【0039】
本発明の実施の形態における演算増幅器は、従来の演算増幅器の回路構成と基本的に同様の回路構成を有するものであるが、後述するように、ＡＣ電流ＩXCを低減するための構成を有する点が従来と異なるものである。
以下、本発明の実施の形態における演算増幅器の具体的な回路構成について説明する。
まず、差動増幅回路１１０は、差動対を構成する第３及び第４のトランジスタ（図１においては、それぞれ「Ｑ３」、「Ｑ４」と表記）３，４と、アクティブ負荷を構成する第５及び第６のトランジスタ（図１においては、それぞれ「Ｑ５」、「Ｑ６」と表記）５，６を主たる構成要素として構成されている。
なお、本発明の実施の形態においては、第３及び第４のトランジスタ３，４にＰＮＰ型バイポーラトランジスタが、第５及び第６のトランジスタ５，６には、ＮＰＮ型バイポーラトランジスタが、それぞれ用いられている。
以下、本発明の実施の形態における演算増幅器の具体的な回路構成について説明する。
まず、差動増幅回路１１０は、差動対を構成する第３及び第４のトランジスタ（図１においては、それぞれ「Ｑ３」、「Ｑ４」と表記）３，４と、アクティブ負荷を構成する第５及び第６のトランジスタ（図１においては、それぞれ「Ｑ５」、「Ｑ６」と表記）５，６を主たる構成要素として構成されている。
なお、本発明の実施の形態においては、第３及び第４のトランジスタ３，４にＰＮＰ型バイポーラトランジスタが、第５及び第６のトランジスタ５，６には、ＮＰＮ型バイポーラトランジスタが、それぞれ用いられている。
【0040】
第３及び第４のトランジスタ３，４は、エミッタが相互に接続されると共に、ＰＮＰ型バイポーラトランジスタを用いた第１１２のトランジスタ（図１においては「Ｑ１１２」と表記）３２のコレクタに接続されている。そして、この第１１２のトランジスタ３２のエミッタには、正電源電圧ＶＣＣが印加されるようになっている。
【0041】
一方、第５及び第６のトランジスタ５，６は、カレントミラー接続されて設けられている。
すなわち、第５及び第６のトランジスタ５，６は、ベースが相互に接続されると共に、第５のトランジスタ５のコレクタと接続されて、第５のトランジスタ５は、いわゆるダイオード接続されて設けられている。
第５のトランジスタ５のコレクタには、第３のトランジスタ３のコレクタが、第６のトランジスタ６のコレクタには、第４のトランジスタ４のコレクタが、それぞれ接続されている。また、第５及び第６のトランジスタ５，６のエミッタには、負電源電圧ＶＥＥが印加されるようになっている。
すなわち、第５及び第６のトランジスタ５，６は、ベースが相互に接続されると共に、第５のトランジスタ５のコレクタと接続されて、第５のトランジスタ５は、いわゆるダイオード接続されて設けられている。
第５のトランジスタ５のコレクタには、第３のトランジスタ３のコレクタが、第６のトランジスタ６のコレクタには、第４のトランジスタ４のコレクタが、それぞれ接続されている。また、第５及び第６のトランジスタ５，６のエミッタには、負電源電圧ＶＥＥが印加されるようになっている。
【0042】
次に、第１及び第２のレベルシフト回路１１１，１１２は、反転入力端子（図１においては「ＩＮＭ」と表記）６１と非反転入力端子（図１においては「ＩＮＰ」と表記）６２に入力される入力信号のダイナミックレンジの下限レベルを負電源端子の電位以下に拡大する機能を果たすものである。
第１のレベルシフト回路１１１は、第１のトランジスタ（図１においては「Ｑ１」と表記）１と、第１１１のトランジスタ（図１においては「Ｑ１１１」と表記）３１と、第１の入力抵抗器（図１においては「Ｒｉｎ１」と表記）４１とを有して構成されている。
第１のレベルシフト回路１１１は、第１のトランジスタ（図１においては「Ｑ１」と表記）１と、第１１１のトランジスタ（図１においては「Ｑ１１１」と表記）３１と、第１の入力抵抗器（図１においては「Ｒｉｎ１」と表記）４１とを有して構成されている。
【0043】
また、第２のレベルシフト回路１１２は、第２のトランジスタ（図１においては「Ｑ２と表記）２と、第１１３のトランジスタ（図１においては「Ｑ１１３」と表記）３３と、第２の入力抵抗器（図１においては「Ｒｉｎ２」と表記）４２とを有して構成されている。いずれのレベルシフト回路１１１，１１２も基本的構成は同一である。
【0044】
なお、本発明の実施の形態においては、第１及び第２のトランジスタ１，２、並びに、第１１１及び第１１３のトランジスタ３１，３３には、ＰＮＰ型バイポーラトランジスタが用いられている。
【0045】
第１のトランジスタ１のエミッタは、第３のトランジスタ３のベースに接続されると共に、第１１１のトランジスタ３１のコレクタに接続されている。そして、第１１１のトランジスタ３１のエミッタには、正電源電圧ＶＣＣが印加されるようになっている。
また、第１のトランジスタ１のコレクタは、負電源電圧ＶＥＥが印加される一方、ベースは、第１の入力抵抗器４１を介して反転入力端子６１に接続されている。
また、第１のトランジスタ１のコレクタは、負電源電圧ＶＥＥが印加される一方、ベースは、第１の入力抵抗器４１を介して反転入力端子６１に接続されている。
【0046】
第２のトランジスタ２のエミッタは、第４のトランジスタ４のベースに接続されると共に、第１１３のトランジスタ３３のコレクタに接続されている。そして、第１１３のトランジスタ３３のエミッタには、正電源電圧ＶＣＣが印加されるようになっている。
また、第２のトランジスタ２のコレクタは、負電源電圧ＶＥＥが印加される一方、ベースは、第２の入力抵抗器４２を介して非反転入力端子６２に接続されている。
また、第２のトランジスタ２のコレクタは、負電源電圧ＶＥＥが印加される一方、ベースは、第２の入力抵抗器４２を介して非反転入力端子６２に接続されている。
【0047】
第３のレベルシフト回路１１３は、第７のトランジスタ（図１においては「Ｑ７」と表記）７と第１１０のトランジスタ（図１においては「Ｑ１１０」と表記）３０とを有して構成されている。この第３のレベルシフト回路１１３は、第５及び第６のトランジスタ５，６により構成されたアクティブ負荷に流れる電流の誤差をなくすために設けられたダミー回路である。
なお、本発明の実施の形態においては、第７のトランジスタ７及び第１１０のトランジスタ３０に、ＰＮＰ型バイポーラトランジスタが用いられている。
なお、本発明の実施の形態においては、第７のトランジスタ７及び第１１０のトランジスタ３０に、ＰＮＰ型バイポーラトランジスタが用いられている。
【0048】
第７のトランジスタ７のエミッタは、第１１０のトランジスタ１１０のコレクタに接続され、第１１０のトランジスタ３０のエミッタには、正電源電圧ＶＣＣが印加されるようになっている。
また、第７のトランジスタ７のコレクタには、負電源電圧ＶＥＥが印加される一方、ベースは第５のトランジスタ５のコレクタに接続されている。
また、第７のトランジスタ７のコレクタには、負電源電圧ＶＥＥが印加される一方、ベースは第５のトランジスタ５のコレクタに接続されている。
【0049】
第４のレベルシフト回路１１４は、第８のトランジスタ（図１においては「Ｑ８」と表記）８と第１１４のトランジスタ３４とを有して構成されている。
なお、本発明の実施の形態において、第８のトランジスタ８及び第１１４のトランジスタ３４には、ＰＮＰ型バイポーラトランジスタが用いられている。
第８のトランジスタ８のエミッタは、第１１４のトランジスタ３４のコレクタに接続され、第１１４のトランジスタ３４のエミッタには、正電源電圧ＶＣＣが印加されるようになっている。
なお、本発明の実施の形態において、第８のトランジスタ８及び第１１４のトランジスタ３４には、ＰＮＰ型バイポーラトランジスタが用いられている。
第８のトランジスタ８のエミッタは、第１１４のトランジスタ３４のコレクタに接続され、第１１４のトランジスタ３４のエミッタには、正電源電圧ＶＣＣが印加されるようになっている。
【0050】
この第４のレベルシフト回路１１４は、アクティブ負荷となる第６のトランジスタ６のコレクタ・エミッタ電圧を、第５のトランジスタ５のコレクタ・エミッタ間電圧Ｖｃｅ（＝Ｖｂｅ：ベース・エミッタ間電圧）と同一電位にバイアスする機能を果たす。
【0051】
高利得増幅回路１１５は、ダーリントン接続された第９及び第１０のトランジスタ（図１においては、それぞれ「Ｑ９」、「Ｑ１０」と表記）９，１０と、第１１５及び第１１７のトランジスタ（図１においては、それぞれ「Ｑ１１５」、「Ｑ１１７」と表記）３５，３７とを有して構成されている。
本発明に実施の形態において、第９及び第１０のトランジスタ９，１０には、ＮＰＮ型バイポーラトランジスタが、第１１５及び第１１７のトランジスタ３５，３７には、ＰＮＰ型バイポーラトランジスタが、それぞれ用いられている。
本発明に実施の形態において、第９及び第１０のトランジスタ９，１０には、ＮＰＮ型バイポーラトランジスタが、第１１５及び第１１７のトランジスタ３５，３７には、ＰＮＰ型バイポーラトランジスタが、それぞれ用いられている。
【0052】
第９のトランジスタ９のベースは、第８のトランジスタ８のエミッタに接続される一方、エミッタは、第１０のトランジスタ１０のベースに接続されている。 また、第９のトランジスタ９のコレクタは、第１１５のトランジスタ３５のコレクタに接続されており、この第１１５のトランジスタ３５のエミッタには、正電源電圧ＶＣＣが印加されるようになっている。
【0053】
一方、第１０のトランジスタ１０のコレクタは、第１１７のトランジスタ３７のコレクタに接続されており、この第１１７のトランジスタ３７のエミッタには、正電源電圧ＶＣＣが印加されるようになっている。
また、第１０のトランジスタ１０のエミッタは、負電源電圧ＶＥＥが印加されるようになっている。
そして、第１０のトランジスタ１０のコレクタは、次述する出力回路１１６の入力段に接続されている。
また、第１０のトランジスタ１０のエミッタは、負電源電圧ＶＥＥが印加されるようになっている。
そして、第１０のトランジスタ１０のコレクタは、次述する出力回路１１６の入力段に接続されている。
【0054】
出力回路１１６は、第１５乃至第１７のトランジスタ（図１においては、それぞれ「Ｑ１５」、「Ｑ１６」、「Ｑ１７」と表記）１５～１７と、第１及び第２の抵抗器（図１においては、それぞれ「Ｒ１」、「Ｒ２」と表記）４３，４４とを有して構成されている。
本発明の実施の形態において、第１５及び第１６のトランジスタ１５，１６には、ＮＰＮ型バイポーラトランジスタが、第１７のトランジスタ１７には、ＰＮＰ型バイポーラトランジスタが、それぞれ用いられている。
本発明の実施の形態において、第１５及び第１６のトランジスタ１５，１６には、ＮＰＮ型バイポーラトランジスタが、第１７のトランジスタ１７には、ＰＮＰ型バイポーラトランジスタが、それぞれ用いられている。
【0055】
正電源電圧ＶＣＣと負電源電圧ＶＥＥとの間に、正電源電圧ＶＣＣ側から、第１６のトランジスタ１６、第２の抵抗器４４、及び、第１７のトランジスタ１７が直列接続されて設けられている。
第１６のトランジスタ１６のベースには、この第１６のトランジスタ１６とダーリントン回路を構成する第１５のトランジスタ１５のエミッタが接続されると共に、第１の抵抗器４３を介して第１６のトランジスタ１６のエミッタが接続されている。
第１６のトランジスタ１６のベースには、この第１６のトランジスタ１６とダーリントン回路を構成する第１５のトランジスタ１５のエミッタが接続されると共に、第１の抵抗器４３を介して第１６のトランジスタ１６のエミッタが接続されている。
【0056】
第１５のトランジスタ１５のコレクタには、正電源電圧ＶＣＣが印加されるようになっている一方、ベースは、高利得増幅回路１１５の第１０のトランジスタ１０のコレクタに接続されている。
なお、第１５のトランジスタ１５のベースと第８のトランジスタ８のベースとの間には、第１５のトランジスタ１５のベース側から、減衰抵抗器（図１においては「ＲＸ１１」と表記）４９、位相補償用コンデンサ（図１においては「Ｃ１」と表記）５１の順で直列接続されて設けられている。
なお、第１５のトランジスタ１５のベースと第８のトランジスタ８のベースとの間には、第１５のトランジスタ１５のベース側から、減衰抵抗器（図１においては「ＲＸ１１」と表記）４９、位相補償用コンデンサ（図１においては「Ｃ１」と表記）５１の順で直列接続されて設けられている。
【0057】
電流制限回路１１７は、第１１乃至第１４のトランジスタ（図１においては、それぞれ「Ｑ１１」、「Ｑ１２」、「Ｑ１３」、「Ｑ１４」と表記）１１～１４と、第１１６のトランジスタ（図１においては「Ｑ１１６」と表記）３６とを有して構成されている。かかる電流制限回路１１７は、出力回路１１６の第１６のトランジスタ１６に流れる電流の抑圧と、第９のトランジスタ９のコレクタ電流の制限を行うものである。
本発明の実施の形態において、第１１及び第１１６のトランジスタ１１，３６には、ＰＮＰ型バイポーラトランジスタが、第１２乃至第１４のトランジスタ１２～１４には、ＮＰＮ型バイポーラトランジスタが、それぞれ用いられている。
本発明の実施の形態において、第１１及び第１１６のトランジスタ１１，３６には、ＰＮＰ型バイポーラトランジスタが、第１２乃至第１４のトランジスタ１２～１４には、ＮＰＮ型バイポーラトランジスタが、それぞれ用いられている。
【0058】
第１２及び第１３のトランジスタ１２，１３は、カレントミラー回路を構成している。
すなわち、第１２及び第１３のトランジスタ１２，１３のベースは相互に接続されると共に、第１２のトランジスタ１２のコレクタに接続されている一方、各々のエミッタには、負電源電圧ＶＥＥが印加されるようになっている。
すなわち、第１２及び第１３のトランジスタ１２，１３のベースは相互に接続されると共に、第１２のトランジスタ１２のコレクタに接続されている一方、各々のエミッタには、負電源電圧ＶＥＥが印加されるようになっている。
【0059】
また、第１２のトランジスタ１２のコレクタは、第１１６のトランジスタ３６のコレクタに接続され、第１１６のトランジスタ３６のエミッタには、正電源電圧ＶＣＣが印加されるようになっている。さらに、第１２のトランジスタ１２のコレクタには、第１１のトランジスタ１１のベースが接続されている。
第１１のトランジスタ１１のエミッタは、第９のトランジスタ９のコレクタに接続される一方、第１１のトランジスタ１１のコレクタには、負電源電圧ＶＥＥが印加されるようになっている。
第１１のトランジスタ１１のエミッタは、第９のトランジスタ９のコレクタに接続される一方、第１１のトランジスタ１１のコレクタには、負電源電圧ＶＥＥが印加されるようになっている。
【0060】
また、第１３のトランジスタ１３のコレクタは、第１４のトランジスタ１４のベースと共に第１６のトランジスタ１６のエミッタに接続されている。
そして、第１４のトランジスタ１４のコレクタは、第１５のトランジスタ１５のベースに接続される一方、第１４のトランジスタ１４のエミッタは、第１７のトランジスタ１７のエミッタと共に出力端子６３に接続されている。
そして、第１４のトランジスタ１４のコレクタは、第１５のトランジスタ１５のベースに接続される一方、第１４のトランジスタ１４のエミッタは、第１７のトランジスタ１７のエミッタと共に出力端子６３に接続されている。
【0061】
電流源回路１１８は、第１０９乃至第１１７のトランジスタ（図１においては、それぞれ「Ｑ１０９」、「Ｑ１１０」、「Ｑ１１１」、「Ｑ１１２」、「Ｑ１１３」、「Ｑ１１４」、「Ｑ１１５」、「Ｑ１１６」、「Ｑ１１７」と表記）２９～３７と、定電流源（図１においては「ＣＳ１」と表記）１２０とを有して構成されている。
本発明の実施の形態において、第１０９乃至第１１７のトランジスタ２９～３７には、ＰＮＰ型バイポーラトランジスタが用いられている。
本発明の実施の形態において、第１０９乃至第１１７のトランジスタ２９～３７には、ＰＮＰ型バイポーラトランジスタが用いられている。
【0062】
第１０９のトランジスタ２９と、第１１０乃至第１１７のトランジスタ３０～３７は、カレントミラー回路を構成しており、入力段を構成する第１０９のトランジスタ２９側から出力段となる第１１０乃至第１１７のトランジスタ３０～３７の各トランジスタに電流出力が得られるようになっている。
すなわち、第１０９のトランジスタ２９のエミッタには、正電源電圧ＶＣＣが印加されるようになっている一方、ベースとコレクタとは相互に接続されて、その接続点と負電源電圧ＶＥＥとの間に定電流源１２０が設けられている。
そして、第１０９のトランジスタ２９のベースは、第１１０乃至第１１７のトランジスタ３０～３７の各ベースと相互に接続されている。
すなわち、第１０９のトランジスタ２９のエミッタには、正電源電圧ＶＣＣが印加されるようになっている一方、ベースとコレクタとは相互に接続されて、その接続点と負電源電圧ＶＥＥとの間に定電流源１２０が設けられている。
そして、第１０９のトランジスタ２９のベースは、第１１０乃至第１１７のトランジスタ３０～３７の各ベースと相互に接続されている。
【0063】
上述した回路構成は、図２に示された構成に集約される。
以下、図２を参照しつつ、この構成について説明する。
図２に示された演算増幅器は、差動増幅回路（図２においては「ＤＦ１」と表記）１１０と、第１及び第２の定電流源（図２においては、それぞれ「ＣＳ１１」、「ＣＳ１２」と表記）３８，３９と、第８乃至第１０のトランジスタ８～１０と、出力回路（図２においては「ＯＳ１」と表記）１１６と、位相補償用コンデンサ５１と、減衰抵抗器４９とを備える構成となっている。
以下、図２を参照しつつ、この構成について説明する。
図２に示された演算増幅器は、差動増幅回路（図２においては「ＤＦ１」と表記）１１０と、第１及び第２の定電流源（図２においては、それぞれ「ＣＳ１１」、「ＣＳ１２」と表記）３８，３９と、第８乃至第１０のトランジスタ８～１０と、出力回路（図２においては「ＯＳ１」と表記）１１６と、位相補償用コンデンサ５１と、減衰抵抗器４９とを備える構成となっている。
【0064】
図１に示された回路構成との対応は、次述する通りである。
まず、差動増幅回路１１０は、図１における第１及び第２の入力抵抗器４１，４２、第１乃至第７のトランジスタ１～７、定電流源１２０、及び、第１０９乃至第１１３のトランジスタ２９～３３で構成される部分に対応する。
また、第１の定電流源３８は、図１における第１１４のトランジスタ３４に、第２の定電流源３９は、図１における第１１５のトランジスタ３５に、それぞれ対応している。
まず、差動増幅回路１１０は、図１における第１及び第２の入力抵抗器４１，４２、第１乃至第７のトランジスタ１～７、定電流源１２０、及び、第１０９乃至第１１３のトランジスタ２９～３３で構成される部分に対応する。
また、第１の定電流源３８は、図１における第１１４のトランジスタ３４に、第２の定電流源３９は、図１における第１１５のトランジスタ３５に、それぞれ対応している。
【0065】
出力回路１１６は、図１における第１１乃至第１７のトランジスタ１１～１７、第１１６及び第１１７のトランジスタ３６，３７、第１及び第２の抵抗器４３，４４で構成される部分に対応する。
次に、具体的な回路接続について説明する。
差動増幅回路１１０の反転入力端子Ｄ１は、演算増幅器の反転入力端子６１に、差動増幅回路１１０の非反転入力端子Ｄ２は、演算増幅器の非反転入力端子６２に、それぞれ接続されている。
次に、具体的な回路接続について説明する。
差動増幅回路１１０の反転入力端子Ｄ１は、演算増幅器の反転入力端子６１に、差動増幅回路１１０の非反転入力端子Ｄ２は、演算増幅器の非反転入力端子６２に、それぞれ接続されている。
【0066】
また、差動増幅回路１１０の正電源端子Ｄ３は、演算増幅器の正電源端子６４、差動増幅回路１１０の負電源端子Ｄ４は、演算増幅器の負電源端子６５に、それぞれ接続されている。
この差動増幅回路１１０の出力端子Ｄ５は、位相補償用コンデンサ５１の一端と、寄生容量Ｃｂ２の一端、及び、第８のトランジスタ８のベースに接続されている。
この差動増幅回路１１０の出力端子Ｄ５は、位相補償用コンデンサ５１の一端と、寄生容量Ｃｂ２の一端、及び、第８のトランジスタ８のベースに接続されている。
【0067】
第８のトランジスタ８のコレクタは、負電源端子６５に、エミッタは、寄生容量Ｃｂ２の他端、第１の定電流源３８、及び、第９のトランジスタ９のベースに接続されている。
第９のトランジスタ９のコレクタは、第２の定電流源３９に接続される一方、エミッタは、第１０のトランジスタ１０のベースに接続されている。
第９のトランジスタ９のコレクタは、第２の定電流源３９に接続される一方、エミッタは、第１０のトランジスタ１０のベースに接続されている。
【0068】
第１０のトランジスタ１０のエミッタは、負電源端子６５に接続される一方、コレクタは、寄生容量Ｃｂ１の一端、減衰抵抗器４９の一端、寄生容量Ｃｂ３の一端、及び、出力回路１１６の入力端子Ｏ１に接続されている。
出力回路１１６の出力端子Ｏ２は、演算増幅器の出力端子６３に接続されている。
また、寄生容量Ｃｂ１の他端は、演算増幅器の正電源端子６４に、寄生容量Ｃｂ３の他端は、演算増幅器の負電源端子６５に、それぞれ接続されている。
減衰抵抗器４９の他端は、位相補償用コンデンサ５１の他端に接続されている。
出力回路１１６の出力端子Ｏ２は、演算増幅器の出力端子６３に接続されている。
また、寄生容量Ｃｂ１の他端は、演算増幅器の正電源端子６４に、寄生容量Ｃｂ３の他端は、演算増幅器の負電源端子６５に、それぞれ接続されている。
減衰抵抗器４９の他端は、位相補償用コンデンサ５１の他端に接続されている。
【0069】
図２において、太実線矢印で示された電流の経路は、高周波外来ノイズにより生ずるＡＣ電流ＩXCを示している。
次に、かかる構成における高周波外来ノイズによるＡＣ電流ＩXCの低減と出力電圧Ｖｏｕｔの変動の抑圧について説明する。
まず、位相補償用コンデンサ５１を流れるＡＣ電流ＩXCは、従来技術で説明した通りであるが、再掲すれば下記する式２の相関式で表される。
次に、かかる構成における高周波外来ノイズによるＡＣ電流ＩXCの低減と出力電圧Ｖｏｕｔの変動の抑圧について説明する。
まず、位相補償用コンデンサ５１を流れるＡＣ電流ＩXCは、従来技術で説明した通りであるが、再掲すれば下記する式２の相関式で表される。
【0070】
ＩXC∝ＶCA／〔（ＲＸ１１）２＋｛（１／２πｆ）×（１／Ｃ１＋１／Ｃｂ１＋１／Ｃｂ２）｝２〕１／２・・・式２
【0071】
ここで、ＶCAは、正電源端子６４における高周波ＡＣ電圧の振幅、ＲＸ１１は、減衰抵抗器４９の抵抗値、ｆは、高周波ＡＣ電圧の周波数、Ｃ１は、位相補償用コンデンサ５１の容量値、Ｃｂ１は、第１５のトランジスタ１５のコレクタ・べース間の寄生容量値、Ｃｂ２は、第８のトランジスタ８のベース・エミッタ間の寄生容量値である。
【0072】
この構成例にあっては、位相補償用コンデンサ５１と直列接続した減衰抵抗器４９の抵抗値が、式２で示されたＡＣ電流ＩXCと高周波ＡＣ電圧の相関を表す式の分母となるため、その抵抗値の調整によりＡＣ電流ＩXCを減少させることが可能となる。
ＡＣ電流ＩXCが減少すると、第９のトランジスタ９のベース電流の増加が抑制され、第１０のトランジスタ１０のベース電流の増加も抑えられる。その結果、第１０のトランジスタ１０のコレクタ電位は下がり難くなり、演算増幅器の出力電圧Ｖｏｕｔは低下し難くなる。
ＡＣ電流ＩXCが減少すると、第９のトランジスタ９のベース電流の増加が抑制され、第１０のトランジスタ１０のベース電流の増加も抑えられる。その結果、第１０のトランジスタ１０のコレクタ電位は下がり難くなり、演算増幅器の出力電圧Ｖｏｕｔは低下し難くなる。
【0073】
図６には、本発明の実施の形態における演算増幅器の電源ラインへのＡＣ入力電力Ｐｉｎの変化に対する出力電圧Ｖｏｕｔの変化特性例が示されており、以下、同図について説明する。
図６において、横軸はＡＣ入力電力Ｐｉｎを、縦軸は、出力電圧Ｖｏｕｔを、それぞれ示している。
同図において、実線の特性線は、減衰抵抗器４９の抵抗値ＲＸ１１を１０００Ωとした場合の特性例である。
なお、同図において、点線の特性線は、図１２に示された従来回路の同様な特性例である。
図６において、横軸はＡＣ入力電力Ｐｉｎを、縦軸は、出力電圧Ｖｏｕｔを、それぞれ示している。
同図において、実線の特性線は、減衰抵抗器４９の抵抗値ＲＸ１１を１０００Ωとした場合の特性例である。
なお、同図において、点線の特性線は、図１２に示された従来回路の同様な特性例である。
【0074】
図６によれば、従来回路の場合、入力電力Ｐｉｎ＝３０ｄＢｍで出力電圧Ｖｏｕｔは、正常値の６Ｖから大きく低下している。
これに対して、本発明の実施の形態における演算増幅器の場合、入力電力Ｐｉｎ＝３０ｄＢｍを越えても出力電圧Ｖｏｕｔは、正常値の６Ｖに保たれる良好な結果を示している。
これに対して、本発明の実施の形態における演算増幅器の場合、入力電力Ｐｉｎ＝３０ｄＢｍを越えても出力電圧Ｖｏｕｔは、正常値の６Ｖに保たれる良好な結果を示している。
【0075】
ここで、減衰抵抗器４９の抵抗値ＲＸ１１の選定について説明する。
抵抗値ＲＸ１１が小さい場合、ＡＣ電流ＩXCの低減効果が小さくなる一方、大きすぎると演算増幅器のＡＣ特性に大きな影響を及ぼす。
したがって、抵抗値ＲＸ１１の大きさは、ＡＣ電流ＩXCの低減効果とＡＣ特性の悪化とのバランスの下、適切な範囲で選定する必要がある。
抵抗値ＲＸ１１が小さい場合、ＡＣ電流ＩXCの低減効果が小さくなる一方、大きすぎると演算増幅器のＡＣ特性に大きな影響を及ぼす。
したがって、抵抗値ＲＸ１１の大きさは、ＡＣ電流ＩXCの低減効果とＡＣ特性の悪化とのバランスの下、適切な範囲で選定する必要がある。
【0076】
そこで、まず、抵抗値ＲＸ１１の下限値について検討する。
先の式２を参照すると、分数式の分母は、減衰抵抗器４９とコンデンサの合成インピーダンスの和である。したがって、コンデンサの合成インピーダンスよりも抵抗値ＲＸ１１が低い場合は、ＡＣ電流ＩXCの低減効果を得ることは難しい。それ故、抵抗値ＲＸ１１の下限値は、下記する式３に示されるようにコンデンサのインピーダンスより大きな値に選定することが好適である。
先の式２を参照すると、分数式の分母は、減衰抵抗器４９とコンデンサの合成インピーダンスの和である。したがって、コンデンサの合成インピーダンスよりも抵抗値ＲＸ１１が低い場合は、ＡＣ電流ＩXCの低減効果を得ることは難しい。それ故、抵抗値ＲＸ１１の下限値は、下記する式３に示されるようにコンデンサのインピーダンスより大きな値に選定することが好適である。
【0077】
（１／２πｆ）×｛（１／Ｃ１）＋（１／Ｃｂ１）＋（１／Ｃｂ２）｝＜ＲＸ１１・・・式３
【0078】
次に、抵抗値ＲＸ１１の上限値について検討する。
先に述べたように抵抗値ＲＸ１１が大きいほど演算増幅器のＡＣ特性への影響が増大する。一般的に、位相補償用コンデンサ５１と直接接続された抵抗器は、例えば、非特許文献１、２等で良く知られているようにゼロ点を作る役割を果たす。このゼロ点を作る減衰抵抗器４９の抵抗値ＲＸ１１は、下記する式４の不等式を満たす上限値にすることが望ましい。
先に述べたように抵抗値ＲＸ１１が大きいほど演算増幅器のＡＣ特性への影響が増大する。一般的に、位相補償用コンデンサ５１と直接接続された抵抗器は、例えば、非特許文献１、２等で良く知られているようにゼロ点を作る役割を果たす。このゼロ点を作る減衰抵抗器４９の抵抗値ＲＸ１１は、下記する式４の不等式を満たす上限値にすることが望ましい。
【0079】
ＲＸ１１＜（１＋Ｃｂ３／Ｃ１）／ｇｍＱ９Ｑ１０・・・式４
【0080】
ここで、Ｃｂ３は、出力回路１１６の入力端子０１のノードに接続される寄生容量（図２参照）であり、より具体的には、第１７のトランジスタ１７のベースと負電源電圧との間に生ずる寄生容量である（図１参照）。
また、ｇｍＱ９Ｑ１１は、ダーリントン接続されている第９及び第１０のトランジスタ９，１０のトランスコンダクタンスである。
また、ｇｍＱ９Ｑ１１は、ダーリントン接続されている第９及び第１０のトランジスタ９，１０のトランスコンダクタンスである。
【0081】
図７には、抵抗値ＲＸ１１を３つの代表的な値に選定した場合の演算増幅器の周波数変化に対する電圧利得のシミュレーション結果が示されており、以下、同図について説明する。
なお、図７において、横軸は入力信号の周波数を、縦軸は電圧利得を、それぞれ示している。また、ｐ２はセカンドポールの周波数を、ｐ３はサードポールの周波数を、それぞれ意味している。
図７（Ａ）は、抵抗値ＲＸ１１＝０Ωの場合の電圧利得の周波数特性を示している。この場合、ゼロ点が存在せず、周波数特性に特段の異常は無い。
なお、図７において、横軸は入力信号の周波数を、縦軸は電圧利得を、それぞれ示している。また、ｐ２はセカンドポールの周波数を、ｐ３はサードポールの周波数を、それぞれ意味している。
図７（Ａ）は、抵抗値ＲＸ１１＝０Ωの場合の電圧利得の周波数特性を示している。この場合、ゼロ点が存在せず、周波数特性に特段の異常は無い。
【0082】
図７（Ｂ）は、抵抗値ＲＸ１１＝（１＋Ｃｂ３／Ｃ１）／ｇｍＱ９Ｑ１０Ωの場合の電圧利得の周波数特性を示している。この場合、セカンドポールとゼロ点が一致し、周波数特性に特段の異常は無い。
図７（Ｃ）は、先の式４を満たさない場合、すなわち、抵抗値ＲＸ１１＞（１＋Ｃｂ３／Ｃ１）／ｇｍＱ９Ｑ１０Ωの場合の電圧利得の周波数特性を示している。
図７（Ｃ）は、先の式４を満たさない場合、すなわち、抵抗値ＲＸ１１＞（１＋Ｃｂ３／Ｃ１）／ｇｍＱ９Ｑ１０Ωの場合の電圧利得の周波数特性を示している。
【0083】
この場合、ゼロ点の周波数がセカンドポールの周波数よりも低いため、ゼロ点までは－２０ｄＢ／ｄｅｃで低下していた電圧利得が、ゼロ点以降セカンドポールまでの間、一旦、平坦となり、一般的ではない周波数特性となっている。
このような周波数特性を有する回路は動作が不安定となるため、結局のところ抵抗値ＲＸ１１は、先の式４を満たす条件で選定されることが必要となる。
このような周波数特性を有する回路は動作が不安定となるため、結局のところ抵抗値ＲＸ１１は、先の式４を満たす条件で選定されることが必要となる。
【0084】
結論として、式３と式４とから、抵抗値ＲＸ１１は、下記する式５の範囲で選定することが望ましい。
【0085】
（１／２πｆ）×｛（１／Ｃ１）＋（１／Ｃｂ１）＋（１／Ｃｂ２）｝＜ＲＸ１１＜（１＋Ｃｂ３／Ｃ１）／ｇｍＱ９Ｑ１０・・・式５
【0086】
例えば、周波数ｆ＝０．５ＧＨｚ、Ｃ１＝１０ｐＦ、Ｃｂ１＝１ｐＦ、Ｃｂ２＝５ｐＦ、Ｃｂ３＝１０ｐＦ、ｇｍＱ９Ｑ１０＝１ｍＡ／Ｖとした場合、選定されるべき抵抗値ＲＸ１１は、４１４Ω～２０００Ωの範囲となる。
先の図６に示されたＡＣ入力電力Ｐｉｎの変化に対する出力電圧Ｖｏｕｔの変化特性は、式５の条件を満たすように抵抗値ＲＸ１１＝１０００Ωとした場合のものであり、改善効果が確かに確認できるものとなっている。
先の図６に示されたＡＣ入力電力Ｐｉｎの変化に対する出力電圧Ｖｏｕｔの変化特性は、式５の条件を満たすように抵抗値ＲＸ１１＝１０００Ωとした場合のものであり、改善効果が確かに確認できるものとなっている。
【0087】
本発明の実施の形態における演算増幅器は、ＥＳＤのサージ電圧が届きにくい内部回路における減衰抵抗器４９の追加を特徴とするものであるので、減衰抵抗器４９を設けることでＥＳＤ耐性の劣化を招くことは無い。また、減衰抵抗器４９を設けることに起因して何らかのリーク電流の増加を招くことも無いため、低消費電流を特徴とする演算増幅器にも悪影響を及ぼすことなく適用できる。
【0088】
また、減衰抵抗器４９を設けるだけで済むので、ローパスフィルタなどのコンデンサを必要とする構成と比較して、抵抗素子は占有面積が小さい場合が多いので、本発明の実施の形態の演算増幅器を用いることでチップ面積の縮小化を図ることが可能となる。
【0089】
なお、上述の実施の形態においては、減衰抵抗器４９を位相補償用コンデンサ５１と出力回路１１６との間に設けるようにしたが、減衰抵抗器４９は、必ずしもこの位置に限定されるものではない。例えば、図３に示されたように、差動増幅回路１１０と位相補償用コンデンサ５１との間に、減衰抵抗器４９を設けても良い。
【0090】
さらに、図４に示されたように、第１及び第２の減衰抵抗器４９ａ，４９ｂ（図４においては、それぞれ「ＲＸ１１」、「ＲＸ１２」と表記）を設け、この第１及び第２の減衰抵抗器４９ａ，４９ｂの間に位相補償用コンデンサ５１が位置するように差動増幅回路１１０と出力回路１１６との間に直列接続した構成としても良い。
いずれの場合にあっても、位相補償用コンデンサ５１と直列に接続された抵抗器を設ける構成を採ることが基本である。
いずれの場合にあっても、位相補償用コンデンサ５１と直列に接続された抵抗器を設ける構成を採ることが基本である。
【0091】
なお、図１～図４において、減衰抵抗器４９を位相補償用コンデンサ５１に直列に接続された抵抗器で構成した実施の形態について説明したが、位相補償用コンデンサ５１の寄生抵抗も減衰抵抗器４９の一部として用いることが可能である。
図８には、位相補償用コンデンサの等価回路を示す模式図が示されており、以下、同図を参照しつつ、位相補償用コンデンサ５１の寄生抵抗について説明する。
位相補償用コンデンサの正極端子５１＋と負極端子５１－には、図８において「Ｒ５１ａ」、「Ｒ５１ｂ」、「Ｒ５１ｃ」、「Ｒ５１ｄ」として示すように、寄生抵抗が存在する。ここで、位相補償用コンデンサの容量値Ｃ１はＣ１＝Ｃ１ａ＋Ｃ１ｂである。
図８には、位相補償用コンデンサの等価回路を示す模式図が示されており、以下、同図を参照しつつ、位相補償用コンデンサ５１の寄生抵抗について説明する。
位相補償用コンデンサの正極端子５１＋と負極端子５１－には、図８において「Ｒ５１ａ」、「Ｒ５１ｂ」、「Ｒ５１ｃ」、「Ｒ５１ｄ」として示すように、寄生抵抗が存在する。ここで、位相補償用コンデンサの容量値Ｃ１はＣ１＝Ｃ１ａ＋Ｃ１ｂである。
【0092】
したがって、図８に示したＲ５１ａおよびＲ５１ｂは、図４の第２の減衰抵抗器４９ｂの一部として用いることも可能である。同様に、図８に示したＲ５１ｃおよびＲ５１ｄは、図４の第１の減衰抵抗器４９ａの一部として用いるこをも可能である。
すなわち、位相補償用コンデンサ５１は、正方形にレイアウトするより、長方形にレイアウトして積極的に寄生抵抗をつけることが好適である。
すなわち、位相補償用コンデンサ５１は、正方形にレイアウトするより、長方形にレイアウトして積極的に寄生抵抗をつけることが好適である。
【0093】
また、上述した本発明の実施の形態において、レベルシフトのために設けられた第８のトランジスタ８に、ＰＮＰ型バイポーラトランジスタを用いたが、ＮＰＮ型バイポーラトランジスタを用いても良い。基本的には、図５に示されたようにレベルシフト回路（図５においては「ＬＳ１」と表記）２１１が設けられれば良い。
【0094】
またさらに、図２において、第９及び第１０のトランジスタ９，１０、並びに、第２の定電流源３９で構成されたダーリントン接続の増幅回路は、図１において高利得増幅回路１１５に相当し、この増幅回路のトランスコンダクタンスをｇｍＱ９Ｑ１１としたが、この部分は、ダーリントン接続構成やトランジスタの種類（ＰＮＰ、ＮＰＮ）が限定される必要はなく、図５に示されたように、増幅回路（図５においては「ＧＭ１」と表記）２１２が設けられる構成であれば良い。
したがって、先に図２に示された構成は、図５のように概略化可能となる。
したがって、先に図２に示された構成は、図５のように概略化可能となる。
【0095】
以下、図５を参照しつつ、その構成について説明する。
なお、図２に示された構成要素と同一の構成要素については同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
差動増幅回路１１０の反転入力端子Ｄ１は、演算増幅器の反転入力端子６１に、差動増幅回路１１０の非反転入力端子Ｄ２は、演算増幅器の非反転入力端子６２に、それぞれ接続されている。
なお、図２に示された構成要素と同一の構成要素については同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
差動増幅回路１１０の反転入力端子Ｄ１は、演算増幅器の反転入力端子６１に、差動増幅回路１１０の非反転入力端子Ｄ２は、演算増幅器の非反転入力端子６２に、それぞれ接続されている。
【0096】
また、差動増幅回路１１０の正電源端子Ｄ３は、演算増幅器の正電源端子６４に、差動増幅回路１１０の正電源端子Ｄ４は、演算増幅器の負電源端子６５に、それぞれ接続されている。
さらに、差動増幅回路１１０の出力端子Ｄ５は、位相補償用コンデンサ５１とレベルシフト回路２１１の入力端子Ｓ３と寄生容量Ｃｂ２の一端に接続され、寄生容量Ｃｂ２の他端は、レベルシフト回路２１１の出力端子Ｓ４と増幅回路２１２の入力端子Ｓ５に接続されている。
さらに、差動増幅回路１１０の出力端子Ｄ５は、位相補償用コンデンサ５１とレベルシフト回路２１１の入力端子Ｓ３と寄生容量Ｃｂ２の一端に接続され、寄生容量Ｃｂ２の他端は、レベルシフト回路２１１の出力端子Ｓ４と増幅回路２１２の入力端子Ｓ５に接続されている。
【0097】
増幅回路２１２の出力端子Ｓ６は、インピーダンス素子（図５においては「ＺＸ１」と表記）５０の一端と、出力回路１１６の入力端子Ｏ１と、寄生容量Ｃｂ１及び寄生容量Ｃｂ３の一端に接続されている。
寄生容量Ｃｂ１の他端は、正電源端子６４に、寄生容量Ｃｂ３の他端は、負電源端子６５に、それぞれ接続されている。
インピーダンス素子５０の他端は、位相補償用コンデンサ５１の他端に接続されている。
出力回路１１６の出力端子Ｏ２は、演算増幅器の出力端子６３に接続されている。
なお、インピーダンス素子５０は、具体的には、先に、図１乃至図４で例示したように抵抗器が好適である。
寄生容量Ｃｂ１の他端は、正電源端子６４に、寄生容量Ｃｂ３の他端は、負電源端子６５に、それぞれ接続されている。
インピーダンス素子５０の他端は、位相補償用コンデンサ５１の他端に接続されている。
出力回路１１６の出力端子Ｏ２は、演算増幅器の出力端子６３に接続されている。
なお、インピーダンス素子５０は、具体的には、先に、図１乃至図４で例示したように抵抗器が好適である。
【0098】
図５に示された回路構成において、位相補償用コンデンサ５１の容量値をＣ１、増幅回路２１２のトランスコンダクタンスをｇｍとしたとき、インピーダンス素子５０のインピーダンスの大きさＺ１は、下記する式６を満足する範囲で選定すると好適である。
【0099】
（１／２πｆ）×｛（１／Ｃ１）＋（１／Ｃｂ１）＋（１／Ｃｂ２）｝＜Ｚ１＜（１＋Ｃｂ３／Ｃ１）／ｇｍ・・・式６
【0100】
図５に示された構成においては、式６に基づいて選定されたインピーダンスを有するインピーダンス素子５０が設けられることで、ＡＣ電流ＩXC（図５参照）が低減し、増幅回路２１２の出力電流の増加が抑制される。増幅回路２１２の出力電流の増加が抑制されることは、増幅回路２１２の出力電圧の変動が抑制されることを意味する。
すなわち、演算増幅器の出力電圧Ｖｏｕｔの変動が抑制されることとなる。
結局、先に図６に示された特性例のように、演算増幅器の電源ラインへの高周波外来ノイズに対する耐性が向上することとなる。
すなわち、演算増幅器の出力電圧Ｖｏｕｔの変動が抑制されることとなる。
結局、先に図６に示された特性例のように、演算増幅器の電源ラインへの高周波外来ノイズに対する耐性が向上することとなる。
【産業上の利用可能性】
【0101】
本発明は、消費電流の増加を招くことなく電源ラインへの高周波外来ノイズの混入に対して安定した出力特性が所望される演算増幅器に適用できる。
【符号の説明】
【0102】
４９…減衰抵抗器
５０…インピーダンス素子
５１…位相補償用コンデンサ
５０…インピーダンス素子
５１…位相補償用コンデンサ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】