(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022042389
(43)【公開日】2022-03-14
(54)【発明の名称】演算増幅器
(51)【国際特許分類】
H03F 3/45 20060101AFI20220307BHJP
【ＦＩ】
H03F3/45 110
【審査請求】未請求
【請求項の数】13
【出願形態】ＯＬ
(21)【出願番号】P 2020147805
(22)【出願日】2020-09-02
(71)【出願人】
【識別番号】000191238
【氏名又は名称】日清紡マイクロデバイス株式会社
(74)【代理人】
【識別番号】100099818
【弁理士】
【氏名又は名称】安孫子 勉
(72)【発明者】
【氏名】小川 正訓
(72)【発明者】
【氏名】徳永 光紀
【テーマコード（参考）】
5J500
【Ｆターム（参考）】
5J500AA01
5J500AC26
5J500AF12
5J500AF19
5J500AH10
5J500AH17
5J500AH29
5J500AK05
5J500AK09
5J500AT02
5J500DN01
5J500DN22
5J500DN23
5J500DP02
(57)【要約】 （修正有）
【課題】利得帯域幅積ＧＢＷの低下を招くことなく負荷容量の増加と位相余裕の確保を可能とする演算増幅器を提供する。
【解決手段】２つの入力信号の差動増幅が可能な差動増幅回路１０１と、差動増幅回路１０１の出力信号をカスコード増幅可能するフォールデッドカスコード回路１０３と、フォールデッドカスコード回路１０３の出力信号を出力する出力回路１０４とを具備してなる演算増幅器において、フォールデッドカスコード回路１０３と出力回路１０４の間に位相補償回路１０２を設け、位相補償回路１０２の回路定数の選定によって、出力回路１０４の負荷容量の増加に対する位相余裕の減少の抑制と共に利得帯域幅積の維持を可能する。
【選択図】図１
【解決手段】２つの入力信号の差動増幅が可能な差動増幅回路１０１と、差動増幅回路１０１の出力信号をカスコード増幅可能するフォールデッドカスコード回路１０３と、フォールデッドカスコード回路１０３の出力信号を出力する出力回路１０４とを具備してなる演算増幅器において、フォールデッドカスコード回路１０３と出力回路１０４の間に位相補償回路１０２を設け、位相補償回路１０２の回路定数の選定によって、出力回路１０４の負荷容量の増加に対する位相余裕の減少の抑制と共に利得帯域幅積の維持を可能する。
【選択図】図１
【特許請求の範囲】
【請求項1】
２つの入力信号の差動増幅を可能に構成されてなる差動増幅回路と、前記差動増幅回路の出力信号をカスコード増幅可能に構成されてなるフォールデッドカスコード回路と、前記フォールデッドカスコード回路の出力信号を出力する出力回路とを具備してなる演算増幅器において、
前記フォールデッドカスコード回路と前記出力回路の間に位相補償回路を設け、前記位相補償回路の回路定数の選定によって、前記出力回路の負荷容量の増加に対する位相余裕の減少の抑制と共に利得帯域幅積の維持を可能にしてなることを特徴とする演算増幅器。
前記フォールデッドカスコード回路と前記出力回路の間に位相補償回路を設け、前記位相補償回路の回路定数の選定によって、前記出力回路の負荷容量の増加に対する位相余裕の減少の抑制と共に利得帯域幅積の維持を可能にしてなることを特徴とする演算増幅器。
【請求項2】
前記差動増幅回路と同一の入力信号が入力可能に構成された第２の入力差動回路が設けられ、前記第２の入力差動回路の出力は前記フォールデッドカスコード回路に印加可能に構成されてなることを特徴とする請求項１記載の演算増幅器。
【請求項3】
前記差動増幅回路は、第１極性の第１及び第２のトランジスタと第１の定電流源を有し、前記第１極性の第１及び第２のトランジスタは、各々のソースが相互に接続されると共に、前記第１の定電流源を介して正電源端子に接続され、
前記位相補償回路は、第１極性の補償用第１のトランジスタと第２極性の補償用第２のトランジスタと、補償用第１及び第２のコンデンサとを有し、
前記フォールデッドカスコード回路は、第２極性の第３乃至第６のトランジスタと、第１極性の第９乃至第１３のトランジスタと、第２の定電流源とを有し、
前記第２極性の第３及び第４のトランジスタは、各々のゲートが相互に接続されると共に、前記第２極性の第５のトランジスタのドレインに接続され、前記第２極性の第３及び第４のトランジスタの各々のソースは負電源端子に接続される一方、前記第２極性の第３のトランジスタのドレインは、前記第２極性の第５のトランジスタのソース及び前記第１極性の第２のトランジスタのドレインに、前記第２極性の第４のトランジスタのドレインは、前記第２極性の第６のトランジスタのソース及び前記第１極性の第１のトランジスタのドレインに、それぞれ接続され、
前記第２極性の第５及び第６のトランジスタは、各々のゲートが相互に接続されて第１の定電圧が第１の定電圧源により印加されると共に、前記補償用第１のコンデンサの一端に接続される一方、前記第２極性の第５のトランジスタのドレインは、前記第１極性の補償用第１のトランジスタのドレイン、前記第２極性の補償用第２のトランジスタのソース及び前記補償用第２のコンデンサの一端に接続され、
前記第１極性の第１１乃至第１３のトランジスタの各々のソースは共に前記正電源端子に接続されると共に、前記第１極性の第１１乃至第１３のトランジスタの各々のゲートは相互に接続されて前記第１極性の第１３のトランジスタのドレインに接続され、前記第１極性の第１３のトランジスタのドレインと前記負電源端子との間には、前記第２に定電流源が設けられ、
前記第１極性の第１１のトランジスタのドレインは、前記第１極性の第９のトランジスタのソースに、前記第１極性の第１２のトランジスタのドレインは、前記第１極性の第１０のトランジスタのソースに、それぞれ接続され、
前記第１極性の第９及び第１０のトランジスタは、各々のゲートが相互に接続されて前記補償用第２のコンデンサの他端に接続されると共に、第３の定電圧が第３の定電圧源により印加され、
前記第１極性の第９のトランジスタのドレインは、前記第１極性の補償用第１のトランジスタのソース、前記第２極性の補償用第２のトランジスタのドレイン及び前記補償用第１のコンデンサの他端に接続され、
前記出力回路は、第１極性の第８及び第１５のトランジスタと、第２極性の第７及び第１４のトランジスタとを有し、
前記第１極性の第８のトランジスタのソースと前記第２極性の第７のトランジスタのドレインが相互に接続されて前記第１極性の第１５のトランジスタのゲート及び前記第１極性の第１０のトランジスタのドレインと接続される一方、
前記第１極性の第８のトランジスタのドレインと前記第２極性の第７のトランジスタのソースが相互に接続されて前記第２極性の第１４のトランジスタのゲート及び前記第２極性の第６のトランジスタのドレインと接続され、
前記第１極性の第８のトランジスタのゲートは前記第１極性の補償用第１のトランジスタのゲートと接続されると共に第４の定電圧が第４の定電圧源により印加され、
前記第２極性の第７のトランジスタのゲートは前記第２極性の補償用第２のトランジスタのゲートと接続されると共に第２の定電圧が第２の定電圧源により印加され、
前記第１極性の第１５のトランジスタのソースは前記正電源端子に、前記第２極性の第１４のトランジスタのソースは前記負電源端子に、それぞれ接続され、
前記第１極性の第１５のトランジスタのドレインと前記第２極性の第１４のトランジスタのドレインが相互に接続されて、当該接続点から出力信号が出力可能とされてなることを特徴とする請求項１又は請求項２記載の演算増幅器。
前記位相補償回路は、第１極性の補償用第１のトランジスタと第２極性の補償用第２のトランジスタと、補償用第１及び第２のコンデンサとを有し、
前記フォールデッドカスコード回路は、第２極性の第３乃至第６のトランジスタと、第１極性の第９乃至第１３のトランジスタと、第２の定電流源とを有し、
前記第２極性の第３及び第４のトランジスタは、各々のゲートが相互に接続されると共に、前記第２極性の第５のトランジスタのドレインに接続され、前記第２極性の第３及び第４のトランジスタの各々のソースは負電源端子に接続される一方、前記第２極性の第３のトランジスタのドレインは、前記第２極性の第５のトランジスタのソース及び前記第１極性の第２のトランジスタのドレインに、前記第２極性の第４のトランジスタのドレインは、前記第２極性の第６のトランジスタのソース及び前記第１極性の第１のトランジスタのドレインに、それぞれ接続され、
前記第２極性の第５及び第６のトランジスタは、各々のゲートが相互に接続されて第１の定電圧が第１の定電圧源により印加されると共に、前記補償用第１のコンデンサの一端に接続される一方、前記第２極性の第５のトランジスタのドレインは、前記第１極性の補償用第１のトランジスタのドレイン、前記第２極性の補償用第２のトランジスタのソース及び前記補償用第２のコンデンサの一端に接続され、
前記第１極性の第１１乃至第１３のトランジスタの各々のソースは共に前記正電源端子に接続されると共に、前記第１極性の第１１乃至第１３のトランジスタの各々のゲートは相互に接続されて前記第１極性の第１３のトランジスタのドレインに接続され、前記第１極性の第１３のトランジスタのドレインと前記負電源端子との間には、前記第２に定電流源が設けられ、
前記第１極性の第１１のトランジスタのドレインは、前記第１極性の第９のトランジスタのソースに、前記第１極性の第１２のトランジスタのドレインは、前記第１極性の第１０のトランジスタのソースに、それぞれ接続され、
前記第１極性の第９及び第１０のトランジスタは、各々のゲートが相互に接続されて前記補償用第２のコンデンサの他端に接続されると共に、第３の定電圧が第３の定電圧源により印加され、
前記第１極性の第９のトランジスタのドレインは、前記第１極性の補償用第１のトランジスタのソース、前記第２極性の補償用第２のトランジスタのドレイン及び前記補償用第１のコンデンサの他端に接続され、
前記出力回路は、第１極性の第８及び第１５のトランジスタと、第２極性の第７及び第１４のトランジスタとを有し、
前記第１極性の第８のトランジスタのソースと前記第２極性の第７のトランジスタのドレインが相互に接続されて前記第１極性の第１５のトランジスタのゲート及び前記第１極性の第１０のトランジスタのドレインと接続される一方、
前記第１極性の第８のトランジスタのドレインと前記第２極性の第７のトランジスタのソースが相互に接続されて前記第２極性の第１４のトランジスタのゲート及び前記第２極性の第６のトランジスタのドレインと接続され、
前記第１極性の第８のトランジスタのゲートは前記第１極性の補償用第１のトランジスタのゲートと接続されると共に第４の定電圧が第４の定電圧源により印加され、
前記第２極性の第７のトランジスタのゲートは前記第２極性の補償用第２のトランジスタのゲートと接続されると共に第２の定電圧が第２の定電圧源により印加され、
前記第１極性の第１５のトランジスタのソースは前記正電源端子に、前記第２極性の第１４のトランジスタのソースは前記負電源端子に、それぞれ接続され、
前記第１極性の第１５のトランジスタのドレインと前記第２極性の第１４のトランジスタのドレインが相互に接続されて、当該接続点から出力信号が出力可能とされてなることを特徴とする請求項１又は請求項２記載の演算増幅器。
【請求項4】
前記第２の入力差動回路は、第２極性の差動対用第１及び第２のトランジスタと差動対用定電流源を有し、前記第２極性の差動対用第１のトランジスタのゲートは、前記第１極性の第１のトランジスタのゲートに、前記第２極性の差動対用第２のトランジスタのゲートは、前記第１極性の第２のトランジスタのゲートに、それぞれ接続され、
前記第２極性の差動対用第１及び第２のトランジスタは、各々のソースが相互に接続されて、当該接続点と前記負電源端子との間に前記差動対用定電流源が設けられる一方、前記第２極性の差動対用第１のトランジスタのドレインは、前記第１極性の第１０のトランジスタのドレイン及び前記第１極性の第１２のトランジスタのソースに、前記第２極性の差動対用第２のトランジスタのドレインは、前記第１極性の第９のトランジスタのドレイン及び前記第１極性の第１１のトランジスタのドレインに、それぞれ接続されてなることを特徴とする請求項３記載の演算増幅器。
前記第２極性の差動対用第１及び第２のトランジスタは、各々のソースが相互に接続されて、当該接続点と前記負電源端子との間に前記差動対用定電流源が設けられる一方、前記第２極性の差動対用第１のトランジスタのドレインは、前記第１極性の第１０のトランジスタのドレイン及び前記第１極性の第１２のトランジスタのソースに、前記第２極性の差動対用第２のトランジスタのドレインは、前記第１極性の第９のトランジスタのドレイン及び前記第１極性の第１１のトランジスタのドレインに、それぞれ接続されてなることを特徴とする請求項３記載の演算増幅器。
【請求項5】
前記フォールデッドカスコード回路における前記第２極性の第３及び第４のトランジスタ並びに前記第１の定電圧源を抵抗負荷回路に、前記第１極性の第１１及び第１２のトランジスタ並びに前記第３の定電圧源を調整用抵抗回路に代え、
前記抵抗負荷回路は、負荷用第１及び第２の抵抗器を有し、前記負荷用第１の抵抗器は、前記第２極性の第５のトランジスタのソースと前記負電源端子との間に直列接続されて設けられ、前記負荷用第２の抵抗器は、前記第２極性の第６のトランジスタのソースと前記負電源端子との間に直列接続されて設けられる一方、
前記調整用抵抗回路は、調整用第１及び第２の抵抗器を有し、前記調整用第１の抵抗器は、前記第１極性の第９のトランジスタのソースと前記正電源端子との間に直列接続されて設けられ、前記調整用第２の抵抗器は、前記第１極性の第１０のトランジスタのソースと前記正電源端子との間に直列接続されて設けられ、
前記第１極性の第１３のトランジスタのソースと前記正電源端子との間には、調整用第３の抵抗器が直列接続されて設けられてなることを特徴とする請求項３又は請求項４記載の演算増幅器。
前記抵抗負荷回路は、負荷用第１及び第２の抵抗器を有し、前記負荷用第１の抵抗器は、前記第２極性の第５のトランジスタのソースと前記負電源端子との間に直列接続されて設けられ、前記負荷用第２の抵抗器は、前記第２極性の第６のトランジスタのソースと前記負電源端子との間に直列接続されて設けられる一方、
前記調整用抵抗回路は、調整用第１及び第２の抵抗器を有し、前記調整用第１の抵抗器は、前記第１極性の第９のトランジスタのソースと前記正電源端子との間に直列接続されて設けられ、前記調整用第２の抵抗器は、前記第１極性の第１０のトランジスタのソースと前記正電源端子との間に直列接続されて設けられ、
前記第１極性の第１３のトランジスタのソースと前記正電源端子との間には、調整用第３の抵抗器が直列接続されて設けられてなることを特徴とする請求項３又は請求項４記載の演算増幅器。
【請求項6】
前記位相補償回路は、補償用第１及び第２の抵抗器を有し、前記補償用第１の抵抗器は、前記補償用第１のコンデンサと前記第２極性の第５及び第６のトランジスタのゲートとの間に、前記補償用第２の抵抗器は、前記補償用第２のコンデンサと前記第１極性の第９及び第１０のトランジスタのゲートとの間に、それぞれ設けられてなることを特徴とする請求項３乃至請求項５いずれか記載の演算増幅器。
【請求項7】
前記位相補償回路において、前記補償用第１のコンデンサと前記補償用第１の抵抗器の直列接続順を逆とすると共に、前記補償用第２のコンデンサと前記補償用第２の抵抗器の直列接続順を逆としてなることを特徴とする請求項３乃至請求項６いずれか記載の演算増幅器。
【請求項8】
前記位相補償回路における前記補償用第１のコンデンサの容量値ＣＸ１は、
第１の不等式ＣＸ１＞Ｃ１、第２の不等式ＣＸ１＞Ｃ２、第３の不等式ＣＸ１＞Ｃ３、第４の不等式ＣＸ１＞Ｃ４のいずれかを満たす値に選定され、
前記第１の不等式におけるＣ１は、前記第１極性の第１０のトランジスタのソースと、前記第１極性の第１５のトランジスタと前記第２極性の第１４のトランジスタの接続点との間に接続された第１のコンデンサの容量値、
前記第２の不等式におけるＣ２は、前記第１極性の第１５のトランジスタのゲート・ドレイン間に接続された第２のコンデンサの容量値、
前記第３の不等式におけるＣ３は、前記第２極性の第１４のトランジスタのゲート・ドレイン間に接続された第３のコンデンサの容量値、
前記第４の不等式におけるＣ４は、前記第２極性の第６のトランジスタのソースと、前記第１極性の第１５のトランジスタと前記第２極性の第１４のトランジスタの接続点との間に接続された第４のコンデンサの容量値であることを特徴とする請求項３乃至請求項７いずれか記載の演算増幅器。
第１の不等式ＣＸ１＞Ｃ１、第２の不等式ＣＸ１＞Ｃ２、第３の不等式ＣＸ１＞Ｃ３、第４の不等式ＣＸ１＞Ｃ４のいずれかを満たす値に選定され、
前記第１の不等式におけるＣ１は、前記第１極性の第１０のトランジスタのソースと、前記第１極性の第１５のトランジスタと前記第２極性の第１４のトランジスタの接続点との間に接続された第１のコンデンサの容量値、
前記第２の不等式におけるＣ２は、前記第１極性の第１５のトランジスタのゲート・ドレイン間に接続された第２のコンデンサの容量値、
前記第３の不等式におけるＣ３は、前記第２極性の第１４のトランジスタのゲート・ドレイン間に接続された第３のコンデンサの容量値、
前記第４の不等式におけるＣ４は、前記第２極性の第６のトランジスタのソースと、前記第１極性の第１５のトランジスタと前記第２極性の第１４のトランジスタの接続点との間に接続された第４のコンデンサの容量値であることを特徴とする請求項３乃至請求項７いずれか記載の演算増幅器。
【請求項9】
前記位相補償回路における前記補償用第２のコンデンサの容量値ＣＸ２は、
第５の不等式ＣＸ２＞Ｃ１、第６の不等式ＣＸ２＞Ｃ２、第７の不等式ＣＸ２＞Ｃ３、第８の不等式ＣＸ２＞Ｃ４のいずれかを満たす値に選定され、
前記第５の不等式におけるＣ１は、前記第１極性の第１０のトランジスタのソースと、前記第１極性の第１５のトランジスタと前記第２極性の第１４のトランジスタの接続点との間に接続された第１のコンデンサの容量値、
前記第６の不等式におけるＣ２は、前記第１極性の第１５のトランジスタのゲート・ドレイン間に接続された第２のコンデンサの容量値、
前記第７の不等式におけるＣ３は、前記第２極性の第１４のトランジスタのゲート・ドレイン間に接続された第３のコンデンサの容量値、
前記第８の不等式におけるＣ４は、前記第２極性の第６のトランジスタのソースと、前記第１極性の第１５のトランジスタと前記第２極性の第１４のトランジスタの接続点との間に接続された第４のコンデンサの容量値、
であることを特徴とする請求項３乃至請求項８いずれか記載の演算増幅器。
第５の不等式ＣＸ２＞Ｃ１、第６の不等式ＣＸ２＞Ｃ２、第７の不等式ＣＸ２＞Ｃ３、第８の不等式ＣＸ２＞Ｃ４のいずれかを満たす値に選定され、
前記第５の不等式におけるＣ１は、前記第１極性の第１０のトランジスタのソースと、前記第１極性の第１５のトランジスタと前記第２極性の第１４のトランジスタの接続点との間に接続された第１のコンデンサの容量値、
前記第６の不等式におけるＣ２は、前記第１極性の第１５のトランジスタのゲート・ドレイン間に接続された第２のコンデンサの容量値、
前記第７の不等式におけるＣ３は、前記第２極性の第１４のトランジスタのゲート・ドレイン間に接続された第３のコンデンサの容量値、
前記第８の不等式におけるＣ４は、前記第２極性の第６のトランジスタのソースと、前記第１極性の第１５のトランジスタと前記第２極性の第１４のトランジスタの接続点との間に接続された第４のコンデンサの容量値、
であることを特徴とする請求項３乃至請求項８いずれか記載の演算増幅器。
【請求項10】
前記位相補償回路の補償用第１のトランジスタは、
第１の条件式Ｗ（ＭＸ１）／Ｌ（ＭＸ１）＝Ｗ（Ｍ８）／Ｌ（Ｍ８）を満たすものであって、
前記第１の条件式におけるＷ（ＭＸ１）は、前記補償用第１のトランジスタのチャネル幅、
前記第１の条件式におけるＬ（ＭＸ１）は、前記補償用第１のトランジスタのチャネル長、
前記第１の条件式におけるＷ（Ｍ８）は、前記出力回路における第１極性の第８のトランジスタのチャネル幅、
前記第１の条件式におけるＬ（Ｍ８）は、前記出力回路における第１極性の第８のトランジスタのチャネル長、
であることを特徴とする請求項３乃至請求項９いずれか記載の演算増幅器。
第１の条件式Ｗ（ＭＸ１）／Ｌ（ＭＸ１）＝Ｗ（Ｍ８）／Ｌ（Ｍ８）を満たすものであって、
前記第１の条件式におけるＷ（ＭＸ１）は、前記補償用第１のトランジスタのチャネル幅、
前記第１の条件式におけるＬ（ＭＸ１）は、前記補償用第１のトランジスタのチャネル長、
前記第１の条件式におけるＷ（Ｍ８）は、前記出力回路における第１極性の第８のトランジスタのチャネル幅、
前記第１の条件式におけるＬ（Ｍ８）は、前記出力回路における第１極性の第８のトランジスタのチャネル長、
であることを特徴とする請求項３乃至請求項９いずれか記載の演算増幅器。
【請求項11】
前記位相補償回路の補償用第２のトランジスタは、
第２の条件式Ｗ（ＭＸ２）／Ｌ（ＭＸ２）＝Ｗ（Ｍ７）／Ｌ（Ｍ７）を満たすものであって、
前記第２の条件式におけるＷ（ＭＸ２）は、前記補償用第２のトランジスタのチャネル幅、
前記第２の条件式におけるＬ（ＭＸ２）は、前記補償用第２のトランジスタのチャネル長、
前記第２の条件式におけるＷ（Ｍ７）は、前記出力回路における第２極性の第７のトランジスタのチャネル幅、
前記第２の条件式におけるＬ（Ｍ７）は、前記出力回路における第２極性の第７のトランジスタのチャネル長、
であることを特徴とする請求項３乃至請求項１０いずれか記載の演算増幅器。
第２の条件式Ｗ（ＭＸ２）／Ｌ（ＭＸ２）＝Ｗ（Ｍ７）／Ｌ（Ｍ７）を満たすものであって、
前記第２の条件式におけるＷ（ＭＸ２）は、前記補償用第２のトランジスタのチャネル幅、
前記第２の条件式におけるＬ（ＭＸ２）は、前記補償用第２のトランジスタのチャネル長、
前記第２の条件式におけるＷ（Ｍ７）は、前記出力回路における第２極性の第７のトランジスタのチャネル幅、
前記第２の条件式におけるＬ（Ｍ７）は、前記出力回路における第２極性の第７のトランジスタのチャネル長、
であることを特徴とする請求項３乃至請求項１０いずれか記載の演算増幅器。
【請求項12】
前記第１極性はＰ型ＭＯＳＦＥＴ、前記第２極性はＮ型ＭＯＳＦＥＴであることを特徴とする請求項３乃至請求項１１いずれか記載の演算増幅器。
【請求項13】
前記第１極性のＰ型ＭＯＳＦＥＴに代えてＰＮＰトランジスタを、前記第２極性のＮ型ＭＯＳＦＥＴに代えてＮＰＮトランジスタを、それぞれ用いてなることを特徴とする請求項１２記載の演算増幅器。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、演算増幅器に係り、特に、位相余裕の特性向上等を図ったものに関する。
【背景技術】
【0002】
演算増幅器は、信号の増幅、インピーダンス変換、フィルタ回路など多岐に渡る用途に供されている。そのため、幅広いレンジでの負荷容量で使用されることが前提とされている。
図１７には、従来の演算増幅器を用いて非反転増幅回路を構成した回路構成例が示されており、以下、同図に示された回路について説明する。
この回路の演算増幅器ＯＰ１の出力端子ＯＵＴには、負荷容量ＣＬが接続されている。非反転入力端子ＩＮＰには交流電圧信号源Ｖｉｎが接続されている。
一方、反転入力端子ＩＮＭは、抵抗器Ｒ１０１を介して接地されると共に、抵抗器Ｒ１０２を介して出力端子ＯＵＴに接続されている。
図１７には、従来の演算増幅器を用いて非反転増幅回路を構成した回路構成例が示されており、以下、同図に示された回路について説明する。
この回路の演算増幅器ＯＰ１の出力端子ＯＵＴには、負荷容量ＣＬが接続されている。非反転入力端子ＩＮＰには交流電圧信号源Ｖｉｎが接続されている。
一方、反転入力端子ＩＮＭは、抵抗器Ｒ１０１を介して接地されると共に、抵抗器Ｒ１０２を介して出力端子ＯＵＴに接続されている。
【0003】
かかる構成の回路において、発振することなく、下記する式１で示される出力電圧Ｖｏｕｔを得ることが理想である。
【0004】
Ｖｏｕｔ＝（１＋Ｒ１０２／Ｒ１０１）Ｖｉｎ・・・式１
【0005】
ここで、Ｒ１０１は抵抗器Ｒ１０１の抵抗値、Ｒ１０２は抵抗器Ｒ１０２の抵抗値、Ｖｉｎは非反転入力端子ＩＮＰに入力される交流電圧の電圧値である。
しかし、演算増幅器は限られた負荷容量ＣＬでしか安定した挙動を示さない。その挙動の安定度を示す指標として位相余裕がある。位相余裕は、出力電圧Ｖｏｕｔと交流電圧信号源からの入力電圧Ｖｉｎとの位相差であり、位相余裕がゼロ以下となると回路は発振状態となる。
しかし、演算増幅器は限られた負荷容量ＣＬでしか安定した挙動を示さない。その挙動の安定度を示す指標として位相余裕がある。位相余裕は、出力電圧Ｖｏｕｔと交流電圧信号源からの入力電圧Ｖｉｎとの位相差であり、位相余裕がゼロ以下となると回路は発振状態となる。
【0006】
図１８には、図１７に示された回路構成において、負荷容量ＣＬを変化させた場合の位相余裕φＭの計測結果が示されており、以下、同図について説明する。
図１８において、横軸は負荷容量ＣＬを、縦軸は位相余裕φＭを、それぞれ示している。
同図によれば、位相余裕φＭは負荷容量ＣＬの増加と共に減少し、負荷容量ＣＬが０．６ｎＦに達した際にゼロとなることが確認できる。
つまり、図１７に示された非反転増幅回路の場合、理論上、負荷容量ＣＬは０．６ｎＦ未満であれば安定動作が確保できるが、負荷容量ＣＬが０．６ｎＦ以上となると発振するという問題がある。
図１８において、横軸は負荷容量ＣＬを、縦軸は位相余裕φＭを、それぞれ示している。
同図によれば、位相余裕φＭは負荷容量ＣＬの増加と共に減少し、負荷容量ＣＬが０．６ｎＦに達した際にゼロとなることが確認できる。
つまり、図１７に示された非反転増幅回路の場合、理論上、負荷容量ＣＬは０．６ｎＦ未満であれば安定動作が確保できるが、負荷容量ＣＬが０．６ｎＦ以上となると発振するという問題がある。
【0007】
この発振に至る理由について、図１９に示された演算増幅器の内部回路を用いて以下に説明する。
図１９に示された演算増幅器の内部回路は、従来から良く知られている一般的なものである。
この演算増幅器は、トランジスタＭ１，Ｍ２と電流源Ｉ１から構成された差動増幅回路１０１Ａと、トランジスタＭ３～Ｍ６、及び、トランジスタＭ９～Ｍ１３を中心に構成されたカスコード回路１０３Ａと、トランジスタＭ７，Ｍ８、及び、トランジスタＭ１４，１５を中心に構成された出力回路１０４Ａとに大別されて構成されたものとなっている。
図１９に示された演算増幅器の内部回路は、従来から良く知られている一般的なものである。
この演算増幅器は、トランジスタＭ１，Ｍ２と電流源Ｉ１から構成された差動増幅回路１０１Ａと、トランジスタＭ３～Ｍ６、及び、トランジスタＭ９～Ｍ１３を中心に構成されたカスコード回路１０３Ａと、トランジスタＭ７，Ｍ８、及び、トランジスタＭ１４，１５を中心に構成された出力回路１０４Ａとに大別されて構成されたものとなっている。
【0008】
かかる構成の演算増幅器における位相余裕φＭは、下記する式２に示されたように、ファーストポール周波数ωＰ１とセカンドポール周波数ωＰ２からなるアークタンジェントの関数で求められることが知られている（例えば、非特許文献１等参照）。
【0009】
φＭ∝ｔａｎ－１（ωＰ２／ωＰ１）・・・式２
【0010】
なお、セカンドポール周波数ωＰ２は負荷容量ＣＬの増加と共に減少することが知られている（非特許文献１参照）。
このセカンドポール周波数ωＰ２は演算増幅器の出力段のトランスコンダクタンスｇｍＯＵＴ、すなわち、図１９の回路の場合には、トランジスタＭ１４，Ｍ１５のトランスコンダクタンスｇｍＯＵＴと負荷容量ＣＬを用いて下記する式３により表される。
このセカンドポール周波数ωＰ２は演算増幅器の出力段のトランスコンダクタンスｇｍＯＵＴ、すなわち、図１９の回路の場合には、トランジスタＭ１４，Ｍ１５のトランスコンダクタンスｇｍＯＵＴと負荷容量ＣＬを用いて下記する式３により表される。
【0011】
ωＰ２∝ｇｍＯＵＴ／ＣＬ・・・式３
【0012】
したがって、位相余裕は先の式２に式３を適用して下記する式４により表される。
【0013】
φＭ∝ｔａｎ－１｛ｇｍＯＵＴ／（ＣＬ×ωＰ１）｝・・・式４
【0014】
式４によれば、分母に負荷容量ＣＬがあるため、負荷容量ＣＬが増加すると位相余裕が減少することが確認でき、その結果、先の図１８に示されたような特性となるということができる。
【0015】
このような負荷容量ＣＬの増加による位相余裕の減少を緩和する方策が、例えば、特許文献１等において提案されている。
図２０には、特許文献１において提案された方策を施した演算増幅器の回路構成例が示されており、以下、同図を参照しつつ、その方策について説明する。
図２０に示された回路は、先の図１９に示された演算増幅器の回路構成に、位相補償回路ＰＸ１，ＰＸ２を付加したものである。
図２０には、特許文献１において提案された方策を施した演算増幅器の回路構成例が示されており、以下、同図を参照しつつ、その方策について説明する。
図２０に示された回路は、先の図１９に示された演算増幅器の回路構成に、位相補償回路ＰＸ１，ＰＸ２を付加したものである。
【0016】
すなわち、位相補償回路ＰＸ１は、抵抗器Ｒ１とコンデンサＣ５の直列接続により構成され、コンデンサＣ５の他端が正電源端子ＶＤＤに、抵抗器Ｒ１の他端がトランジスタＭ１５のゲートに、それぞれ接続されている。
また、位相補償回路ＰＸ２は、抵抗器Ｒ２とコンデンサＣ６の直列接続により構成され、コンデンサＣ６の他端が負電源端子ＶＳＳに、抵抗器Ｒ２の他端がトランジスタＭ１４のゲートに、それぞれ接続されている。
また、位相補償回路ＰＸ２は、抵抗器Ｒ２とコンデンサＣ６の直列接続により構成され、コンデンサＣ６の他端が負電源端子ＶＳＳに、抵抗器Ｒ２の他端がトランジスタＭ１４のゲートに、それぞれ接続されている。
【0017】
かかる位相補償回路ＰＸ１，ＰＸ２を設けることにより負荷容量ＣＬの増加による位相余裕φＭの減少が抑制されるのは次述する理由によるものである。
抵抗器Ｒ１，Ｒ２は、ゲイン低減のための抵抗であり、コンデンサはＣ５，Ｃ６はＡＣカップリングコンデンサであり、これらの素子の組み合わせにより、直流領域での電圧利得は保持したまま、周波数が高い領域での演算増幅器の電圧利得を減じている。
抵抗器Ｒ１，Ｒ２は、ゲイン低減のための抵抗であり、コンデンサはＣ５，Ｃ６はＡＣカップリングコンデンサであり、これらの素子の組み合わせにより、直流領域での電圧利得は保持したまま、周波数が高い領域での演算増幅器の電圧利得を減じている。
【0018】
すなわち、位相補償回路ＰＸ１，ＰＸ２を設けることにより、ファーストポール周波数ωＰ１が低下するため、位相余裕が増加することとなる。
ファーストポール周波数ωＰ１は下記する式５で表される。
このことは、例えば、非特許文献１等において言及されている。
ファーストポール周波数ωＰ１は下記する式５で表される。
このことは、例えば、非特許文献１等において言及されている。
【0019】
ωＰ１∝１／（ｇｍＯＵＴ×Ｃｃ×ＲＬ×Ｚ１）・・・式５
【0020】
ここで、ｇｍＯＵＴは出力段のトランスコンダクタンスであり、図２０に示された構成の演算増幅器にあっては、トランジスタＭ１４，Ｍ１５のトランスコンダクタンスに相当する。また、Ｃｃは位相補償容量であり、図２０に示された構成の演算増幅器にあっては、コンデンサＣ１～Ｃ４に相当する。さらに、ＲＬは演算増幅器の負荷抵抗であり、先の図１７に示された非反転増幅回路の場合、抵抗器Ｒ１０１と抵抗器Ｒ１０２の総和に相当する。
【0021】
さらに、Ｚ１は演算増幅器の出力段の入力インピーダンスである。すなわち、Ｚ１は、トランジスタＭ１４のゲートノードの合成インピーダンスに相当し、具体的には、抵抗器Ｒ２とコンデンサＣ６のインピーダンスで表される関数である。
したがって、先の式５は、下記する式６のように変換できる。
したがって、先の式５は、下記する式６のように変換できる。
【0022】
ωＰ１∝１／｛ｇｍＯＵＴ×Ｃｃ×ＲＬ×（Ｒ２＋ＺＣ６）｝・・・式６
【0023】
ここで、Ｒ２は抵抗器Ｒ２の抵抗値、ＺＣ６はコンデンサＣ６のインピーダンスである。また、”Ｒ２＋ＺＣ６”は、Ｒ２とＺＣ６の直列接続による合成値を意味する。
この式６を位相余裕を求める先の式４に適用すると、位相余裕は下記する式７により表される。
この式６を位相余裕を求める先の式４に適用すると、位相余裕は下記する式７により表される。
【0024】
φＭ∝ｔａｎ－１｛ｇｍＯＵＴ２×Ｃｃ×ＲＬ×（Ｒ２＋ＺＣ６）／ＣＬ）｝・・・式７
【0025】
このように、アークタンジェントの分子に（Ｒ２＋ＺＣ６）があるため、位相補償回路ＰＸ２の付加に伴い位相余裕は増加することとなる。つまり、分子の（Ｒ２＋ＺＣ６）が増加した分だけ、より大きな負荷容量ＣＬに対応できることとなる。
【先行技術文献】
【特許文献】
【0026】
【特許文献1】米国特許第８８９０６１０号明細書
【0027】
【非特許文献1】吉澤浩和著、「ＣＭＯＳ ＯＰアンプ回路 実務設計の基礎」、ＣＱ出版社
【発明の概要】
【発明が解決しようとする課題】
【0028】
しかしながら、上述のような位相補償回路を用いた場合、その構成部品である抵抗器Ｒ１，Ｒ２、及び、コンデンサＣ５，Ｃ６により、利得帯域幅積ＧＢＷが低下するという問題がある。
この利得帯域幅積ＧＢＷは下記する式８により表されるものである。
この利得帯域幅積ＧＢＷは下記する式８により表されるものである。
【0029】
ＧＢＷ＝ωＰ１×Ａｖ・・・式８
【0030】
ここで、ＧＢＷは演算増幅器の利得帯域幅積、Ａｖは演算増幅器のオープンループゲインである。
この式８に、先の式６を適用すると下記する式９のように書き換えられる。
この式８に、先の式６を適用すると下記する式９のように書き換えられる。
【0031】
ＧＢＷ∝Ａｖ／｛ｇｍＯＵＴ×Ｃｃ×ＲＬ×（Ｒ２＋ＺＣ６）｝・・・式９
【0032】
しかして、利得帯域幅積ＧＢＷは、位相補償回路の抵抗器Ｒ２とコンデンサＣ６のインピーダンスの大きさに反比例し、これらの部品を付加することで利得帯域幅積ＧＢＷが低下するという問題を招くことが理解できる。
【0033】
本発明は、上記実状に鑑みてなされたもので、利得帯域幅積ＧＢＷの低下を招くことなく大きな負荷容量に対しても位相余裕の確保を可能とする演算増幅器を提供するものである。
【課題を解決するための手段】
【0034】
上記本発明の目的を達成するため、本発明に係る演算増幅器は、
２つの入力信号の差動増幅を可能に構成されてなる差動増幅回路と、前記差動増幅回路の出力信号をカスコード増幅可能に構成されてなるフォールデッドカスコード回路と、前記フォールデッドカスコード回路の出力信号を出力する出力回路とを具備してなる演算増幅器において、
前記フォールデッドカスコード回路と前記出力回路の間に位相補償回路を設け、前記位相補償回路の回路定数の選定によって、前記出力回路の負荷容量の増加に対する位相余裕の減少の抑制と共に利得帯域幅積の維持を可能にしてなるものである。
２つの入力信号の差動増幅を可能に構成されてなる差動増幅回路と、前記差動増幅回路の出力信号をカスコード増幅可能に構成されてなるフォールデッドカスコード回路と、前記フォールデッドカスコード回路の出力信号を出力する出力回路とを具備してなる演算増幅器において、
前記フォールデッドカスコード回路と前記出力回路の間に位相補償回路を設け、前記位相補償回路の回路定数の選定によって、前記出力回路の負荷容量の増加に対する位相余裕の減少の抑制と共に利得帯域幅積の維持を可能にしてなるものである。
【発明の効果】
【0035】
本発明によれば、位相補償回路の回路定数の設定によって利得帯域幅積の低下を招くことなく、負荷容量が増加しても位相余裕の減少を抑制でき、安定した動作特性の演算増幅器を提供することができるという効果を奏するものである。
【図面の簡単な説明】
【0036】
【図1】本発明の実施の形態における演算増幅器の第１の実施例における基本回路構成例を示す回路図である。
【図2】本発明の実施の形態における演算増幅器の第１の実施例における具体回路構成例を示す回路図である。
【図3】本発明の実施の形態における演算増幅器の第２の実施例における基本回路構成例を示す回路図である。
【図4】本発明の実施の形態における演算増幅器の第２の実施例における具体回路構成例を示す回路図である。
【図5】本発明の実施の形態における演算増幅器の第３の実施例における基本回路構成例を示す回路図である。
【図6】本発明の実施の形態における演算増幅器の第３の実施例における具体回路構成例を示す回路図である。
【図7】本発明の実施の形態における演算増幅器の第４の実施例における基本回路構成例を示す回路図である。
【図8】本発明の実施の形態における演算増幅器の第５の実施例における具体回路構成例を示す回路図である。
【図9】本発明の実施の形態における演算増幅器の第６の実施例における具体回路構成例を示す回路図である。
【図10】本発明の実施の形態における演算増幅器の第７の実施例における具体回路構成例を示す回路図である。
【図11】本発明の実施の形態における演算増幅器の第８の実施例における具体回路構成例を示す回路図である。
【図12】本発明の実施の形態における演算増幅器に用いられる位相補償回路の第１の具体回路例を示す回路図である。
【図13】本発明の実施の形態における演算増幅器に用いられる位相補償回路の第２の具体回路例を示す回路図である。
【図14】本発明の実施の形態における演算増幅器に用いられる位相補償回路の第３の具体回路例を示す回路図である。
【図15】本発明の実施の形態における演算増幅器の負荷容量の変化に対する位相余裕の変化特性例を示す特性線図である。
【図16】本発明の実施の形態における演算増幅器の負荷容量の変化に対する利得帯域幅積の変化特性例を示す特性線図である。
【図17】演算増幅器を用いた非反転増幅回路の回路例を示す回路図である。
【図19】演算増幅器の従来の具体回路構成例を示す回路図である。
【発明を実施するための形態】
【0037】
以下、本発明の実施の形態について、図１乃至図１６を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における演算増幅器の第１の実施例の基本回路構成例について、図１を参照しつつ説明する。
この演算増幅器は、差動増幅回路１０１と、フォールデッドカスコード回路１０３と、位相補償回路（図１においては「ＡＸ」と表記）１０２と、出力回路１０４とに大別されて構成されたものとなっている。
この演算増幅器は、位相補償回路１０２が設けられた点を除けば、基本的には従来の演算増幅器の構成と同一の構成を有してなるものである。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における演算増幅器の第１の実施例の基本回路構成例について、図１を参照しつつ説明する。
この演算増幅器は、差動増幅回路１０１と、フォールデッドカスコード回路１０３と、位相補償回路（図１においては「ＡＸ」と表記）１０２と、出力回路１０４とに大別されて構成されたものとなっている。
この演算増幅器は、位相補償回路１０２が設けられた点を除けば、基本的には従来の演算増幅器の構成と同一の構成を有してなるものである。
【0038】
図２には、図１においてブロックとして示された位相補償回路１０２の具体回路を含めた第１の実施例の具体回路例が示されており、以下、図２を参照しつつ第１の実施例について説明することで、図１に示された回路構成の説明に代えることとする。また、図１２には、位相補償回路１０２のみの回路構成が示されているが、基本的に図２に示された回路構成と異なるところはないので、図２の回路説明を以て図１２の回路説明に代えることとする。
【0039】
以下、図２を参照しつつ説明する。
差動増幅回路１０１は、差動対を構成する第１及び第２のトランジスタ（図２においては、それぞれ「Ｍ１」、「Ｍ２」と表記）１，２と、第１の定電流源（図２においては「Ｉ１」と表記）２５とを主たる構成要素として構成されたものとなっている。なお、本発明の実施の形態においては、第１及び第２のトランジスタ１，２には、Ｐ型ＭＯＳＦＥＴ（第１極性）が用いられている。
差動増幅回路１０１は、差動対を構成する第１及び第２のトランジスタ（図２においては、それぞれ「Ｍ１」、「Ｍ２」と表記）１，２と、第１の定電流源（図２においては「Ｉ１」と表記）２５とを主たる構成要素として構成されたものとなっている。なお、本発明の実施の形態においては、第１及び第２のトランジスタ１，２には、Ｐ型ＭＯＳＦＥＴ（第１極性）が用いられている。
【0040】
差動増幅回路１０１において、第１及び第２のトランジスタ１，２は、各々のソースが相互に接続されると共に、その接続点と正電源端子６５との間に、第１の定電流源２５が設けられている。
第１のトランジスタ１のゲートは非反転入力端子（図２においては「ＩＮＰ」と表記）６１に、第２のトランジスタ２のゲートは反転入力端子（図２においては「ＩＮＭ」と表記）６２に、それぞれ接続されている。
第１のトランジスタ１のゲートは非反転入力端子（図２においては「ＩＮＰ」と表記）６１に、第２のトランジスタ２のゲートは反転入力端子（図２においては「ＩＮＭ」と表記）６２に、それぞれ接続されている。
【0041】
また、第１のトランジスタ１のドレインは、後述するフォールデッドカスコード回路１０３の第４のトランジスタ（図２においては「Ｍ４」と表記）４のドレインに、第２のトランジスタ２のドレインは、第３のトランジスタ（図２においては「Ｍ３」と表記）３のドレインに、それぞれ接続されている。
【0042】
次に、フォールデッドカスコード回路１０３は、第３乃至第６のトランジスタ（図２においては、それぞれ「Ｍ３」、「Ｍ４」、「Ｍ５」、「Ｍ６」と表記）３～６と、第９乃至第１３のトランジスタ（図２においては、それぞれ「Ｍ９」、「Ｍ１０」、「Ｍ１１」、「Ｍ１２」、「Ｍ１３」と表記）９～１３と、第２の定電流源（図２においては「Ｉ２」と表記）２６とを主たる構成要素として構成されたものとなっている。
なお、本発明の実施の形態においては、第３乃至第６のトランジスタ３～６には、Ｎ型ＭＯＳＦＥＴ（第２極性）が、第９～第１３のトランジスタ９～１３には、Ｐ型ＭＯＳＦＥＴが、それぞれ用いられている。
なお、本発明の実施の形態においては、第３乃至第６のトランジスタ３～６には、Ｎ型ＭＯＳＦＥＴ（第２極性）が、第９～第１３のトランジスタ９～１３には、Ｐ型ＭＯＳＦＥＴが、それぞれ用いられている。
【0043】
フォールデッドカスコード回路１０３において、第３及び第４のトランジスタ３，４は、各々のゲートが相互に接続される一方、各々のソースは共に負電源端子（図２においては「ＶＳＳ」と表記）６６に接続されている。
また、第３のトランジスタ３のドレインには、第５のトランジスタ（図２においては「Ｍ５」と表記）５のソースが、第４のトランジスタ４のドレインには、第６のトランジスタ（図２においては「Ｍ６」と表記）６のソースが、それぞれ接続されている。
また、第３のトランジスタ３のドレインには、第５のトランジスタ（図２においては「Ｍ５」と表記）５のソースが、第４のトランジスタ４のドレインには、第６のトランジスタ（図２においては「Ｍ６」と表記）６のソースが、それぞれ接続されている。
【0044】
第５及び第６のトランジスタ５，６は、各々のゲートが相互に接続されると共に、その接続点と負電源端子６６との間には第１の定電圧源（図２においては「Ｖ１」と表記）５５が設けられて、第１の定電圧が印加されるようになっている。なお、第１の定電圧源５５は、その正極が第５及び第６のトランジスタ５，６の各々のゲートに、負極が負電源端子６６に、それぞれ接続されている。
また、第５のトランジスタ５のドレインは、第３及び第４のトランジスタ３，４のゲートと接続されている。
かかる回路構成により、第３及び第５のトランジスタ３，５がカレントミラーの入力段を、第４のトランジスタ４がカレントミラーの出力段を構成している。
また、第５のトランジスタ５のドレインは、第３及び第４のトランジスタ３，４のゲートと接続されている。
かかる回路構成により、第３及び第５のトランジスタ３，５がカレントミラーの入力段を、第４のトランジスタ４がカレントミラーの出力段を構成している。
【0045】
一方、第１１乃至１３のトランジスタ１１～１３は、各々のゲートが相互に接続されると共に、第１３のトランジスタ１３のドレインと接続される一方、各々のソースは、共に正電源端子６５に接続されている。
第１３のトランジスタ１３のドレインと負電源端子６６との間には第２の定電流源２６が設けられている。
第１３のトランジスタ１３のドレインと負電源端子６６との間には第２の定電流源２６が設けられている。
【0046】
また、第１１のトランジスタ１１のドレインには、第９のトランジスタ９のソースが、第１２のトランジスタ１２のドレインには、第１０のトランジスタ１０のソースが、それぞれ接続されている。
第９及び第１０のトランジスタ９，１０は、各々のゲートが相互に接続されると共に、その接続点と正電源端子６５との間には、第３の定電圧源（図２においては「Ｖ３」と表記）５７が設けられて、第３の定電圧が印加されるようになっている。なお、第３の定電圧源５７は、その正極が正電源端子６５に、負極が第９及び第１０のトランジスタ９，１０のゲートに、それぞれ接続されている。
第９及び第１０のトランジスタ９，１０は、各々のゲートが相互に接続されると共に、その接続点と正電源端子６５との間には、第３の定電圧源（図２においては「Ｖ３」と表記）５７が設けられて、第３の定電圧が印加されるようになっている。なお、第３の定電圧源５７は、その正極が正電源端子６５に、負極が第９及び第１０のトランジスタ９，１０のゲートに、それぞれ接続されている。
【0047】
さらに、第６のトランジスタ６のドレインと第１０のトランジスタ１０のドレインには、後述するように出力回路１０４が接続されている。
またさらに、第５及び第６のトランジスタ５，６と第９及び第１０のトランジスタ９，１０との間には、次述するように位相補償回路１０２が接続されている。
またさらに、第５及び第６のトランジスタ５，６と第９及び第１０のトランジスタ９，１０との間には、次述するように位相補償回路１０２が接続されている。
【0048】
位相補償回路１０２は、補償用第１及び第２のトランジスタ（図２においては、それぞれ「ＭＸ１」、「ＭＸ２」と表記）２１，２２と、補償用第１及び第２のコンデンサ（図２においては、それぞれ「ＣＸ１」、「ＣＸ２」と表記）３５，３６を有して構成されている。なお、本発明の実施の形態において、補償用第１のトランジスタ２１にはＰ型ＭＯＳＦＥＴが、補償用第２のトランジスタ２２にはＮ型ＭＯＳＦＥＴが、それぞれ用いられている。
【0049】
補償用第１のトランジスタ２１と補償用第２のトランジスタ２２は、並列接続状態で第９のトランジスタ９のドレインと第５のトランジスタ５のドレインの間に接続されて設けられている。
すなわち、補償用第１のトランジスタ２１のソースと補償用第２のトランジスタ２２のドレインは、相互に接続されると共に第９のトランジスタ９のドレインに接続されている。なお、図１、図１２においては、この補償用第１及び第２のトランジスタ２１の相互の接続点と第９のトランジスタ９との接続ノードを、便宜的に”Ｐ１”と表記している。
すなわち、補償用第１のトランジスタ２１のソースと補償用第２のトランジスタ２２のドレインは、相互に接続されると共に第９のトランジスタ９のドレインに接続されている。なお、図１、図１２においては、この補償用第１及び第２のトランジスタ２１の相互の接続点と第９のトランジスタ９との接続ノードを、便宜的に”Ｐ１”と表記している。
【0050】
また、補償用第１のトランジスタ２１のドレインと補償用第２のトランジスタ２２のソースは、相互に接続されると共に第５のトランジスタ５のドレインに接続されている。なお、図１、図１２においては、この補償用第１及び第２のトランジスタ２１の相互の接続点と第５のトランジスタ５との接続ノードを、便宜的に”Ｐ６”と表記している。
【0051】
補償用第１のコンデンサ３５の一端は、補償用第１のトランジスタ２１のソースと補償用第２のトランジスタ２２のドレインとの接続点に、他端は、第５及び第６のトランジスタ５，６のゲートに、それぞれ接続されている。なお、図１、図１２においては、この補償用第１のコンデンサ３５と第５及び第６のトランジスタ５，６のゲートとの接続ノードを、便宜的に”Ｐ５”と表記している。
【0052】
一方、補償用第２のコンデンサ３６の一端は、第９及び第１０のトランジスタ９，１０のゲートに、他端は、補償用第１のトランジスタ２１のドレインと補償用第２のトランジスタ２２のソースとの接続点に、それぞれ接続されている。なお、図１、図１２においては、この補償用第２のコンデンサ３６と第９及び第１０のトランジスタ９，１０のゲートとの接続ノードを、便宜的に”Ｐ２”と表記している。
【0053】
さらに、補償用第１のトランジスタ２１のゲートは、後述する第８のトランジスタ（図２においては「Ｍ８」と表記）８のゲートに、補償用第２のトランジスタ２２のゲートは、後述する第７のトランジスタ（図２においては「Ｍ７」と表記）７のゲートに、それぞれ接続されている。なお、図１、図１２においては、この補償用第１のトランジスタ２１と第８のトランジスタ８のゲートとの接続ノードを、便宜的に”Ｐ３”と、また、補償用第２のトランジスタ２２と第７のトランジスタ７のゲートとの接続ノードを、便宜的に”Ｐ４”と、それぞれ表記している。
【0054】
出力回路１０４は、第７及び第８のトランジスタ７，８並びに第１４及び第１５のトランジスタ（図２においては、それぞれ「Ｍ１４」、「Ｍ１５」と表記）１４，１５を主たる構成要素として構成されている。なお、本発明の実施の形態において、第７及び第１４のトランジスタ７，１４にはＮ型ＭＯＳＦＥＴが、第８及び第１５のトランジスタ８，１５にはＰ型ＭＯＳＦＥＴが、それぞれ用いられている。
【0055】
第７のトランジスタ７と第８のトランジスタ８は、並列接続状態で、第１０のトランジスタ１０のドレインと第６のトランジスタ６のドレインの間に接続されて設けられている。
すなわち、第７のトランジスタ７のドレインと第８のトランジスタ８のソースは、相互に接続されると共に、第１０のトランジスタ１０のドレイン及び第１５のトランジスタ１５のゲートに接続されている。
また、第７のトランジスタ７のソースと第８のトランジスタ８のドレインは、相互に接続されると共に、第６のトランジスタ６のドレインに接続されると共に、第１４のトランジスタ１４のゲートに接続されている。
すなわち、第７のトランジスタ７のドレインと第８のトランジスタ８のソースは、相互に接続されると共に、第１０のトランジスタ１０のドレイン及び第１５のトランジスタ１５のゲートに接続されている。
また、第７のトランジスタ７のソースと第８のトランジスタ８のドレインは、相互に接続されると共に、第６のトランジスタ６のドレインに接続されると共に、第１４のトランジスタ１４のゲートに接続されている。
【0056】
さらに、第７のトランジスタ７のゲートと負電源端子６６との間には第２の定電圧源（図２においては「Ｖ２」と表記）５６が設けられて、第２の定電圧が印加されるようになっている。なお、第２の定電圧源５６は、その正極が第７のトランジスタ７のゲートに、負極が負電源端子６６に、それぞれ接続されている。
またさらに、第８のトランジスタ８のゲートと正電源端子６５との間には第４の定電圧源（図２においては「Ｖ４」と表記）５８が設けられて、第４の定電圧が印加されるようになっている。なお、第４の定電圧源５８は、その正極が正電源端子６５に、負極が第８のトランジスタ８のゲートに、それぞれ接続されている。
またさらに、第８のトランジスタ８のゲートと正電源端子６５との間には第４の定電圧源（図２においては「Ｖ４」と表記）５８が設けられて、第４の定電圧が印加されるようになっている。なお、第４の定電圧源５８は、その正極が正電源端子６５に、負極が第８のトランジスタ８のゲートに、それぞれ接続されている。
【0057】
出力段をなす第１４及び第１５のトランジスタ１４，１５は、正電源端子６５と負電源端子６６との間に、正電源端子６５側から第１５のトランジスタ１５、第１４のトランジスタ１４の順に直列接続されて設けられている。
すなわち、第１５のトランジスタ１５のソースは、正電源端子６５に接続される一方、ドレインは第１４のトランジスタ１４のドレインと共に出力端子（図２においては「ＯＵＴ」と表記）６３に接続されている。
すなわち、第１５のトランジスタ１５のソースは、正電源端子６５に接続される一方、ドレインは第１４のトランジスタ１４のドレインと共に出力端子（図２においては「ＯＵＴ」と表記）６３に接続されている。
【0058】
第１４のトランジスタ１４のソースは、負電源端子６６と接続されている。
また、第１５のトラジスタ１５のゲートとドレインとの間には、第２のコンデンサ（図２においては「Ｃ２」と表記）３２が、第１４のトランジスタ１４のゲートとドレインとの間には、第３のコンデンサ（図２においては「Ｃ３」と表記）３３が、それぞれ接続されている。
また、第１５のトラジスタ１５のゲートとドレインとの間には、第２のコンデンサ（図２においては「Ｃ２」と表記）３２が、第１４のトランジスタ１４のゲートとドレインとの間には、第３のコンデンサ（図２においては「Ｃ３」と表記）３３が、それぞれ接続されている。
【0059】
また、出力端子６３と、第１０のトランジスタ１０のソースと第１２のトランジスタ１２のドレインとの接続点との間には、第１のコンデンサ（図２においては「Ｃ１」と表記）３１が接続されている。
さらに、出力端子６３と、第４のトランジスタ４のドレインと第６のトランジスタ６のソースとの接続点との間には、第４のコンデンサ（図２においては「Ｃ４」と表記）３４が接続されている。
さらに、出力端子６３と、第４のトランジスタ４のドレインと第６のトランジスタ６のソースとの接続点との間には、第４のコンデンサ（図２においては「Ｃ４」と表記）３４が接続されている。
【0060】
次に、かかる構成における位相補償回路１０２の補償用第１及び第２のコンデンサ３５，３６の容量値の選定について説明する。
まず、補償用第１のコンデンサ３５の容量値ＣＸ１は、第１乃至第４のコンデンサ３１～３４の各々の容量値Ｃ１～Ｃ４との間において、下記する式１０乃至式１３に示された不等式のいずれか一つを満たす必要がある。
まず、補償用第１のコンデンサ３５の容量値ＣＸ１は、第１乃至第４のコンデンサ３１～３４の各々の容量値Ｃ１～Ｃ４との間において、下記する式１０乃至式１３に示された不等式のいずれか一つを満たす必要がある。
【0061】
ＣＸ１＞Ｃ１・・・式１０
【0062】
ＣＸ１＞Ｃ２・・・式１１
【0063】
ＣＸ１＞Ｃ３・・・式１２
【0064】
ＣＸ１＞Ｃ４・・・式１３
【0065】
ここで、ＣＸ１は補償用第１のコンデンサ３５の容量値、Ｃ１は第１のコンデンサ３１の容量値、Ｃ２は第２のコンデンサ３２の容量値、Ｃ３は第３のコンデンサ３３の容量値、Ｃ４は第４のコンデンサ３４の容量値である。
【0066】
また、補償用第２のコンデンサ３６の容量値ＣＸ２は、第１乃至第４のコンデンサ３１～３４の各々の容量値Ｃ１～Ｃ４との間において、下記する式１４乃至式１７に示された不等式のいずれか一つを満たす必要がある。
【0067】
ＣＸ２＞Ｃ１・・・式１４
【0068】
ＣＸ２＞Ｃ２・・・式１５
【0069】
ＣＸ２＞Ｃ３・・・式１６
【0070】
ＣＸ２＞Ｃ４・・・式１７
【0071】
次に、補償用第１及び第２のトランジスタ２１，２２の選定条件について説明する。
まず、補償用第１のトランジスタ２１は、下記する式１８を満たす必要がある。
まず、補償用第１のトランジスタ２１は、下記する式１８を満たす必要がある。
【0072】
Ｗ（ＭＸ１）／Ｌ（ＭＸ１）＝Ｗ（Ｍ８）／Ｌ（Ｍ８）・・・式１８
【0073】
ここで、Ｗ（ＭＸ１）は、補償用第１のトランジスタ２１のチャネル幅、Ｌ（ＭＸ１）は、補償用第１のトランジスタ２１のチャネル長、Ｗ（Ｍ８）は、第８のトランジスタ８のチャネル幅、Ｌ（Ｍ８）は第８のトランジスタ８のチャネル長である。
すなわち、式１８は、補償用第１のトランジスタ２１のチャネル長に対する補償用第１のトランジスタ２１のチャネル幅の比と、第８のトランジスタ８のチャネル長に対する第８のトランジスタ８のチャネル幅の比が等しいことを表している。
すなわち、式１８は、補償用第１のトランジスタ２１のチャネル長に対する補償用第１のトランジスタ２１のチャネル幅の比と、第８のトランジスタ８のチャネル長に対する第８のトランジスタ８のチャネル幅の比が等しいことを表している。
【0074】
また、補償用第２のトランジスタ２２は、下記する式１９を満たす必要がある。
【0075】
Ｗ（ＭＸ２）／Ｌ（ＭＸ２）＝Ｗ（Ｍ７）／Ｌ（Ｍ７）・・・式１９
【0076】
ここで、Ｗ（ＭＸ２）は、補償用第２のトランジスタ２２のチャネル幅、Ｌ（ＭＸ２）は、補償用第２のトランジスタ２２のチャネル長、Ｗ（Ｍ７）は、第７のトランジスタ７のチャネル幅、Ｌ（Ｍ７）は第７のトランジスタ７のチャネル長である。
すなわち、式１９は、補償用第２のトランジスタ２２のチャネル長に対する補償用第２のトランジスタ２２のチャネル幅の比と、第７のトランジスタ７のチャネル長に対する第７のトランジスタ７のチャネル幅の比が等しいことを表している。
すなわち、式１９は、補償用第２のトランジスタ２２のチャネル長に対する補償用第２のトランジスタ２２のチャネル幅の比と、第７のトランジスタ７のチャネル長に対する第７のトランジスタ７のチャネル幅の比が等しいことを表している。
【0077】
図１５には、本発明の実施の形態における演算増幅器の負荷容量の変化に対する位相余裕の変化特性例が示されており、以下、同図について説明する。
この特性例は、本発明の実施の形態における演算増幅器を、先に図１７に示された非反転増幅回路として用いた場合の測定結果である。
図１５には、従来の演算増幅器の特性例が点線の特性線により示されており、負荷容量ＣＬが０．６ｎＦ程度で位相余裕φＭがゼロ以下となり、理論上、発振状態に至ることが確認できる。
これに対して、本発明の実施の形態における演算増幅器では、実線の特性線で示されたように、負荷容量ＣＬが１０ｎＦとなっても位相余裕φＭは未だゼロに至っておらず、理論上、非発振状態で安定して動作可能であることが確認できる。
この特性例は、本発明の実施の形態における演算増幅器を、先に図１７に示された非反転増幅回路として用いた場合の測定結果である。
図１５には、従来の演算増幅器の特性例が点線の特性線により示されており、負荷容量ＣＬが０．６ｎＦ程度で位相余裕φＭがゼロ以下となり、理論上、発振状態に至ることが確認できる。
これに対して、本発明の実施の形態における演算増幅器では、実線の特性線で示されたように、負荷容量ＣＬが１０ｎＦとなっても位相余裕φＭは未だゼロに至っておらず、理論上、非発振状態で安定して動作可能であることが確認できる。
【0078】
図１６には、本発明の実施の形態における演算増幅器の負荷容量の変化に対する利得帯域幅積の変化特性例が示されており、以下、同図について説明する。
同図によれば、本発明の実施の形態における演算増幅器にあっては、負荷容量ＣＬが１０ｎＦまで増加しても利得帯域幅積ＧＢＷは、ほぼ２０ＭＨｚを維持できていることが確認できる。すなわち、これは、負荷容量ＣＬが増加しても、発振することなく高周波信号の増幅が可能であることを意味するものである。
同図によれば、本発明の実施の形態における演算増幅器にあっては、負荷容量ＣＬが１０ｎＦまで増加しても利得帯域幅積ＧＢＷは、ほぼ２０ＭＨｚを維持できていることが確認できる。すなわち、これは、負荷容量ＣＬが増加しても、発振することなく高周波信号の増幅が可能であることを意味するものである。
【0079】
次に、第２の実施例について、図３を参照しつつ説明する。
なお、図１又は図２に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第２の実施例は、先に説明した第１の実施例の回路に、第２の入力差動回路（図３においては「ＢＸ１」と表記）１０７を付加した点が異なるもので、残余の構成部分は、基本的に第１の実施例と同一である。
なお、図１又は図２に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第２の実施例は、先に説明した第１の実施例の回路に、第２の入力差動回路（図３においては「ＢＸ１」と表記）１０７を付加した点が異なるもので、残余の構成部分は、基本的に第１の実施例と同一である。
【0080】
図４には、図３においてブロックとして示された位相補償回路１０２の具体回路を含めた第２の実施例の具体回路例が示されており、以下、図４を参照しつつ第２の実施例について説明することで、図３に示された回路構成の説明に代えることとする。
【0081】
第２の入力差動回路１０７は、差動対用第１及び第２のトランジスタ（図４においては、それぞれ「Ｍ１０１」、「Ｍ１０２」と表記）１６，１７と、差動対用定電流源（図４においては「Ｉ１０１」と表記）２７とを有して構成されている。
なお、本発明の実施の形態において、差動対用第１及び第２のトランジスタ１６，１７には、Ｎ型ＭＯＳＦＥＴが用いられている。
なお、本発明の実施の形態において、差動対用第１及び第２のトランジスタ１６，１７には、Ｎ型ＭＯＳＦＥＴが用いられている。
【0082】
差動対用第１のトランジスタ１６のゲートは、第１のトランジスタ１のゲートと共に非反転入力端子６１に、差動対用第２のトランジスタ１７のゲートは、第２のトランジスタ２のゲートと共に、反転入力端子６２に、それぞれ接続されている。
また、差動対用第１及び第２のトランジスタ１６，１７の各々のソースは、相互に接続されて、その接続点と負電源端子６６との間に、差動対用定電流源２７が設けられている。
また、差動対用第１及び第２のトランジスタ１６，１７の各々のソースは、相互に接続されて、その接続点と負電源端子６６との間に、差動対用定電流源２７が設けられている。
【0083】
一方、差動対用第１のトランジスタ１６のドレインは、第１２のトランジスタ１２のドレインと第１０のトランジスタ１０のソースとの接続点に接続されている。
また、差動対用第２のトランジスタ１７のドレインは、第１１のトランジスタ１１のドレインと第９のトランジスタ９のソースとの接続点に接続されている。
また、差動対用第２のトランジスタ１７のドレインは、第１１のトランジスタ１１のドレインと第９のトランジスタ９のソースとの接続点に接続されている。
【0084】
かかる構成においては、第２の入力差動回路１０７が設けられたことにより、第１の実施例では対応できない正電源電圧付近の入力信号に対しても安定した増幅出力を得ることが可能となっている。
この第２の実施例にあっても、補償用第１及び第２のコンデンサ３５，３６の容量値の選定条件、及び、補償用第１及び第２のトランジスタ２１，２２の選定条件は、先の第１の実施例で説明した条件と同一であるので、ここでの再度の詳細な説明は省略することとする。
この第２の実施例にあっても、補償用第１及び第２のコンデンサ３５，３６の容量値の選定条件、及び、補償用第１及び第２のトランジスタ２１，２２の選定条件は、先の第１の実施例で説明した条件と同一であるので、ここでの再度の詳細な説明は省略することとする。
【0085】
したがって、この第２の実施例にあっても、第１の実施例同様、負荷容量ＣＬが１０ｎＦとなっても位相余裕φＭは未だゼロとなることはない（図１５参照）。また、負荷容量ＣＬが１０ｎＦまで増加しても利得帯域幅積ＧＢＷは、ほぼ２０ＭＨｚを維持可能である（図１６参照）。
【0086】
次に、第３の実施例について、図５を参照しつつ説明する。
なお、図１又は図２に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第３の実施例は、先に説明した第１の実施例の回路における第１及び第２のトランジスタ１，２で構成された入力差動対の能動負荷（第３及び第４のトランジスタ３，４によるカレントミラー）を、抵抗負荷回路（図５においては「ＴＸ１」と表記）１０５に置き換えると共に、フォールデッドカスコードのカレントミラー（第１１及び第１２のトランジスタ１１，１２によるカレントミラー）を、調整用抵抗回路（図５においては「ＴＸ２」と表記）１０６に置き換えたものである。
なお、図１又は図２に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第３の実施例は、先に説明した第１の実施例の回路における第１及び第２のトランジスタ１，２で構成された入力差動対の能動負荷（第３及び第４のトランジスタ３，４によるカレントミラー）を、抵抗負荷回路（図５においては「ＴＸ１」と表記）１０５に置き換えると共に、フォールデッドカスコードのカレントミラー（第１１及び第１２のトランジスタ１１，１２によるカレントミラー）を、調整用抵抗回路（図５においては「ＴＸ２」と表記）１０６に置き換えたものである。
【0087】
図６には、図５においてブロックとして示された位相補償回路１０２の具体回路を含めた第３の実施例の具体回路例が示されており、以下、図６を参照しつつ第３の実施例について説明することで、図５に示された回路構成の説明に代えることとする。
抵抗負荷回路１０５は、負荷用第１及び第２の抵抗器（図６においては、それぞれ「Ｒ１１」、「Ｒ１２」と表記）４５，４６を有して構成されている。
抵抗負荷回路１０５は、負荷用第１及び第２の抵抗器（図６においては、それぞれ「Ｒ１１」、「Ｒ１２」と表記）４５，４６を有して構成されている。
【0088】
負荷用第１の抵抗器４５は、第３のトランジスタ３（図２参照）に代えて、その一端が、第２のトランジスタ２のドレイン及び第５のトランジスタ５のソースに接続される一方、他端は、負電源端子６６に接続されている。
負荷用第２の抵抗器４６は、第４のトランジスタ４及び第１の定電圧源５５（図２参照）に代えて、その一端が、第１のトランジスタ１のドレイン及び第６のトランジスタ６のソースに接続される一方、他端は、負電源端子６６に接続されている。
負荷用第２の抵抗器４６は、第４のトランジスタ４及び第１の定電圧源５５（図２参照）に代えて、その一端が、第１のトランジスタ１のドレイン及び第６のトランジスタ６のソースに接続される一方、他端は、負電源端子６６に接続されている。
【0089】
一方、調整用抵抗回路１０６は、電流調整用第１及び第２の抵抗器（図６においては、それぞれ「Ｒ１３」、「Ｒ１４」と表記）４７，４８を有して構成されている。
電流調整用第１の抵抗器４７は、第１１のトランジスタ１１（図２参照）に代えて、第９のトランジスタ９のソースと正電源端子６５との間に直列接続されて設けられている。
また、電流調整用第２の抵抗器４８は、第１２のトランジスタ１２と第３の定電圧源５７（図２参照）に代えて、第１０のトランジスタ１０のソースと正電源端子６５との間に直列接続されて設けられている。
さらに、電流調整用第３の抵抗器４９は、第１３のトランジスタ１３のソースと正電源端子６５との間に直列接続されて設けられている。
電流調整用第１の抵抗器４７は、第１１のトランジスタ１１（図２参照）に代えて、第９のトランジスタ９のソースと正電源端子６５との間に直列接続されて設けられている。
また、電流調整用第２の抵抗器４８は、第１２のトランジスタ１２と第３の定電圧源５７（図２参照）に代えて、第１０のトランジスタ１０のソースと正電源端子６５との間に直列接続されて設けられている。
さらに、電流調整用第３の抵抗器４９は、第１３のトランジスタ１３のソースと正電源端子６５との間に直列接続されて設けられている。
【0090】
かかる構成においては、入力オフセット電圧を、抵抗負荷回路１０５や調整用抵抗回路１０６の抵抗値によって調整可能となるため、いわゆる高精度演算増幅器にも適用可能となる。また、第１の実施例においては、能動負荷の第３及び第４のトランジスタ３，４、並びに、カレントミラーを構成する第１１及び第１２のトランジスタ１１，１２が大きいサイズのものであると、リーク電流が発生する。このようなリーク電流の発生は、特に、低消費電流を特徴とする演算増幅器では無視できないものとなるが、この第３の実施例のように、能動負荷を抵抗負荷に変更することで低消費電流の演算増幅器にも適用可能となる。
【0091】
この第３の実施例にあっても、補償用第１及び第２のコンデンサ３５，３６の容量値の選定条件、及び、補償用第１及び第２のトランジスタ２１，２２の選定条件は、先の第１の実施例で説明した条件と同一であるので、ここでの再度の詳細な説明は省略することとする。
【0092】
したがって、この第３の実施例にあっても、第１の実施例同様、負荷容量ＣＬが１０ｎＦとなっても位相余裕φＭは未だゼロとなることはない（図１５参照）。また、負荷容量ＣＬが１０ｎＦまで増加しても利得帯域幅積ＧＢＷは、ほぼ２０ＭＨｚを維持可能である（図１６参照）。
【0093】
次に、第４の実施例について、図７を参照しつつ説明する。
なお、図１、図２、図３、図５又は図６に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第４の実施例は、図５に示された第３の実施例の回路に、先に第２の実施例で説明した第２の入力差動回路１０７を付加した点が異なるもので、残余の構成部分は、基本的に第３の実施例と同一である。
なお、図１、図２、図３、図５又は図６に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第４の実施例は、図５に示された第３の実施例の回路に、先に第２の実施例で説明した第２の入力差動回路１０７を付加した点が異なるもので、残余の構成部分は、基本的に第３の実施例と同一である。
【0094】
第２の入力差動回路１０７を付加したことで、先の第３の実施例では対応できない正電源電圧付近の入力信号に対しても安定した増幅出力を得ることが可能となる点は、第２の実施例と同様である。
この第４の実施例にあっても、補償用第１及び第２のコンデンサ３５，３６の容量値の選定条件、及び、補償用第１及び第２のトランジスタ２１，２２の選定条件は、先の第１の実施例で説明した条件と同一であるので、ここでの再度の詳細な説明は省略することとする。
この第４の実施例にあっても、補償用第１及び第２のコンデンサ３５，３６の容量値の選定条件、及び、補償用第１及び第２のトランジスタ２１，２２の選定条件は、先の第１の実施例で説明した条件と同一であるので、ここでの再度の詳細な説明は省略することとする。
【0095】
したがって、この第４の実施例にあっても、第１の実施例同様、負荷容量ＣＬが１０ｎＦとなっても位相余裕φＭは未だゼロとなることはない（図１５参照）。また、負荷容量ＣＬが１０ｎＦまで増加しても利得帯域幅積ＧＢＷは、ほぼ２０ＭＨｚを維持可能である（図１６参照）。
【0096】
さらに、かかる構成においては、抵抗負荷回路１０５や調整用抵抗回路１０６の抵抗値によって入力オフセット電圧を調整可能となり、いわゆる高精度演算増幅器にも適用可能となる点は、先の第３の実施例（図６）と同様である。
またさらに、第３の実施例で説明したと同様に、抵抗負荷回路１０５を用いることで、能動負荷の場合に生ずるリーク電流の発生を防止でき、低消費電流の演算増幅器にも対応可能となる。
またさらに、第３の実施例で説明したと同様に、抵抗負荷回路１０５を用いることで、能動負荷の場合に生ずるリーク電流の発生を防止でき、低消費電流の演算増幅器にも対応可能となる。
【0097】
次に、第５の実施例について、図８及び図１３を参照しつつ説明する。
なお、図４に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第５の実施例は、先に図４に示された回路構成において、位相補償回路１０２に代えて、次述する回路構成を有する位相補償回路１０２Ａを設けた点が異なるもので、残余の回路構成は、図４に示された回路と同一である。
なお、図１３には、位相補償回路１０２Ａのみの回路図が示されているが、基本的に図８に示された回路図と異なるところはなく、図８の回路説明を以て図１３の回路説明に代えることとする。
なお、図４に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第５の実施例は、先に図４に示された回路構成において、位相補償回路１０２に代えて、次述する回路構成を有する位相補償回路１０２Ａを設けた点が異なるもので、残余の回路構成は、図４に示された回路と同一である。
なお、図１３には、位相補償回路１０２Ａのみの回路図が示されているが、基本的に図８に示された回路図と異なるところはなく、図８の回路説明を以て図１３の回路説明に代えることとする。
【0098】
位相補償回路１０２Ａは、補償用第１及び第２のトランジスタ２１，２２と、補償用第１及び第２のコンデンサ３５，３６と、補償用第１及び第２の抵抗器（図８においては、それぞれ「ＲＸ１」、「ＲＸ２」と表記）４１，４２とを有して構成されている。
以下、回路構成について具体的に説明する。
この位相補償回路１０２Ａにおいては、補償用第１及び第２のトランジスタ２１，２２の接続部分は、先に説明した位相補償回路１０２と同一であり、補償用第１及び第２のコンデンサ３５，３６と補償用第１及び第２の抵抗器４１，４２の接続部分が異なるので、その異なる部分についてのみ説明する。
以下、回路構成について具体的に説明する。
この位相補償回路１０２Ａにおいては、補償用第１及び第２のトランジスタ２１，２２の接続部分は、先に説明した位相補償回路１０２と同一であり、補償用第１及び第２のコンデンサ３５，３６と補償用第１及び第２の抵抗器４１，４２の接続部分が異なるので、その異なる部分についてのみ説明する。
【0099】
まず、補償用第１のコンデンサ３５の一端は、図２及び図４の回路同様、第９のトランジスタ９と補償用第１のトランジスタ２１との接続点に接続される一方、補償用第１のコンデンサ３５の他端は、補償用第１の抵抗器４１を介して第５及び第６のトランジスタ５，６の相互に接続されたゲートに接続されている。
また、補償用第２のコンデンサ３６の他端は、図２及び図４の回路同様、第５のトランジスタ５と補償用第２のトランジスタ２２との接続点に接続される一方、補償用第２のコンデンサ３６の一端は、補償用第２の抵抗器４２を介して第９及び第１０のトランジスタ９，１０の相互に接続されたゲートに接続されている。
また、補償用第２のコンデンサ３６の他端は、図２及び図４の回路同様、第５のトランジスタ５と補償用第２のトランジスタ２２との接続点に接続される一方、補償用第２のコンデンサ３６の一端は、補償用第２の抵抗器４２を介して第９及び第１０のトランジスタ９，１０の相互に接続されたゲートに接続されている。
【0100】
この位相補償回路１０２Ａは、補償用第１及び第２の抵抗器４１，４２を設けたことにより、位相補償回路１０２と比較して、位相余裕φＭの調整が容易となる。
補償用第１及び第２の抵抗器４１，４２の抵抗値を増加させることは、ゼロ点周波数の低周波化をもたらす。その結果、利得余裕は減少するが、位相余裕は増加する。すなわち、補償用第１及び第２の抵抗器４１，４２を追加することで、利得余裕を対価として高い位相余裕を得ることが可能となる。
補償用第１及び第２の抵抗器４１，４２の抵抗値を増加させることは、ゼロ点周波数の低周波化をもたらす。その結果、利得余裕は減少するが、位相余裕は増加する。すなわち、補償用第１及び第２の抵抗器４１，４２を追加することで、利得余裕を対価として高い位相余裕を得ることが可能となる。
【0101】
なお、補償用第１及び第２のコンデンサ３５，３６の容量値の選定条件、及び、補償用第１及び第２のトランジスタ２１，２２の選定条件は、先の第１の実施例で説明した条件と同一であるので、ここでの再度の詳細な説明は省略することとする。
【0102】
したがって、図８に示された回路にあっても、第１の実施例同様、負荷容量ＣＬが１０ｎＦとなっても位相余裕φＭは未だゼロとなることはない（図１５参照）。また、負荷容量ＣＬが１０ｎＦまで増加しても利得帯域幅積ＧＢＷは、ほぼ２０ＭＨｚを維持可能である（図１６参照）。
【0103】
次に、第６の実施例について、図９を参照しつつ説明する。
この第６の実施例は、先に図７に示された第４の実施例における位相補償回路１０２を、位相補償回路１０２Ａに代えた点が異なるもので、残余の構成部分は、図７に示された回路構成と同一である。
また、位相補償回路１０２Ａは、第５の実施例（図８参照）で説明した通りであるので、ここでの再度の詳細な説明は省略することとする。
位相補償回路１０２Ａの作用は、位相補償回路１０２と同様である。
この第６の実施例は、先に図７に示された第４の実施例における位相補償回路１０２を、位相補償回路１０２Ａに代えた点が異なるもので、残余の構成部分は、図７に示された回路構成と同一である。
また、位相補償回路１０２Ａは、第５の実施例（図８参照）で説明した通りであるので、ここでの再度の詳細な説明は省略することとする。
位相補償回路１０２Ａの作用は、位相補償回路１０２と同様である。
【0104】
したがって、演算増幅器としての全体の作用等は、先の第４の実施例と同様に、第２の入力差動回路１０７により、先の第３の実施例では対応できない正電源電圧付近の入力信号に対しても安定した増幅出力を得ることが可能となる。
また、抵抗負荷回路１０５や調整用抵抗回路１０６の抵抗値によって入力オフセット電圧を調整可能となり、いわゆる高精度演算増幅器にも適用可能となる。
またさらに、抵抗負荷回路１０５を用いることで、能動負荷の場合に生ずるリーク電流の発生を防止でき、低消費電流の演算増幅器にも対応可能となる。
また、抵抗負荷回路１０５や調整用抵抗回路１０６の抵抗値によって入力オフセット電圧を調整可能となり、いわゆる高精度演算増幅器にも適用可能となる。
またさらに、抵抗負荷回路１０５を用いることで、能動負荷の場合に生ずるリーク電流の発生を防止でき、低消費電流の演算増幅器にも対応可能となる。
【0105】
次に、第７の実施例について、図１０を参照しつつ説明する。
なお、図１、図２に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第７の実施例は、図１、図２に示された第１の実施例に、さらに、ゼロ点用第１乃至第４の抵抗器（図１０においては、それぞれ「Ｒ２１」、「Ｒ２２」、「Ｒ２３」、「Ｒ２４」と表記）５１～５４を設けた点が異なるもので、残余の構成部分は、基本的に図１、図２に示された回路構成と同一である。
なお、図１、図２に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第７の実施例は、図１、図２に示された第１の実施例に、さらに、ゼロ点用第１乃至第４の抵抗器（図１０においては、それぞれ「Ｒ２１」、「Ｒ２２」、「Ｒ２３」、「Ｒ２４」と表記）５１～５４を設けた点が異なるもので、残余の構成部分は、基本的に図１、図２に示された回路構成と同一である。
【0106】
以下、具体的に説明すれば、まず、ゼロ点用第１の抵抗器５１は、第１のコンデンサ３１と出力端子６３との間に、また、ゼロ点用第４の抵抗器５４は、第４のコンデンサ３４と出力端子６３との間に、それぞれ設けられている。
また、ゼロ点用第２の抵抗器５２は、第２のコンデンサ３２と出力端子６３との間に、ゼロ点用第３の抵抗器５３は、第３のコンデンサ３３と出力端子６３との間に、それぞれ設けられている。
これらゼロ点用第１乃至第４の抵抗器５１～５４の抵抗値を適宜選定することで、図１、図２の回路に比してゼロ点の調整が容易となる。
また、ゼロ点用第２の抵抗器５２は、第２のコンデンサ３２と出力端子６３との間に、ゼロ点用第３の抵抗器５３は、第３のコンデンサ３３と出力端子６３との間に、それぞれ設けられている。
これらゼロ点用第１乃至第４の抵抗器５１～５４の抵抗値を適宜選定することで、図１、図２の回路に比してゼロ点の調整が容易となる。
【0107】
次に、第８の実施例について、図１１を参照しつつ説明する。
なお、図１、図２に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第８の実施例は、図１、図２に示された回路構成におけるフォールデッドカスコードのカレントミラー構成を変更したものである。
第１の実施例においては、第３及び第４のトランジスタ３，４は、カレントミラーを構成していたが、この第８の実施例においては、第１１及び第１２のトランジスタ１１，１２よってカレントミラーが構成されたものとなっている。
なお、図１、図２に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第８の実施例は、図１、図２に示された回路構成におけるフォールデッドカスコードのカレントミラー構成を変更したものである。
第１の実施例においては、第３及び第４のトランジスタ３，４は、カレントミラーを構成していたが、この第８の実施例においては、第１１及び第１２のトランジスタ１１，１２よってカレントミラーが構成されたものとなっている。
【0108】
以下、具体的な回路構成について説明する。
まず、第３及び第４のトランジスタ３，４の各々のゲートは、相互に接続されて第１３のトランジスタ１３のゲートと共に、第１３のトランジスタ１３のドレインに接続されている。
第１３のトランジスタ１３は、ドレインと正電源端子６５との間に第２の定電流源２６が設けられる一方、ソースは負電源端子６６に接続されている。
まず、第３及び第４のトランジスタ３，４の各々のゲートは、相互に接続されて第１３のトランジスタ１３のゲートと共に、第１３のトランジスタ１３のドレインに接続されている。
第１３のトランジスタ１３は、ドレインと正電源端子６５との間に第２の定電流源２６が設けられる一方、ソースは負電源端子６６に接続されている。
【0109】
また、第１１及び第１２のトランジスタ１１，１２の各々のゲートは相互に接続されると共に、第９のトランジスタ９のドレインに接続されて、カレントミラーを構成している。
【0110】
次に、第９の実施例について、図１４を参照しつつ説明する。
なお、図１、図２、図１３に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
第９の実施例は、特に、先の位相補償回路１０２、１０２Ａに代わる位相補償回路（図１４においては「ＡＸ２Ａ」と表記）１０２Ｂの構成に関するものである。
この位相補償回路１０２Ｂは、位相補償回路１０２Ａにおける補償用第１及び第２のコンデンサ３５，３６と補償用第１及び第２の抵抗器４１，４２との接続順を次述するように変えたものである。
なお、図１、図２、図１３に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
第９の実施例は、特に、先の位相補償回路１０２、１０２Ａに代わる位相補償回路（図１４においては「ＡＸ２Ａ」と表記）１０２Ｂの構成に関するものである。
この位相補償回路１０２Ｂは、位相補償回路１０２Ａにおける補償用第１及び第２のコンデンサ３５，３６と補償用第１及び第２の抵抗器４１，４２との接続順を次述するように変えたものである。
【0111】
すなわち、補償用第１の抵抗器４１の一端は接続ノードＰ１に接続される一方、他端は補償用第１のコンデンサ３５を介して接続ノードＰ５に接続されている。
また、補償用第２の抵抗器４２の一端は接続ノードＰ６に接続される一方、他端は補償用第２のコンデンサ３６を介して接続ノードＰ２に接続されている。
なお、この位相補償回路１０２Ｂが、負荷容量ＣＬの変化に対する位相余裕φＭの変化や利得帯域幅積の変化に与える作用は、位相補償回路１０２Ａと基本的に同一であるので、ここでの再度の詳細な説明は省略する。
また、補償用第２の抵抗器４２の一端は接続ノードＰ６に接続される一方、他端は補償用第２のコンデンサ３６を介して接続ノードＰ２に接続されている。
なお、この位相補償回路１０２Ｂが、負荷容量ＣＬの変化に対する位相余裕φＭの変化や利得帯域幅積の変化に与える作用は、位相補償回路１０２Ａと基本的に同一であるので、ここでの再度の詳細な説明は省略する。
【0112】
なお、上述した本発明の実施の形態においては、ＭＯＳＦＥＴを用いた構成を示したが、これに限定される必要はなく、例えば、Ｎ型ＭＯＳＦＥＴをＮＰＮバイポーラトランジスタに、Ｐ型ＭＯＳＦＥＴをＰＮＰバイポーラトランジスタに、それぞれ置き換えても良い。
また、上述した本発明の実施の形態においては、第５の実施例（図８参照）及び第６の実施例（図９参照）の第２の入力差動回路１０７が設けられた回路構成に位相補償回路１０２Ａを設けた例を示したが、位相補償回路１０２Ａを用いるにあたって、第２の入力差動回路１０７は必須ではなく、例えば、図１、図２に示された第１の実施例に示された回路構成において、位相補償回路１０２に代えて位相補償回路１０２Ａ又は１０２Ｂを設けても良い。
また、上述した本発明の実施の形態においては、第５の実施例（図８参照）及び第６の実施例（図９参照）の第２の入力差動回路１０７が設けられた回路構成に位相補償回路１０２Ａを設けた例を示したが、位相補償回路１０２Ａを用いるにあたって、第２の入力差動回路１０７は必須ではなく、例えば、図１、図２に示された第１の実施例に示された回路構成において、位相補償回路１０２に代えて位相補償回路１０２Ａ又は１０２Ｂを設けても良い。
【0113】
さらに、第３の実施例（図６参照）において、抵抗負荷回路１０５と調整用抵抗回路１０６を設けた構成例を示したが、この構成において、位相補償回路１０２を位相補償回路１０２Ａ又は１０２Ｂに代えた構成としても良い。
またさらに、第４の実施例（図７参照）における位相補償回路１０２を、位相補償回路１０２Ａ又は１０２Ｂに代えた構成としても良い。
またさらに、第４の実施例（図７参照）における位相補償回路１０２を、位相補償回路１０２Ａ又は１０２Ｂに代えた構成としても良い。
【産業上の利用可能性】
【0114】
利得帯域幅積ＧＢＷの低下を招くことなく大きな負荷容量に対しても位相余裕の確保が所望される演算増幅器に適用できる。
【符号の説明】
【0115】
２１…補償用第１のトランジスタ
２２…補償用第２のトランジスタ
３５…補償用第１のコンデンサ
３６…補償用第２のコンデンサ
１０１…差動増幅回路
１０２…位相補償回路
１０３…フォールデッドカスコード回路
１０４…出力回路
２２…補償用第２のトランジスタ
３５…補償用第１のコンデンサ
３６…補償用第２のコンデンサ
１０１…差動増幅回路
１０２…位相補償回路
１０３…フォールデッドカスコード回路
１０４…出力回路
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】