(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022048640
(43)【公開日】2022-03-28
(54)【発明の名称】パワーグッド回路
(51)【国際特許分類】
H02M 3/155 20060101AFI20220318BHJP
【ＦＩ】
H02M3/155 B
【審査請求】未請求
【請求項の数】5
【出願形態】ＯＬ
(21)【出願番号】P 2020154572
(22)【出願日】2020-09-15
(71)【出願人】
【識別番号】000191238
【氏名又は名称】日清紡マイクロデバイス株式会社
(74)【代理人】
【識別番号】110000785
【氏名又は名称】誠真ＩＰ特許業務法人
(72)【発明者】
【氏名】橋本 裕史
(72)【発明者】
【氏名】古谷 仁
(72)【発明者】
【氏名】板坂 直哉
【テーマコード（参考）】
5H730
【Ｆターム（参考）】
5H730AS05
5H730BB13
5H730BB57
5H730DD04
5H730EE53
5H730EE59
5H730FD01
5H730FG05
5H730XC02
(57)【要約】
【課題】パワーグッド出力または電圧監視出力について、その電圧波形に大きななまりを生じさせずに、パッケージの端子を増やす必要もなく、任意の長さの遅延時間の付加の有無を設定する。
【解決手段】このバワーグッド回路５０の制御回路６０は、判定回路５２の判定出力CMP-FBが監視対象の出力電圧が正常でないことを示しているときは出力トランジスタ５８をオン状態に保ち、判定出力CMP-FBが上記出力電圧が正常になったことを示したときは、出力トランジスタ５８をオフにして、パワーグッド端子ＰＧの電圧またはパワーグッド出力ＶＰＧの立上り時間を二値化して短い方の第１の特性または長い方の第２の特性のいずれであるかを判別し、第１の特性であると判別したときは、出力トランジスタ５８のオフ状態を保ち、第２の特性であると判別したときは、出力トランジスタ５８をオンにして一定の遅延時間が経過してから、出力トランジスタ５８をオフ状態にする。
【選択図】 図２
【解決手段】このバワーグッド回路５０の制御回路６０は、判定回路５２の判定出力CMP-FBが監視対象の出力電圧が正常でないことを示しているときは出力トランジスタ５８をオン状態に保ち、判定出力CMP-FBが上記出力電圧が正常になったことを示したときは、出力トランジスタ５８をオフにして、パワーグッド端子ＰＧの電圧またはパワーグッド出力ＶＰＧの立上り時間を二値化して短い方の第１の特性または長い方の第２の特性のいずれであるかを判別し、第１の特性であると判別したときは、出力トランジスタ５８のオフ状態を保ち、第２の特性であると判別したときは、出力トランジスタ５８をオンにして一定の遅延時間が経過してから、出力トランジスタ５８をオフ状態にする。
【選択図】 図２
【特許請求の範囲】
【請求項1】
出力電圧を監視して、前記出力電圧が正常か否かを二値の論理レベルで示すパワーグッド信号を出力するパワーグッド回路であって、
前記パワーグッド信号をパワーグッドノードから出力する出力回路と、
所定の基準電圧を参照して前記出力電圧が正常であるか否かを判定する判定回路と、
前記判定回路の判定出力に応じて前記出力回路を制御する制御回路を有し、
前記制御回路は、
前記判定回路の判定出力と前記パワーグッドノードの電圧を入力し、前記判定回路の出力が変化したときから基準時間が経過したときに前記パワーグッドノードの電圧が所定の比較基準電圧に達したか否かを判別する判別回路を備え、
前記判定回路の判定出力と前記判別回路の判別出力に応じて前記出力回路を第１の状態または第２の状態に制御する、
パワーグッド回路。
前記パワーグッド信号をパワーグッドノードから出力する出力回路と、
所定の基準電圧を参照して前記出力電圧が正常であるか否かを判定する判定回路と、
前記判定回路の判定出力に応じて前記出力回路を制御する制御回路を有し、
前記制御回路は、
前記判定回路の判定出力と前記パワーグッドノードの電圧を入力し、前記判定回路の出力が変化したときから基準時間が経過したときに前記パワーグッドノードの電圧が所定の比較基準電圧に達したか否かを判別する判別回路を備え、
前記判定回路の判定出力と前記判別回路の判別出力に応じて前記出力回路を第１の状態または第２の状態に制御する、
パワーグッド回路。
【請求項2】
前記判別回路は、
前記判定回路の判定出力が前記出力電圧が正常であることを示して判定出力が変化したときから基準時間が経過したときに、前記パワーグッドノードの電圧が前記比較基準電圧に達したか否かを判別し、
前記制御回路は、
前記判定回路の判定出力が前記出力電圧が正常でないことを示しているときは前記出力回路を第１の状態に制御し、
前記パワーグッドノードの電圧が前記比較基準電圧に達していると前記判別回路が判別したときは、前記出力回路を第２の状態に制御し、
前記パワーグッドノードの電圧が前記比較基準電圧に達していないと前記判別回路が判別したときは、前記出力回路を第１の状態にして一定の遅延時間が経過してから、前記出力回路を第２の状態に制御する
請求項１に記載のパワーグッド回路。
前記判定回路の判定出力が前記出力電圧が正常であることを示して判定出力が変化したときから基準時間が経過したときに、前記パワーグッドノードの電圧が前記比較基準電圧に達したか否かを判別し、
前記制御回路は、
前記判定回路の判定出力が前記出力電圧が正常でないことを示しているときは前記出力回路を第１の状態に制御し、
前記パワーグッドノードの電圧が前記比較基準電圧に達していると前記判別回路が判別したときは、前記出力回路を第２の状態に制御し、
前記パワーグッドノードの電圧が前記比較基準電圧に達していないと前記判別回路が判別したときは、前記出力回路を第１の状態にして一定の遅延時間が経過してから、前記出力回路を第２の状態に制御する
請求項１に記載のパワーグッド回路。
【請求項3】
前記判別回路は、
前記判定回路の判定出力が前記出力電圧が正常であることを示して判定出力が変化したときから基準時間が経過したときに、前記パワーグッドノードの電圧が前記比較基準電圧に達したか否かを判別し、
前記制御回路は、
前記判定回路の判定出力が前記出力電圧が正常でないことを示しているときは、前記出力回路を構成する出力トランジスタを第１の状態に制御し、
前記パワーグッドノードの電圧が前記比較基準電圧に達していると前記判別回路が判別したときは、前記出力トランジスタを第２の状態に制御し、
前記パワーグッドノードの電圧が前記比較基準電圧に達していないと前記判別回路が判別したときは、前記出力トランジスタを第１の状態に制御して一定の遅延時間が経過してから、第２の状態に制御する、
請求項１または請求項２に記載のパワーグッド回路。
前記判定回路の判定出力が前記出力電圧が正常であることを示して判定出力が変化したときから基準時間が経過したときに、前記パワーグッドノードの電圧が前記比較基準電圧に達したか否かを判別し、
前記制御回路は、
前記判定回路の判定出力が前記出力電圧が正常でないことを示しているときは、前記出力回路を構成する出力トランジスタを第１の状態に制御し、
前記パワーグッドノードの電圧が前記比較基準電圧に達していると前記判別回路が判別したときは、前記出力トランジスタを第２の状態に制御し、
前記パワーグッドノードの電圧が前記比較基準電圧に達していないと前記判別回路が判別したときは、前記出力トランジスタを第１の状態に制御して一定の遅延時間が経過してから、第２の状態に制御する、
請求項１または請求項２に記載のパワーグッド回路。
【請求項4】
前記判別回路は、
前記判定回路の判定出力が前記出力電圧が正常であることを示して判定出力が変化したときから基準時間が経過したときに、前記パワーグッドノードの電圧が前記比較基準電圧に達したか否かを判別し、
前記制御回路は、
前記判定回路の判定出力が前記出力電圧が正常でないことを示しているときは、前記出力回路を構成する出力トランジスタ及びバイパストランジスタを第１の状態に制御し、
前記パワーグッドノードの電圧が前記比較基準電圧に達していると前記判別回路が判別したときは、前記出力トランジスタ及びバイパストランジスタを第２の状態に制御し、
前記パワーグッドノードの電圧が前記比較基準電圧に達していないと前記判別回路が判別したときは、前記出力トランジスタ及びバイパストランジスタを第１の状態に制御して一定の遅延時間が経過してから前記出力トランジスタを第２の状態に制御し、その後前記パワーグッドノードの電圧が前記比較基準電圧に上昇すると前記バイパストランジスタを第２の状態に制御する、
請求項１または請求項２に記載のパワーグッド回路。
前記判定回路の判定出力が前記出力電圧が正常であることを示して判定出力が変化したときから基準時間が経過したときに、前記パワーグッドノードの電圧が前記比較基準電圧に達したか否かを判別し、
前記制御回路は、
前記判定回路の判定出力が前記出力電圧が正常でないことを示しているときは、前記出力回路を構成する出力トランジスタ及びバイパストランジスタを第１の状態に制御し、
前記パワーグッドノードの電圧が前記比較基準電圧に達していると前記判別回路が判別したときは、前記出力トランジスタ及びバイパストランジスタを第２の状態に制御し、
前記パワーグッドノードの電圧が前記比較基準電圧に達していないと前記判別回路が判別したときは、前記出力トランジスタ及びバイパストランジスタを第１の状態に制御して一定の遅延時間が経過してから前記出力トランジスタを第２の状態に制御し、その後前記パワーグッドノードの電圧が前記比較基準電圧に上昇すると前記バイパストランジスタを第２の状態に制御する、
請求項１または請求項２に記載のパワーグッド回路。
【請求項5】
前記パワーグッドノードは、コンデンサを介してグランド電位に接続されている、請求項１～４のいずれか一項に記載のパワーグッド回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、電子部品としての半導体回路装置に係り、特に半導体回路装置に内蔵または接続されるパワーグッド回路に関する。
【背景技術】
【0002】
電子部品としての半導体回路装置は、半導体チップ上に集積回路（ＩＣ）として構成され、複数個の端子（ピンまたはリード）を有するＩＣパッケージとして市場に出回っている。電子回路のシステムは、その回路基板たとえばプリント配線基板上に通常複数個のＩＣパッケージを搭載して構築される。
【0003】
従来より、パワーグッド回路を内蔵し、そのＩＣパッケージにパワーグッド端子を設けている半導体回路装置の典型的な例は電源ＩＣである。そのような電源ＩＣでは、パワーグッド回路の出力トランジスタがたとえばＮＭＯＳトランジスタ（またはＮＰＮトランジスタ）からなり、オープンドレイン端子（またはオープンコレクタ端子）としてパワーグッド端子が設けられている。この種のパワーグッド回路は、基本的機能として、当該電源ＩＣないし当該電源装置の出力電圧を監視し、その出力電圧が正常範囲に入っているときは、出力トランジスタがオフしてパワーグッド端子がハイインピーダンス状態となり、出力電圧が正常範囲から外れているときは、出力トランジスタがオンしてパワーグッド端子がＬｏｗレベル（以下、「Ｌレベル」と称する。）となるように構成されている。
【0004】
上記のようなパワーグッド回路内蔵型の電源ＩＣが電子回路システムに搭載される場合には、この電源ＩＣとこの電源ＩＣから電力を供給されるＩＣ（以下、「負荷ＩＣ」と称する。）との間で対応する端子間同士が接続される。このうち、電源ＩＣの電圧出力端子は、負荷ＩＣの電圧入力端子に接続される。また、電源ＩＣのパワーグッド端子は、負荷ＩＣのイネーブル端子に接続されるとともに、プルアップ抵抗を介して電源電圧端子に接続される。
【0005】
プルアップ抵抗は、パワーグッド回路の出力トランジスタがオンしているとき（電源ＩＣの出力電圧が正常範囲から外れているとき）は、電源電圧端子からその出力トランジスタを介してグランド電位端子に流れる電流を制限して安定なＬレベルのパワーグッド出力を負荷ＩＣのイネーブル端子に与える役目をする。さらに、プルアップ抵抗は、出力トランジスタがオフしているとき（電源ＩＣの出力電圧が正常範囲に入っているとき）は、ハイインピーダンス状態のパワーグッド端子を電源電圧の端子に電気的に繋いで安定なＨｉｇｈレベル（以下、「Ｈレベル」と称する。）のパワーグッド出力を負荷ＩＣのイネーブル端子に与える役目をする。プルアップ用の電源電圧は、電子回路システム内の任意の電源電圧を使用することができる。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開２０１８－１４８６７６号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
ところで、通常の電源ＩＣは、出力電圧を設定値付近に保つためのフィードバック制御機能を有している。このため、たとえば電源投入直後に負荷状態の変動が大きいときは、それに対してフィードバック制御機能が働くことにより、出力電圧が一旦基準値を超えても直ぐ基準値以下に戻り、しばらくの間リンギングを起こすことがある。この場合、そのような出力電圧の立ち上がり直後のリンギングにパワーグッド回路が応動して出力ドライバを繰り返しオン・オフさせ、パワーグッド出力（Ｈレベル／Ｌレベル）の反転を繰り返すと、負荷ＩＣが起動と停止を繰り返す誤動作が起こるおそれがある。したがって、上記のような負荷環境の下で動作するパワーグッド回路は、監視対象の出力電圧が正常範囲に入ったときに、パワーグッド出力を即時にアクティブ（Ｈレベル）にするのではなく、一定の遅延時間が経過してからアクティブ（Ｈレベル）にするディレイ機能を求められる。
【0008】
別の例として、電子回路システムでは、複数個たとえば３個の電源ＩＣの出力電圧を一定の時間差で順次立ち上げる場合がある。この場合、それら３個の電源ＩＣより電力の供給をそれぞれ受ける３個の負荷ＩＣの動作開始を略同時にするために、各電源ＩＣのパワーグッド回路がパワーグッド出力をアクティブ（Ｈレベル）にするタイミングに上記時間差を設けることがある。すなわち、パワーグッド出力をアクティブ（Ｈレベル）にするタイミングについて、最初に出力電圧が立ち上がる電源ＩＣのパワーグッド回路には比較的長い遅延時間を付加するディレイ機能を持たせ、次に出力電圧が立ち上がる電源ＩＣのパワーグッド回路には比較的短い遅延時間を付加するディレイ機能を持たせ、最後に出力電圧が立ち上がる電源ＩＣのパワーグッド回路にはディレイ機能を持たせない（つまり即時応答機能を持たせる）というシステム設計が行われる。
【0009】
このように電子回路システムの設計ないし構築段階で必要に応じて電源ＩＣのパワーグッド回路にディレイ機能を付加することは、従来から行われている。従来は、そのための技法として、電子回路システムの回路基板上でパワーグッド端子とグランド電位端子との間にコンデンサを選択的に接続して、このコンデンサとプルアップ抵抗とからなるＲＣ直列回路の時定数によって所要の遅延時間を設定していた。この場合、遅延時間は、付加するコンデンサのキャパシタンス（静電容量）によって左右され、キャパシタンスが大きいほど長い遅延時間が得られる。
【0010】
しかしながら、この従来技法によると、たとえば数１０ｍｓｅｃ以上の長い遅延時間（時定数）を設定した場合には、パワーグッド回路がパワーグッド出力をアクティブ（Ｈレベル）にする際にその電圧波形が大きくなまり、そのようなパワーグッド出力を入力する負荷ＩＣの入力回路（特にＣＭＯＳインバータ回路）で大きな貫通電流が流れる。さらに、負荷ＩＣで入力回路の閾値にばらつきがあると、その閾値のばらつきにパワーグッド出力の波形なまりが重なることによって、パワーグッド出力より与えられる遅延時間に非常に大きなばらつきが生じる。
【0011】
上記のような従来技法の課題を解決するために、パワーグッド回路に遅延時間を与えるためのディレイ回路を組み込み、電子回路システムを構築する段階で電源ＩＣの外からパワーグッド回路に一定のデフォルトを与えて該ディレイ回路の使用／不使用の有無つまり遅延時間の付加の有無を設定する技法が考えられる。しかしながら、この技法によると、電源ＩＣのパッケージに外から遅延時間の付加の有無を設定するための端子を少なくとも１つ増設する必要がある。電源ＩＣにおいて、特に小型化が望まれる電源ＩＣにおいて、パワーグッド機能のためにパッケージの端子を増設することは、パッケージサイズの増大や仕様および設定作業の煩雑化を招来し、好ましくない。
【0012】
本発明は、上記従来技術の課題を解決するものであり、監視対象の出力電圧が正常であるときにアクティブな論理レベルになるパワーグッド出力の電圧波形に大きななまりを生じさせずに、しかもパッケージの端子を増やす必要もなく、任意な長さの遅延時間の付加の有無を設定できるパワーグッド回路を提供する。
【課題を解決するための手段】
【0013】
本発明の第１の観点におけるパワーグッド回路は、出力電圧を監視して、前記出力電圧が正常か否かを二値の論理レベルで示すパワーグッド信号を出力するパワーグッド回路であって、前記パワーグッド信号をパワーグッドノードから出力する出力回路と、所定の基準電圧を参照して前記出力電圧が正常であるか否かを判定する判定回路と、前記判定回路の判定出力に応じて前記出力回路を制御する制御回路とを有し、前記制御回路は、前記判定回路の判定出力と前記パワーグッドノードの電圧を入力し、前記判定回路の出力が変化したときから基準時間が経過したときに前記パワーグッドノードの電圧が所定の比較基準電圧に達したか否かを判別する判別回路を備え、前記判定回路の判定出力と前記判別回路の判別出力に応じて前記出力回路を第１の状態または第２の状態に制御する。
【0014】
上記第１の観点においては、判定回路が監視対象の出力電圧が正常範囲であることを判定出力で示す（判定出力が変化する）と、それに応動して制御回路は出力回路を構成する出力トランジスタをオフ状態（第２の状態）にする。そうすると、パワーグッドノードであるパワーグッド端子が基準電圧端子から電気的に切り離され、パワーグッド端子の電圧またはパワーグッド出力がそれまでの基準電圧端子の電位から電源電圧に向かって上昇する。ここで、判別回路は、判定回路の判定出力が変化したときから基準時間が経過したときにパワーグッド端子の電圧が所定の比較基準電圧に達したか否かを判別する。そして、制御回路は、パワーグッド端子の電圧が上昇する立上り時間が短い（基準時間が経過したときに比較基準電圧に達している）ことを判別回路の判別出力が示すと、パワーグッド出力が上昇する際の電圧波形のなまりは小さいので、出力トランジスタをそのままオフ状態に保ち、オフ状態とするまでに遅延時間を設けない。また、制御回路は、パワーグッド端子の電圧が上昇する立上り時間が長い（基準時間が経過したときに比較基準電圧に達していない）ことを判別回路の判別出力が示すと、パワーグッド出力が上昇する際の電圧波形のなまりはそう小さくはないので、一旦出力トランジスタをオン状態（第１の状態）に戻した後、一定の遅延時間が経過してから出力トランジスタをオフ状態にする。このように、パワーグッド出力の立上り時間が短いか長いかに応じて遅延時間を設定するので、長い遅延時間を設定するためにパワーグッド出力の電圧波形に大きななまりが生じる（それによって相手側の半導体回路装置で支障が出る）ことがない。
【発明の効果】
【0015】
本発明のパワーグッド回路によれば、上記のような構成および作用により、監視対象の出力電圧が正常であるときにパワーグッド出力がアクティブな論理レベルになるタイミングについて、パッケージの端子を増やさずに遅延時間の付加の有無を設定することが可能であり、しかも付加する遅延時間をどれほど長くしてもパワーグッド出力が立ち上がるときの電圧波形に大きななまりが生じないようにすることができる。これによって、パワーグッド機能の効率性および信頼性を向上させることができる。
【図面の簡単な説明】
【0016】
【図1】本発明の一実施形態における半導体回路装置および電子回路システムの構成を示す図である。
【図2】第１の実施形態におけるパワーグッド回路の基本構成を示す図である。
【図5A】第１の実施形態の作用（付加コンデンサのキャパシタンスが小さい場合）を説明するための各部の波形を示すタイミング図である。
【図5B】第１の実施形態の作用（付加コンデンサのキャパシタンスが大きい場合）を説明するための各部の波形を示すタイミング図である。
【図6】第１の実施形態の第２の方式におけるパワーグッド回路の判別回路の構成例を示す回路図である。
【図7A】上記第２の方式の作用（付加コンデンサのキャパシタンスが小さい場合）を説明するための各部の波形を示すタイミング図である。
【図7B】上記第２の方式の作用（付加コンデンサのキャパシタンスが大きい場合）を説明するための各部の波形を示すタイミング図である。
【図8】第２の実施形態におけるパワーグッド回路の構成を示す図である。
【図10A】第２の実施形態の作用（付加コンデンサのキャパシタンスが小さい場合）を説明するための各部の波形を示すタイミング図である。
【図10B】第２の実施形態の作用（付加コンデンサのキャパシタンスが大きい場合）を説明するための各部の波形を示すタイミング図である。
【図11】実施形態におけるパワーグッド回路が監視対象の半導体回路装置から独立している電子回路システムの一例を示す図である。
【発明を実施するための形態】
【0017】
以下、添付図を参照して本発明の好適な実施形態を説明する。
［半導体回路装置及び電子回路システムの全体構成］
［半導体回路装置及び電子回路システムの全体構成］
【0018】
図１に、本発明の一実施形態における半導体回路装置およびこれを含む電子回路システムの一構成例を示す。
【0019】
この電子回路システムは、電源１０、電源ＩＣ１２および負荷ＩＣ１４を含んでいる。電源１０は、たとえばバッテリ、ＤＣ－ＤＣコンバータまたはＡＣ－ＤＣコンバータ等であり、電源ＩＣ１２に直流の電力を供給する。
【0020】
電源ＩＣ１２は、たとえば同期整流型の降圧スイッチング電源１６のコントローラであり、電源１０より直流の電圧ＶＩＮを入力し、負荷ＩＣ１４に対して電圧ＶＩＮより低い直流の出力電圧ＶＯＵＴを供給する。電源ＩＣ１２は、本発明の実施形態によるパワーグッド回路５０を内蔵している半導体回路装置である。
【0021】
負荷ＩＣ１４は、電源ＩＣ１２より供給される電力を用いて動作する任意の半導体回路装置であり、たとえばマイコン、ロジックＩＣ、演算ＩＣ等であってよい。電源ＩＣ１２および負荷ＩＣ１４はそれぞれ個別のＩＣパッケージとして提供され、この電子回路システムの回路基板上で組み合わされる。
【0022】
電源ＩＣ１２のパッケージには、全部で７個の端子、すなわちＧＮＤ端子（制御用グランド端子）、ＶＤＤ端子（制御用電源入力端子）、ＰＶＩＮ端子（電圧変換用電源入力端子）、ＬＸ端子（スイッチング出力端子）、ＰＧＮＤ端子（パワーグランド端子）、ＰＧ端子（パワーグッド端子）およびＦＢ端子（フィードバック端子）が設けられている。
【0023】
ここで、ＬＸ端子（スイッチング出力端子）は、チョークコイル１８を介して負荷ＩＣ１４の電圧入力端子ＩＮに接続される。チョークコイル１８の出力端とグランド電位端子との間には、等価直列抵抗のあるコンデンサ２２からなる平滑回路と、２つの抵抗２４，２６からなる電圧検出回路２８とが接続される。スイッチング電源１６が動作しているときは、電圧検出回路２８の抵抗２４，２６間のノードＮＭに出力電圧（チョークコイル１８の出力端の電圧）ＶＯＵＴに比例する分圧電圧ＳＦＢが得られる。この分圧電圧ＳＦＢがフィートバック信号として電源ＩＣ１２のＦＢ端子（以下、「フィードバック端子ＦＢ」と称する。）に入力される。
【0024】
パワーグッドノードであるＰＧ端子（以下、「パワーグッド端子ＰＧ」と称する。）は、負荷ＩＣ１４のイネーブル端子ＥＮに接続されるとともに、プルアップ抵抗３０を介して負荷ＩＣ１４の電源電圧端子ＶＰＵに接続され、さらにコンデンサ３２を介してグランド電位端子に接続されている。
【0025】
電源ＩＣ１２には、電圧レギュレータ３３、誤差増幅器３４、基準電圧発生回路３６、ＰＷＭ変換回路３８、ドライバ回路４０、Ｐ型ＭＯＳＦＥＴ４２、Ｎ型ＭＯＳＦＥＴ４４およびパワーグッド回路５０が設けられている。
【0026】
電圧レギュレータ３３は、たとえばリニアレギュレータからなり、電源１０からＶＤＤ端子を介して供給される電圧ＶＩＮを入力して、安定した制御用の電源電圧ＶＲＥＧを生成し、この電源電圧ＶＲＥＧを電源ＩＣ１２内の各部に供給する。誤差増幅器３４は、電圧検出回路２８からフィードバック端子ＦＢを介して入力されるフィードバック信号ＳＦＢを基準電圧発生回路３６からの基準電圧ＶＲＥＦ１と比較して、比較誤差をアナログ信号で出力する。誤差増幅器３４に接続する抵抗４６およびコンデンサ４８は位相補償回路を構成している。
【0027】
ＰＷＭ変換回路３８は、誤差増幅器３４の出力をＰＷＭ（パルス幅変調）信号に変換する。ドライバ回路４０は、ＰＷＭ変換回路３８からのＰＷＭ信号にしたがってＰ型ＭＯＳＦＥＴ４２およびＮ型ＭＯＳＦＥＴ４４を一定の周期で相補的にオン・オフ駆動する。Ｐ型ＭＯＳＦＥＴ４２がオンし、Ｎ型ＭＯＳＦＥＴ４４がオフしている期間中は、電源１０よりＰＶＩＮ端子、Ｐ型ＭＯＳＦＥＴ４２およびＬＸ端子を介してチョークコイル１８に電流が流れ、電磁エネルギーが蓄積される。次に、Ｐ型ＭＯＳＦＥＴ４２がオフし、Ｎ型ＭＯＳＦＥＴ４４がオンする期間中は、チョークコイル１８に電流を保つ向きの誘導起電力が発生してＮ型ＭＯＳＦＥＴ４４およびチョークコイル１８に電流が流れ、負荷ＩＣ１４に電磁エネルギーが放出される。
【0028】
パワーグッド回路５０は、基本的機能として、フィードバック端子ＦＢを介してフィードバック信号ＳＦＢを入力し、このフィードバック信号ＳＦＢに基づいてスイッチング電源１６の出力電圧ＶＯＵＴを監視し、出力電圧ＶＯＵＴが所定の正常範囲に入っているときは、パワーグッド端子ＰＧの電圧またはパワーグッド出力ＶＰＧをハイインピーダンス状態つまりＨレベルにし、出力電圧ＶＯＵＴが正常範囲から外れているときは、パワーグッド出力ＶＰＧをＬレベルにする。
【0029】
負荷ＩＣ１４は、スイッチング電源１６の出力電圧ＶＯＵＴを電圧入力端子ＩＮを介して内部の電圧レギュレータ（図示せず）に入力するとともに、パワーグッド回路５０からのパワーグッド出力ＶＰＧをイネーブル端子ＥＮを介して内部のイネーブル信号入力回路（図示せず）に入力する。上記電圧レギュレータは、スイッチング電源１６の出力電圧ＶＯＵＴを直流の電源電圧ＶＰＵに変換してこれを負荷ＩＣ１４内の各部に供給するとともに、電源電圧端子ＶＰＵからプルアップ抵抗３０にも与える。イネーブル信号入力回路は、ＣＭＯＳインバータ回路を有し、入力したパワーグッド出力ＶＰＧの論理レベルを反転させた二値信号を出力する。負荷ＩＣ１４は、イネーブル信号入力回路を通してパワーグッド出力ＶＰＧの論理レベルを識別し、それが非アクティブなＬレベルである間はディセーブル状態を保ち、アクティブなＨレベルになるとイネーブル状態になる。
【0030】
この電子回路システムでは、電源ＩＣ１２内のパワーグッド回路５０に本発明が適用される。これに関連して、パワーグッド端子ＰＧとグランド電位端子との間に接続されるコンデンサ３２は、そのキャパシタンスＣ３２がパワーグッド出力ＶＰＧをアクティブ（Ｈレベル）にするタイミングに遅延時間を付加するか否かを選択するためのパラメータに使われる。
【0031】
すなわち、監視対象の出力電圧ＶＯＵＴが正常になったときにパワーグッド出力ＶＰＧをアクティブ（Ｈレベル）にするタイミングに遅延時間を付加する場合は、その付加する遅延時間の長さに関係なく、パワーグッド出力ＶＰＧの立ち上がりの際にその電圧波形に生じるなまりが負荷ＩＣ１４にとって支障にならないキャパシタンスＣ３２を有するコンデンサ３２を接続する。
【0032】
たとえば、１０ｋΩのプルアップ抵抗３０を使用して、数１０ｍｓｅｃ以上の長い遅延時間を得るために、従来のパワーグッド回路の下では数μＦ以上の大きなキャパシタンスＣ３２を有するコンデンサ３２をパワーグッド端子ＰＧに接続しており、それによってパワーグッド出力ＶＰＧの立ち上がりの際にその電圧波形が大きくなまって負荷ＩＣ１４側で貫通電流の増大や遅延時間のばらつき等が生じる。この場合、コンデンサ３２のキャパシタンスＣ３２をたとえば数ｎＦ程度に小さくすれば、パワーグッド出力ＶＰＧの立ち上がりの際の電圧波形のなまりが顕著に低減し、負荷ＩＣ１４側に上記のような支障を来さなくて済むが、遅延時間が１ｍｓｅｃ以下に制限されるというトレードオフがある。
【0033】
これに対し、この実施形態のパワーグッド回路５０によれば、パワーグッド出力ＶＰＧをアクティブ（Ｈレベル）にするタイミングに遅延時間を付加する場合は、その付加する遅延時間の長さに関係なく（たとえば数１０ｍｓｅｃ以上でも）、パワーグッド端子ＰＧに接続するコンデンサ３２のキャパシタンスＣ３２を数ｎＦ程度に選ぶことができる。
【0034】
この実施形態のパワーグッド回路５０は、パワーグッド端子ＰＧに接続されているコンデンサ３２のキャパシタンスＣ３２を上記のような遅延時間の付加の有無を設定するためのパラメータとして識別し、パワーグッド出力ＶＰＧをアクティブ（Ｈレベル）にするタイミングに遅延時間を付加しない即時応答機能が設定された場合はもちろん、遅延時間を付加するディレイ機能が設定された場合でも、遅延時間の長さに関係なくパワーグッド出力ＶＰＧの電圧波形のなまりを小さくして立ち上げることができる。これにより、負荷ＩＣ１４においては、イネーブル信号入力回路で貫通電流が少なく、閾値にばらつきがあっても、パワーグッド出力ＶＰＧより与えられる遅延時間に大きな誤差は生じない。
【0035】
また、電源ＩＣ１２においては、パッケージの全端子のうちパワーグッド回路５０に直接関係するものは従来通りパワーグッド端子ＰＧとフィードバック端子ＦＢの２つだけであり、パワーグッド回路５０に対して遅延時間の付加の有無を設定するための特別な端子は設けられていない。
［パワーグッド回路に関する実施形態１］
［パワーグッド回路に関する実施形態１］
【0036】
【0037】
図２に示すように、この実施形態におけるパワーグッド回路５０は、基本構成として、判定回路５２、出力トランジスタ５８および制御回路６０を含んでいる。
【0038】
判定回路５２は、フィードバック端子ＦＢより入力されるフィードバック信号ＳＦＢを入力し、制御回路６０に判定出力CMP-FBを与える。判定回路５２は、コンパレータ５４および基準電圧発生回路５６を有している。
【0039】
コンパレータ５４は、非反転入力端子（＋）がフィードバック端子ＦＢに接続され、反転入力端子（－）が基準電圧発生回路５６の出力端子に接続されている。コンパレータ５４は、フィードバック端子ＦＢより入力されるフィードバック信号ＳＦＢを基準電圧発生回路５６からの基準電圧ＶＲＥＦ１と比較し、フィードバック信号ＳＦＢが基準電圧ＶＲＥＦ１より低いとき（監視対象の出力電圧ＶＯＵＴが正常でないとき）はその出力つまり判定出力CMP-FBをＬレベルにし、フィードバック信号ＳＦＢが基準電圧ＶＲＥＦ１と同じかそれより高いとき（出力電圧ＶＯＵＴが正常であるとき）は判定出力CMP-FBをＨレベルにするようになっている。
【0040】
出力トランジスタ５８はたとえばＮＭＯＳトランジスタからなり、ドレインがパワーグッド端子ＰＧに接続され、ソースがグランド電位端子に接続され、制御回路６０よりゲートに与えられる制御信号ＶＧにしたがってオンまたはオフする。
【0041】
制御回路６０は、判定回路５２の判定出力CMP-FBに応じて出力トランジスタ５８のオン・オフを制御する。制御回路６０は、ロジック回路６２および判別回路６４を有している。なお、この実施形態において、出力トランジスタ５８は出力回路を構成している。また、プルアップ抵抗３０は電源電圧端子ＶＰＵとパワーグッド端子ＰＧとの間に接続されているが、出力回路に含まれてもよい。
【0042】
図３に示すように、ロジック回路６２は、好適な一構成例として、ＮＡＮＤ回路６６を有している。このＮＡＮＤ回路６６の一方の入力端子には判定回路５２の判定出力CMP-FBが入力され、他方の入力端子には判別回路６４の出力つまり判別出力SEL-DLYが入力される。ＮＡＮＤ回路６６の出力は、制御信号ＶＧとして出力トランジスタ５８のゲートに与えられる。
【0043】
判定出力CMP-FBおよび判別出力SEL-DLYのいずれか一方または両方がＬレベルであるときは、ＮＡＮＤ回路６６の出力（制御信号）ＶＧはＨレベルであり、出力トランジスタ（ＮＭＯＳトランジスタ）５８はオンする。判定出力CMP-FBおよび判別出力SEL-DLYの双方がＨレベルであるときは、ＮＡＮＤ回路６６の出力ＶＧがＬレベルとなり、出力トランジスタ５８はオフする。
【0044】
判別回路６４は、判定回路５２より判定出力CMP-FBを入力するとともに、パワーグッド端子ＰＧよりパワーグッド出力ＶＰＧを入力し、ロジック回路６２に判別出力SEL-DLYを与える。
【0045】
図４に示すように、判別回路６４は、好適な一構成例として、コンパレータ７０，７２、基準電圧発生回路７４，７６、インバータ回路７８、ＮＭＯＳトランジスタ８０、定電流源８２、コンデンサ８４、Ｄフリップフロップ（以下、「ＤＦＦ」と称する。）８６、タイマ回路８８およびＯＲ回路９０を含んで構成されている。
【0046】
パワーグッド端子ＰＧからのパワーグッド出力ＶＰＧは、コンパレータ７０の反転入力端子(-)に入力される。コンパレータ７０の非反転入力端子(+)には、基準電圧発生回路７４からの比較基準電圧ＶＲＥＦ２が入力される。この比較基準電圧ＶＲＥＦ２は、好ましくはパワーグッド出力ＶＰＧの接続先でＬレベルと判定される最大電圧以下、例えば、ＮＭＯＳトランジスタの閾値電圧以下の値）に設定する。コンパレータ７０は、パワーグッド出力ＶＰＧを比較基準電圧ＶＲＥＦ２と比較し、ＶＰＧ＜ＶＲＥＦ２のときはＨレベルを出力し、ＶＰＧ≧ＶＲＥＦ２のときはＬレベルを出力する。このように、コンパレータ７０は、パワーグッド出力ＶＰＧを比較基準電圧ＶＲＥＦ２に照らして二値化する。コンパレータ７０の出力はＤＦＦ８６のデータ端子（Ｄ）に与えられる。
【0047】
一方で、判定回路５２からの判定出力CMP-FBは、ＤＦＦ８６のリセット端子（Ｒ）に入力されるとともに、インバータ回路７８に入力される。インバータ回路７８、ＮＭＯＳトランジスタ８０、定電流源８２、コンデンサ８４およびコンパレータ７２は、この実施形態において一定の検査時間ＴＣ（基準時間）を規定するタイミング回路９２を形成している。
【0048】
より詳しくは、インバータ回路７８の出力端子は、ＮＭＯＳトランジスタ８０のゲートに接続されている。ＮＭＯＳトランジスタ８０は、ドレインがノードＮＦに接続され、ソースがグランド電位端子に接続されている。定電流源８２は電源電圧ＶＲＥＧの端子とノードＮＦとの間に接続され、コンデンサ８４はノードＮＦとグランド電位端子との間に接続されている。
【0049】
判定回路５２からの判定出力CMP-FBがＬレベルからＨレベルに変わると、そのときから一定の傾きで電源電圧ＶＲＥＧに近い一定の到達点電圧まで上昇するランプ電圧ＶＲＡＭＰがノードＮＦ上に発生する。すなわち、判定出力CMP-FBがＬレベルの間は、ＮＭＯＳトランジスタ８０がオン状態で、ノードＮＦ上の電圧はグランドレベルに保たれている。判定出力CMP-FBがＬレベルからＨレベルに変わると、ＮＭＯＳトランジスタ８０がオフして、ノードＮＦがグランド電位端子から電気的に分離され、コンデンサ８４が定電流源８２からの定電流ＩＳによって充電され、ノードＮＦ上には一定の傾きでリニアに上昇するコンデンサ充電電圧つまりランプ電圧ＶＲＡＭＰが得られる。このランプ電圧ＶＲＡＭＰの傾きは、定電流源８２の出力電流ＩＳに比例し、コンデンサ８４のキャパシタンスＣ８４に反比例する。なお、ランプ電圧ＶＲＡＭＰは、到達点電圧のレベルまで上昇すると、そこから一定電圧に変わる。
【0050】
ノードＮＦは、コンパレータ７２の非反転入力端子(＋)に接続されている。コンパレータ７２の反転入力端子(-)には、基準電圧発生回路７６からの基準電圧ＶＲＥＦ３が入力される。判定出力CMP-FBがＬレベルの間は、ノードＮＦ上の電圧がグランドレベルであるから、コンパレータ７２の出力はＬレベルになっている。しかし、判定出力CMP-FBがＬレベルからＨレベルに変わると、このときからノードＮＦ上に上記のようなランプ電圧ＶＲＡＭＰが発生し（検査時間ＴＣが開始し）、このランプ電圧ＶＲＡＭＰが基準電圧ＶＲＥＦ３に到達したときに、コンパレータ７２の出力がＬレベルからＨレベルに変わり、このタイミングでパワーグッド出力ＶＰＧの立上り時間を検査するための検査時間ＴＣが終了する。
【0051】
検査時間ＴＣの長さは、基準電圧ＶＲＥＦ３の電圧レベルに比例するとともに、ランプ電圧ＶＲＡＭの傾きに反比例し、好適には１００μｓｅｃ以下に設定されてよい。なお、パワーグッド出力ＶＰＧをアクティブ（Ｈレベル）にするタイミングに付加される遅延時間ＴＤは通常１ｍｓｅｃ以上である。
【0052】
コンパレータ７２の出力がＬレベルからＨレベルに変わると（検査時間ＴＣが終了すると）、これに応動してＤＦＦ８６がコンパレータ７０の出力を取り込んでラッチする。したがって、検査時間ＴＣの終了時にパワーグッド出力ＶＰＧが基準電圧ＶＲＥＦ２以上になっているときは、コンパレータ７０の出力はＬレベルであるから、ＤＦＦ８６はそのＬレベルをラッチし、出力（Ｑ）がＬレベル、反転出力（Ｑ-）がＨレベルになる。検査時間ＴＣの終了時にパワーグッド出力ＶＰＧが基準電圧ＶＲＥＦ２より低いときは、コンパレータ７０の出力はＨレベルであるから、ＤＦＦ８６はそのＨレベルをラッチし、出力（Ｑ）がＨレベル、反転出力（Ｑ-）がＬレベルになる。
【0053】
ＤＦＦ８６の出力（Ｑ）はタイマ回路８８の入力端子に与えられ、反転出力（Ｑ-）はＯＲ回路９０の一方の入力端子に与えられる。タイマ回路８８の出力ＵＲはＯＲ回路９０の他方の入力端子に与えられ、ＯＲ回路９０の出力は判別出力SEL-DLYとしてロジック回路６２に与えられる。
【0054】
タイマ回路８８は、ＤＦＦ８６の出力（Ｑ）がＬレベルからＨレベルに変わったときに、これに応動して設定時間を計時するようになっている。このタイマ回路８８は、カウンタ回路とクロック回路とを含み、クロック回路の発生する一定周波数のクロックパルスをカウンタ回路が計数し、その計数値が設定値に達したときに、出力ＵＲがＬレベルからＨレベルに変わるようになっている。タイマ回路８８に設定される計時時間（タイマカウント時間）は、パワーグッド出力ＶＰＧをアクティブ（Ｈレベル）にするタイミングに遅延時間を付加する場合の遅延時間ＴＤの長さを規定し、上記のように通常ｍｓｅｃのオーダで設定される。
【0055】
このように、判別回路６４は、判定回路５２からの判定出力CMP-FBとパワーグッド端子ＰＧからのパワーグッド出力ＶＰＧとに基づいて、ロジック回路６２に対する制御ひいては出力トランジスタ５８に対する制御をロジック的な動作で正確に行うようになっている。特に、パワーグッド出力ＶＰＧをアクティブにするタイミングに遅延時間を付加する場合の遅延時間ＴＤは、カウンタ内蔵のタイマ回路８８の計時動作（カウント動作）によって生成されるため、誤差が非常に小さい。
《パワーグッド回路全体の作用》
《パワーグッド回路全体の作用》
【0056】
【0057】
図５Ａおよび図５Ｂの例では、監視対象の出力電圧ＶＯＵＴが時点ｔ０で正常範囲（フィードバック信号ＳＦＢ≧基準電圧ＶＲＥＦ１）に入っている。出力電圧ＶＯＵＴが正常になる直前、各部の状態は次のようになっている。
【0058】
時点ｔ０の直前までフィードバック信号ＳＦＢ＜基準電圧ＶＲＥＦ１であるから、判定回路５２の判定出力CMP-FBはＬレベルに保たれロジック回路６２（ＮＡＮＤ回路６６）の出力（制御信号）ＶＧがＨレベルに保たれている。これにより、出力トランジスタ（ＮＭＯＳトランジスタ）５８はオンしており、パワーグッド端子ＰＧはオン状態の出力トランジスタ５８を介してグランド電位端子に短絡接続され、パワーグッド出力ＶＰＧはグランドレベル（０Ｖ）に保たれている。つまり、判定回路５２の判定出力CMP-FBがＬレベルであり、出力電圧ＶＯＵＴが正常でないことを示すときは、制御回路６０は出力トランジスタを第１の状態に制御する。
【0059】
判別回路６４内では、パワーグッド出力ＶＰＧがグランドレベルであるから、コンパレータ７０の出力つまりＤＦＦ８６のデータ端子（Ｄ）の入力はＨレベルに保たれている。一方、判定出力CMP-FBがＬレベルであるから、ＮＭＯＳトランジスタ８０がオンしており、ノードＮＦ上の電圧はグランドレベルに保たれている。このため、コンパレータ７２の出力つまりＤＦＦ８６のクロック端子（ＣＫ）の入力はＬレベルである。しかし、ＤＦＦ８６は、判定出力CMP-FBが先にＬレベルになったときにリセットされているため、その出力（Ｑ）がＬレベル、反転出力（Ｑ-）がＨレベルになっている。これにより、ＯＲ回路９０の出力SEL-DLYはＨレベルになっている。また、タイマ回路８８は動作しておらず、その出力ＵＲはＬレベルである。
【0060】
図５Ａは、パワーグッド出力ＶＰＧをアクティブ（Ｈレベル）にするタイミングに遅延時間を付加しない場合である。この場合、パワーグッド端子ＰＧに接続される付加コンデンサ３２のキャパシタンスＣ３２は小さい値（たとえば１０ｐＦ程度）としている。
【0061】
時点ｔ０で判定回路５２の判定出力CMP-FBがＬレベルからＨレベルに変わると、ロジック回路６２（ＮＡＮＤ回路６６）の出力ＶＧがＨレベルからＬレベルに変わり、出力トランジスタ５８がオフする。出力トランジスタ５８がオフすると、パワーグッド端子ＰＧがグランド電位端子から電気的に分離され、プルアップ抵抗３０およびコンデンサ３２のＲＣ直列回路に過渡電流が流れ、パワーグッド端子ＰＧの電圧またはパワーグッド出力ＶＰＧはグランドレベル（０Ｖ）から抵抗とコンデンサの直列回路の過渡応答特性に従い上昇する。
【0062】
この場合、付加コンデンサ３２のキャパシタンスＣ３２が小さいためにパワーグッド出力ＶＰＧの上昇する立上り時間が短く、パワーグッド出力ＶＰＧは検査時間ＴＣより優に短い所要時間ＴＰ（時点ｔＡ）で比較基準電圧ＶＲＥＦ２を超える。パワーグッド出力ＶＰＧが比較基準電圧ＶＲＥＦ２を超えると、その時（ｔＡ）から判別回路６４内ではコンパレータ７０の出力つまりＤＦＦ８６のデータ端子（Ｄ）の入力がＬレベルになる。
【0063】
一方、時点ｔ０で判定出力CMP-FBがＬレベルからＨレベルに変わることにより、判別回路６４内でタイミング回路９２が作動する。すなわち、ＮＭＯＳトランジスタ８０がオフして、ノードＮＦ上にランプ電圧ＶＲＡＭＰが発生する。このランプ電圧ＶＲＡＭＰは、時間に比例して一定の傾きで上昇し、検査時間ＴＣの終了時（時点ｔ１）に基準電圧ＶＲＥＦ３を超える。そのタイミング（時点ｔ１）で、コンパレータ７２の出力がＬレベルからＨレベルに変わり、これに応動してＤＦＦ８６がコンパレータ７０の出力またはデータ入力（Ｄ）のＬレベルを取り込んでラッチし、出力（Ｑ）および反転出力（Ｑ-）はそれまでと同じＬレベル，Ｈレベルをそれぞれ維持する。
【0064】
ここで、検査時間ＴＣの終了時（時点ｔ１）にＤＦＦ８６がコンパレータ７０よりＬレベルを取り込んだということは、パワーグッド出力ＶＰＧの上昇する立上り時間が短い方の第１の特性であることを判別回路６４が判別したことを意味する。この場合、ＯＲ回路９０の出力SEL-DLYは検査時間ＴＣの終了後もＨレベルに保たれ、それによってロジック回路６２（ＮＡＮＤ回路６６）の出力ＶＧがＬレベルに保たれ、出力トランジスタ５８は引き続きオフ状態に保たれる。つまり、検査時間ＴＣが経過したときに、判別回路６４はパワーグッドノードの電圧が比較基準時間ＶＲＥＦ２に達する第１の特性であることを判別し、制御回路６０は出力トランジスタ５８を出力電圧ＶＯＵＴが正常であることを示す第２の状態に制御する。
【0065】
このように、パワーグッド端子ＰＧに接続する付加コンデンサ３２のキャパシタンスＣ３２を立上り時間が短くなる小さい値に選んだ場合は、監視対象の出力電圧ＶＯＵＴが正常範囲に入る度毎にパワーグッド回路５０が即時応答機能を選択して、パワーグッド出力ＶＰＧが即時にＬレベルからＨレベルに立ち上がる。パワーグッド端子ＰＧに接続されているコンデンサ３２のキャパシタンスＣ３２が小さいため、パワーグッド出力ＶＰＧはその電圧波形がほとんどなまらずにグランドレベルから電源電圧ＶＰＵのレベルまで急峻に立ち上がる。
【0066】
こうしてパワーグッド出力ＶＰＧがＬレベルからアクティブなＨレベルに急峻に立ち上がることによって、負荷ＩＣ１４においては、イネーブル信号入力回路で貫通電流を多く流さずにパワーグッド出力ＶＰＧの提供するステータス情報を適確に識別して、適時に各部をイネーブル状態にすることができる。
【0067】
図５Ｂは、パワーグッド出力ＶＰＧをアクティブ（Ｈレベル）にするタイミングに遅延時間を付加する場合である。この場合、パワーグッド端子ＰＧに接続される付加コンデンサ３２のキャパシタンスＣ３２は大きい値（たとえば１００ｐＦ程度）としている。
【0068】
この場合も、時点ｔ０で判定回路５２の判定出力CMP-FBがＬレベルからＨレベルに変わると、ロジック回路６２（ＮＡＮＤ回路６６）の出力ＶＧがＨレベルからＬレベルに変わり、出力トランジスタ５８はそれまでのオン状態からオフ状態に切り替わる。そうすると、プルアップ抵抗３０およびコンデンサ３２のＲＣ直列回路に過渡電流が流れ、パワーグッド端子ＰＧの電圧またはパワーグッド出力ＶＰＧはグランドレベルから抵抗とコンデンサの直列回路の過渡応答特性に従い上昇する。
【0069】
この場合、付加コンデンサ３２のキャパシタンスＣ３２が大きいためにパワーグッド出力ＶＰＧの上昇する立上り時間が長く、パワーグッド出力ＶＰＧは検査時間ＴＣ内で比較基準電圧ＶＲＥＦ２に届かず、コンパレータ７０の出力はＨレベルのままである。このため、検査時間ＴＣの終了時（時点ｔ１）にタイミング回路９２のコンパレータ７２の出力がＬレベルからＨレベルに変わると、それに応動してＤＦＦ８６がコンパレータ７２の出力またはデータ入力（Ｄ）のＨレベルを取り込んでラッチし、出力（Ｑ）および反転出力（Ｑ-）がそれまでのＬレベル、ＨレベルからＨレベル、Ｌレベルにそれぞれ変わる。
【0070】
ここで、検査時間ＴＣの終了時（時点ｔ１）にＤＦＦ８６がコンパレータ７０よりＨレベルを取り込んだということは、パワーグッド出力ＶＰＧの上昇する立上り時間が長い方の第２の特性であることを判別回路６４が判別したことを意味する。
【0071】
この場合、時点ｔ１で、ＤＦＦ８６の反転出力（Ｑ-）がＬレベルになることにより、ＯＲ回路９０の出力SEL-DLYがそれまでのＨレベルからＬレベルに変わり、それによってロジック回路６２（ＮＡＮＤ回路６６）の出力ＶＧがＬレベルからＨレベルに変わり、出力トランジスタ５８はオン状態（第１の状態）に戻る。その結果、パワーグッド端子ＰＧがオン状態の出力トランジスタ５８を介してグランド電位に短絡接続され、パワーグッド出力ＶＰＧは一旦グランドレベルに戻される。
【0072】
一方、時点ｔ１で、ＤＦＦ８６の出力（Ｑ）がＨレベルになることにより、これに応動してタイマ回路８８が設定遅延時間ＴＤの計時（カウント）を開始する。そして、タイマ回路８８が設定遅延時間ＴＤの計時を終了して、その出力ＵＲがＬレベルからＨレベルに変わると（時点ｔ２）、ＯＲ回路９０の出力SEL-DLYがＬレベルからＨレベルに変わって、ロジック回路６２（ＮＡＮＤ回路６６）の出力ＶＧがＨレベルからＬレベルに変わり、出力トランジスタ５８がオフする（第２の状態）。つまり、検査時間ＴＣが経過したときに、判別回路６４はパワーグッドノードの電圧が比較基準時間ＶＲＥＦ２に達しない第２の特性であることを判別し、制御回路６０は設定遅延時間ＴＤの計時を終了後に出力トランジスタ５８を出力電圧ＶＯＵＴが正常であることを示す第２の状態に制御する。なお、タイマ回路８８は、ＤＦＦ８６の出力（Ｑ）がＨレベルからＬレベルに変わるまで、Ｈレベルの出力を保ち続ける。
【0073】
出力トランジスタ５８がオフすると、プルアップ抵抗３０およびコンデンサ３２のＲＣ直列回路で再び過渡電流が流れ、パワーグッド出力ＶＰＧがグランドレベルから上記と同じ立上り時間で抵抗とコンデンサの直列回路の過渡応答特性に従い上昇する。この場合、判別回路６４内ではタイミング回路９２が動作しないため、ＤＦＦ８６のラッチ動作は起こらず、判定出力CMP-FBがＨレベルからＬレベルに変わらない限り（出力電圧ＶＯＵＴが正常範囲から外れない限り）、ＤＦＦ８６のリセット動作も起こらない。その結果、パワーグッド出力ＶＰＧは、タイマ回路８８のタイマカウント時間（設定遅延時間）ＴＤの長さとは関係なく、プルアップ抵抗３０の抵抗値Ｒ３０とコンデンサ３２のキャパシタンスＣ３２との積で与えられる時定数に応じた立上り時間で電源電圧ＶＰＵの電圧レベルまで上昇する。その際、パワーグッド出力ＶＰＧは、設定遅延時間ＴＤが終了してから検査時間ＴＣより長い所要時間ＴＥが経過したとき（時点ｔ３）に比較基準電圧ＶＲＥＦ２を超える。このとき、コンパレータ７０の出力またはデータ入力（Ｄ）がＨレベルからレベルに変わる。
【0074】
上記のように、この場合のコンデンサ３２のキャパシタンスＣ３２は、パワーグッド出力ＶＰＧがＬレベルからアクティブなＨレベルに立ち上がる際にその電圧波形に生じるなまりが負荷ＩＣ１４側に支障を来さない値に選ばれている。これにより、タイマカウント時間（設定遅延時間）ＴＤが数１０ｍｓｅｃ以上であっても、パワーグッド出力ＶＰＧがなまりの小さい電圧波形で立ち上がるよう設定することが可能となる。その結果、負荷ＩＣ１４においては、イネーブル信号入力回路で貫通電流を多く流さずにパワーグッド出力ＶＰＧの提供するステータス情報を適確に識別して、適時に各部をイネーブル状態にすることができる。このように、パワーグッド機能の効率性および信頼性を向上させることができる。
《パワーグッド出力の立上り時間を判別するための第２の方式》
《パワーグッド出力の立上り時間を判別するための第２の方式》
【0075】
上記のように、制御回路６０は、判定回路５２の判定出力CMP-FBのＬレベルからＨレベルへの変化に応動して出力トランジスタ５８をオフにしたとき（時点ｔ０）から一定の検査時間ＴＣが終了したとき（時点ｔ１)にパワーグッド出力ＶＰＧが比較基準電圧ＶＲＥＦ２より高いか低いかを判別することによって、パワーグッド出力ＶＰＧの立上り時間が短い第１の特性または立上り時間が長い第２の特性のいずれであるかを判別した。
【0076】
しかし、第２の方式として、以下に説明するように、出力トランジスタ５８をオフにしたときからパワーグッド出力ＶＰＧが所定の基準電圧たとえば上記基準電圧ＶＲＥＦ２に到達するまでの所要到達時間ＴＨが所定の比較基準時間ＴＫ（基準時間）より短いか長いかを判別することによって、パワーグッド出力ＶＰＧの立上り時間が短い第１の特性か立上り時間が長い第２の特性かを判別することも可能である。
【0077】
この第２の方式を実現するために、制御回路６０は、たとえば図６に示すような回路構成の判別回路６４αを好適に有することができる。この判別回路６４αの回路構成は、コンパレータ７０の両入力（ＶＰＧ，ＶＲＥＦ２）の極性が反転していること、コンパレータ７０の出力がＤＦＦ８６のクロック端子（ＣＫ）に与えられること、タイミング回路９２のコンパレータ７２の出力がＤＦＦ８６のデータ端子（Ｄ）に与えられることを除いては、図４の判別回路６４のそれと同じである。
【0078】
この判別回路６４αにおいて、コンパレータ７０は、非反転入力端子(+)にパワーグッド端子ＰＧからパワーグッド出力ＶＰＧを入力するとともに、反転入力端子(－)に基準電圧発生回路７４からの比較基準電圧ＶＲＥＦ２を入力し、ＶＰＧ＜ＶＲＥＦ２のときはＬレベルを出力し、ＶＰＧ≧ＶＲＥＦ２のときはＨレベルを出力する。コンパレータ７０の出力はＤＦＦ８６のクロック端子（ＣＫ）に与えられる。パワーグッド出力ＶＰＧがグランドレベルから立ち上がって比較基準電圧ＶＲＥＦ２に到達しまたはそれを超えるまでの所要到達時間ＴＨは、付加コンデンサ３２のキャパシタンスＣ３２の値に応じて変わる。
【0079】
一方、タイミング回路９２は、図４の判別回路６４におけるのと同様に、判定出力CMP-FBがＬレベルからＨレベルに変わったときから所定時間が経過したときにコンパレータ７２の出力をＬレベルからＨレベルに変える。ただし、この第２の方式では、その所定時間が比較基準時間ＴＫとなる。
【0080】
かかる構成においては、判定出力CMP-FBがＬレベルからＨレベルに変わったときから比較基準時間ＴＫが経過したときに、コンパレータ７０の出力がＬレベルからＨレベルに変わることにより、これに応動してＤＦＦ８６がタイミング回路９２のコンパレータ７２の出力を取り込んでラッチする。したがって、所要到達時間ＴＨが比較基準時間ＴＫより短いときは、ＤＦＦ８６がコンパレータ７２からのＬレベルをラッチし、所要到達時間ＴＨが比較基準時間ＴＫより長いときは、ＤＦＦ８６がコンパレータ７２からのＨレベルをラッチする。
【0081】
【0082】
図７Ａおよび図７Ｂの例でも、監視対象の出力電圧ＶＯＵＴが時点ｔ０で正常範囲（フィードバック信号ＳＦＢ≧基準電圧ＶＲＥＦ１）に入っている。出力電圧ＶＯＵＴが正常になる直前、各部の状態は次のようになっている。
【0083】
時点ｔ０の直前までフィードバック信号ＳＦＢ＜基準電圧ＶＲＥＦ１であるから、判定回路５２の判定出力CMP-FBはＬレベルに保たれ、ロジック回路６２（ＮＡＮＤ回路６６）の出力（制御信号）ＶＧがＨレベルに保たれている。これにより、出力トランジスタ（ＮＭＯＳトランジスタ）５８はオンしており、パワーグッド端子ＰＧはオン状態の出力トランジスタ５８を介してグランド電位端子に短絡接続され、パワーグッド出力ＶＰＧはグランドレベル（０Ｖ）に保たれている。
【0084】
判別回路６４α内では、パワーグッド出力ＶＰＧがグランドレベルであるから、コンパレータ７０の出力つまりＤＦＦ８６のクロック端子（ＣＫ）の入力はＬレベルに保たれている。一方、判定出力CMP-FBがＬレベルであるから、ＮＭＯＳトランジスタ８０がオンしており、ノードＮＦ上の電圧はグランドレベルに保たれている。このため、コンパレータ７２の出力つまりＤＦＦ８６のデータ端子（Ｄ）の入力はＨレベルである。ＤＦＦ８６は、判定出力CMP-FBが先にＬレベルになったときにリセットされているため、その出力（Ｑ）がＬレベル、反転出力（Ｑ-）がＨレベルになっている。これにより、ＯＲ回路９０の出力SEL-DLYはＨレベルになっている。また、タイマ回路８８は動作しておらず、その出力ＵＲはＬレベルである。
【0085】
図７Ａは、パワーグッド出力ＶＰＧをアクティブ（Ｈレベル）にするタイミングに遅延時間を付加しない場合である。この場合も、パワーグッド端子ＰＧに接続される付加コンデンサ３２のキャパシタンスＣ３２は小さい値（たとえば１０ｐＦ程度）としている。
【0086】
時点ｔ０で判定回路５２の判定出力CMP-FBがＬレベルからＨレベルに変わると、ロジック回路６２（ＮＡＮＤ回路６６）の出力ＶＧがＨレベルからＬレベルに変わり、出力トランジスタ５８がオフする。出力トランジスタ５８がオフすると、パワーグッド端子ＰＧがグランド電位端子から電気的に分離され、プルアップ抵抗３０およびコンデンサ３２のＲＣ直列回路に過渡電流が流れ、パワーグッド端子ＰＧの電圧またはパワーグッド出力ＶＰＧはグランドレベル（０Ｖ）から抵抗とコンデンサの直列回路の過渡応答特性に従い上昇する。
【0087】
この場合、付加コンデンサ３２のキャパシタンスＣ３２が小さいためにパワーグッド出力ＶＰＧの上昇する立上り時間が短く、パワーグッド出力ＶＰＧは比較基準時間ＴＫより優に短い所要到達時間ＴＨＳで比較基準電圧ＶＲＥＦ２を超える。パワーグッド出力ＶＰＧが比較基準電圧ＶＲＥＦ２を超えると（時点ｔＡ）、このタイミングでコンパレータ７０の出力つまりクロック入力（ＣＫ）がＬレベルからＨレベルに変わり、ＤＦＦ８６がコンパレータ７２の出力つまりデータ入力（Ｄ）のＬレベルを取り込んでラッチし、出力（Ｑ）および反転出力（Ｑ-）はそれまでと同じＬレベル，Ｈレベルをそれぞれ維持する。
【0088】
ここで、パワーグッド出力ＶＰＧが比較基準電圧ＶＲＥＦ２に到達した時点（ｔＡ）でＤＦＦ８６がコンパレータ７２からのＬレベルを取り込んだということは、パワーグッド出力ＶＰＧの立上り時間が短い方の第１の特性であることを判別回路６４αが判別したことを意味する。この場合、ＯＲ回路９０の出力SEL-DLYはＤＦＦ８６のラッチ動作の後もＨレベルに保たれ、それによってロジック回路６２（ＮＡＮＤ回路６６）の出力ＶＧがＬレベルに保たれ、出力トランジスタ５８は引き続きオフ状態に保たれる。こうして、図５Ａの場合と同様の作用効果が奏される。
【0089】
図７Ｂは、パワーグッド出力ＶＰＧをアクティブ（Ｈレベル）にするタイミングに遅延時間を付加する場合である。この場合も、パワーグッド端子ＰＧに接続される付加コンデンサ３２のキャパシタンスＣ３２は大きい値（たとえば１００ｐＦ程度）としている。
【0090】
時点ｔ０で判定回路５２の判定出力CMP-FBがＬレベルからＨレベルに変わると、ロジック回路６２（ＮＡＮＤ回路６６）の出力ＶＧがＨレベルからＬレベルに変わり、出力トランジスタ５８がオフする。出力トランジスタ５８がオフすると、プルアップ抵抗３０およびコンデンサ３２のＲＣ直列回路に過渡電流が流れ、パワーグッド端子ＰＧの電圧またはパワーグッド出力ＶＰＧはグランドレベルから抵抗とコンデンサの直列回路の過渡応答特性に従い上昇する。
【0091】
この場合、付加コンデンサ３２のキャパシタンスＣ３２が大きいためにパワーグッド出力ＶＰＧの上昇する立上り時間が長く、パワーグッド出力ＶＰＧは比較基準時間ＴＫより長い所要到達時間ＴＨＬが経って比較基準電圧ＶＲＥＦ２に到達する。この所要到達時間ＴＨＬの終了時点（ｔＢ）でコンパレータ７０の出力つまりクロック入力（ＣＫ）がＬレベルからＨレベルに変わると、これに応動してＤＦＦ８６がコンパレータ７２の出力つまりデータ入力（Ｄ）のＨレベルを取り込んでラッチし、出力（Ｑ）および反転出力（Ｑ-）がそれまでのＬレベル、ＨレベルからＨレベル、Ｌレベルにそれぞれ変わる。
【0092】
ここで、パワーグッド出力ＶＰＧが基準電圧ＶＲＥＦ２に到達した時点（ｔＢ）でＤＦＦ８６がコンパレータ７２からのＨレベルをラッチしたということは、パワーグッド出力ＶＰＧの立上り時間が長い方の第２の特性であることを判別回路６４αが判別したことを意味する。
【0093】
この場合、所要到達時間ＴＨＬの終了時（ｔＢ）にＤＦＦ８６の反転出力（Ｑ-）がＬレベルになることにより、ＯＲ回路９０の出力SEL-DLYがそれまでのＨレベルからＬレベルに変わり、それによってロジック回路６２（ＮＡＮＤ回路６６）の出力ＶＧがＬレベルからＨレベルに変わり、出力トランジスタ５８はオン状態に戻る。その結果、パワーグッド端子ＰＧがオン状態の出力トランジスタ５８を介してグランド電位に短絡接続され、パワーグッド出力ＶＰＧは一旦グランドレベルに戻される。また、コンパレータ７０の出力またはＤＦＦ８６のクロック入力（ＣＫ）は一旦Ｌレベルに戻る。
【0094】
一方、所要到達時間ＴＨＬの終了時（ｔＢ）にＤＦＦ８６の出力（Ｑ）がＨレベルになることにより、これに応動してタイマ回路８８が設定遅延時間ＴＤの計時（カウント）を開始する。そして、タイマ回路８８が設定遅延時間ＴＤの計時を終了して、その出力ＵＲがＬレベルからＨレベルに変わると（時点ｔ２）、ＯＲ回路９０の出力SEL-DLYがＬレベルからＨレベルに変わって、ロジック回路６２（ＮＡＮＤ回路６６）の出力ＶＧがＨレベルからＬレベルに変わり、出力トランジスタ５８がオフする。
【0095】
出力トランジスタ５８がオフすると、プルアップ抵抗３０およびコンデンサ３２のＲＣ直列回路で再び過渡電流が流れ、パワーグッド出力ＶＰＧがグランドレベルから上記と同じ立上り時間で抵抗とコンデンサの直列回路の過渡応答特性に従い上昇する。この場合、所要到達時間ＴＨＬが経過したとき（時点ｔ３）にパワーグッド出力ＶＰＧが比較基準電圧ＶＲＥＦ２に到達し、判別回路６４α内ではそのタイミングでコンパレータ７０の出力つまりクロック入力（ＣＫ）がＬレベルからＨレベルに変わる。ＤＦＦ８６がこれに応動してコンパレータ７２の出力つまりデータ入力（Ｄ）のＨレベルを取り込んでラッチし、出力（Ｑ）および反転出力（Ｑ-）がそれまでと同じＨＬレベル、Ｌレベルをそれぞれ維持する。これにより、タイマ回路８８はＨレベルの出力を出し続ける。こうして、図５Ｂの場合と同様の作用効果が奏される。
［パワーグッド回路に関する実施形態２］
［パワーグッド回路に関する実施形態２］
【0096】
次に、図８～図１０Ｂを参照して、本発明の第２の実施形態におけるパワーグッド回路５０Φについて説明する。このパワーグッド回路５０Φも、上記第１の実施形態におけるパワーグッド回路５０と同様に、図１の電源ＩＣ１２に搭載可能である。なお、図８および図９において、上記第１の実施形態におけるパワーグッド回路５０および判別回路６４のものと同様の構成および機能を有する部分には同一の符号を付している。
《パワーグッド回路内の各部の構成および機能》
《パワーグッド回路内の各部の構成および機能》
【0097】
図８に示すように、この実施形態では、パワーグッド端子ＰＧにプルアップ抵抗（３０）は接続されない。パワーグッド端子ＰＧに接続される外付け部品は、パワーグッド端子ＰＧとグランド電位端子との間に接続されるコンデンサ３２だけである。
【0098】
この実施形態におけるパワーグッド回路５０Φは、上記第１の実施形態におけるパワーグッド回路５０（図２）と比較すると、判定回路５２、出力トランジスタ５８およびロジック回路６２を共通にするとともに、さらに定電流源１００およびバイパストランジスタ１０２を備え、それに伴って独自の判別回路６４Φを有している。
【0099】
定電流源１００およびバイパストランジスタ１０２は、電源電圧ＶＲＥＧの端子とパワーグッド端子ＰＧとの間で並列に接続されており、出力トランジスタ５８とともに出力回路を構成している。バイパストランジスタ１０２はたとえばＰＭＯＳトランジスタからなり、ソースが電源電圧ＶＲＥＧの端子に接続され、ドレインがパワーグッド端子ＰＧに接続され、ゲートに入力する判別回路６４Φからの制御信号UPXにしたがってオン・オフするようになっている。
【0100】
バイパストランジスタ１０２がオフしている間は、定電流源１００が出力可能状態（イネーブル状態）にあり、出力トランジスタ５８がオンしていれば、定電流源１００の一定の出力電流ＩＣＨＧがオン状態の出力トランジスタ５８を介してグランド電位端子に流れる。出力トランジスタ５８がオフすると、定電流源１００の出力電流ＩＣＨＧがコンデンサ３２に流れ込んで、コンデンサ３２が充電され、パワーグッド端子ＰＧの電圧またはパワーグッド出力ＶＰＧが時間に比例してリニアに上昇する。
【0101】
バイパストランジスタ１０２がオンすると、定電流源１００がディセーブル状態になり、パワーグッド端子ＰＧはオン状態のバイパストランジスタ１０２を介して電源電圧ＶＲＥＧの端子に短絡接続される。このとき、出力トランジスタ５８がオフ状態であれば、パワーグッド出力ＶＰＧを一瞬に電源電圧ＶＲＥＧのレベルまで引き上げることができる。
【0102】
このように、この実施形態では、パワーグッド端子ＰＧの電圧またはパワーグッド出力ＶＰＧのダイナミックレンジは、パワーグッド回路５０Φ側の電源電圧ＶＲＥＧに依存している。この電源電圧ＶＲＥＧはパワーグッド出力ＶＰＧを入力する負荷ＩＣ１４側の電源電圧ＶＰＵと干渉しないことが使用条件である。したがって、両電源電圧ＶＲＥＧ，ＶＰＵの電圧レベルが同じか、近似しているのが好ましい。
【0103】
【0104】
図１０Ａおよび図１０Ｂの例でも、監視対象の出力電圧ＶＯＵＴが時点ｔ０で正常範囲（フィードバック信号ＳＦＢ≧基準電圧ＶＲＥＦ１）に入っている。出力電圧ＶＯＵＴが正常になる直前の各部の状態、特に判別回路６４Φ内の状態は上記第１の方式（図４）と略同じである。
【0105】
ただし、この判別回路６４Φにおいては、コンパレータ７０の出力はＨレベル、コンパレータ７２の出力はＬレベルになっているため、インバータ回路１０４の出力はＬレベル、ＮＡＮＤ回路１０６の出力（UPX）はＨレベルである。これにより、バイパストランジスタ（ＰＭＯＳトランジスタ）１０２はオフ状態に保たれ、定電流源１００はイネーブル状態になっている。出力トランジスタ５８がオン状態に保たれているので、定電流源１００の出力電流ＩＣＨＧは出力トランジスタ５８を介してグランド電位端子に流れ、パワーグッド出力ＶＰＧは略グランドレベルに保たれている。つまり、判別回路６４Φの出力UPXとロジック回路６２の出力ＶＧにより、出力回路は第１の状態（バイパストランジスタ１０２がオフ状態、出力トランジスタ５８がオン状態）に制御されている。
【0106】
図１０Ａは、パワーグッド出力ＶＰＧをアクティブ（Ｈレベル）にするタイミングに遅延時間を付加しない場合である。この場合も、パワーグッド端子ＰＧに接続される付加コンデンサ３２のキャパシタンスＣ３２は小さい値（たとえば１０ｐＦ程度）としている。
【0107】
時点ｔ０で判定回路５２の判定出力CMP-FBがＬレベルからＨレベルに変わると、ロジック回路６２（ＮＡＮＤ回路６６）の出力ＶＧがＨレベルからＬレベルに変わり、出力トランジスタ５８がオフする。出力トランジスタ５８がオフすると、パワーグッド端子ＰＧがグランド電位端子から電気的に分離され、定電流源１００の出力電流ＩＣＨＧがコンデンサ３２に流れ込み、パワーグッド出力ＶＰＧがリニアに上昇する。
【0108】
この場合、付加コンデンサ３２のキャパシタンスＣ３２が小さいためにパワーグッド出力ＶＰＧの上昇する立上り時間が短く、パワーグッド出力ＶＰＧは検査時間ＴＣより優に短い所要時間ＴＰ（時点ｔＶ）で比較基準電圧ＶＲＥＦ２を超える。パワーグッド出力ＶＰＧが比較基準電圧ＶＲＥＦ２を超えると、そのとき（ｔＶ）から判別回路６４Φ内ではコンパレータ７０の出力つまりＤＦＦ８６のデータ入力（Ｄ）がＬレベルになる。
【0109】
一方、上記第１の方式（図５Ａ）と同様に、上記時点ｔ０から検査時間ＴＣが経過すると（時点ｔ１）、このタイミングでタイミング回路９２のコンパレータ７２の出力つまりＤＦＦ８６のクロック入力（ＣＫ）がＬレベルからＨレベルに変わり、これに応動してＤＦＦ８６がデータ入力（Ｄ）のＬレベルを取り込んでラッチし、出力（Ｑ）および反転出力（Ｑ-）がそれまでと同じＬレベル，Ｈレベルをそれぞれ維持する。
【0110】
ここで、検査時間ＴＣの終了時（ｔ１）にＤＦＦ８６がコンパレータ７０からのＬレベルを取り込んだということは、パワーグッド出力ＶＰＧの立上り時間が短い方の第１の特性であることを判別回路６４Φが判別したことを意味する。
【0111】
この場合は、ＯＲ回路９０の出力SEL-DLYは検査時間ＴＣの終了後もＨレベルに保たれ、それによってロジック回路６２（ＮＡＮＤ回路６６）の出力ＶＧがＬレベルに保たれ、出力トランジスタ５８は引き続きオフ状態に保たれる。
【0112】
一方、上記検査時間ＴＣの終了時（ｔ１）に、コンパレータ７２の出力がＨレベルになることで、ＮＡＮＤ回路１０６の出力UPXがＨレベルからＬレベルに変わり、バイパストランジスタ１０２がオンする。これにより、パワーグッド端子ＰＧがオン状態のバイパストランジスタ１０２を介して電源電圧ＶＲＥＧの端子に短絡接続され、パワーグッド出力ＶＰＧが一瞬に電源電圧ＶＲＥＧのレベルまで引き上げられる。つまり、検査時間ＴＣが経過したときに、判別回路６４Φはパワーグッドノードの電圧が比較基準時間ＶＲＥＦ２に達する第１の特性であることを判別し、制御回路６０Φは出力トランジスタ５８とバイパストランジスタ１０２を出力電圧ＶＯＵＴが正常であることを示す第２の状態に制御する。
【0113】
このように、パワーグッド端子ＰＧに接続する付加コンデンサ３２のキャパシタンスＣ３２を立上り時間が短くなる小さい値に選んだ場合は、監視対象の出力電圧ＶＯＵＴが正常範囲に入る度毎にパワーグッド回路５０Φが即時応答機能を選択して、パワーグッド出力ＶＰＧが即時にＬレベル（グランドレベル）からＨレベルに立ち上がる。その際、パワーグッド出力ＶＰＧは、検査時間ＴＣの間は定電流源１００によるコンデンサ３２の充電によってリニアに上昇し、検査時間ＴＣが終了するとバイパストランジスタ１０２がオンして一瞬に電源電圧ＶＲＥＧのレベルまで引き上げられる。
【0114】
こうして、パワーグッド出力ＶＰＧは、ＬレベルからアクティブなＨレベルに変わるときは、グランドレベルから急傾斜の直線的上昇と一瞬の垂直上昇とを経て電源電圧ＶＲＥＧのレベルに行き着く。負荷ＩＣ１４においては、イネーブル信号入力回路で貫通電流を多く流さずにパワーグッド出力ＶＰＧのステータス情報を適確に識別して、適時に各部をイネーブル状態にすることができる。
【0115】
図１０Ｂは、パワーグッド出力ＶＰＧをアクティブ（Ｈレベル）にするタイミングに遅延時間を付加する場合である。この場合も、パワーグッド端子ＰＧに接続される付加コンデンサ３２のキャパシタンスＣ３２は大きい値（たとえば１００ｐＦ程度）としている。
【0116】
時点ｔ０で判定回路５２の判定出力CMP-FBがＬレベルからＨレベルに変わると、ロジック回路６２（ＮＡＮＤ回路６６）の出力ＶＧがＨレベルからＬレベルに変わり、出力トランジスタ５８がオフする。この場合も、出力トランジスタ５８がオフすると、パワーグッド端子ＰＧがグランド電位端子から電気的に分離され、定電流源１００の出力電流ＩＣＨＧがコンデンサ３２に流れ込み、パワーグッド出力ＶＰＧがリニアに上昇する。
【0117】
しかし、付加コンデンサ３２のキャパシタンスＣ３２が大きいためにパワーグッド出力ＶＰＧの上昇する立上り時間が長く、検査時間ＴＣが経過してもパワーグッド出力ＶＰＧは比較基準電圧ＶＲＥＦ２に到達せず、コンパレータ７０の出力はＨレベルのままである。したがって、検査時間ＴＣの終了時（ｔ１）にタイミング回路９２のコンパレータ７２の出力がＬレベルからＨレベルに変わると、これに応動してＤＦＦ８６がコンパレータ７０からのＨレベルを取り込んでラッチし、出力（Ｑ）および反転出力（Ｑ-）がそれまでのＬレベル、ＨレベルからＨレベル、Ｌレベルにそれぞれ変わる。
【0118】
ここで、検査時間ＴＣの終了時（ｔ１）にＤＦＦ８６がコンパレータ７０よりＨレベルを取り込んだということは、パワーグッド出力ＶＰＧの上昇する立上り時間が長い方の第２の特性であることを判別回路６４Φが判別したことを意味する。
【0119】
この場合、時点ｔ１で、ＤＦＦ８６の反転出力（Ｑ-）がＬレベルになることにより、ＯＲ回路９０の出力SEL-DLYがそれまでのＨレベルからＬレベルに変わり、それによってロジック回路６２（ＮＡＮＤ回路６６）の出力ＶＧがＬレベルからＨレベルに変わり、出力トランジスタ５８はオン状態（第１の状態）に戻る。その結果、パワーグッド端子ＰＧがオン状態の出力トランジスタ５８を介してグランド電位に短絡接続され、パワーグッド出力ＶＰＧは一旦グランドレベルに戻される。
【0120】
一方、時点ｔ１で、ＤＦＦ８６の出力（Ｑ）がＨレベルになることにより、これに応動してタイマ回路８８が設定遅延時間ＴＤの計時（カウント）を開始する。そして、タイマ回路８８が設定遅延時間ＴＤの計時を終了して、その出力ＵＲがＬレベルからＨレベルに変わると（時点ｔ２）、ＯＲ回路９０の出力SEL-DLYがＬレベルからＨレベルに変わって、ロジック回路６２（ＮＡＮＤ回路６６）の出力ＶＧがＨレベルからＬレベルに変わり、出力トランジスタ５８がオフする（第２の状態）。
【0121】
出力トランジスタ５８がオフすると、コンデンサ３２が定電流源１００の出力電流ＩＤＨＧによって充電され、パワーグッド出力ＶＰＧがリニアに上昇する。そして、パワーグッド出力ＶＰＧが比較基準電圧ＶＲＥＦ２まで上昇すると（時点ｔ３）、そこでコンパレータ７０の出力がＨレベルからＬレベルに変わって、ＮＡＮＤ回路１０６の出力UPXがＨレベルからＬレベルに変わり、バイパストランジスタ１０２がオンする（第２の状態）。すると、パワーグッド端子ＰＧがオン状態のバイパストランジスタ１０２を介して電源電圧ＶＲＥＧの端子に短絡接続され、パワーグッド出力ＶＰＧが一瞬に電源電圧ＶＲＥＧのレベルまで引き上げられる。つまり、検査時間ＴＣが経過したときに、判別回路６４Φはパワーグッドノードの電圧が比較基準時間ＶＲＥＦ２に達しない第２の特性であることを判別し、制御回路６０Φは設定遅延時間ＴＤの計時を終了後に出力トランジスタ５８を第２の状態に制御し、その後パワーグッド出力ＶＰＧが比較基準電圧ＶＲＥＦ２まで上昇するとバイパストランジスタ１０２を出力電圧ＶＯＵＴが正常であることを示す第２の状態に制御する。
【0122】
こうして、タイマカウント時間（設定遅延時間）ＴＤの長さに関係なく（数１０ｍｓｅｃ以上であっても）、パワーグッド出力ＶＰＧがＬレベルからアクティブなＨレベルに変わるときは、グランドレベルから比較的緩やかな傾斜の直線的上昇と一瞬の垂直上昇とを経て電源電圧ＶＲＥＧのレベルに行き着く。これにより、負荷ＩＣ１４においては、イネーブル信号入力回路で貫通電流を多く流さずにパワーグッド出力ＶＰＧのステータス情報を適確に識別して、適時に各部をイネーブル状態にすることができる。このように、パワーグッド機能の効率性および信頼性を向上させることができる。
［他の実施形態又は変形例］
［他の実施形態又は変形例］
【0123】
以上、本発明の好適な実施形態について説明したが、上述した実施形態は本発明を限定するものではない。当業者にあっては、具体的な実施態様において本発明の技術思想および技術範囲から逸脱せずに種々の変形・変更を加えることが可能である。
【0124】
たとえば、上述した実施形態は、電源ＩＣ１２に内蔵されるパワーグッド回路５０，５０Φに係るものであった。しかしながら、本発明は、電源ＩＣ１２から独立しているパワーグッド回路にも適用可能である。
【0125】
たとえば、図１１に示す電子回路システムは、各々が独立した半導体回路装置またはＩＣとして提供されるＤＣ／ＤＣコンバータ１１２、ＬＤＯ（低ドロップリニアレギュレータ）１１４，１１６、負荷ＩＣ１１８，１２０およびパワーグッド回路５０＃を含んで構成されている。
【0126】
ＤＣ／ＤＣコンバータ１１２は、直流の入力電圧ＶＩＮを直流の電圧ＶＯＵＴ－Ｍａｉｎに変換し、変換した直流電圧ＶＯＵＴ－Ｍａｉｎを第１および第２のＬＤＯ（低ドロップリニアレギュレータ）１１４，１１６に供給する。両ＬＤＯ１１４，１１６は、入力した直流電圧ＶＯＵＴ－Ｍａｉｎを直流の電圧ＶＯＵＴ１およびＶＯＵＴ２にそれぞれ変換する。第１のＬＤＯ１１４の出力電圧ＶＯＵＴ１は第１の負荷ＩＣ１１８に供給され、第２のＬＤＯ１１６の出力電圧ＶＯＵＴ２は第２の負荷ＩＣ１２０に供給される。
【0127】
ＤＣ／ＤＣコンバータ１１２の出力端子は、抵抗３０＃を介して第２のＬＤＯ１１６のイネーブル端子（ＥＮ）にも接続されており、さらにコンデンサ３２＃を介してグランド電位端子にも接続されている。抵抗３０＃はプルアップ抵抗として機能し、したがってＤＣ／ＤＣコンバータ１１２の出力端子はプルアップ用の電源電圧端子として機能する。また、コンデンサ３２＃は、そのキャパシタンスＣ３２＃がパワーグッド回路５０＃のパワーグッド出力ＶＰＧをアクティブ（Ｈレベル）にするタイミングに遅延時間を付加するか否かを選択するためのパラメータに用いられる。
【0128】
第１のＬＤＯ１１４の出力端子とグランド電位端子との間には、平滑コンデンサ１２２と抵抗１２４，１２６からなる電圧検出回路１２８とが並列に接続される。電圧検出回路１２８の出力ノードＮＭは、ＬＤＯ１１４のフィードバック端子ＦＢおよびパワーグッド回路５０＃のフィードバック端子ＦＢに接続される。
【0129】
パワーグッド回路５０＃は、電圧検出回路１２８を介して第１のＬＤＯ１１４の出力端子に接続され、第１のＬＤＯ１１４の出力電圧ＶＯＵＴ１を監視して、その出力電圧ＶＯＵＴ１が正常か否かを二値の論理レベルで示すパワーグッド出力ＶＰＧをパワーグッド端子ＰＧより第２のＬＤＯ１１６に与える。上記のように、パワーグッド端子ＰＧは、第２のＬＤＯ１１６のイネーブル端子ＥＮに接続されるとともに、プルアップ抵抗３０＃を介してＤＣ／ＤＣコンバータ１１２の出力端子（電源電圧端子）に接続され、さらにはコンデンサ３２＃を介してグランド電位端子に接続されている。
【0130】
パワーグッド回路５０＃は、上記第１の実施形態におけるパワーグッド回路５０と同様の回路構成および機能を有するものであってよい。したがって、第１のＬＤＯ１１４の出力電圧ＶＯＵＴ１が正常範囲に入ったときに、パワーグッド出力ＶＰＧが、コンデンサ３２＃のキャパシタンスＣ３２＃の大きさに応じて、即時にＬレベルからアクティブなＨレベルになり、あるいは設定遅延時間ＴＤが経過してからアクティブなＨレベルに変わる。パワーグッド出力ＶＰＧがアクティブなＨレベルになると、これに応動して第２のＬＤＯ１１６がイネーブル状態になって動作し、その出力電圧ＶＯＵＴ２を負荷ＩＣ１２０に供給する。この実施形態のパワーグッド回路５０＃ないし電子回路システムにおいても、上記第１の実施形態と同様の作用効果が得られる。さらに、遅延時間の付与の有無を設定する機能を付けるうえでパッケージ端子の増設を不要とする本発明の効果は、端子数が極少ないパワーグッド回路５０＃のＩＣパッケージで得られるため、より大なる利点となる。
【0131】
なお、この実施形態のように、パワーグッド回路５０＃の監視対象の出力電圧ＶＯＵＴ１が供給される半導体回路装置（負荷ＩＣ１１８）と、パワーグッド回路５０＃よりパワーグッド出力ＶＰＧを与えられる半導体回路装置（第２のＬＤＯ１１６）とが異なっていてもよい。
【0132】
図示省略するが、この実施形態の電子回路システムにおいて、上記第２の実施形態によるパワーグッド回路５０Φを適用することも可能である。その場合は、プルアップ抵抗３０＃が除かれる。また、パワーグッド端子ＰＧに接続する電源電圧として、ＤＣ／ＤＣコンバータ１１２の出力電圧以外の電圧たとえば第１のＬＤＯ１１４の出力電圧ＶＯＵＴ１または内部電圧を用いることも可能である。
【0133】
一般に、パワーグッド回路は、所与の半導体回路装置の任意の出力電圧を監視対象とし、その出力電圧の状態を二値の論理レベルで示す出力電圧監視回路の一種として提供されている。本発明は、電源ＩＣに内蔵または接続されるパワーグッド回路に限定されず、電源ＩＣ以外の半導体回路装置に内蔵または接続されるパワーグッド回路にも適用可能である。
【0134】
本発明のパワーグッド回路における判定回路は、監視対象の出力電圧が正常であるか否かを判定するために複数（たとえば下限および上限）の基準電圧を用いてもよい。
【0135】
上記第１の実施形態では、パワーグッド端子ＰＧにプルアップ抵抗３０と一緒にコンデンサ３２を接続し、コンデンサ３２のキャパシタンスＣ３２の値を大小のいずれにするかによって遅延時間の付加の有無を設定するようにした。しかし、遅延時間を付加するときだけ程々大きなキャパシタンスＣ３２を有するコンデンサ３２をプルアップ抵抗３０と一緒にパワーグッド端子ＰＧに接続し、遅延時間を付加しないときはパワーグッド端子ＰＧにコンデンサ３２を接続しないでプルアップ抵抗３０だけを接続することも可能である。
【0136】
さらには、監視対象の出力電圧が正常になったときにパワーグッド出力または電圧監視出力をアクティブ（Ｈレベル）にするタイミングについて、遅延時間を付加しないときは抵抗値Ｒ３０の相当低いプルアップ抵抗３０をパワーグッド端子ＰＧに接続し、遅延時間を付加するときは抵抗値Ｒ３０の相当高いプルアップ抵抗３０をパワーグッド端子ＰＧに接続することにより、パワーグッド端子ＰＧにコンデンサを一切接続しない方法も可能である。
【符号の説明】
【0137】
１２ 電源ＩＣ
１４ 負荷ＩＣ
１６ スイッチング電源
２８ 電圧検出回路
３０，１３０ プルアップ抵抗
５０，５０Φ，５０＃ パワーグッド回路
５２ 判定回路
５８ 出力トランジスタ
６０，６０Φ 制御回路
６２ ロジック回路
６４，６４Φ 判別回路
７０，７２ コンパレータ
８６ Ｄフリップフロップ（ＤＦＦ）
８８ タイマ回路
９２ タイミング回路
１００ 定電流源
１０２ バイパストランジスタ
１１２ ＤＣ／ＤＣコンバータ
１１４，１１６ 低ドロップリニアレギュレータ（ＬＤＯ）
１１８，１２０ 負荷ＩＣ
１４ 負荷ＩＣ
１６ スイッチング電源
２８ 電圧検出回路
３０，１３０ プルアップ抵抗
５０，５０Φ，５０＃ パワーグッド回路
５２ 判定回路
５８ 出力トランジスタ
６０，６０Φ 制御回路
６２ ロジック回路
６４，６４Φ 判別回路
７０，７２ コンパレータ
８６ Ｄフリップフロップ（ＤＦＦ）
８８ タイマ回路
９２ タイミング回路
１００ 定電流源
１０２ バイパストランジスタ
１１２ ＤＣ／ＤＣコンバータ
１１４，１１６ 低ドロップリニアレギュレータ（ＬＤＯ）
１１８，１２０ 負荷ＩＣ
【図1】
【図2】
【図3】
【図4】
【図5A】
【図5B】
【図6】
【図7A】
【図7B】
【図8】
【図9】
【図10A】
【図10B】
【図11】