特開 2022-55943 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022055943

(43)【公開日】2022-04-08

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 21/336 20060101AFI20220401BHJP

   H01L 21/76 20060101ALI20220401BHJP

【ＦＩ】

H01L29/78 301H

H01L29/78 301R

H01L21/76 L

【審査請求】未請求

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2020163671

(22)【出願日】2020-09-29

(71)【出願人】

【識別番号】308033711

【氏名又は名称】ラピスセミコンダクタ株式会社

(74)【代理人】

【識別番号】100079119

【弁理士】

【氏名又は名称】藤村 元彦

(72)【発明者】

【氏名】宇田 和也

【テーマコード（参考）】

5F032

5F140

【Ｆターム（参考）】

5F032AA34

5F032AA44

5F032BA01

5F032BA02

5F032BA05

5F032CA03

5F032CA17

5F032CA24

5F032DA02

5F032DA22

5F140AA04

5F140AA06

5F140AA16

5F140BB01

5F140BB10

5F140BD05

5F140BE07

5F140BF04

5F140CB04

5F140CB10

(57)【要約】      （修正有）

【課題】トランジスタの閾値電圧に影響を与えることなくハンプの発生を抑制することが可能な半導体装置を提供する。
【解決手段】半導体装置１００において、半導体基板１０の１の面から内部に向かって延在するように形成された第１ウェル領域１５と、その第１の領域において半導体基板の１の面から内部に向かって延在し、一端部に形成されたソース領域と他端部に形成されたドレイン領域とを有する第２ウェル領域１６と、そのソース領域とドレイン領域との間に位置する第２の領域に形成され、半導体基板の１の面に島状に配された複数の領域から第２ウェルの内部に至る複数の絶縁部１４と、第１の領域の周縁を囲むように半導体基板に形成された素子分離層１１と、半導体基板の１の面上において第２の領域及び素子分離層の上方に跨って形成された導電層（ゲート電極１３）と、第２ウェル領域の表面と導電層との間に形成されたゲート酸化膜１７と、を有する。
【選択図】図２

【特許請求の範囲】

【請求項1】

半導体基板と、前記半導体基板に形成されたトランジスタと、を有する半導体装置であって、
前記トランジスタは、
前記半導体基板の１の面から内部に向かって延在するように形成された第１ウェル領域と、
前記第１ウェル領域の第１の領域において前記半導体基板の前記１の面から前記半導体基板の内部に向かって延在するように形成され、且つ１の方向に伸長し、前記１の方向における一端部に形成されたソース領域と他端部に形成されたドレイン領域とを有する第２ウェル領域と、
前記第２ウェル領域の前記ソース領域と前記ドレイン領域との間に位置する第２の領域に形成され、前記半導体基板の前記１の面に島状に配された複数の領域から前記第２ウェルの内部に至るまで各々が伸長する複数の絶縁部と、
前記第１の領域の周縁を囲むように前記半導体基板に形成された素子分離層と、
前記半導体基板の前記１の面上において前記１の方向と交差する方向に伸長し、且つ前記第２の領域及び前記素子分離層の上方に跨って形成された導電層と、
前記第２ウェル領域の表面と前記導電層との間に形成された酸化膜と、
を有することを特徴とする半導体装置

【請求項2】

前記複数の領域は、前記第２の領域の前記半導体基板の前記第１の面に露出した表面において、マトリクス状に形成されていることを特徴とする請求項１に記載の半導体装置。

【請求項3】

前記複数の領域は、前記１の方向及び前記１の方向に交差する方向の各々に沿って配されていることを特徴とする請求項２に記載の半導体装置。

【請求項4】

前記複数の絶縁部は、前記複数の領域に形成されたトレンチに絶縁体を埋め込むことにより形成されていることを特徴とする請求項１に記載の半導体装置。

【請求項5】

前記複数の絶縁部は、ＳＴＩ（Shallow Trench Isolation）によって形成されていることを特徴とする請求項４に記載の半導体装置。

【請求項6】

前記複数の領域の各々は、上面視で矩形の形状を有することを特徴とする請求項１乃至５のいずれか１に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置に関する。

【背景技術】

【0002】

ＨＶＭＯＳ（High Voltage Metal Oxide Semiconductor）等の半導体装置において、Ｉｄ－Ｖｇ特性（ドレイン電流－ゲート電圧特性）に現れるハンプ特性が課題となっている。ハンプ特性は、ＳＴＩ（Shallow Trench Isolation）による素子分離層とゲート酸化膜との境界部に形成される寄生トランジスタに起因している。

【0003】

寄生トランジスタの閾値電圧は、本来のトランジスタの閾値電圧よりも低い。このため、ゲート電圧が増加すると先に寄生トランジスタがオン状態となり、更なるゲート電圧の増加によって本来のトランジスタがオン状態となる。ゲート電圧が寄生トランジスタの閾値電圧以上であり且つ本来のトランジスタの閾値電圧よりも低くなると、寄生トランジスタに応じたドレイン電流がソース－ドレイン間を流れる。そして、ゲート電圧が本来のトランジスタの閾値電圧以上になると、寄生トランジスタ及び本来のトランジスタに応じたドレイン電流がソース－ドレイン間に流れる。これにより、Ｉｄ－Ｖｇ特性にハンプが発生する。

【0004】

ハンプの発生により、半導体装置の特性は、設計とは異なる特性に変化する。このため、ハンプの発生は半導体装置の動作マージンの低下を招く。そこで、寄生トランジスタの形成領域に不純物を注入することにより、寄生トランジスタの閾値電圧を上昇させ、ハンプ特性の抑制を図る技術が提案されている（例えば、特許文献１）。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２０１１－１７６１１５号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

寄生トランジスタが形成される領域はアクティブ領域の端部に位置しているため、上記従来技術のように不純物の注入を行う方法では、レジストパターンの形成工程で合わせずれが発生した場合に、不純物の注入位置にずれが生じ、トランジスタの閾値電圧が設計上の電圧値と異なるものになってしまう可能性がある。特に、アクティブ領域の幅が小さい場合には、不純物の注入位置のずれがトランジスタの閾値電圧に与える影響が大きいという問題があった。

【0007】

本発明は、上記問題点に鑑みてなされたものであり、トランジスタの閾値電圧に影響を与えることなくハンプの発生を抑制することが可能な半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0008】

本発明に係る半導体装置は、半導体基板と、前記半導体基板に形成されたトランジスタと、を有する半導体装置であって、前記トランジスタは、前記半導体基板の１の面から内部に向かって延在するように形成された第１ウェル領域と、前記第１ウェル領域の第１の領域において前記半導体基板の前記１の面から前記半導体基板の内部に向かって延在するように形成され、且つ１の方向に伸長し、前記１の方向における一端部に形成されたソース領域と他端部に形成されたドレイン領域とを有する第２ウェル領域と、前記第２ウェル領域の前記ソース領域と前記ドレイン領域との間に位置する第２の領域に形成され、前記半導体基板の前記１の面に島状に配された複数の領域から前記第２ウェルの内部に至るまで各々が伸長する複数の絶縁部と、前記第１の領域の周縁を囲むように前記半導体基板に形成された素子分離層と、前記半導体基板の前記１の面上において前記１の方向と交差する方向に伸長し、且つ前記第２の領域及び前記素子分離層の上方に跨って形成された導電層と、前記第２ウェル領域の表面と前記導電層との間に形成された酸化膜と、を有することを特徴とする。

【発明の効果】

【0009】

本発明の半導体装置によれば、トランジスタの閾値電圧に影響を与えることなくハンプの発生を抑制することが可能となる。

【図面の簡単な説明】

【0010】

【図1】本発明に係る半導体装置の構成を示す上面図である。

【図2】図１の半導体装置の一点鎖線に沿った断面図である。

【図3】半導体装置の製造手順を示すフローチャートである。

【図4】第１の比較例の半導体装置の構成を示す上面図である。

【図5】第２の比較例の半導体装置の構成を示す上面図である。

【図6】図５の半導体装置の一点鎖線に沿った断面図である。

【図7】第３の比較例の半導体装置の構成を示す上面図である。

【発明を実施するための形態】

【0011】

以下に本発明の好適な実施例を詳細に説明する。なお、以下の実施例における説明及び添付図面においては、実質的に同一または等価な部分には同一の参照符号を付している。

【0012】

図１は、本実施例に係る半導体装置１００を素子形成面の上方から見た上面図である。半導体装置１００は、半導体基板と、当該半導体基板に形成されたＨＶＭＯＳ（High Voltage Metal Oxide Semiconductor）からなるトランジスタと、から構成されている。半導体装置１００を構成するトランジスタは、半導体基板に形成された素子分離層１１と、素子分離層１１により画定される半導体基板の素子領域に形成されたアクティブ領域１２と、を有する。

【0013】

素子分離層１１は、半導体基板の１の面（以下、単に半導体基板の表面と称する）から内部に向かって延在するように形成されたトレンチに絶縁体（素子分離絶縁膜）を埋設することにより形成されている。素子分離層１１は、半導体基板の素子形成領域の周縁を囲むように形成されている。

【0014】

アクティブ領域１２は、半導体基板の素子形成領域（第１の領域）に形成され、トランジスタのアクティブ領域を構成する領域である。アクティブ領域１２は、半導体基板の表面から内部に向かって延在するように形成されたＮ型ウェル領域と、当該Ｎ型ウェル領域に形成されたＰ型ウェル領域と、から構成されている。

【0015】

アクティブ領域１２は、例えば上面視で長方形の形状を有する。アクティブ領域１２が伸長する長手方向の一端部はトランジスタのソース領域１２Ａとして機能する領域であり、他端部はトランジスタのドレイン領域１２Ｂとして機能する領域である。従って、ソース領域１２Ａからドレイン領域１２Ｂに向かう方向がトランジスタのチャネル方向となる。

【0016】

アクティブ領域１２及び素子分離領域１１の上面には、ゲート酸化膜を挟んでゲート電極１３が形成されている。ゲート電極１３は、上面視で長方形の形状を有し、アクティブ領域１２の長手方向と交差する方向に伸長し、アクティブ領域１２のソース領域１２Ａとドレイン領域１２Ｂとの間の領域（第２の領域）の上面を覆い、素子分離層１１に跨るように形成されている。ゲート電極１３は、ポリシリコン膜からなる単層の導電層によって構成されている。

【0017】

アクティブ領域１２のソース領域１２Ａとドレイン領域１２Ｂとの間に位置する領域（第２の領域）には、複数の絶縁部１４が形成されている。複数の絶縁部１４は、アクティブ領域１２の表面（すなわち、半導体基板の表面）に島状に形成された複数の領域（以下、開口領域と称する）から半導体基板の内部に向かって延伸するように形成されている。本実施例では、当該複数の領域は、上面視で矩形（例えば、正方形）の形状を有する。絶縁部１４の各々は、例えばＳＴＩ（Shallow Trench Isolation）によって形成され、トレンチに絶縁体が埋め込まれた構造を有する。

【0018】

本実施例では、絶縁部１４を構成する開口領域の各々は、少なくともアクティブ領域１２とゲート電極１３とが交差する領域において、アクティブ領域の伸長方向（すなわち、トランジスタのチャネル方向）及びこれに交差する方向の各々に沿って、マトリクス状に形成されている。換言すると、アクティブ領域１２は、ソース領域１２Ａとドレイン領域１２Ｂとの間の領域において、上面視で、絶縁部１４の開口領域がマトリクス状に複数形成された格子状の形状を有する。

【0019】

図２は、図１の一点鎖線に沿った断面図である。半導体装置１００は、半導体基板１０に形成された第１ウェル領域１５及び第２ウェル領域１６と、ＳＴＩにより形成された素子分離層１１及び絶縁部１４と、第２ウェル領域１６の上面に形成されたゲート酸化膜１７及びゲート電極１３と、から構成されている。なお、図２では、半導体装置１００を構成する半導体基板１０のうち、ウェル領域が形成されていない部分をシリコン基板１８として示している。

【0020】

第１ウェル領域１５は、半導体基板１０に第１導電型（本実施例では、Ｎ型）の不純物を注入することにより形成された第１導電型のウェル領域である。第１ウェル領域１５は、半導体基板１０の１の面から内部に向かって延在するように形成されている。第１ウェル領域１５の素子分離層１１によって画定された領域には、第２ウェル領域１６が形成されている。

【0021】

第２ウェル領域１６は、第１ウェル領域１５に第２導電型（本実施例では、Ｐ型）の不純物を注入することにより形成された第２導電型のウェル領域である。第２ウェル領域１６は、第１ウェル領域１５の第１の領域（素子形成領域）において半導体基板１０の１の面から半導体基板１０の内部に向かって延在するように形成されている。第２ウェル領域１６は、半導体装置１００のアクティブ領域として機能する領域である。第２ウェル領域１６の表面（すなわち、第２ウェル領域１６とゲート電極１３との間）には、ゲート酸化膜１７が形成されている。

【0022】

ゲート酸化膜１７は、例えばシリコン酸化膜から構成されている。ゲート酸化膜１７は、第２ウェル領域１６の絶縁膜１４が形成されている部分以外の上面を覆うように形成されている。

【0023】

次に、本実施例の半導体装置１００の製造方法について、図３に示す製造フローに沿って説明する。

【0024】

まず、第２導電型の半導体基板１０（例えば、Ｐ型のＳｉ基板）の表面にフォトリソグラフィによりパターニングしたレジスト膜を形成し、イオン注入により第１導電型（本実施例では、Ｎ型）の不純物を注入する。これにより、第１ウェル領域１５が形成される（ＳＴＥＰ１０１）。

【0025】

次に、第１ウェル領域１５が形成された半導体基板１０の表面にエッチングを行い、トレンチを形成する。具体的には、半導体基板１０の表面の素子形成領域の周縁に素子分離のためのトレンチを形成するとともに、素子形成領域において上面視で略正方形の形状を有する複数のトレンチを形成する。そして、これらのトレンチを含む半導体基板１０の表面全体にＣＶＤ（Chemical Vapor Deposition）法によってＳｉＯ₂等の絶縁膜を形成する。これにより、素子分離層１１及び複数の絶縁部１４が形成される（ＳＴＥＰ１０２）。

【0026】

次に、第１ウェル領域１５の表面にレジスト膜を形成し、第２導電型（本実施例では、Ｐ型）の不純物を注入する。これにより、第２ウェル領域１６が形成される（ＳＴＥＰ１０３）。

【0027】

次に、熱酸化法により、第２ウェル領域１６の表面の露出した部分を覆うシリコン酸化膜を形成する。これにより、当該部分にゲート酸化膜１７が形成される（ＳＴＥＰ１０４）。

【0028】

次に、ＣＶＤ法により素子分離層１１、絶縁部１４及びゲート酸化膜１７の表面を覆うようにポリシリコン膜を形成する。これにより、ゲート電極１３が形成される（ＳＴＥＰ１０５）。

【0029】

以上のような工程を経て、本実施例の半導体メモリ１００が製造される。

【0030】

本実施例の半導体装置１００では、アクティブ領域１２に複数の絶縁部１４が形成されている。絶縁部１４は、上面視でアクティブ領域１２とゲート電極１３とが交差する領域（第２の領域）において、トランジスタのチャネル方向とこれに直交する方向とに沿って、縦横に複数配列されている。この構成により、本実施利の半導体装置１００では、トランジスタのＩｄ－Ｖｇ特性におけるハンプの発生を抑制することが可能である。これについて、本実施例の半導体装置１００を比較例の半導体装置と比較しつつ、以下説明する。

【0031】

素子分離構造としてＳＴＩによる素子分離層が形成された半導体装置では、素子分離層とゲート酸化膜との境界部分において、寄生トランジスタが形成される。寄生トランジスタは本来のトランジスタよりも閾値電圧が低いため、トランジスタに電圧を印加した際、寄生トランジスタの形成箇所において電界集中が発生する。

【0032】

図４は、第１の比較例の半導体装置２００を素子形成面の上方から見た上面図である。第１の比較例の半導体装置２００では、本願発明のような複数の絶縁部はアクティブ領域１２に形成されていない。このため、アクティブ領域１２の中央部の領域（第２の領域）における素子分離層１１との境界に位置する端部ＡＥにおいて、寄生トランジスタに起因する電界集中が発生する。このため、トランジスタのＩｄ－Ｖｇ特性には、本来のトランジスタの特性の他に寄生トランジスタの特性が表れることとなり、いわゆるハンプが発生する。

【0033】

これに対し、本実施例の半導体装置１００では、素子分離層１１と同様にＳＴＩによって形成された複数の絶縁部１４がアクティブ領域１２に設けられている。このため、素子分離層１１とゲート酸化膜１７の境界部分だけでなく、絶縁部１４とゲート酸化膜１７との境界部分においても寄生トランジスタが発生する。したがって、本実施例の半導体装置１００では、図２において破線の丸で示す領域ＥＰにおいて、寄生トランジスタに起因する電界集中が発生する。従って、アクティブ領域１２の第２の領域（すなわち、ゲート電極１３と交差する中央部付近の領域）の全体に亘って均一に電界集中が生じるため、トランジスタのＩｄ－Ｖｇ特性におけるハンプの発生が抑制される。

【0034】

図５は、第２の比較例の半導体装置３００の構成を示す上面図である。図６は図５の一点鎖線に沿った断面図である。第２の比較例の半導体装置３００では、第１の比較例で示したアクティブ領域１２の端部ＡＥに不純物注入領域２１が形成され、ボロン等の不純物が注入されている。

【0035】

第２の比較例の半導体装置３００のように、寄生トランジスタが形成されるアクティブ領域１２の端部ＡＥに不純物を注入することにより、寄生トランジスタの閾値電圧を上昇させることができる。寄生トランジスタの閾値電圧が上がることにより、本来のトランジスタの閾値電圧に近づくため、図４に示す第１の比較例の半導体装置２００と比べてハンプの発生を抑制することができる。

【0036】

しかしながら、第２の比較例の半導体装置３００では、不純物形成領域２１を形成する際のレジストパターンの形成工程で合わせずれが発生した場合に、不純物の注入がトランジスタの閾値電圧（すなわち、設計上要求される閾値電圧）に影響を与えてしまう可能性がある。

【0037】

これに対し、本実施例の半導体装置１００では、第２の比較例のような不純物の注入を行わないため、不純物の注入による影響を受けることなくハンプの発生を抑制することができる。

【0038】

図７は、第３の比較例の半導体装置４００の構成を示す上面図である。第３比較例の半導体装置４００では、アクティブ領域１２に複数の絶縁部２４が形成されている。絶縁部２４の各々は、上面視で、トランジスタのチャネル方向（すなわち、ソース領域１２Ａからドレイン領域１２Ｂに向かう方向）に沿って延伸する帯状の形状を有する。

【0039】

第３の比較例の半導体装置４００では、上面視でチャネル方向に垂直な方向に沿って配列されるように、複数の絶縁部２４形成されている。絶縁部２４の各々は、素子分離層１１と同様にトレンチ及び当該トレンチに埋設された絶縁体から構成されており、ゲート酸化膜との境界部分ＴＥ（図７に一点鎖線で示す部分）において寄生トランジスタが発生する。このため、電界集中箇所が複数できることになり、トランジスタのＩｄ－Ｖｇ特性におけるハンプの発生が抑制される。

【0040】

しかし、第３の比較例の半導体装置４００では上面視でチャネル方向に延伸する帯状の絶縁部２４がチャネル方向に直交する方向に沿って配列されているのに対し、本実施例の半導体装置１００では、複数の絶縁部１４が上面視で島状に（例えば、マトリクス状に）縦横に配列されている。したがって、本実施例の半導体装置１００は、第３の比較例の半導体装置４００よりも電界集中箇所が多く、ハンプの発生を抑制する効果が大きい。

【0041】

また、第３の比較例の半導体装置４００では、絶縁部２４の各々がチャネル方向に延伸した帯状の形状を有しているため、チャネル方向に直交する方向におけるアクティブ領域１２の幅は、最大でも絶縁部同士の間隔に限られる。これに対し、本実施例の半導体装置１００では、絶縁部１４が島状に配置されているため、チャネル方向に直交する方向において、ゲート電極１３と交差するアクティブ領域１２の幅を広く持つことができる。したがって、本実施例の半導体装置１００では、第３の比較例の半導体装置４００よりも多くの電流を流すことができる。

【0042】

以上のように、本実施例の半導体装置１００によれば、不純物の注入を行うことなくトランジスタのＩｄ－Ｖｇ特性におけるハンプの発生を抑制することができる。したがって、トランジスタの閾値電圧に影響を与えることなくハンプの発生を抑制することが可能となる。

【0043】

なお、本発明は上記実施例で示したものに限られない。例えば、上記実施例では、絶縁部１４の上面視での形状（すなわち、開口領域の形状）が矩形である場合を例として説明した。しかし、絶縁部１４の上面視での形状はこれに限定されず、矩形以外の多角形や円形であってもよい。

【0044】

また、上記実施例では、絶縁部１４が上面視でマトリクス状に配列されている場合を例として説明した。しかし、絶縁部１４の形状及び形成位置はこれに限定されない。例えば、絶縁部１４は、千鳥格子の形状や、六法最密構造に近い形状に配列されていてもよい。すなわち、絶縁部１４は、アクティブ領域１２の中央部付近（第２の領域）において、広がりを持つように島状に形成されていればよい。

【0045】

また、上記実施例では、半導体装置１００がＨＶＭＯＳ（High Voltage Metal Oxide Semiconductor）のトランジスタから構成されている場合を例として説明した。しかし、トランジスタの構成はこれに限定されず、例えば高耐圧ではない通常のＭＯＳトランジスタから構成されていてもよい。

【0046】

また、上記実施例で示した製造方法は一例であり、上記とは異なる工程で半導体装置１００を製造してもよい。

【符号の説明】

【0047】

１００ 半導体装置
１０ 半導体基板
１１ 素子分離層
１２ アクティブ領域
１３ ゲート電極
１４ 絶縁部
１５ 第１ウェル領域
１６ 第２ウェル領域
１７ ゲート酸化膜
１８ シリコン基板

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】