特開 2022-56142 半導体装置及び半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022056142

(43)【公開日】2022-04-08

(54)【発明の名称】半導体装置及び半導体装置の製造方法

(51)【国際特許分類】

   H01L 21/336 20060101AFI20220401BHJP

【ＦＩ】

H01L29/78 301S

【審査請求】未請求

【請求項の数】5

【出願形態】ＯＬ

(21)【出願番号】P 2020163986

(22)【出願日】2020-09-29

(71)【出願人】

【識別番号】308033711

【氏名又は名称】ラピスセミコンダクタ株式会社

(74)【代理人】

【識別番号】110001519

【氏名又は名称】特許業務法人太陽国際特許事務所

(72)【発明者】

【氏名】森 徹

【テーマコード（参考）】

5F140

【Ｆターム（参考）】

5F140AA25

5F140AA39

5F140BA01

5F140BC06

5F140BE07

5F140BE10

5F140BF04

5F140BG08

5F140BG12

5F140BG28

5F140BH43

5F140BH45

5F140BJ08

5F140BJ11

5F140BJ17

5F140BK13

5F140BK34

5F140CB08

5F140CC01

5F140CC07

5F140CC08

5F140CC12

5F140CE07

(57)【要約】

【課題】浅溝素子分離構造を有する場合に、素子のサイズを大きくすることなく、高耐圧化する。
【解決手段】半導体装置１０は、第１不純物拡散領域１３Ａ内に設けられ、ソース領域１４Ａからドレイン領域１４Ｂに向かう方向と交差する方向に帯状に延在し、かつ、上面が相互に連結された複数のチャネル分離帯１９Ａと、複数のチャネル分離帯１９Ａによって分離された複数のチャネル領域２０Ａと、を含む第１素子分離部１８Ａと、第２不純物拡散領域１３Ｂ内に設けられ、ソース領域１４Ａからドレイン領域１４Ｂに向かう方向と交差する方向に帯状に延在し、かつ、上面が相互に連結された複数のチャネル分離帯１９Ｂと、複数のチャネル分離帯１９Ｂによって分離された複数のチャネル領域２０Ｂと、を含む第２素子分離部１８Ｂと、を備える。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１導電型の半導体基板と、
前記半導体基板の上に設けられた前記第１導電型のウェル層であって、前記第１導電型とは異なる第２導電型の第１不純物拡散領域と、前記第１不純物拡散領域と離れて設けられた前記第２導電型の第２不純物拡散領域と、を含む前記ウェル層と、
前記第１不純物拡散領域内に設けられ、かつ、前記第１不純物拡散領域よりも前記第２導電型の不純物の濃度が高い前記第２導電型の不純物拡散領域として表されるソース領域と、
前記第２不純物拡散領域内に設けられ、かつ、前記第２不純物拡散領域よりも前記第２導電型の不純物の濃度が高い前記第２導電型の不純物拡散領域として表されるドレイン領域と、
前記ウェル層の上に設けられ、かつ、前記ソース領域と前記ドレイン領域との間に設けられたゲート電極と、
前記第１不純物拡散領域内に設けられた第１素子分離部であって、前記ソース領域から前記ドレイン領域に向かう方向と交差する方向に帯状に延在し、かつ、上面が相互に連結された複数のチャネル分離帯と、前記複数のチャネル分離帯によって分離された複数のチャネル領域と、を含む前記第１素子分離部と、
前記第２不純物拡散領域内に設けられた第２素子分離部であって、前記ソース領域から前記ドレイン領域に向かう方向と交差する方向に帯状に延在し、かつ、上面が相互に連結された複数のチャネル分離帯と、前記複数のチャネル分離帯によって分離された複数のチャネル領域と、を含む前記第２素子分離部と、
を備えた半導体装置。

【請求項2】

前記第１素子分離部に含まれる前記複数のチャネル領域の幅は、下に向かうほど広くなり、
前記第２素子分離部に含まれる前記複数のチャネル領域の幅は、下に向かうほど広くなる
請求項１に記載の半導体装置。

【請求項3】

前記第１素子分離部に含まれる前記複数のチャネル分離帯の上面は、シリコン酸化物によって連結され、
前記第２素子分離部に含まれる前記複数のチャネル分離帯の上面は、シリコン酸化物によって連結される
請求項１又は請求項２に記載の半導体装置。

【請求項4】

第１導電型の半導体基板と、
前記半導体基板の上に設けられた前記第１導電型のウェル層であって、前記第１導電型とは異なる第２導電型の第１不純物拡散領域と、前記第１不純物拡散領域と離れて設けられた前記第２導電型の第２不純物拡散領域と、を含む前記ウェル層と、
前記第１不純物拡散領域内に設けられ、かつ、前記第１不純物拡散領域よりも前記第２導電型の不純物の濃度が高い前記第２導電型の不純物拡散領域として表されるソース領域と、
前記第２不純物拡散領域内に設けられ、かつ、前記第２不純物拡散領域よりも前記第２導電型の不純物の濃度が高い前記第２導電型の不純物拡散領域として表されるドレイン領域と、
前記ウェル層の上に設けられ、かつ、前記ソース領域と前記ドレイン領域との間に設けられたゲート電極と、
前記第１不純物拡散領域内に設けられた第１素子分離部であって、前記ソース領域から前記ドレイン領域に向かう方向と交差する方向に帯状に延在し、かつ、底面に凹凸が形成されたチャネル分離帯と、前記底面の凹凸によって分離された複数のチャネル領域と、を含む前記第１素子分離部と、
前記第２不純物拡散領域内に設けられた第２素子分離部であって、前記ソース領域から前記ドレイン領域に向かう方向と交差する方向に帯状に延在し、かつ、底面に凹凸が形成されたチャネル分離帯と、前記底面の凹凸によって分離された複数のチャネル領域と、を含む前記第２素子分離部と、
を備えた半導体装置。

【請求項5】

第１導電型の半導体基板の上に、前記第１導電型とは異なる第２導電型の第１不純物拡散領域と、前記第１不純物拡散領域と離れて設けられた前記第２導電型の第２不純物拡散領域と、を含む前記第１導電型のウェル層を形成する工程と、
前記第１不純物拡散領域内に、前記第１不純物拡散領域から前記第２不純物拡散領域に向かう方向と交差する方向に帯状に延在し、かつ、上面が相互に連結された複数のチャネル分離帯と、前記複数のチャネル分離帯によって分離された複数のチャネル領域と、を含む第１素子分離部を形成する工程と、
前記第２不純物拡散領域内に、前記第１不純物拡散領域から前記第２不純物拡散領域に向かう方向と交差する方向に帯状に延在し、かつ、上面が相互に連結された複数のチャネル分離帯と、前記複数のチャネル分離帯によって分離された複数のチャネル領域と、を含む第２素子分離部を形成する工程と、
前記ウェル層の上に、前記第１素子分離部の一部と前記第２素子分離部の一部とに重なるようにゲート電極を形成する工程と、
前記第１不純物拡散領域内の前記ゲート電極の一端側に、前記第１素子分離部を内側にして、前記第１不純物拡散領域よりも前記第２導電型の不純物の濃度が高い前記第２導電型の不純物拡散領域として表されるソース領域を形成する工程と、
前記第２不純物拡散領域内の前記ゲート電極の他端側に、前記第２素子分離部を内側にして、前記第２不純物拡散領域よりも前記第２導電型の不純物の濃度が高い前記第２導電型の不純物拡散領域として表されるドレイン領域を形成する工程と、
を含む半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置及び半導体装置の製造方法に関する。

【背景技術】

【0002】

近年、半導体装置の高集積化に伴い、素子分離も微細化が必要とされている。隣接する素子間のリーク電流を防止すると共に、耐圧を確保するための素子分離構造の一つとして、浅溝素子分離構造（Shallow Trench Isolation：ＳＴＩ）が知られている。

【0003】

例えば、特許文献１には、浅溝素子分離領域により素子分離された素子形成領域に設けられたＭＩＳＦＥＴを備えた半導体装置が記載されている。このＭＩＳＦＥＴは、素子形成領域内に浅溝素子分離領域から離隔して帯状に形成された浅溝素子分離帯によって相互に分離されて延在する複数本のチャネルと、複数本の各チャネルの一方の端部に共通に設けられたソース領域及びソース電極と、複数本の各チャネルの他方の端部に共通に設けられたドレイン領域及びドレイン電極と、浅溝素子分離帯を横断して各チャネル上に形成された共通のゲート電極と、を有する。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２００１－１８５７２１号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

ところで、上記特許文献１に記載の浅溝素子分離構造では、ゲート電極の短手方向に延在する複数の浅溝素子分離帯が配置されている。つまり、複数の浅溝素子分離帯は、ソース電極からドレイン電極に向かう方向と交差する方向に延在するものではない。また、複数の浅溝素子分離帯の上面は、互いに分離されており、連結されていない。このため、複数の浅溝素子分離帯を経由しても、ソース－ドレイン間の電圧に対して高耐圧化することはできない。

【0006】

また、Ｎ－型又はＰ－型の不純物拡散層の中に、ソース電極からドレイン電極に向かう方向と交差する方向に延在する１つの浅溝素子分離帯が設けられている場合、この１つの浅溝素子分離帯を経由することでドレイン電圧が緩和され、ある程度の高耐圧化が可能とされる。しかしながら、より高耐圧化するためには、この浅溝素子分離帯の幅を広げなくてはならず、素子のサイズが大きくなるという問題がある。

【0007】

本発明は、上述の事情に鑑みてなされたものであり、浅溝素子分離構造を有する場合に、素子のサイズを大きくすることなく、高耐圧化することができる半導体装置及び半導体装置の製造方法を提供することを目的とする。

【課題を解決するための手段】

【0008】

上記課題を解決するために、本発明に係る半導体装置は、第１導電型の半導体基板と、前記半導体基板の上に設けられた前記第１導電型のウェル層であって、前記第１導電型とは異なる第２導電型の第１不純物拡散領域と、前記第１不純物拡散領域と離れて設けられた前記第２導電型の第２不純物拡散領域と、を含む前記ウェル層と、前記第１不純物拡散領域内に設けられ、かつ、前記第１不純物拡散領域よりも前記第２導電型の不純物の濃度が高い前記第２導電型の不純物拡散領域として表されるソース領域と、前記第２不純物拡散領域内に設けられ、かつ、前記第２不純物拡散領域よりも前記第２導電型の不純物の濃度が高い前記第２導電型の不純物拡散領域として表されるドレイン領域と、前記ウェル層の上に設けられ、かつ、前記ソース領域と前記ドレイン領域との間に設けられたゲート電極と、前記第１不純物拡散領域内に設けられた第１素子分離部であって、前記ソース領域から前記ドレイン領域に向かう方向と交差する方向に帯状に延在し、かつ、上面が相互に連結された複数のチャネル分離帯と、前記複数のチャネル分離帯によって分離された複数のチャネル領域と、を含む前記第１素子分離部と、前記第２不純物拡散領域内に設けられた第２素子分離部であって、前記ソース領域から前記ドレイン領域に向かう方向と交差する方向に帯状に延在し、かつ、上面が相互に連結された複数のチャネル分離帯と、前記複数のチャネル分離帯によって分離された複数のチャネル領域と、を含む前記第２素子分離部と、を備えている。

【0009】

更に、上記課題を解決するために、本発明に係る半導体装置は、第１導電型の半導体基板と、前記半導体基板の上に設けられた前記第１導電型のウェル層であって、前記第１導電型とは異なる第２導電型の第１不純物拡散領域と、前記第１不純物拡散領域と離れて設けられた前記第２導電型の第２不純物拡散領域と、を含む前記ウェル層と、前記第１不純物拡散領域内に設けられ、かつ、前記第１不純物拡散領域よりも前記第２導電型の不純物の濃度が高い前記第２導電型の不純物拡散領域として表されるソース領域と、前記第２不純物拡散領域内に設けられ、かつ、前記第２不純物拡散領域よりも前記第２導電型の不純物の濃度が高い前記第２導電型の不純物拡散領域として表されるドレイン領域と、前記ウェル層の上に設けられ、かつ、前記ソース領域と前記ドレイン領域との間に設けられたゲート電極と、前記第１不純物拡散領域内に設けられた第１素子分離部であって、前記ソース領域から前記ドレイン領域に向かう方向と交差する方向に帯状に延在し、かつ、底面に凹凸が形成されたチャネル分離帯と、前記底面の凹凸によって分離された複数のチャネル領域と、を含む前記第１素子分離部と、前記第２不純物拡散領域内に設けられた第２素子分離部であって、前記ソース領域から前記ドレイン領域に向かう方向と交差する方向に帯状に延在し、かつ、底面に凹凸が形成されたチャネル分離帯と、前記底面の凹凸によって分離された複数のチャネル領域と、を含む前記第２素子分離部と、を備えている。

【0010】

更に、上記課題を解決するために、本発明に係る半導体装置の製造方法は、第１導電型の半導体基板の上に、前記第１導電型とは異なる第２導電型の第１不純物拡散領域と、前記第１不純物拡散領域と離れて設けられた前記第２導電型の第２不純物拡散領域と、を含む前記第１導電型のウェル層を形成する工程と、前記第１不純物拡散領域内に、前記第１不純物拡散領域から前記第２不純物拡散領域に向かう方向と交差する方向に帯状に延在し、かつ、上面が相互に連結された複数のチャネル分離帯と、前記複数のチャネル分離帯によって分離された複数のチャネル領域と、を含む第１素子分離部を形成する工程と、前記第２不純物拡散領域内に、前記第１不純物拡散領域から前記第２不純物拡散領域に向かう方向と交差する方向に帯状に延在し、かつ、上面が相互に連結された複数のチャネル分離帯と、前記複数のチャネル分離帯によって分離された複数のチャネル領域と、を含む第２素子分離部を形成する工程と、前記ウェル層の上に、前記第１素子分離部の一部と前記第２素子分離部の一部とに重なるようにゲート電極を形成する工程と、前記第１不純物拡散領域内の前記ゲート電極の一端側に、前記第１素子分離部を内側にして、前記第１不純物拡散領域よりも前記第２導電型の不純物の濃度が高い前記第２導電型の不純物拡散領域として表されるソース領域を形成する工程と、前記第２不純物拡散領域内の前記ゲート電極の他端側に、前記第２素子分離部を内側にして、前記第２不純物拡散領域よりも前記第２導電型の不純物の濃度が高い前記第２導電型の不純物拡散領域として表されるドレイン領域を形成する工程と、を含んでいる。

【発明の効果】

【0011】

本発明によれば、浅溝素子分離構造を有する場合に、素子のサイズを大きくすることなく、高耐圧化することができる、という効果を奏する。

【図面の簡単な説明】

【0012】

【図1】（Ａ）は第１の実施形態に係る半導体装置の構成の一例を示す断面図である。（Ｂ）は第１の実施形態に係る半導体装置１０の構成の一例を示す平面図である。

【図2】第１の実施形態に係る第１素子分離部の近傍を示す断面図である。

【図3】（Ａ）は比較例に係る半導体装置の構成の一例を示す断面図である。（Ｂ）は比較例に係る半導体装置の構成の一例を示す平面図である。

【図4】（Ａ）及び（Ｂ）は第１の実施形態に係る半導体装置の製造工程の一部を示す断面図である。

【図5】（Ａ）、（Ｂ）、及び（Ｃ）は第１の実施形態に係る半導体装置の製造工程の一部を示す断面図であり、図４（Ｂ）の続きである。

【図6】第２の実施形態に係る半導体装置の要部構成の一例を示す断面図である。

【発明を実施するための形態】

【0013】

以下、図面を参照して、本発明を実施するための形態の一例について詳細に説明する。

【0014】

[第１の実施形態]
図１（Ａ）は、第１の実施形態に係る半導体装置１０の構成の一例を示す断面図である。図１（Ｂ）は、第１の実施形態に係る半導体装置１０の構成の一例を示す平面図である。

【0015】

なお、本実施形態に係る半導体装置１０において、第１導電型がＰ型を表す場合、第２導電型はＮ型を表し、第１導電型がＮ型を表す場合、第２導電型はＰ型を表すものとする。また、Ｘ方向は装置の幅方向を表し、Ｙ方向は装置の奥行方向を表し、Ｚ方向は装置の高さ方向を表すものとする。

【0016】

図１（Ａ）及び図１（Ｂ）に示すように、本実施形態に係る半導体装置１０は、半導体基板１１、ウェル層１２、ソース領域１４Ａ、ドレイン領域１４Ｂ、ゲート電極１６、ゲート酸化膜１７、第１素子分離部１８Ａ、及び第２素子分離部１８Ｂを備える。なお、本実施形態では、Ｎチャネル型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect-Transistor）を例示して説明するが、Ｐチャネル型ＭＯＳＦＥＴであっても同様に適用される。

【0017】

半導体基板１１には、Ｐ型の不純物を含むシリコン基板が用いられる。Ｐ型の不純物には、例えば、Ｂ（ボロン）等が用いられる。

【0018】

ウェル層１２は、半導体基板１１の上に設けられている。ウェル層１２は、半導体基板１１に、イオン化したＰ型の不純物を注入した後で熱処理することで形成される、Ｐ型の不純物の濃度が高いウェル層である。ウェル層１２には、第１不純物拡散領域１３Ａと、第２不純物拡散領域１３Ｂと、が含まれている。

【0019】

第１不純物拡散領域１３Ａは、ウェル層１２に、イオン化したＮ型の不純物を注入した後で熱処理することで形成される、Ｎ型の不純物を含む領域である。Ｎ型の不純物には、例えば、Ｐ（リン）等が用いられる。第２不純物拡散領域１３Ｂは、第１不純物拡散領域１３Ａと離れて設けられている。第２不純物拡散領域１３Ｂは、第１不純物拡散領域１３Ａと同様に、ウェル層１２に、イオン化したＮ型の不純物を注入した後で熱処理することで形成される、Ｎ型の不純物を含む領域である。

【0020】

第１不純物拡散領域１３Ａには、ソース領域１４Ａが設けられている。ソース領域１４Ａは、ソース電極が形成される領域であり、第１不純物拡散領域１３ＡよりもＮ型の不純物の濃度が高いＮ型の不純物拡散領域である。つまり、第１不純物拡散領域１３Ａは、Ｎ－拡散領域であり、ソース領域１４Ａは、Ｎ＋拡散領域である。ソース領域１４Ａの上面にはコンタクト３０Ａが設けられている。

【0021】

第２不純物拡散領域１３Ｂには、ドレイン領域１４Ｂが設けられている。ドレイン領域１４Ｂは、ドレイン電極が形成される領域であり、第２不純物拡散領域１３ＢよりもＮ型の不純物の濃度が高いＮ型の不純物拡散領域である。つまり、第２不純物拡散領域１３Ｂは、Ｎ－拡散領域であり、ドレイン領域１４Ｂは、Ｎ＋拡散領域である。ドレイン領域１４Ｂの上面にはコンタクト３０Ｂが設けられている。

【0022】

ゲート電極１６は、ウェル層１２の上に設けられ、かつ、ソース領域１４Ａとドレイン領域１４Ｂとの間に設けられている。ゲート電極１６とウェル層１２との間には、ゲート酸化膜１７が設けられている。ゲート酸化膜１７は、例えば、ウェル層１２のシリコンを熱酸化することにより形成してもよく、ＣＶＤ（Chemical Vapor Deposition：化学気相成長）法によりＮＳＧ（Non doped Silicate Glass：シリコン酸化物）膜を堆積することにより形成してもよい。ゲート電極１６は、ゲート酸化膜１７を覆うように、ＣＶＤ法によりポリシリコンを堆積してポリシリコン膜を形成し、ポリシリコン膜をパターニングすることで形成される。ゲート酸化膜１７の直下は、ゲート電極１６のアクティブチャネル領域とされる。

【0023】

また、ウェル層１２の両端部には、公知のＤＴＩ（Deep Trench Isolation）プロセスを用いて、領域分離部２３Ａ及び領域分離部２３Ｂが設けられている。領域分離部２３Ａ及び領域分離部２３Ｂの各々は、先端が半導体基板１１に到達する深さのディープ・トレンチにシリコン酸化物（ＳｉＯ_２）等の絶縁体が埋め込まれて形成される。これらの領域分離部２３Ａ及び領域分離部２３Ｂの各々により隣接する領域間が分離される。

【0024】

ウェル層１２は、ソース領域１４Ａと領域分離部２３Ａとの間に、Ｐ型の不純物の濃度が高いＰ＋拡散領域１５Ａが設けられている。また、ソース領域１４ＡとＰ＋拡散領域１５Ａとの間には素子分離部２１Ａが設けられ、Ｐ＋拡散領域１５Ａと領域分離部２３Ａとの間には素子分離部２２Ａが設けられている。これらの素子分離部２１Ａ及び素子分離部２２Ａは、公知のＳＴＩプロセスを用いて、シャロウ・トレンチにシリコン酸化物（ＳｉＯ_２）等の絶縁体が埋め込まれて形成される。ウェル層１２は、ドレイン領域１４Ｂと領域分離部２３Ｂとの間に、Ｐ型の不純物の濃度が高いＰ＋拡散領域１５Ｂが設けられている。また、ドレイン領域１４ＢとＰ＋拡散領域１５Ｂとの間には素子分離部２１Ｂが設けられ、Ｐ＋拡散領域１５Ｂと領域分離部２３Ｂとの間には素子分離部２２Ｂが設けられている。これらの素子分離部２１Ｂ及び素子分離部２２Ｂは、公知のＳＴＩプロセスを用いて、シャロウ・トレンチにシリコン酸化物（ＳｉＯ_２）等の絶縁体が埋め込まれて形成される。

【0025】

第１素子分離部１８Ａは、第１不純物拡散領域１３Ａにおけるソース領域１４Ａのゲート電極１６側に設けられている。第１素子分離部１８Ａは、ソース領域１４Ａからドレイン領域１４Ｂに向かう方向（例えば、Ｘ方向）と交差する方向（例えば、Ｙ方向）に帯状に延在し、かつ、上面が相互に連結された複数のチャネル分離帯１９Ａと、複数のチャネル分離帯１９Ａによって分離された複数のチャネル領域２０Ａと、を含んでいる。複数のチャネル分離帯１９Ａは、公知のＳＴＩプロセスを用いて、シャロウ・トレンチにシリコン酸化物（ＳｉＯ_２）等の絶縁体が埋め込まれて形成される。

【0026】

第２素子分離部１８Ｂは、第２不純物拡散領域１３Ｂにおけるドレイン領域１４Ｂのゲート電極１６側に設けられている。第２素子分離部１８Ｂは、ソース領域１４Ａからドレイン領域１４Ｂに向かう方向（例えば、Ｘ方向）と交差する方向（例えば、Ｙ方向）に帯状に延在し、かつ、上面が相互に連結された複数のチャネル分離帯１９Ｂと、複数のチャネル分離帯１９Ｂによって分離された複数のチャネル領域２０Ｂと、を含んでいる。複数のチャネル分離帯１９Ｂは、公知のＳＴＩプロセスを用いて、シャロウ・トレンチにシリコン酸化物（ＳｉＯ_２）等の絶縁体が埋め込まれて形成される。

【0027】

図２は、第１の実施形態に係る第１素子分離部１８Ａの近傍を示す断面図である。

【0028】

図２に示すように、第１素子分離部１８Ａに含まれる複数のチャネル領域２０Ａの幅は、下に向かうほど広くなる。第１素子分離部１８Ａに含まれる複数のチャネル分離帯１９Ａの上面２４（Ａ部拡大図を参照）は、例えば、シリコン酸化物によって連結されている。つまり、チャネル分離帯１９Ａの上面２４にシリコン面が露出しない。同様に、図示は省略するが、第２素子分離部１８Ｂに含まれる複数のチャネル領域２０Ｂの幅は、下に向かうほど広くなる。第２素子分離部１８Ｂに含まれる複数のチャネル分離帯１９Ｂの上面は、例えば、シリコン酸化物によって連結されている。

【0029】

図３（Ａ）は、比較例に係る半導体装置１００の構成の一例を示す断面図である。図３（Ｂ）は、比較例に係る半導体装置１００の構成の一例を示す平面図である。

【0030】

図３（Ａ）及び図３（Ｂ）に示すように、第１不純物拡散領域１３Ａには第１素子分離部５０Ａが設けられ、第２不純物拡散領域１３Ｂには第２素子分離部５０Ｂが設けられている。第１素子分離部５０Ａ及び第２素子分離部５０Ｂの各々は、チャネル分離帯が１つとされるため、複数のチャネル領域に分離されない。

【0031】

ここで、図３（Ａ）及び図３（Ｂ）に示す比較例では、上述したように、１つのチャネル分離帯を経由することでドレイン電圧が緩和され、ある程度の高耐圧化が可能とされる。しかしながら、より高耐圧化するためには、このチャネル分離帯の幅を広げなくてはならず、素子のサイズが大きくなるという問題がある。

【0032】

これに対して、本実施形態では、図２に示すように、複数のチャネル分離帯１９Ａによって複数のチャネル領域２０Ａに分離される。このため、ソース－ドレイン間の電流経路が複数のチャネル領域２０Ａに沿って形成される。このため、図３（Ａ）及び図３（Ｂ）に示す比較例の場合と比較して、電流経路が長くなる。電流経路が長くなることにより、電界緩和の効果が増大し、素子サイズが同じであっても、より高耐圧化することができる。

【0033】

次に、半導体装置１０の製造方法の一例について説明する。まず、Ｐ型の半導体基板１１の上に、Ｎ型の第１不純物拡散領域１３Ａと、第１不純物拡散領域１３Ａと離れて設けられたＮ型の第２不純物拡散領域１３Ｂと、を含むＰ型のウェル層１２を形成する。

【0034】

次に、第１不純物拡散領域１３Ａ内に、第１不純物拡散領域１３Ａから第２不純物拡散領域１３Ｂに向かう方向（例えば、Ｘ方向）と交差する方向（例えば、Ｙ方向）に帯状に延在し、かつ、上面が相互に連結された複数のチャネル分離帯１９Ａと、複数のチャネル分離帯１９Ａによって分離された複数のチャネル領域２０Ａと、を含む第１素子分離部１８Ａを形成する。

【0035】

また、第２不純物拡散領域１３Ｂ内に、第１不純物拡散領域１３Ａから第２不純物拡散領域１３Ｂに向かう方向（例えば、Ｘ方向）と交差する方向（例えば、Ｙ方向）に帯状に延在し、かつ、上面が相互に連結された複数のチャネル分離帯１９Ｂと、複数のチャネル分離帯１９Ｂによって分離された複数のチャネル領域２０Ｂと、を含む第２素子分離部１８Ｂを形成する。

【0036】

次に、ウェル層１２の上に、第１素子分離部１８Ａの一部と第２素子分離部１８Ｂの一部とに重なるようにゲート電極１６を形成する。

【0037】

次に、第１不純物拡散領域１３Ａ内のゲート電極１６の一端側に、第１素子分離部１８Ａを内側にして、第１不純物拡散領域１３ＡよりもＮ型の不純物の濃度が高いＮ型の不純物拡散領域として表されるソース領域１４Ａを形成する。

【0038】

また、第２不純物拡散領域１３Ｂ内のゲート電極１６の他端側に、第２素子分離部１８Ｂを内側にして、第２不純物拡散領域１３ＢよりもＮ型の不純物の濃度が高いＮ型の不純物拡散領域として表されるドレイン領域１４Ｂを形成する。

【0039】

次に、図４（Ａ）、図４（Ｂ）、図５（Ａ）、図５（Ｂ）、及び図５（Ｃ）を参照して、第１の実施形態に係る半導体装置１０の製造方法について更に具体的に説明する。

【0040】

図４（Ａ）及び図４（Ｂ）は、第１の実施形態に係る半導体装置１０の製造工程の一部を示す断面図である。図５（Ａ）、図５（Ｂ）、及び図５（Ｃ）は、第１の実施形態に係る半導体装置１０の製造工程の一部を示す断面図であり、図４（Ｂ）の続きである。

【0041】

図４（Ａ）に示すように、Ｐ型シリコン基板６０及びＮ型シリコン基板８０を熱酸化し、シリコン酸化膜（ＳｉＯ_２）を形成し、続けて、例えば、ＣＶＤ法を用いて、シリコン窒化膜（ＳｉＮ）を形成する。そして、領域分離部としてのディープ・トレンチ１１０、１１１、１１２をエッチングにより形成し、形成したディープ・トレンチ１１０、１１１、１１２に対して、例えば、ＨＤＰＣＶＤ（High-Density Plasma Chemical Vapor Deposition：高密度プラズマ化学気相成長）法を用いて、シリコン酸化膜等の絶縁体を埋め込み、シリコン酸化膜及びシリコン窒化膜を除去する。そして、フォトリソグラフィ及びインプラントにより、Ｐ型シリコン基板６０に、イオン化したＰ型の不純物を注入し、Ｎ型シリコン基板８０に、イオン化したＮ型の不純物を注入した後に、熱処理（所謂ドライブイン）することにより、Ｐ型ウェル層（Ｐ－拡散層）６１及びＮ型ウェル層（Ｎ－拡散層）８１を形成する。

【0042】

次に、図４（Ｂ）に示すように、フォトリソグラフィ及びインプラントにより、Ｐ型ウェル層６１に、イオン化したＮ型の不純物を注入し、Ｎ型ウェル層８１に、イオン化したＰ型の不純物を注入した後に、熱処理（ドライブイン）することにより、Ｎ－拡散領域６２Ａ、６２Ｂ及びＰ－拡散領域８２Ａ、８２Ｂを形成する。そして、熱酸化によりシリコン酸化膜（ＳｉＯ_２）を形成し、続けて、例えば、ＣＶＤ法を用いて、シリコン窒化膜（ＳｉＮ）を形成する。そして、フォトリソグラフィ及びエッチングにより、シャロウ・トレンチ６３Ａ、６３Ｂ、８３Ａ、８３Ｂを形成し、形成したシャロウ・トレンチ６３Ａ、６３Ｂ、８３Ａ、８３Ｂに対して、上面のシリコン（Ｓｉ）をエッチングし、複数の素子分離部（ＳＴＩ）を形成する。

【0043】

ここで、図４（Ｂ）のＢ部拡大図に示すように、シャロウ・トレンチ６３Ｂには、チャネル分離帯６４Ｂと、チャネル領域６５Ｂとが形成される。そして、隣接するトレンチ同士が上面にて連結されるように、例えば、チャネル分離帯６４Ｂの側壁を熱酸化することにより、シリコン酸化膜（ＳｉＯ_２）６６を形成する。なお、他のシャロウ・トレンチ６３Ａ、８３Ａ、８３Ｂについても同様である。

【0044】

次に、図５（Ａ）に示すように、シャロウ・トレンチ６３Ａ、６３Ｂ、８３Ａ、８３Ｂ対して、例えば、ＨＤＰＣＶＤ法を用いて、シリコン酸化膜等の絶縁体を埋め込み、例えば、ＣＭＰ（Chemical Mechanical Planarization：化学機械研磨）法を用いて、表面を平坦化した後に、シリコン酸化膜及びシリコン窒化膜を除去する。

【0045】

次に、図５（Ｂ）に示すように、Ｎ－拡散領域６２ＡとＮ－拡散領域６２Ｂとの間のＮ型チャネル領域に、フォトリソグラフィ及びインプラントにより、ゲート電圧の閾値電圧Ｖｔを調整するために、Ｎ型の不純物を注入し、Ｐ－拡散領域８２ＡとＰ－拡散領域８２Ｂとの間のＰ型チャネル領域に、フォトリソグラフィ及びインプラントにより、ゲート電圧の閾値電圧Ｖｔを調整するために、Ｐ型の不純物を注入する。そして、Ｎ型チャネル領域を熱酸化することによりゲート酸化膜７０を形成し、Ｐ型チャネル領域を熱酸化することによりゲート酸化膜９０を形成する。そして、これらのゲート酸化膜７０及びゲート酸化膜９０を覆うようにして、Ｐ型ウェル層６１及びＮ型ウェル層８１の上面に、例えば、ＣＶＤ法を用いて、ゲート電極となるポリシリコン膜を形成し、形成したポリシリコン膜をエッチングすることによりゲート電極７１、９１を形成する。

【0046】

そして、ゲート電極７１、９１が形成されたＰ型ウェル層６１及びＮ型ウェル層８１の上面に、例えば、ＣＶＤ法を用いて、ＮＳＧ膜を形成し、形成したＮＳＧ膜をエッチングすることによりゲート電極７１のサイドウォール酸化膜７２及びゲート電極９１のサイドウォール酸化膜９２を形成する。そして、フォトリソグラフィ及びインプラントにより、Ｐ型ウェル層６１の所定の領域に、イオン化したＮ型の不純物又はＰ型の不純物を注入し、Ｎ型ウェル層８１の所定の領域に、イオン化したＰ型の不純物又はＮ型の不純物を注入することにより、ソース電極及びドレイン電極等の電極となる、Ｎ＋拡散領域７３Ａ、７３Ｂ、９４Ａ、９４Ｂ、及び、Ｐ＋拡散領域７４Ａ、７４Ｂ、９３Ａ、９３Ｂを形成する。

【0047】

次に、図５（Ｃ）に示すように、Ｎ＋拡散領域７３Ａ、７３Ｂ、９４Ａ、９４Ｂ、及び、Ｐ＋拡散領域７４Ａ、７４Ｂ、９３Ａ、９３Ｂが形成されたＰ型ウェル層６１及びＮ型ウェル層８１の上面に、例えば、ＣＶＤ法を用いて、犠牲膜として、ＮＳＧ膜を形成し、形成したＮＳＧ膜をエッチングすることにより、Ｎ＋拡散領域７３Ａ、７３Ｂ、９４Ａ、９４Ｂ、及び、Ｐ＋拡散領域７４Ａ、７４Ｂ、９３Ａ、９３Ｂの上面にＮＳＧ膜を残す。そして、残したＮＳＧ膜に対して、例えば、コバルトをスパッタリングし、１回目のＲＴＡ（Rapid Thermal Anneal：急速熱処理）を行い、コバルトを除去した後に、２回目のＲＴＡを行い、これらのＮ＋拡散領域７３Ａ、７３Ｂ、９４Ａ、９４Ｂ、及び、Ｐ＋拡散領域７４Ａ、７４Ｂ、９３Ａ、９３Ｂをシリサイド化する。

【0048】

そして、Ｎ＋拡散領域７３Ａ、７３Ｂ、９４Ａ、９４Ｂ、及び、Ｐ＋拡散領域７４Ａ、７４Ｂ、９３Ａ、９３Ｂがシリサイド化されたＰ型ウェル層６１及びＮ型ウェル層８１の上面に、例えば、ＣＶＤ法を用いて、ストッパ窒化膜（ＳｉＮ）１４０を形成し、更に、例えば、ＣＶＤ法を用いて、ＢＰＳＧ（Boro-Phospho Silicate Glass）膜１４１及びＮＳＧ膜１４２を順に形成する。そして、フォトリソグラフィ及びエッチングにより、Ｎ＋拡散領域７３Ａ、７３Ｂ、９４Ａ、９４Ｂ、及び、Ｐ＋拡散領域７４Ａ、７４Ｂ、９３Ａ、９３Ｂに到達する複数のコンタクトホールを形成し、形成した複数のコンタクトホールの各々に導電体（例えば、タングステン）を埋め込み、ソース電極及びドレイン電極等の電極とする。

【0049】

このように本実施形態に係る半導体装置１０によれば、第１素子分離部１８Ａが複数のチャネル分離帯１９Ａによって複数のチャネル領域２０Ａに分離される。これにより、ソース－ドレイン間の電流経路が複数のチャネル領域２０Ａに沿って形成され、チャネル分離帯が１つの場合と比較して、電流経路が長くなる。電流経路が長くなることにより、電界緩和の効果が増大し、素子サイズが同じであっても、より高耐圧化することができる。

【0050】

[第２の実施形態]
上記第１の実施形態では、複数のシャロウ・トレンチを上面で連結する形態について説明した。第２の実施形態では、シャロウ・トレンチの底面に凹凸を設ける形態について説明する。

【0051】

図６は、第２の実施形態に係る半導体装置１０Ａの要部構成の一例を示す断面図である。なお、上記第１の実施形態で説明した半導体装置１０が有する構成要素と同一の機能を有する構成要素については同一の符号を付し、その繰り返しの説明は省略する。

【0052】

図６に示すように、本実施形態に係る半導体装置１０Ａは、第１素子分離部２５を有する。第１素子分離部２５は、第１不純物拡散領域１３Ａにおけるソース領域１４Ａのゲート電極１６側に設けられている、第１素子分離部２５は、ソース領域１４Ａからドレイン領域１４Ｂ（図示省略）に向かう方向（例えば、Ｘ方向）と交差する方向（例えば、Ｙ方向）に帯状に延在し、かつ、底面２６Ａに凹凸が形成されたチャネル分離帯２６と、底面２６Ａの凹凸によって分離された複数のチャネル領域２７と、を含んでいる。なお、ドレイン側の第２素子分離部についても同様である。

【0053】

本実施形態では、チャネル分離帯２６の底面２６Ａの凹凸によって複数のチャネル領域２７に分離される。このため、ソース－ドレイン間の電流経路が複数のチャネル領域２７に沿って形成される。このため、上述の図３（Ａ）及び図３（Ｂ）に示す比較例の場合と比較して、電流経路が長くなる。電流経路が長くなることにより、電界緩和の効果が増大し、素子サイズが同じであっても、より高耐圧化することができる。

【0054】

ここで、本実施形態に係る半導体装置１０Ａの製造方法について説明する。図６に示す第１素子分離部２５を構成するシャロウ・トレンチは、例えば、ドライエッチングにより形成する。具体的には、例えば、エッチング条件の少なくとも１つのパラメータ（エッチング用ガス流量比、圧力、放電パワー、温度等）を調整して、底面に凹凸を備えたトレンチを形成する。また、マスクを使った多段階のエッチング処理によってトレンチの底面に凹凸を形成してもよい。

【0055】

このように本実施形態に係る半導体装置１０Ａによっても、上記第１の実施形態と同様に、ソース－ドレイン間の電流経路が長くなる。このため、素子サイズが同じであっても、より高耐圧化することができる。

【0056】

なお、上記各実施形態で説明した半導体装置及びその製造方法の構成は一例であり、実施形態の主旨を逸脱しない範囲内においてその構成を変更してもよいことは言うまでもない。

【符号の説明】

【0057】

１０、１０Ａ、１００ 半導体装置
１１ 半導体基板
１２ ウェル層
１３Ａ 第１不純物拡散領域
１３Ｂ 第２不純物拡散領域
１４Ａ ソース領域
１４Ｂ ドレイン領域
１５Ａ、１５Ｂ Ｐ＋拡散領域
１６ ゲート電極
１７ ゲート酸化膜
１８Ａ、２５ 第１素子分離部
１８Ｂ 第２素子分離部
１９Ａ、１９Ｂ、２６ チャネル分離帯
２０Ａ、２０Ｂ、２７ チャネル領域
２１Ａ、２１Ｂ、２２Ａ、２２Ｂ 素子分離部
２３Ａ、２３Ｂ 領域分離部
２４ 上面
２６Ａ 底面
３０Ａ、３０Ｂ コンタクト

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】